JPH08125028A - 相補型薄膜トランジスタ回路 - Google Patents
相補型薄膜トランジスタ回路Info
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- JPH08125028A JPH08125028A JP6231630A JP23163094A JPH08125028A JP H08125028 A JPH08125028 A JP H08125028A JP 6231630 A JP6231630 A JP 6231630A JP 23163094 A JP23163094 A JP 23163094A JP H08125028 A JPH08125028 A JP H08125028A
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Abstract
(57)【要約】
【目的】同一半導体に、Ｎ型薄膜トランジスタおよびＰ
型薄膜トランジスタを形成して、薄膜相補型薄膜トラン
ジスタの微細化を可能とする。 【構成】Ｎ型薄膜トランジスタおよびＰ型薄膜トランジ
スタで構成する薄膜相補型薄膜トランジスタ回路の共通
となる電極部を、同一半導体に形成し、かつ唯一のコン
タクトで電極を形成する。 【効果】Ｎ型薄膜トランジスタとＰ型薄膜トランジスタ
のソース・ドレインを離関する必要がなく、各々のドレ
イン領域にコンタクトを別個に設ける必要がなくなるた
め、トランジスタ間隔の大幅な縮小が可能となる。ま
た、回路自体の微細化、高集積化に顕著な効果を有す
る。
型薄膜トランジスタを形成して、薄膜相補型薄膜トラン
ジスタの微細化を可能とする。 【構成】Ｎ型薄膜トランジスタおよびＰ型薄膜トランジ
スタで構成する薄膜相補型薄膜トランジスタ回路の共通
となる電極部を、同一半導体に形成し、かつ唯一のコン
タクトで電極を形成する。 【効果】Ｎ型薄膜トランジスタとＰ型薄膜トランジスタ
のソース・ドレインを離関する必要がなく、各々のドレ
イン領域にコンタクトを別個に設ける必要がなくなるた
め、トランジスタ間隔の大幅な縮小が可能となる。ま
た、回路自体の微細化、高集積化に顕著な効果を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下ＴＦＴと記す。）で構成する、相補型薄膜トランジス
タ回路（以下、薄膜ＭＯＳ回路と記す。）の共通電極部
の構造に関するものである。
下ＴＦＴと記す。）で構成する、相補型薄膜トランジス
タ回路（以下、薄膜ＭＯＳ回路と記す。）の共通電極部
の構造に関するものである。
【０００２】
【従来の技術】従来のシリコンウエハに形成する、Ｎ型
ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタより構
成されるＣＭＯＳ回路では、各々のトランジスタを同一
ウエハに形成する際、Ｎ型ウエハ使用の時はＰ型ウエル
を、Ｐ型ウエハ使用の時はＮ型ウエルを形成した後、ウ
エハ内のウエル部と、ウエル部以外に、別々にＭＯＳト
ランジスタを形成し、共通電極領域を、アルミニウム等
の導電体材料で接続してＣＭＯＳ構造とするものであっ
て、この方法では、必ずウエハとは型の異なるウエハが
必要となり、共通電極領域からの電極の引き出しに２点
のコンタクトを必要とする点、およびトランジスタ間隔
縮小の点で限界が生じ、微細化を進める上で問題があっ
た。
ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタより構
成されるＣＭＯＳ回路では、各々のトランジスタを同一
ウエハに形成する際、Ｎ型ウエハ使用の時はＰ型ウエル
を、Ｐ型ウエハ使用の時はＮ型ウエルを形成した後、ウ
エハ内のウエル部と、ウエル部以外に、別々にＭＯＳト
ランジスタを形成し、共通電極領域を、アルミニウム等
の導電体材料で接続してＣＭＯＳ構造とするものであっ
て、この方法では、必ずウエハとは型の異なるウエハが
必要となり、共通電極領域からの電極の引き出しに２点
のコンタクトを必要とする点、およびトランジスタ間隔
縮小の点で限界が生じ、微細化を進める上で問題があっ
た。
【０００３】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するもので、その目的とするところは、同一
半導体に、Ｎ型ＴＦＴ及びＰ型ＴＦＴを形成して薄膜Ｃ
ＭＯＳ回路を構成することにより、トランジスタ間隔を
減少させ、かつ共通電極を唯一のコンタクトでとりＣＭ
ＯＳ回路の微細化を計ることにある。
題点を解決するもので、その目的とするところは、同一
半導体に、Ｎ型ＴＦＴ及びＰ型ＴＦＴを形成して薄膜Ｃ
ＭＯＳ回路を構成することにより、トランジスタ間隔を
減少させ、かつ共通電極を唯一のコンタクトでとりＣＭ
ＯＳ回路の微細化を計ることにある。
【０００４】
【課題を解決するための手段】Ｎ型薄膜トランジスタ及
びＰ型トランジスタで構成する薄膜ＣＭＯＳ回路の共通
となる電極部を、同一半導体に形成し、かつ唯一のコン
タクトで電極を形成することを、特徴とする。
びＰ型トランジスタで構成する薄膜ＣＭＯＳ回路の共通
となる電極部を、同一半導体に形成し、かつ唯一のコン
タクトで電極を形成することを、特徴とする。
【０００５】
【実施例】以下、本発明について、実施例に基づき詳細
に説明する。
に説明する。
【０００６】説明にあたり、回路として基本回路である
インバータを使用する。図１が従来のシリコンウエハに
作製したインバータを、図２がＴＦＴで構成したインバ
ータを示す。図１ａおよび図２ａは、インバータの上面
図を、図１ｂ及び図２ｂは、各々ＡＡ’及びＢＢ’で切
断した際の断面図である。
インバータを使用する。図１が従来のシリコンウエハに
作製したインバータを、図２がＴＦＴで構成したインバ
ータを示す。図１ａおよび図２ａは、インバータの上面
図を、図１ｂ及び図２ｂは、各々ＡＡ’及びＢＢ’で切
断した際の断面図である。
【０００７】図１と図２で示すＣＭＯＳ回路の構造上な
らびに作製上の相違点は、薄膜ＣＭＯＳ回路（図２ｂ）
では、ウエル２を形成することなく、同一半導体層１２
に、Ｎ型ＴＦＴ及びＰ型ＴＦＴのソース及びドレイン領
域を形成していること、さらに、Ｎ型トランジスタ及び
Ｐ型トランジスタの電極の中で、共通となる電極、図中
では、ドレイン電極とゲート電極であるが、ドレイン電
極を、両トランジスタのドレイン領域より、唯一のコン
タクトにより取り出していることである。
らびに作製上の相違点は、薄膜ＣＭＯＳ回路（図２ｂ）
では、ウエル２を形成することなく、同一半導体層１２
に、Ｎ型ＴＦＴ及びＰ型ＴＦＴのソース及びドレイン領
域を形成していること、さらに、Ｎ型トランジスタ及び
Ｐ型トランジスタの電極の中で、共通となる電極、図中
では、ドレイン電極とゲート電極であるが、ドレイン電
極を、両トランジスタのドレイン領域より、唯一のコン
タクトにより取り出していることである。
【０００８】続いて薄膜ＣＭＯＳ回路の製造法につい
て、説明する。
て、説明する。
【０００９】絶縁基板１１上に半導体層１２を形成し、
適当な形状にエッチングした後ゲート膜を形成する。次
いで、半導体層形成後の不純物拡散あるいは高導電性材
料によりゲート電極１７を形成し、Ｎ型ＴＦＴおよびＰ
型ＴＦＴのソース及びドレイン領域を不純物イオンビー
ムのイオン打ち込み等で形成する。ソース及びドレイン
領域は、片側のＴＦＴをレジスト等でマスクをして、Ｎ
型ＴＦＴ及びＰ型ＴＦＴで別々に形成する。図２ｂの如
くソース及びドレイン領域は、両トランジスタ共に同一
半導体層に形成し、特にドレイン領域は、両トランジス
タで十分接近させ、１３、１４、１５のような構造とす
る。次いで層間絶縁膜１８を形成した後、導電性材料に
よりコンタクトをとり、インバータを形成する。
適当な形状にエッチングした後ゲート膜を形成する。次
いで、半導体層形成後の不純物拡散あるいは高導電性材
料によりゲート電極１７を形成し、Ｎ型ＴＦＴおよびＰ
型ＴＦＴのソース及びドレイン領域を不純物イオンビー
ムのイオン打ち込み等で形成する。ソース及びドレイン
領域は、片側のＴＦＴをレジスト等でマスクをして、Ｎ
型ＴＦＴ及びＰ型ＴＦＴで別々に形成する。図２ｂの如
くソース及びドレイン領域は、両トランジスタ共に同一
半導体層に形成し、特にドレイン領域は、両トランジス
タで十分接近させ、１３、１４、１５のような構造とす
る。次いで層間絶縁膜１８を形成した後、導電性材料に
よりコンタクトをとり、インバータを形成する。
【００１０】加えて、図３は、作製法は前述の通りであ
るが、共通であるドレイン電極を、イオン打ち込み等で
形成したドレイン領域の、Ｐ型及びＮ型不純物が混在す
る重なり領域１５より取り出したことを示す図である。
るが、共通であるドレイン電極を、イオン打ち込み等で
形成したドレイン領域の、Ｐ型及びＮ型不純物が混在す
る重なり領域１５より取り出したことを示す図である。
【００１１】図４は、ソース領域及びドレイン領域の形
成法を除いて上述と同様に作製する。ソース領域及びド
レイン領域は、不純物注入の際、まずソース領域及びド
レイン領域全面にＮ型不純物またはＰ型不純物を注入
し、Ｎ型不純物注入の際はＮ型ＴＦＴを、Ｐ型不純物注
入の際はＰ型ＴＦＴを、レジスト等でマスクをして、逆
の型の不純物の注入を行い、Ｎ型ＴＦＴ及びＰ型ＴＦＴ
のソース領域及びドレイン領域を形成する。したがっ
て、接触する領域１３、１４のうち後から不純物の注入
により形成された側の領域には、Ｎ型不純物とＰ型不純
物の両方が混在している。
成法を除いて上述と同様に作製する。ソース領域及びド
レイン領域は、不純物注入の際、まずソース領域及びド
レイン領域全面にＮ型不純物またはＰ型不純物を注入
し、Ｎ型不純物注入の際はＮ型ＴＦＴを、Ｐ型不純物注
入の際はＰ型ＴＦＴを、レジスト等でマスクをして、逆
の型の不純物の注入を行い、Ｎ型ＴＦＴ及びＰ型ＴＦＴ
のソース領域及びドレイン領域を形成する。したがっ
て、接触する領域１３、１４のうち後から不純物の注入
により形成された側の領域には、Ｎ型不純物とＰ型不純
物の両方が混在している。
【００１２】以上のように、本発明によれば、薄膜ＣＭ
ＯＳ回路のＮ型ＴＦＴ及びＰ型ＴＦＴにおいて、各々の
ソース領域及びドレイン領域を同一の半導体薄膜に形成
することで、トランジスタ間隔の大幅な縮小が可能とな
り、薄膜ＣＭＯＳ回路自体の微細化及び薄膜ＣＭＯＳ回
路を用いた集積回路の高集積化に多大な効果を有するも
のである。
ＯＳ回路のＮ型ＴＦＴ及びＰ型ＴＦＴにおいて、各々の
ソース領域及びドレイン領域を同一の半導体薄膜に形成
することで、トランジスタ間隔の大幅な縮小が可能とな
り、薄膜ＣＭＯＳ回路自体の微細化及び薄膜ＣＭＯＳ回
路を用いた集積回路の高集積化に多大な効果を有するも
のである。
【００１３】加えて、ソース領域及びドレイン領域を多
結晶あるいは非晶質の非単結晶層に形成するので、Ｐ型
領域とＮ型領域との接触によるキャリアの流れの制限が
単結晶に形成する際と比較して緩和され、共通電極によ
る出力の取り出しが十分にできる。
結晶あるいは非晶質の非単結晶層に形成するので、Ｐ型
領域とＮ型領域との接触によるキャリアの流れの制限が
単結晶に形成する際と比較して緩和され、共通電極によ
る出力の取り出しが十分にできる。
【００１４】図４の構成では、さらにＮ型ＴＦＴとＰ型
ＴＦＴの境界領域の構造が簡略化されるので、図２の場
合に比べて、さらに進んだ微細化ができる。
ＴＦＴの境界領域の構造が簡略化されるので、図２の場
合に比べて、さらに進んだ微細化ができる。
【００１５】
【発明の効果】本発明はこのような構成を採用したこと
により、以下のような顕著な作用効果をそうするもので
ある。
により、以下のような顕著な作用効果をそうするもので
ある。
【００１６】（ａ）非単結晶半導体層にＰ型ＴＦＴとＮ
型ＴＦＴのソース・ドレイン領域を形成し、出力を得る
ために各々のドレイン領域を直接接触してＰＮ接合する
領域を形成しても、非単結晶半導体層中の結晶粒塊に沿
って電流がリークしたり、結晶中の結晶欠陥中を電流が
リークしたりするため、ＰＮ接合部では単結晶半導体に
より形成した際の顕著なダイオード特性は示されない。
したがって、Ｐ型ＴＦＴとＮ型ＴＦＴをＰＮ接合で直接
接続でき、Ｐ型のソース・ドレイン領域とＮ型のソース
・ドレイン領域を離間する必要がなく、さらに各々のド
レイン領域にコンタクトを別個に設ける必要がなくなる
ので、非単結晶薄膜トランジスタでＣＭＯＳ回路を構成
した場合に、トランジスタ間隔の大幅な縮小が可能とな
り、薄膜ＣＭＯＳ回路自体の微細化及び薄膜ＣＭＯＳ回
路を用いた集積回路の高集積化に極めて顕著な効果を有
する。
型ＴＦＴのソース・ドレイン領域を形成し、出力を得る
ために各々のドレイン領域を直接接触してＰＮ接合する
領域を形成しても、非単結晶半導体層中の結晶粒塊に沿
って電流がリークしたり、結晶中の結晶欠陥中を電流が
リークしたりするため、ＰＮ接合部では単結晶半導体に
より形成した際の顕著なダイオード特性は示されない。
したがって、Ｐ型ＴＦＴとＮ型ＴＦＴをＰＮ接合で直接
接続でき、Ｐ型のソース・ドレイン領域とＮ型のソース
・ドレイン領域を離間する必要がなく、さらに各々のド
レイン領域にコンタクトを別個に設ける必要がなくなる
ので、非単結晶薄膜トランジスタでＣＭＯＳ回路を構成
した場合に、トランジスタ間隔の大幅な縮小が可能とな
り、薄膜ＣＭＯＳ回路自体の微細化及び薄膜ＣＭＯＳ回
路を用いた集積回路の高集積化に極めて顕著な効果を有
する。
【００１７】（ｂ）ソース・ドレイン領域を非単結晶半
導体薄膜中に形成するので、Ｐ型領域とＮ型領域との接
触によるキャリアの流れの制御が単結晶中に形成する際
と比較して緩和され、基板から電極の引き出しによるコ
ンタクトが十分にとれる。
導体薄膜中に形成するので、Ｐ型領域とＮ型領域との接
触によるキャリアの流れの制御が単結晶中に形成する際
と比較して緩和され、基板から電極の引き出しによるコ
ンタクトが十分にとれる。
【００１８】すなわち、非単結晶半導体薄膜中にＰ型Ｔ
ＦＴ及びＮ型ＴＦＴの各々のドレインが接触する領域を
形成しても、上述の如くこの部分ではリーク電流が大き
いので、十分なコンタクトがとれる。
ＦＴ及びＮ型ＴＦＴの各々のドレインが接触する領域を
形成しても、上述の如くこの部分ではリーク電流が大き
いので、十分なコンタクトがとれる。
【図１】（ａ）は従来のＣＭＯＳインバータの構造を示
す上面図。（ｂ）は従来のＣＭＯＳインバータの構造を
示す断面図。
す上面図。（ｂ）は従来のＣＭＯＳインバータの構造を
示す断面図。
【図２】（ａ）は薄膜ＣＭＯＳインバータの構造を示す
上面図。（ｂ）は薄膜ＣＭＯＳインバータの構造を示す
断面図。
上面図。（ｂ）は薄膜ＣＭＯＳインバータの構造を示す
断面図。
【図３】図２において、ドレイン電極のコンタクト位置
を、ドレインの重なり部より取り出した構造を示す図。
を、ドレインの重なり部より取り出した構造を示す図。
【図４】ドレイン及びソース領域の形成方法が異なる薄
膜ＣＭＯＳインバータの構造を示す図。
膜ＣＭＯＳインバータの構造を示す図。
１・・・シリコンウエハ ２・・・ウエル ３・・・ソース（右）及びドレイン（左）領域 ４・・・ソース（右）及びドレイン（左）領域 ５・・・ゲート膜 ６・・・ゲート電極 ７・・・絶縁膜 ８・・・出力ライン（ドレイン電極） ９・・・電源ライン（ソース電極） １０・・・入力ライン（ゲート電極） １１・・・絶縁基板 １２・・・半導体層 １３・・・ソース（右）及びドレイン（左）領域 １４・・・ソース（右）及びドレイン（左）領域 １５・・・ドレインの重なり領域 １６・・・ゲート膜 １７・・・ゲート電極 １８・・・絶縁膜 １９・・・出力ライン（ドレイン電極） ２０・・・電源ライン（ソース電極） ２１・・・入力ライン（ゲート電極）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項２】前記接触領域は、第１導電型の不純物と第
２導電型の不純物の混在した領域を少なくとも一部に有
することを特徴とする請求項１記載の相補型薄膜トラン
ジスタの製造方法。 ─────────────────────────────────────────────────────
２導電型の不純物の混在した領域を少なくとも一部に有
することを特徴とする請求項１記載の相補型薄膜トラン
ジスタの製造方法。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】従来のＣＭＯＳインバータの構造を示す上面図
と従来のＣＭＯＳインバータの構造を示す断面図。
と従来のＣＭＯＳインバータの構造を示す断面図。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】薄膜ＣＭＯＳインバータの構造を示す上面図と
薄膜ＣＭＯＳインバータの構造を示す断面図。
薄膜ＣＭＯＳインバータの構造を示す断面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ａ
Claims (2)
- 【請求項１】絶縁基板上に設けられた島状の半導体層に
形成された２つの薄膜トランジスタであって、一方の薄
膜トランジスタは第１導電型領域をソース及びドレイン
領域とし、他方の薄膜トランジスタは第２導電型領域を
ソース及びドレイン領域としてなる２つの薄膜トランジ
スタを備えてなる相補型薄膜トランジスタ回路であっ
て、 前記半導体層は非単結晶層からなり、 前記第１導電型領域の一方と前記第２導電型領域の一方
とが直接接触してなる接触領域と、該接触領域上に形成
され当該相補型薄膜トランジスタ回路の出力を取り出す
共通電極とを有することを特徴とする相補型薄膜トラン
ジスタ回路。 - 【請求項２】前記接触領域は、第１導電型の不純物と第
２導電型の不純物の混在した領域を少なくとも一部に有
することを特徴とする請求項１記載の相補型薄膜トラン
ジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231630A JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231630A JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042411A Division JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型ｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125028A true JPH08125028A (ja) | 1996-05-17 |
| JP2647020B2 JP2647020B2 (ja) | 1997-08-27 |
Family
ID=16926524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231630A Expired - Lifetime JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647020B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031497A (ja) * | 2001-07-18 | 2003-01-31 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置及びその基板ならびにその製造方法 |
| KR100477102B1 (ko) * | 2001-12-19 | 2005-03-17 | 삼성에스디아이 주식회사 | 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법 |
| JP2007165556A (ja) * | 2005-12-13 | 2007-06-28 | Sharp Corp | 半導体装置 |
| US7326959B2 (en) | 2004-05-24 | 2008-02-05 | Samsung Sdi Co., Ltd. | Thin film transistor with common contact hole and fabrication method thereof |
| US9911759B2 (en) | 2015-07-31 | 2018-03-06 | Japan Display Inc. | Semiconductor device and display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750463A (en) * | 1980-09-11 | 1982-03-24 | Toshiba Corp | Complementary type mos semiconductor device |
-
1994
- 1994-09-27 JP JP6231630A patent/JP2647020B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750463A (en) * | 1980-09-11 | 1982-03-24 | Toshiba Corp | Complementary type mos semiconductor device |
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|---|---|---|---|---|
| JP2003031497A (ja) * | 2001-07-18 | 2003-01-31 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置及びその基板ならびにその製造方法 |
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| US7326959B2 (en) | 2004-05-24 | 2008-02-05 | Samsung Sdi Co., Ltd. | Thin film transistor with common contact hole and fabrication method thereof |
| JP2007165556A (ja) * | 2005-12-13 | 2007-06-28 | Sharp Corp | 半導体装置 |
| US9911759B2 (en) | 2015-07-31 | 2018-03-06 | Japan Display Inc. | Semiconductor device and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2647020B2 (ja) | 1997-08-27 |
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