JPH0513443A - 集積回路 - Google Patents
集積回路Info
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- JPH0513443A JPH0513443A JP3161242A JP16124291A JPH0513443A JP H0513443 A JPH0513443 A JP H0513443A JP 3161242 A JP3161242 A JP 3161242A JP 16124291 A JP16124291 A JP 16124291A JP H0513443 A JPH0513443 A JP H0513443A
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- Japan
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- thin film
- potential
- insulating film
- electrode
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Abstract
(57)【要約】
【目的】薄膜トランジスタのゲート電極上の半導体薄膜
のチャネル領域上部に信号線が通る構成の集積回路にお
いて、信号線の電位が急激に変動しても薄膜トランジス
タに影響を与えない様にする。 【構成】薄膜トランジスタのチャネル領域５ｂ，ソース
領域５ｃ上に第２の絶縁膜６を介してシールド電極８を
設け、シールド電極８の電位をソース領域５ｃと同電位
に固定する。シールド電極８と信号線７の間には寄生容
量Ｃ１が、シールド電極８とチャネル５ｂの間には寄生
容量Ｃ１１が直列に存在する。しかしながら、シールド
電極８の電位が固定されている為、信号線７の電位が急
激に変動しても寄生容量Ｃ１１のカップリングによるチ
ャネル領域５ｂの電位変動は起きない。
のチャネル領域上部に信号線が通る構成の集積回路にお
いて、信号線の電位が急激に変動しても薄膜トランジス
タに影響を与えない様にする。 【構成】薄膜トランジスタのチャネル領域５ｂ，ソース
領域５ｃ上に第２の絶縁膜６を介してシールド電極８を
設け、シールド電極８の電位をソース領域５ｃと同電位
に固定する。シールド電極８と信号線７の間には寄生容
量Ｃ１が、シールド電極８とチャネル５ｂの間には寄生
容量Ｃ１１が直列に存在する。しかしながら、シールド
電極８の電位が固定されている為、信号線７の電位が急
激に変動しても寄生容量Ｃ１１のカップリングによるチ
ャネル領域５ｂの電位変動は起きない。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に薄
膜トランジスタを有する大規模集積回路に関する。
膜トランジスタを有する大規模集積回路に関する。
【０００２】
【従来の技術】薄膜トランジスタは今まで主に液晶表示
装置等に使用されてきたが、近年では、ＳＲＡＭ，ＥＰ
ＲＯＭ等の大規模集積回路に使用することが検討されて
いる。このような薄膜トランジスタは集積度を上げる為
に半導体基板表面部に設けられたトランジスタ等の素子
の上部に形成されるが、ゲート電極を下地の素子と共用
できる等の理由でゲート電極が、ドレイン領域，チャネ
ル領域およびソース領域を形成する半導体薄膜の下部に
位置することが多い。この様な装置の一例を図２に示
す。
装置等に使用されてきたが、近年では、ＳＲＡＭ，ＥＰ
ＲＯＭ等の大規模集積回路に使用することが検討されて
いる。このような薄膜トランジスタは集積度を上げる為
に半導体基板表面部に設けられたトランジスタ等の素子
の上部に形成されるが、ゲート電極を下地の素子と共用
できる等の理由でゲート電極が、ドレイン領域，チャネ
ル領域およびソース領域を形成する半導体薄膜の下部に
位置することが多い。この様な装置の一例を図２に示
す。
【０００３】半導体基板１の上には第１の絶縁膜２が形
成されている。ただし、半導体基板表面部に形成される
素子は示されていない。第１の絶縁膜２上には薄膜トラ
ンジスタのゲート電極３となる導体層が形成される。導
体層は例えば不純物を添加された多結晶シリコン膜等が
用いられる。ＣＭＯＳ型ＳＲＡＭセルの負荷として薄膜
ｐＭＯＳトランジスタを使用するような場合、この導体
層は駆動用のｎＭＯＳトランジスタ（半導体基板の表面
部に設けられたｎ型拡散層をソース．ドレイン領域とし
て有している）のゲート電極を兼ねている。導体層
（３）の上にはゲート絶縁膜４が形成され、さらに半導
体薄膜（ドレイン領域５ａ，チャネル領域５ｂ，ソース
領域５ｃ）が形成される。半導体薄膜の材料として、非
晶質シリコン膜を再結晶化した多結晶シリコン膜等が用
いられる。半導体薄膜には薄膜トランジスタのドレイン
領域５ａ、チャネル領域５ｂ、ソース領域が形成され
る。これらの領域５ａ等の形成にはフォトリソグラフ
ィ，イオン注入等の方法が用いられるが、本願発明の主
旨ではないので省略する。半導体薄膜（５ａ，５ｂ，５
ｃ）上には層間絶縁膜１０が形成され、その上には例え
ばアルミニウム等の金属膜による信号線９が形成され
る。
成されている。ただし、半導体基板表面部に形成される
素子は示されていない。第１の絶縁膜２上には薄膜トラ
ンジスタのゲート電極３となる導体層が形成される。導
体層は例えば不純物を添加された多結晶シリコン膜等が
用いられる。ＣＭＯＳ型ＳＲＡＭセルの負荷として薄膜
ｐＭＯＳトランジスタを使用するような場合、この導体
層は駆動用のｎＭＯＳトランジスタ（半導体基板の表面
部に設けられたｎ型拡散層をソース．ドレイン領域とし
て有している）のゲート電極を兼ねている。導体層
（３）の上にはゲート絶縁膜４が形成され、さらに半導
体薄膜（ドレイン領域５ａ，チャネル領域５ｂ，ソース
領域５ｃ）が形成される。半導体薄膜の材料として、非
晶質シリコン膜を再結晶化した多結晶シリコン膜等が用
いられる。半導体薄膜には薄膜トランジスタのドレイン
領域５ａ、チャネル領域５ｂ、ソース領域が形成され
る。これらの領域５ａ等の形成にはフォトリソグラフ
ィ，イオン注入等の方法が用いられるが、本願発明の主
旨ではないので省略する。半導体薄膜（５ａ，５ｂ，５
ｃ）上には層間絶縁膜１０が形成され、その上には例え
ばアルミニウム等の金属膜による信号線９が形成され
る。
【０００４】
【発明が解決しようとする課題】以上説明した集積回路
ではチャネル領域と信号線の間に寄生容量Ｃ０が存在す
る。信号線の電位が急激に変動すると、容量カップリン
グの効果でチャネル領域の電位も変動し、結果として薄
膜トランジスタの能力が設計値に対して変動してしまう
という問題点があった。
ではチャネル領域と信号線の間に寄生容量Ｃ０が存在す
る。信号線の電位が急激に変動すると、容量カップリン
グの効果でチャネル領域の電位も変動し、結果として薄
膜トランジスタの能力が設計値に対して変動してしまう
という問題点があった。
【０００５】例えば薄膜トランジスタが５Ｖ電源のＣＭ
ＯＳ回路のｐＭＯＳトランジスタとして形成されてお
り、ドレイン領域，ゲート電極に０ｖ，ソース領域に５
Ｖが印加されているとすると薄膜トランジスタは非導通
状態となっている。この時信号線が５Ｖであればソース
と同電位で問題無いが、信号線が０Ｖに変化すると、容
量カップリングによりチャネル領域が順方向にバイアス
されドレイン領域に漏れ電流が流れ消費電力が増加する
という問題がある。
ＯＳ回路のｐＭＯＳトランジスタとして形成されてお
り、ドレイン領域，ゲート電極に０ｖ，ソース領域に５
Ｖが印加されているとすると薄膜トランジスタは非導通
状態となっている。この時信号線が５Ｖであればソース
と同電位で問題無いが、信号線が０Ｖに変化すると、容
量カップリングによりチャネル領域が順方向にバイアス
されドレイン領域に漏れ電流が流れ消費電力が増加する
という問題がある。
【０００６】
【課題を解決するための手段】本発明の集積回路は、半
導体基板の一主面上に第１の絶縁膜を介して設けられた
第１の導体層からなるゲート電極、前記第１の導体層上
に設けられたゲート絶縁膜および前記ゲート絶縁膜上に
設けられた半導体薄膜からなる薄膜トランジスタのチャ
ネル領域上に第２の絶縁膜を介して設けられ固定電位端
に接続される第２の導体層からなるシールド電極と、前
記シールド電極上に第３の絶縁膜を介して設けられた第
３の導体層からなる信号線とを有するというものであ
る。
導体基板の一主面上に第１の絶縁膜を介して設けられた
第１の導体層からなるゲート電極、前記第１の導体層上
に設けられたゲート絶縁膜および前記ゲート絶縁膜上に
設けられた半導体薄膜からなる薄膜トランジスタのチャ
ネル領域上に第２の絶縁膜を介して設けられ固定電位端
に接続される第２の導体層からなるシールド電極と、前
記シールド電極上に第３の絶縁膜を介して設けられた第
３の導体層からなる信号線とを有するというものであ
る。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の一実施例を示す半導体チッ
プの断面図である。シリコンなどの半導体基板１上には
酸化シリコンなどの第１の絶縁膜２が形成され、さらに
ゲート電極３が例えば多結晶シリコン膜等（第１の導体
層）で形成されている。ゲート電極３の上にはゲート絶
縁膜４が形成される。次に薄膜トランジスタとなる従来
例で説明した様な例えばｎ型のシリコン薄膜（５ａ〜５
ｃ）が形成される。フォトリソグラフィ，イオン注入等
を用いて薄膜トランジスタのドレイン領域５ａ，ソース
領域５ａ（Ｐ型）が形成される。５ｂは薄膜トランジス
タのチャネル領域である。シリコン薄膜上には厚さ５０
〜１００ｎｍの酸化シリコンなどの第２の絶縁膜６が形
成される。第２の絶縁膜６上には、チャネル領域５ｂと
ソース領域５ｃの一部に対応する位置に、例えばタング
ステンシリサイド等の金属ケイ化物又は金属膜（第２の
導体層）によるシールド電極８が形成される。シールド
電極８は特に図示しないが何らかの方法で例えば薄膜ト
ランジスタのソース領域５ｃと同電位等の一定の電位が
供給される。例えば、ソース領域５ｃとシールド電極と
をアルミニウム配線層に接続し、そのアルミニウム配線
層に例えば５Ｖを印加すればよい。シールド電極８を設
けた第２の絶縁膜６上には、厚さ１００〜５００ｎｍの
酸化シリコン膜などの第３の絶縁膜７が形成される。第
２、第３の絶縁膜は、層間絶縁膜（図２の１０）に相当
するものであるが、中間にシールド電極８を有すること
が本発明の最大の特色である。第３の絶縁膜７上にはア
ルミニウム膜などの信号線７が形成される。
プの断面図である。シリコンなどの半導体基板１上には
酸化シリコンなどの第１の絶縁膜２が形成され、さらに
ゲート電極３が例えば多結晶シリコン膜等（第１の導体
層）で形成されている。ゲート電極３の上にはゲート絶
縁膜４が形成される。次に薄膜トランジスタとなる従来
例で説明した様な例えばｎ型のシリコン薄膜（５ａ〜５
ｃ）が形成される。フォトリソグラフィ，イオン注入等
を用いて薄膜トランジスタのドレイン領域５ａ，ソース
領域５ａ（Ｐ型）が形成される。５ｂは薄膜トランジス
タのチャネル領域である。シリコン薄膜上には厚さ５０
〜１００ｎｍの酸化シリコンなどの第２の絶縁膜６が形
成される。第２の絶縁膜６上には、チャネル領域５ｂと
ソース領域５ｃの一部に対応する位置に、例えばタング
ステンシリサイド等の金属ケイ化物又は金属膜（第２の
導体層）によるシールド電極８が形成される。シールド
電極８は特に図示しないが何らかの方法で例えば薄膜ト
ランジスタのソース領域５ｃと同電位等の一定の電位が
供給される。例えば、ソース領域５ｃとシールド電極と
をアルミニウム配線層に接続し、そのアルミニウム配線
層に例えば５Ｖを印加すればよい。シールド電極８を設
けた第２の絶縁膜６上には、厚さ１００〜５００ｎｍの
酸化シリコン膜などの第３の絶縁膜７が形成される。第
２、第３の絶縁膜は、層間絶縁膜（図２の１０）に相当
するものであるが、中間にシールド電極８を有すること
が本発明の最大の特色である。第３の絶縁膜７上にはア
ルミニウム膜などの信号線７が形成される。
【０００９】信号線７はシールド電極８との間に寄生容
量Ｃ１を持つ。また、チャネル領域５ｂとシールド電極
８の間にも寄生容量Ｃ１１が存在する。ここで、シール
ド電極８は固定電位端に接続されており、信号線７の電
位が変動しても影響を受け無い。従って、シールド電極
８と容量Ｃ１１によりカップリングされているチャネル
領域５ｂの電位が変動することは無く、薄膜トランジス
タの能力は安定する。
量Ｃ１を持つ。また、チャネル領域５ｂとシールド電極
８の間にも寄生容量Ｃ１１が存在する。ここで、シール
ド電極８は固定電位端に接続されており、信号線７の電
位が変動しても影響を受け無い。従って、シールド電極
８と容量Ｃ１１によりカップリングされているチャネル
領域５ｂの電位が変動することは無く、薄膜トランジス
タの能力は安定する。
【００１０】
【発明の効果】以上説明した様に本発明は薄膜トランジ
スタのチャネル領域，ソース領域と信号線の間にシール
ド電極を設けることにより、信号線の電位が急激に変動
しても薄膜トランジスタのチャネルに影響を与えず、薄
膜トランジスタの能力を安定させることができる。従っ
て、薄膜トランジスタを含む回路の特性が安定するとい
う効果がある。シールド電極の電位は説明中では薄膜ト
ランジスタのソースと同電位としたが、他の電位、例え
ば電源等の安定な固定電位を用いても良い。
スタのチャネル領域，ソース領域と信号線の間にシール
ド電極を設けることにより、信号線の電位が急激に変動
しても薄膜トランジスタのチャネルに影響を与えず、薄
膜トランジスタの能力を安定させることができる。従っ
て、薄膜トランジスタを含む回路の特性が安定するとい
う効果がある。シールド電極の電位は説明中では薄膜ト
ランジスタのソースと同電位としたが、他の電位、例え
ば電源等の安定な固定電位を用いても良い。
【図１】本発明の一実施例を示す断面図である。
【図２】従来例を示す断面図である。
１ 半導体基板
２ 第１の絶縁膜
３ ゲート電極
４ ゲート絶縁膜
５ａ ドレイン領域
５ｂ チャネル領域
５ｃ ソース領域
６ 第２の絶縁膜
７ 第３の絶縁膜
８ シールド電極
９ 信号線
１０ 層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｎ
Claims (2)
- 【請求項１】 半導体基板の一主面上に第１の絶縁膜を
介して設けられた第１の導体層からなるゲート電極、前
記第１の導体層上に設けられたゲート絶縁膜および前記
ゲート絶縁膜上に設けられた半導体薄膜からなる薄膜ト
ランジスタのチャネル領域上に第２の絶縁膜を介して設
けられ固定電位端に接続される第２の導体層からなるシ
ールド電極と、前記シールド電極上に第３の絶縁膜を介
して設けられた第３の導体層からなる信号線とを有する
ことを特徴とする集積回路。 - 【請求項２】 シールド電極は薄膜トランジスタのソー
ス領域に接続されている請求項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16124291A JP3175196B2 (ja) | 1991-07-02 | 1991-07-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16124291A JP3175196B2 (ja) | 1991-07-02 | 1991-07-02 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513443A true JPH0513443A (ja) | 1993-01-22 |
| JP3175196B2 JP3175196B2 (ja) | 2001-06-11 |
Family
ID=15731354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16124291A Expired - Fee Related JP3175196B2 (ja) | 1991-07-02 | 1991-07-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175196B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818089A (en) * | 1994-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| KR100359022B1 (ko) * | 2000-12-20 | 2002-10-31 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘형 박막트랜지스터 제조 방법 |
| KR100588438B1 (ko) * | 1997-12-18 | 2006-08-30 | 소니 가부시끼 가이샤 | 박막반도체장치및표시장치 |
-
1991
- 1991-07-02 JP JP16124291A patent/JP3175196B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818089A (en) * | 1994-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| KR100588438B1 (ko) * | 1997-12-18 | 2006-08-30 | 소니 가부시끼 가이샤 | 박막반도체장치및표시장치 |
| KR100359022B1 (ko) * | 2000-12-20 | 2002-10-31 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘형 박막트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3175196B2 (ja) | 2001-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010306 |
|
| LAPS | Cancellation because of no payment of annual fees |