KR0136066B1 - 오프셋구조로 이루어지는 박막 트랜지스터의 제조방법 - Google Patents
오프셋구조로 이루어지는 박막 트랜지스터의 제조방법Info
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Abstract
본 발명은 오프셋구조로 이루어지는 박막트랜지스터의 제조방법에 관한 것으로 투명기판상에 활성영역으로 되는 제1다결정실리콘을 형성하는 제1과정과, 상기 제1다결정실리콘위에 완충막을 형성하는 제2과정과 상기 제1다결정실리콘과 완충막을 패터닝하여 소오스영역과 드레인영역으로 되는 활성층을 형성하되, 채널영역으로 동작하는 활성층까지 식각시키는 제3과정과, 상기 제3과정후 노출된 전면에 일부분이 채널영역으로 되는 제2다결정실리콘을 적층하는 제4과정과 상기 제2다결정실리콘 위에 게이트절연막을 적층시키는 제5과정과, 상기 게이트절연막 위에 게이트전극으로 사용되는 도전층을 적층하는 제6과정을 구비하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법을 개시하고 있다. 이와 같은 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터는, 오프셋영역을 형성하기 위해서 별도의 포토마스크와 사진식각공정을 사용하지 장점이 있다. 그리고 채널영역으로 되는 활성층영역을 1000Å 이하로 얇게 하여 온전류는 증가시키고 오프전류는 감소시키면서 오버에칭을 용이하게 하는 이점이 있다. 한편 이와 같은 제조방법에 의해 제조공정의 간략화를 도모하여 제조원가를 감소시키는 효과가 있다.
Description
제1도는 종래에 있어서 오프셋구조로 이루어지는 박막트랜지스터의 구조를 보여주는 도면.
제2도는 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터의 제조과정을 순서적으로 보여주는 도면.
제3도는 종래와 대비되는 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터의 전류-전압특성을 보여주는 도면.
본 발명은 박막트랜지스터(TFT:Thin Film Transistor)의 제조방법에 관한 것으로 특히 오프셋(off set) 구조로 이루어지는 박막트랜지스터의 제조방법에 관한 것이다.
통상적으로 TFT라 불리는 박막트랜지스터는, 주로 스테이틱램(static RAM)의 메모리쎌(memory cell)의 부하저항으로 사용되거나, 또는 액정표시장치인 LCD(Liquid Crystal Display)장치에서 화소(pixel)에 전압을 공급하는 스위칭수단 및 주변회로의 구동수단으로 사용된다. 여기서 스위칭수단으로 사용되는 경우에 있어서 박막트랜지스터는, 구동전압이 공급되는 신호선으로서의 데이타라인(data line)과 액정에 구동전압을 제공하는 화소전극(pixel electrode) 사이에 접속되는 채널(channel)과 스캔(scan)신호를 공급하는 주사선(scan line)에 접속되는 게이트(gate)단자로 이루어진다. 여기서 박막트랜지스터는 액정표시장치가 제조되는 투명기판상에 적층된 반도체물질 예컨대 다결정실리콘(polycrystal line silicon)이나 비정질실리콘(amorphous silicone) 등을 기판(substrate)으로 하여 제조된다. 즉, 글래스(glass) 또는 석영 등의 투명기판상에 활성층(active layer)으로 작용하게 되는 다결정실리콘 또는 비정질실리콘을 적층한 후 활성층(active layer) 패턴을 형성하고, 상기 활성층패턴의 중앙상부에 게이트(gate)전극을 형성한 다음, 상기 게이트 전극을 마스크(mask)로 하여 이온주입 방법등을 통하여 게이트전극 하부에 위치하는 채널영역을 제외한 나머지 활성층 영역을 도핑하므로서, 자기정합(self-alignment)적으로 소오스(source) 및 드레인(drain)영역을 형성하게 된다.
이러한 기술로서, 게이트전극을 마스크로 이온주입하여 자기정합적으로 소오스-드레인 영역을 형성하는 기술인 1986년 특허발행된 미합중국 특허번호 4,597,160호에 상세하게 개시되어 있다.
그러나 소오스-드레인영역을 자기정합적으로 형성하는 박막트랜지스터에서는 게이트전극하부의 채널영역과 소오스 및 드레인 영역이 서로 인접됨에 따라 오프커런트(off current)가 크다는 문제점을 가지게 된다. 이러한 오프커런트는 박막트랜지스터의 게이트단자에 인가되는 전압이 오프되었을때, 일정전압을 갖고 있는 드레인단자(또는 소오스단자)와 게이트단자와의 사이에 형성된 전계(electric field)에 의해 소오스-드레인단자간에 흐르게 되는 누설전류(leakage current)를 나타낸다. 그래서 예컨대 전하(charge)가 축적되어 일정 전위를 가지는 화소전극측에 접속되어 있는 소오스영역으로부터 채널영역을 통하여 드레인영역으로 흘러 결과적으로 데이타라인으로 전류가 누설되는 문제가 발생한다.
이러한 문제점을 해결하기 위하여 채널영역과 소오스-드레인영역이 오프셋저항을 사이에 두고 서로 이격되는 일명 오프셋(off-set)저항형 구조가 제안되었다. 제1도는 이러한 오프셋구조로 이루어지는 박막트랜지스터의 구조를 도시한 도면이다.
제1도의 구성을 살펴보면, 투명기판상에 패터닝(patterning)된 활성층 2와, 그 상부의 게이트절연막 4 및 게이트전극 6이 순서적으로 적층되어 있다. 상기 활성층 2의 좌측부 및 우측부는 도핑(doping)되어 각각 소오스영역 2b 및 드레인영역 2c로 작용한다. 이 소오스영역 2b 및 드레인영역 2c를 제외한 활성층 즉, 소오스영역 2b와 드레인 영역 2c의 사이에 놓인 활성층이 채널영역 2a로 작용한다. 이와 같은 구조에서 채널영역 2a와 소오스영역 2b 및 드레인영역 2c 각각의 사이에 놓인 비도핑 활성층 2a-1이 갖는 저항이 오프셋저항으로 작용하여, 그에 따라 오프커런트가 감소하게 된다.
그러나 이와 같은 오프셋구조의 박막트랜지스터에서는 오프셋저항을 형성함에 따라 오프커런트가 감소되는 장점을 지니는 반면에, 오프셋구조를 제조하기 위해서 비도핑 활성층 2a-1, 2a-2를 형성하기 위한 별도의 사진식각공정이 수반된다. 그런데 이러한 별도의 사진식각공정은 자기정합방법에 비하여 공정이 복잡하여지며 제조원가가 상승되는 불리함을 가지게 된다.
한편 당 기술분야에 있어서 주지의 사실인 바와 같이, 박막트랜지스터 소자분야에서는 활성층 영역의 두께가 얇을수록 온(on 또는 turn-on 또는 도통) 전류는 증가하고 오프전류는 감소하여 소자의 성능을 향상시키게 된다. 그러나 기술적으로 박막트랜지스터의 경우에는 그 자체가 대단히 미세한 막의 구조를 가지는 상태에서 이 활성층 영역을 얇게 하면 메탈콘택(metal contact) 식각시 오버에칭(overetching)에 어려움이 따르는 바, 이 활성층 영역을 1000Å 이하로 얇게 하는데에는 한계가 있게 된다.
따라서 본 발명의 목적은 추가의 포토마스트와 사진식각공정을 사용하지 않고 오프셋 구조로 이루어지는 박막트랜지스터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 활성층영역을 얇게 하면서 메탈콘택 식각시 오버에칭을 용이하게 하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 채널영역으로 되는 활성층영역을 1000Å 이하로 얇게 하여 온전류는 증가시키고 오프전류는 감소시키면서 오버에칭을 용이하게 하는 오프셋트랜지스터의 박막트랜지스터의 제조방법을 제공함에 있다.
이러한 본 발명의 목적들을 최적으로 달성하기 위하여 본 발명은, 기판상에 오프셋구조로 이루어지는 박막트랜지스터의 제조방법에 있어서, 상기 기판상에 활성영역으로 되는 제1반도체물질을 형성하는 제1과정과, 상기 제1반도체물질 위에 완충막을 형성하는 제2과정과, 상기 제1반도체물질과 완충막을 패터닝하여 소오스영역과 드레인영역으로 되는 활성층을 형성하되, 채널영역으로 동작하는 활성층까지 식각시키는 제3과정과, 상기 제3과정 후 노출된 전면에 일부분이 채널영역으로 되는 제2반도체물질을 적층하는 제4과정과, 상기 제2반도체물질 위에 게이트절연막을 적층시키는 제5과정과, 상기 게이트절연막 위에 게이트전극으로 사용되는 도전층을 적층하는 제6과정을 구비하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법임을 특징으로 한다. 여기에서 상기 제1 및 제2반도체물질은 각각 다결정실리콘 또는 비정질실리콘 등으로 실시할 수 있다. 상기 구성에서 본 발명에 의한 박막트랜지스터에서는 완충막을 사용함을 특히 주목하여야 할 것이다.
이하 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터는 제조방법에 대한 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 후술되는 설명에서 동일한 구성요소에 대하여는 가급적 동일한 부호를 부여하였음을 유의하여야 한다. 한편 본 명세서 전반에 걸쳐 사용되는 용어은 가능한 한 당 기술분야에 통용되고 있는 용어들을 사용하고 있음을 밝혀둔다.
제2도는 본 발명에 따른 오프셋구조로 이루어지는 박막트랜지스터의 제조방법에 따른 실시예로서, 일련의 공정에 따라 오프셋구조로 이루어지는 박막트랜지스터가 집적되어지는 단면구조를 차례대로 도시한 (2a),(2b),(2c)로 도시되어 있다.
제2도의 (2a),(2b),(2c)를 참조하여 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터의 제조방법을 전체적으로 살펴보면 다음과 같다. 즉, 기판상에 활성영역으로 되는 제1반도체물질, 10을 형성하는 제1과정과, 상기 제1반도체물질 10위에 완충막(buffer oxide) 12를 형성하는 제2과정과, 상기 제1반도체물질 10과 완충막 12를 패터닝하여 소오스영역과 드레인영역으로 되는 활성층을 형성하되 채널영역으로 동작하는 활성층까지 식각시키는 제3과정과, 상기 제3과정 후 노출된 전면에 일부분이 채널영역으로 되는 제2반도체물질 14를 적층하는 제4과정과, 상기 제2반도체물질 14위에 게이트절연막 16을 적층시키는 제5과정과, 상기 게이트 절연막 16위에 게이트전극으로 사용되는 도전층 18을 적층하는 제6과정으로 이루어진다. 여기서 상기 제1 및 제2반도체물질은 각각 다결정실리콘 또는 비정질실리콘 등으로 실시하였다.
이를 상세히 설명하면 다음과 같다.
먼저 제2도의 (2a)를 참조하면, 투명기판 예컨대 글래스상에 첫번째 반도체물질로서의 비정질실리콘(또는 다결정실리콘) 10을 1000Å 두께로 적층한 후 완충막 12를 500Å을 차례대로 적층한다. 그리고나서 통상의 사진식각공정으로 패터닝하여 소오스영역과 드레인영역으로 되는 활성층을 형성한다. 이때, 도면부호 8로 나타난 것과 같이, 박막트랜지스터의 채널영역으로 동작하는 활성층도 동시에 식각되는 점을 유의하여야 한다.
제2도의 (2b)를 참조하면, 상기 (2a)에 도시된 구조상부에 500Å 두께의 두번째 비정질실리콘(또는 다결정실리콘) 14, 1000Å 두께의 게이트절연막 16, 도전막으로 이루어지는 게이트전극 18을 차례로 적층한다. 그리고나서 (2a)에서 형성된 활성층 10과 어느정도 오버랩(overlap)되어진 게이트마스크를 사용하여 게이트 전극패턴을 형성한다. 본 실시예에서는 상기 게이트 전극 18을 다결정실리콘으로 형성하였으며, 이 다결정실리콘의 도전성을 증대시키기 위하여 n형 불순물을 도핑하였다. 게이트전극식각시 위에서 언급한 3개의 적층막 14,16,18과 완충막 12가 차례로 식각된다. 여기서 상기 완충막 12는 다음에 진행되는 이온주입시에 완충역할을 하기 위하여 100Å 정도 남겨둘 수도 있음을 유의하여야 할 것이다.
이 경우에 첫번째 비정질 실리콘(또는 다결정실리콘) 10과 게이트전극 18과의 사이에 완충막 12가 존재하기 때문에 게이트의 전압이 상기 오버랩영역 10c의 활성층에 전달되지 않기 때문에 이 오버랩영역 10c가 오프셋영역으로 작용하게 된다.
제2도의 (2c)를 참조하면, 상기 (2b)에 도시된 구조에 소오스-드레인영역을 형성시키기 위하여 이온 불순물을 자기정합 방법을 이용하여 이온주입한 후 통상적으로 진행되는 후속공정(passivation, 메탈콘택, 메탈패턴 등)을 거쳐 오프셋구조로 이루어지는 박막트랜지스터가 형성되는 제조공정이 도시되어 있다. 상기 이온 주입시 주입되는 이온이 P형 불순물이면 PMOS 박막트랜지스터가 되고, N형 불순물이면 NMOS 박막트랜지스터가 된다. 이때 상기 게이트전극 18의 하부에 형성된 채널 영역의 활성층 10d와 오프셋 저항으로 작용하는 활성층 10c는 이온 주입이 일어나지 않음에 유의하여야 할 것이다.
결론적으로 본 발명에 의한 박막트랜지스터는 기존의 오프셋트랜지스터와는 달리 추가로 오프셋 마스크를 사용하지 않고 오프셋 구조로 이루어지는 박막트랜지스터를 실현시킬 수 있다는 것이다. 또한 전술한 바와 같이 현재까지 박막트랜지스터 분야에서는, 온전류는 증가하고 오프전류는 감소시켜 소자의 성능을 향상시키기 위하여 활성층 영역의 두께를 얇게 하지만 이 활성층 영역을 얇게 함에 따라 메탈콘택 식각시 오버 에칭에 어려움이 있어 활성층 영역을 1000Å 이하로 얇게 하는데는 한계점이 있어 왔었다. 그러나 본 발명에 의한 박막트랜지스터는 접촉 에칭에 해당되는 첫번째 활성층 10은 두껍게 적층하고 채널 영역으로 동작되는 두번째 활성층 10d의 두께는 얇게 하여 적층하는 것이 가능하므로 소자의 성능을 향상시키면서 오버에칭의 문제점을 해결하게 된다.
한편, 액정표시장치에 있어서, 당 기술분야에 주지의 사실인 바와 같이, 박막트랜지스터는 화소(pixel)에 전압을 공급하는 스위칭수단 및 주변회로의 구동수단으로 사용된다. 이때 스위칭수단에 사용되는 박막트랜지스터는 오프전류가 중요하며, 구동수단에 사용되는 박막트랜지스터는 온전류가 중요하게 됨도 잘 알려져 있다. 따라서 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터의 제조방법을 액정표시장치에 적용할 경우에, 스위칭수단은 상기에서 언급한 본 발명에 의한 제조방법을 그대로 사용하여 제조하고, 동시에 구동수단은 상기에서 언급한 내용 중 오버랩되는 것만 제외하여 제조함에 의해 그 효과를 더욱 높일 수 있음을 밝혀둔다.
제3도는 본 발명자들의 시뮬레이션(simulation) 결과에 의해 확인된 것으로서, 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터의 전류-전압특성을 종래 기술과 대비하여 보여주고 있다. 도시된 바와 같이 박막트랜지스터에서 나타나는 현상인 전류의 감소현상은 보이고 있으나 박막트랜지스터의 주요한 전기적 특성인 온/오프전류비는 향상됨을 알 수 있다. 그리고 이 온/오프전류비는 오프셋영역 10c의 길이가 0.5μm일때가 가장 최고치를 나타내고 확인할 수 있다.
전술한 제2도는 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예이지만, 각 이를 실현하는 제조방법은 공정상 다소 부가 또는 변경되어질 수도 있을 것이다. 예컨대 제2도에서는 완충막을 사용하였지만, 이는 예컨대 산화막 또는 질화막과 같은 절연막을 사용하여도 무방하다. 또한 각 충돌의 두께값을 상승하였지만 이에 대한 것은 얼마든지 바뀌어질 수도 있다.
상술한 바와 같이 본 발명에 의한 오프셋구조로 이루어지는 박막트랜지스터는 오프셋영역을 형성하기 위해서 별도의 포토마스크와 사진식각공정을 사용하지 장점이 있다. 그리고 채널영역으로 되는 활성층영역을 1000Å 이하로 얇게 하여 온전류는 증가시키고 오프전류는 감소시키면서 오프에칭을 용이하게 하는 이점이 있다. 한편 이와 같은 제조방법에 의해 제조공정의 간략화를 도모하여 제조원가를 감소시키는 효과가 있다.
Claims (5)
- 기판상에 오프셋구조로 이루어지는 박막트랜지스터의 제조방법에 있어서, 상기 기판상에 활성영역으로 되는 제1반도체물질을 형성하는 제1과정과, 상기 제1반도체물질 위에 완충막을 형성하는 제2과정과, 상기 제1반도체물질과 완충막을 패터닝하여 소오스영역과 드레인영역으로 되는 활성층을 형성하되, 채널영역으로 동작하는 활성층까지 식각시키는 제3과정과, 상기 제3과정 후 노출된 전면에 일부분이 채널영역으로 되는 제2반도체물질을 적층하는 제4과정과, 상기 제2반도체물질 위에 게이트절연막을 적층시키는 제5과정과, 상기 게이트절연막 위에 게이트전극으로 사용되는 도전층을 적층하는 제6과정을 구비함을 특징으로 하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 오프셋구조로 이루어지는 박막트랜지스터의 제조방법이, 상기 제6과정 후 상기 제3과정에서 형성된 활성영역과 소정두께로 오버랩되는 게이트마스크를 사용하여 게이트 전극패턴을 형성하는 제7과정을 더 구비함을 특징으로 하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2반도체물질이, 각각 다결정실리콘임을 특징으로 하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2반도체물질이, 각각 다결정실리콘임을 특징으로 하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 완충막이 절연막으로 대치되어 사용됨을 특징으로 하는 오프셋구조로 이루어지는 박막트랜지스터의 제조방법.
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