CN113270501A - 一种功率igzo薄膜晶体管及其制备方法 - Google Patents

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Abstract

本发明提供了一种功率IGZO薄膜晶体管及其制备方法,所述方法包括:衬底、栅电极层、栅极绝缘层、源极、漏极、IGZO层、Al膜覆盖层。在水平方向上,所述栅电极层与源区电极的交叠长度为2μm,与漏区电极的偏移长度也为2μm;所述的IGZO有源层水平方向上分为栅控区域的沟道区和非栅控区域的Al膜覆盖层,Al膜覆盖层长度为3μm,包含与漏区电极交叠长度1μm和栅漏偏移区长度2μm;制备好的Al膜覆盖层在300℃下N2氛围退火5‑10min。本发明的Al膜退火工艺,能够增加偏移区的电子浓度,显著降低偏移区的导通电阻,提高器件工作电流密度,进而有效提升功率密度。

Description

一种功率IGZO薄膜晶体管及其制备方法
技术领域
本发明主要涉及功率薄膜晶体管器件技术领域,尤其涉及一种功率a-IGZO薄膜晶体管的制备方法。
背景技术
铟镓锌氧化物半导体(IGZO)薄膜因具有迁移率高、关态电流低以及大面积均匀性等特点备受学术界与产业界的广泛关注。目前,柔性电子飞速发展,IGZO材料因其柔性,透明等优点在柔性电子方面吸引了众多研究者的目光。为了拓展IGZO薄膜晶体管在功率半导体的应用,需要提升IGZO晶体管的耐压和电流能力。
目前针对于功率IGZO薄膜晶体管的研究重点在于提升耐压和提升电流密度两方面。然而功率器件的耐压能力和电流能力往往不能同时提升,二者之间存在折中关系,目前用于提升耐压的主流方法是通过偏移IGZO薄膜晶体管栅漏之间的距离,然而导通电阻随偏移距离增大,电流能力显著降低。因此,为了解决带偏移区功率IGZO薄膜晶体管上述问题,有必要采用一种合理的工艺制备方法提升电流能力,进而提升器件的功率密度。
发明内容
技术问题:鉴于现有提升IGZO薄膜晶体管功率密度方法中的不足,本发明提供一种高功率密度的IGZO薄膜晶体管及其制备方法。本发明通过在器件偏移区部分覆盖Al膜,选取300℃退火温度,提高Al膜覆盖下的非栅控IGZO中电子浓度,降低器件整体的导通电阻,显著弥补因提高器件耐压能力而损失的电流密度,同时相比于双栅结构技术等其他方法,简化了工艺步骤,增强了偏移区电流能力的可控性。
技术方案:本发明的一种功率IGZO薄膜晶体管包括衬底、栅电极层、栅极绝缘层、源区电极和漏区电极、IGZO有源层、Al膜覆盖层;所述栅电极层和栅极绝缘层自下而上依次层叠在所述衬底上,所述源区电极和漏区电极间隔地设在所述栅极绝缘层上表面上的两侧,所述IGZO有源层设于所述栅极绝缘层、源区电极和漏区电极上,所述Al膜覆盖层设于所述IGZO有源层靠近漏区电极的一部分有源层上。
其中,在水平方向上,所述栅电极层与源区电极的交叠长度为2μm,栅电极层与漏区电极的偏移长度(Loffset)为2μm。
所述的IGZO有源层水平方向上分为栅控区域的沟道区和非栅控区域的Al膜覆盖层,沟道区长度和宽度分别为48μm和500μm;Al膜覆盖层长度为3μm,包含与漏区电极交叠长度1μm、栅电极层与漏区电极的偏移长度2μm。
本发明的功率IGZO薄膜晶体管的制备方法包括:
步骤一.获取衬底;
步骤二.在所述衬底上形成栅电极层,所述栅电极层与漏区电极预设偏移,偏移长度为2μm;
步骤三.在所述栅电极层上覆盖栅极绝缘层,所述栅极绝缘层采用ALD工艺制备的Al2O3膜层;
步骤四.在所述栅极绝缘层的一侧沉积形成源极,另一侧沉积形成与所述栅电极层预设偏移长度为2um的的漏极;
步骤五.在所述源极、漏极电极上形成IGZO有源层;
步骤六.在所述IGZO有源层上靠近漏极处沉积形成Al膜覆盖层,所述Al膜覆盖层长度为3μm,含括栅电极层与漏极偏移区,并在左端与所述栅电极层存在1μm长度交叠。
在沉积源极和漏极金属电极时,栅电极层与源电极交叠长度为2μm,与漏电极偏移长度为2μm。
所述Al膜覆盖层设于所述栅电极层和所述漏区电极之间的IGZO有源层上,并与栅电极层和漏区电极层均有1μm交叠长度。
所述的IGZO有源层在N2环境下退火,退火温度为300℃,时间为60-70min。
所述Al膜覆盖层在N2环境下退火,退火温度为300℃,时间为5-10min。
有益效果:与现有技术相比,本发明通过在器件偏移区部分覆盖Al膜,选取300℃退火温度,提高Al膜覆盖下的非栅控IGZO中电子浓度,降低器件整体的导通电阻,显著弥补因提高器件耐压能力而损失的电流密度,同时相比于双栅结构技术等其他方法,简化了工艺步骤,增强了偏移区电流能力的可控性。
附图说明
为了更好的阐述本发明的目的,技术方案及优点,以下将根据本发明提供的多幅附图作进一步详细说明。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是本发明实施例中IGZO薄膜晶体管的结构示意图;
图2是本发明对比例1传统底栅IGZO薄膜晶体管的结构示意图;
图3是本发明对比例2底栅偏移区IGZO薄膜晶体管的结构示意图;
图4是本发明实施例中非对称双栅IGZO薄膜晶体管的制造方法流程图;
图5是步骤S6的子流程图。
图6是本发明实施例与对比例1和对比例2的输出曲线对比图。
图中有:衬底1、栅电极层2、栅极绝缘层3、源区电极4a、漏区电极4b、IGZO有源层5、Al膜覆盖层6。沟道区长度Lchannel、偏移长度Loffset
具体实施方式
为了解决上述问题,本发明的一种功率IGZO薄膜晶体管的制备方法如下:
本发明功率IGZO薄膜晶体管包括:获取衬底;在所述衬底上形成栅电极层;在所述栅电极层上覆盖栅极绝缘层;在所述栅极绝缘层上一侧形成源极,另一侧形成漏极;在所述源极、漏极上覆盖IGZO有源层;在所述IGZO有源层上形成Al膜覆盖层。
作为其中一种实施方式,在沉积源极和漏极金属电极时,通过掩膜版图形设计,使栅电极层与源电极交叠长度为2μm,与漏电极偏移长度为2μm。
作为其中一种实施方式,所述Al膜覆盖层设于所述栅电极层和所述漏区电极之间的IGZO有源层上,并与栅电极层和漏区电极层均有1μm交叠长度。
作为其中一种实施方式,所述的IGZO有源层在N2环境下退火,退火温度为300℃,时间为60-70min。
作为其中一种实施方式,所述Al膜覆盖层在N2环境下退火,退火温度为300℃,时间为5-10min。
一种功率IGZO薄膜晶体管,包括衬底、栅电极层、栅极绝缘层、源区电极和漏区电极、IGZO有源层、Al膜覆盖层,所述栅电极层和栅极绝缘层自下而上依次层叠在所述衬底上,所述源区电极和漏区电极间隔地设在所述栅极绝缘层上表面上相对的两侧,所述IGZO有源层设于所述源区电极和漏区电极上,所述Al膜覆盖层设于所述IGZO有源层靠近漏区电极的一部分有源层上。
作为其中一种实施方式,所述衬底采用玻璃基底。
作为其中一种实施方式,在水平方向上,所述栅电极层与源区电极有2μm的交叠长度,与漏区电极有2μm的偏移长度。
作为其中一种实施方式,所述的IGZO有源层水平方向上分为栅控区域的沟道区和非栅控区域的Al膜覆盖层,沟道区长度和宽度分别为48μm和500μm,Al膜覆盖层长度为3μm,包含与漏区电极交叠长度1μm,栅漏偏移区长度2μm。
作为其中一种实施方式,所述的IGZO有源层在N2环境下退火,退火温度为300℃,时间为60-70min。
作为其中一种实施方式,所述的Al膜覆盖层在N2环境下退火,退火温度为300℃,时间为5-10min。
下面将参照相关附图对本发明进行更全面的描述。
附图1中给出了本发明的实施例。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使读者对本发明的公开内容理解得更加透彻全面。除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。
发明人认为可以采用偏移栅漏之间距离提升器件耐压能力,采用有源层Al膜覆盖层退火的方式提升电流密度,进而提升功率密度。如附图1所示,IGZO薄膜晶体管包括衬底1、栅电极层2、栅极绝缘层3、源极4a、漏极4b、IGZO有源层5、Al膜覆盖层6。栅电极层2设于衬底1上,栅电极层和栅极绝缘层自下而上依次层叠在衬底上,源区电极和漏区电极间隔地设在栅极绝缘层上表面上相对的两侧,IGZO有源层设于所述源区电极和漏区电极上,Al膜覆盖层设于IGZO有源层靠近漏区电极的一部分有源层上。
在图1所示的实施例中,需要指出的是,各膜层在图1中的尺寸只是一个示意,并不代表其实际尺寸。
在图1所示的实施例中,栅电极层2选择导电性优,遮光性好的金属层,材质为Mo,制作时优先采用磁控溅射方法沉积栅电极层,栅电极层2厚度为50nm。栅极绝缘层3采用原子层沉积(Atomic Layer Deposition,ALD)工艺制备Al2O3膜层,厚度为20nm。
源区电极4a和漏区电极4b采用磁控溅射方法沉积,材料为Mo,沉积厚度为50nm。
IGZO有源层5包括栅控沟道区和偏移区,偏移区被Al膜覆盖。IGZO有源层采用磁控溅射法沉积,沉积厚度为50nm,制备好的IGZO薄膜在N2氛围下退火,退火温度为300℃,退火时间为60-70min。
Al膜覆盖层6采用电子束蒸发(Electron Beam Evaporetion,EBE)方法沉积,材料为Al,沉积厚度为20nm,在N2氛围下退火,退火温度为300℃,退火时间为5-10min。
图3是本实施例中IGZO薄膜晶体管的制造方法流程图,本发明IGZO薄膜晶体管的制作方法,包括如下步骤:
S1,获取衬底1。
衬底可以是本领域习知的刚性基底(例如玻璃)或柔性基底。在本实施例中,衬底为玻璃基底。
S2,通过磁控溅射工艺在衬底1上形成栅电极层2。
在本实施例中,栅电极层2选择导电性优,遮光性好的金属层,材质为Mo,制作时优先采用磁控溅射方法沉积栅电极层,栅电极层2厚度为50nm,在其他实施例中也可以采用其他材料,这都在本发明的保护范围内。
S3,在栅电极层2上形成栅极绝缘层3。
在步骤S3中,栅极绝缘层3采用ALD工艺制备的Al2O3膜层,厚度为20nm。
S4,通过磁控溅射工艺在栅极绝缘层3上形成源区电极4a和漏区电极4b。
在步骤S4中,源区电极4a和漏区电极4b也采用磁控溅射方法沉积,材料为Mo,沉积厚度为50nm。
S5,在源区电极4a和漏区电极4b上覆盖IGZO有源层5。
在步骤S5中,IGZO有源层5包括栅控沟道区和偏移区,偏移区被Al膜覆盖,偏移区长度为2μm。IGZO有源层采用磁控溅射方法沉积,沉积厚度为50nm,在本实施例中,上述方法形成的IGZO层为非晶IGZO(ɑ-IGZO)薄膜。
S6,在IGZO有源层5上形成Al膜覆盖层6。
Al膜覆盖层6采用EBE方法沉积,材料为Al,沉积厚度为20nm,沉积长度为3μm,包含偏移区长度2μm,与漏极的交叠长度1um。
参见图5,在步骤S6中包括:
S61,IGZO有源层热退火处理
在步骤S61中,制备好的IGZO薄膜在N2氛围下退火,退火温度为300℃,退火时间为60-70min。
S62,通过EBE工艺形成Al膜覆盖层
在步骤S62中,采用EBE方法在IGZO有源层上沉积Al膜,沉积长度为3μm。
S63,Al膜覆盖层热退火处理
在步骤S63中,Al膜覆盖层在N2氛围下退火,退火温度为300℃,退火时间为5-10min。
图6是本发明实施例与对比例1和2的输出曲线图,横坐标坐标为漏极电压VDS,纵坐标坐标为漏极电流IDS。对比例1为传统底栅共面IGZO薄膜晶体管;对比例2为底栅共面偏移区IGZO薄膜晶体管,无Al膜覆盖层;两个对比例均与实施例采用相同工艺步骤,相同工艺尺寸。A1、A2分别表示本实施例在VG=3V和VG=5V时的输出电流曲线,B1、B2分别表示对比例1在VG=3V和VG=5V时的输出电流曲线,C1、C2分别表示对比例2在VG=3V和VG=5V时的输出电流曲线。根据图6所示,对比例2由于2μm偏移区的存在,器件无法正常开启;而在VG=5V时,本发明实施例电流要大于对比例1的电流,表明Al膜覆盖层加300℃退火工艺增加了偏移区的电子浓度,降低了偏移区的导通电阻,提升了电流密度,同时,由于偏移区的存在,本发明实施例的耐压有极大提升,在栅电压VG=5V,实施例和对比例1分别施加漏端电压VDS=140V、VDS=23V时,栅绝缘介质层中峰值电场达到文献报道的Al2O3膜极限场强9MV/cm,即发生击穿,此时的电流分别为179.5uA,158.7uA;此时对比例2仍处于关断状态。当顶栅压为5V时,本发明实施例功率为25.13mW,而对比例1的功率为3.65mW,实施例相较于对比例1功率同比提高了8.547倍,具体数据如表1所示。
表1
Figure BDA0003073284590000061
以上所述实施例描述较为具体和详细,但不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。

Claims (8)

1.一种功率IGZO薄膜晶体管,其特征在于,该薄膜晶体管包括衬底(1)、栅电极层(2)、栅极绝缘层(3)、源区电极(4a)和漏区电极(4b)、IGZO有源层(5)、Al膜覆盖层(6);所述栅电极层(2)和栅极绝缘层(3)自下而上依次层叠在所述衬底(1)上,所述源区电极(4a)和漏区电极(4b)间隔地设在所述栅极绝缘层(3)上表面上的两侧,所述IGZO有源层(5)设于所述栅极绝缘层(3)、源区电极(4a)和漏区电极(4b)上,所述Al膜覆盖层(6)设于所述IGZO有源层(5)靠近漏区电极(4b)的一部分有源层上。
2.根据权利要求1所述的功率IGZO薄膜晶体管,其特征在于,在水平方向上,所述栅电极层(2)与源区电极(4a)的交叠长度为2μm,栅电极层(2)与漏区电极(4b)的偏移长度(Loffset)为2μm。
3.根据权利要求1所述的功率IGZO薄膜晶体管,其特征在于,所述的IGZO有源层(5)水平方向上分为栅控区域的沟道区(Lchannel)和非栅控区域的Al膜覆盖层(6),沟道区长度(Lchannel)和宽度分别为48μm和500μm;Al膜覆盖层(6)长度为3μm,包含与漏区电极(4b)交叠长度1μm、栅电极层(2)与漏区电极(4b)的偏移长度(Loffset)2μm。
4.一种如权利要求1所述的功率IGZO薄膜晶体管的制备方法,其特征在于,该方法包括:
步骤一.获取衬底(1);
步骤二.在所述衬底(1)上形成栅电极层(2),所述栅电极层(2)与漏区电极(4b)预设偏移,偏移长度为2μm;
步骤三.在所述栅电极层(2)上覆盖栅极绝缘层(3),所述栅极绝缘层(3)采用ALD工艺制备的Al2O3膜层;
步骤四.在所述栅极绝缘层(3)的一侧沉积形成源极(4a),另一侧沉积形成与所述栅电极层(2)预设偏移长度为2um的的漏极(4b);
步骤五.在所述源极(4a)、漏极(4b)电极上形成IGZO有源层(5);
步骤六.在所述IGZO有源层(5)上靠近漏极(4b)处沉积形成Al膜覆盖层(6),所述Al膜覆盖层(6)长度为3μm,含括栅电极层(2)与漏极(4b)偏移区,并在左端与所述栅电极层存在1μm长度交叠。
5.根据权利要求4所述的一种功率IGZO薄膜晶体管的制备方法,其特征在于,在沉积源极(4a)和漏极(4b)金属电极时,栅电极层(2)与源电极(4a)交叠长度为2μm,与漏电极(4b)偏移长度为2μm。
6.根据权利要求4所述的一种功率IGZO薄膜晶体管的制备方法,其特征在于,所述Al膜覆盖层(6)设于所述栅电极层(2)和所述漏区电极(4b)之间的IGZO有源层(5)上,并与栅电极层(2)和漏区电极层(4b)均有1μm交叠长度。
7.根据权利要求4所述的一种功率IGZO薄膜晶体管的制备方法,其特征在于,所述的IGZO有源层(5)在N2环境下退火,退火温度为300℃,时间为60-70min。
8.根据权利要求4所述的一种功率IGZO薄膜晶体管的制备方法,其特征在于,所述Al膜覆盖层(6)在N2环境下退火,退火温度为300℃,时间为5-10min。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115084276A (zh) * 2022-06-15 2022-09-20 南京邮电大学 一种非晶氧化物半导体薄膜晶体管及其制备方法
CN115132848A (zh) * 2022-06-15 2022-09-30 南京邮电大学 一种高功率密度igzo薄膜晶体管及其制造方法
WO2024078637A1 (zh) * 2022-10-11 2024-04-18 东南大学 一种高耐压、低导通电阻igzo薄膜晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488005A (en) * 1994-05-06 1996-01-30 Samsung Electronics Co., Ltd. Process for manufacturing an offset gate structure thin film transistor
US20100244017A1 (en) * 2009-03-31 2010-09-30 Randy Hoffman Thin-film transistor (tft) with an extended oxide channel
CN102763202A (zh) * 2010-02-19 2012-10-31 株式会社半导体能源研究所 半导体装置及其制造方法
CN110137086A (zh) * 2019-05-22 2019-08-16 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488005A (en) * 1994-05-06 1996-01-30 Samsung Electronics Co., Ltd. Process for manufacturing an offset gate structure thin film transistor
US20100244017A1 (en) * 2009-03-31 2010-09-30 Randy Hoffman Thin-film transistor (tft) with an extended oxide channel
CN102763202A (zh) * 2010-02-19 2012-10-31 株式会社半导体能源研究所 半导体装置及其制造方法
CN110137086A (zh) * 2019-05-22 2019-08-16 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115084276A (zh) * 2022-06-15 2022-09-20 南京邮电大学 一种非晶氧化物半导体薄膜晶体管及其制备方法
CN115132848A (zh) * 2022-06-15 2022-09-30 南京邮电大学 一种高功率密度igzo薄膜晶体管及其制造方法
CN115084276B (zh) * 2022-06-15 2024-06-18 南京邮电大学 一种非晶氧化物半导体薄膜晶体管及其制备方法
WO2024078637A1 (zh) * 2022-10-11 2024-04-18 东南大学 一种高耐压、低导通电阻igzo薄膜晶体管及其制备方法

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