CN102763202A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明的目的之一是提供一种实现了晶体管的小型化且电场集中被减轻的包括氧化物半导体的半导体装置。栅电极的宽度减小，并且源电极层和漏电极层之间的间隔减小。通过以栅电极为掩模，以自对准的方式添加稀有气体，而可以将接触于沟道形成区域的低电阻区域设置在氧化物半导体中。所以即使栅电极的宽度，即栅极布线的线宽度小，也可以以高位置精度设置低电阻区域，从而可以实现晶体管的小型化。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种具有由晶体管构成的电路的半导体装置及其制造方法。例如，本发明涉及一种电子设备，其中作为部件安装有以液晶显示面板为代表的电光装置、具有有机发光元件的发光显示装置、功率器件（power device）、以及存储器。

本说明书中的半导体装置通常是指能够通过利用半导体特性工作的所有装置，因此电光装置、半导体电路及电子设备都是半导体装置。

背景技术

近年来，使用形成在具有绝缘表面的衬底上的半导体薄膜（厚度为几nm至几百nm）来构成晶体管的技术受到关注。晶体管被广泛地应用于电子装置如IC或电光装置。

另外，制造包括氧化物半导体的晶体管，并且将该晶体管应用于电子器件、光器件的技术受到关注。例如，专利文献1及专利文献2公开了作为氧化物半导体使用氧化锌、In-Ga-Zn-O类氧化物来制造晶体管，并将该晶体管用于显示装置的像素的开关元件等的技术方案。

[文献]

[专利文献1]日本专利申请公开2007-123861号公报

[专利文献2]日本专利申请公开2007-96055号公报

发明内容

为了实现晶体管的工作的高速化、具有晶体管的半导体装置的低耗电量化和低制造成本化，晶体管的小型化是必须要实现的。

由此，所公开的发明的一个实施方式的目的之一是提供一种在维持良好的电特性的同时实现小型化的包括氧化物半导体的半导体装置。

当使晶体管小型化时，可以降低晶体管本身具有的寄生电容，所以晶体管可以高速工作。

当随着晶体管的小型化，进行电路的集成化或高速化时，施加在晶体管的电场也会增大。在晶体管中，尤其是在漏极端容易集中电场，所以优选采用电场集中被减轻的晶体管结构。

由此，所公开的发明的一个实施方式的目的之一是提供一种实现了小型化且电场集中被减轻的包括氧化物半导体的半导体装置。

在包括晶体管的有源矩阵型显示装置中，希望通过增加每单位面积的像素数来实现高质量的显示图像，但是这会使图像显示区域中的布线或电极等所占面积的比率变高，而引起开口率的降低。

由此，所公开的发明的一个实施方式的目的之一是通过使晶体管小型化，可以提高每单位面积的开口率，而实现更明亮的图像显示。

另外，所公开的发明的一个方式的目的是当制造功率器件时，提供一种具有可以实现电场集中被减轻的装置结构的半导体装置。

晶体管处于截止状态的电流被称为泄漏电流，泄漏电流影响半导体装置中的所有电路，所以成为增加耗电量的原因。因此，制造包括氧化物半导体层的晶体管，来实现半导体装置的低耗电量化。另外，包括氧化物半导体层的晶体管的泄漏电流少，所以在显示装置中，也可以将与晶体管一起设置在像素中的像素电容部设计为小，而可以实现开口率得到提高的显示明亮的图像的装置。

为了实现晶体管的小型化，通过使栅电极的宽度小型化并且缩短源电极层和漏电极层之间的间隔（衬底的厚度方向的截面上的源电极层和漏电极层之间的距离），来实现晶体管的高速驱动。通过在氧化物半导体层中以接触于隔着栅极绝缘层与栅电极重叠的沟道形成区域的方式设置低电阻区域（也称为n^-区域），来实现将对漏极端的电场集中减轻的结构。

氧化物半导体层中的低电阻区域通过对氧化物半导体层添加稀有气体元素（Ar、Xe、Kr、Ne、He）来形成。稀有气体元素的添加使用离子注入装置、离子掺杂装置、等离子体处理装置、以及ICP（Inductively Coupled Plasma，即感应耦合等离子体）型蚀刻装置等来进行。另外，ICP型蚀刻装置是使用感应耦合等离子体的蚀刻装置。为了降低线圈的电感（inductance），可以使用将线圈分割了的多层螺旋（multi-spiral）方式的ICP型蚀刻装置以及将梳形线圈配置在圆形的平板中的辐条（spoke）型ICP型蚀刻装置。另外，不局限于ICP型蚀刻装置，也可以使用RIE蚀刻装置，例如平行平板型蚀刻装置、ECR蚀刻装置、以及磁控管型蚀刻装置。

本说明书所公开的本发明的一个方式是一种半导体装置，包括：绝缘表面上的氧化物半导体层；氧化物半导体层上的栅极绝缘层；以及栅极绝缘层上的栅电极，其中氧化物半导体层包括隔着栅极绝缘层与栅电极重叠的沟道形成区域和接触于该沟道形成区域且包含比沟道形成区域高的浓度的稀有气体的低电阻区域。

通过采用上述结构，从源电极层流到漏电极层的电流路径至少包括源电极层、接触于源电极层的氧化物半导体层的区域、沟道形成区域、低电阻区域、接触于漏电极层的氧化物半导体层的区域、以及漏电极层，而实现将对漏极端的电场集中减轻的结构。

上述结构至少可以解决上述问题中的一个。

例如，当使用将i型化或实际上i型化的氧化物半导体用于沟道形成区域的晶体管来制造功率器件时，在氧化物半导体中的不与栅电极及漏电极的双方重叠的区域中流过的电流极低。当施加到漏电极层的电压变高时，起因于隧道效应等的栅极泄漏成为问题。因此，通过将稀有气体添加到不与栅电极重叠的区域，可以形成作为漂移层的低电阻区域（n^-区域）。通过设置低电阻区域（n^-区域），可以实现电场集中被减轻的装置结构。

注意，晶体管根据电路的工作条件等有时其源极和漏极转变。例如，在与液晶显示装置的像素电极连接的晶体管中，为了防止液晶材料的劣化，以一定的频率进行反转电压的极性的反转驱动，因此源极和漏极转变。

因此，还可以通过与形成低电阻区域相同的工序形成第二低电阻区域，使得沟道形成区域夹在第二低电阻区域和低电阻区域之间。晶体管具有以下结构：包括接触于沟道形成区域且包含比沟道形成区域高的浓度的稀有气体的第二低电阻区域，且在该第二低电阻区域和低电阻区域之间夹有沟道形成区域。在此情况下，从源电极层流到漏电极层的电流路径至少包括源电极层、接触于源电极层的氧化物半导体层的区域、第二低电阻区域、沟道形成区域、低电阻区域、接触于漏电极层的氧化物半导体层的区域、以及漏电极层，而可以实现即使根据电路的工作条件等其源极和漏极转变也将对漏极端的电场集中减轻的结构。

另外，用来得到上述结构的制造方法同样是本发明的实施方式之一。一种半导体装置的制造方法，包括如下步骤：在绝缘表面上形成氧化物半导体层，在氧化物半导体层上形成部分接触于氧化物半导体层的源电极层及漏电极层，在氧化物半导体层、源电极层、以及漏电极层上形成部分地接触于氧化物半导体层、源电极层、以及漏电极层的绝缘层，在绝缘层上形成重叠于所述氧化物半导体层的栅电极，以栅电极、源电极层以及漏电极层为掩模，隔着所述绝缘层以自对准的方式对所述氧化物半导体层的一部分添加稀有气体。

另外，也可以采用在形成氧化物半导体层之前形成源电极层及漏电极层的制造方法。一种半导体装置的制造方法，包括如下步骤：在绝缘表面上形成源电极层及漏电极层，在源电极层及漏电极层上形成部分地接触于源电极层及漏电极层上的氧化物半导体层，在氧化物半导体层、源电极层、以及漏电极层上形成部分地接触于氧化物半导体层、源电极层、以及漏电极层的绝缘层，在绝缘层上形成重叠于氧化物半导体层的栅电极，以栅电极为掩模，隔着绝缘层以自对准的方式对氧化物半导体层的一部分添加稀有气体。

另外，也可以采用在添加稀有气体之前使氧化物半导体层露出的制造方法。一种半导体装置的制造方法，包括如下步骤：在绝缘表面上形成氧化物半导体层，在氧化物半导体层上形成部分地接触于氧化物半导体层上的源电极层及漏电极层，在氧化物半导体层、源电极层、以及漏电极层上形成接触于氧化物半导体层、源电极层、以及漏电极层上的绝缘层，在绝缘层上形成重叠于氧化物半导体层的栅电极，对绝缘层选择性地进行蚀刻而使氧化物半导体层的一部分露出，对露出的氧化物半导体层的一部分添加稀有气体。

当使氧化物半导体层的一部分露出而对它添加稀有气体时，通过使用等离子体处理装置、ICP型蚀刻装置等的等离子体处理，对从露出的氧化物半导体层的表面到5nm左右的区域可以添加浓度比沟道形成区域高的稀有气体。

设置在栅电极和氧化物半导体层之间的绝缘层用作栅极绝缘层，并接触于氧化物半导体层。再者，氧化物半导体层通过采用接触于基底绝缘层的结构，可以被栅极绝缘层和基底绝缘层夹着。另外，基底绝缘层优选使用溅射法来形成。通过使用溅射法来形成基底绝缘层，氧化物半导体层及栅极绝缘层也可以使用溅射法来形成。因此，基底绝缘层，氧化物半导体层及栅极绝缘层可以使用相同的溅射装置来制造。

作为用于氧化物半导体层的氧化物半导体，可以使用如下氧化物半导体：四元金属氧化物的In-Sn-Ga-Zn-O类氧化物半导体；三元金属氧化物的In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体或Sn-Al-Zn-O类氧化物半导体；二元金属氧化物的In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体或In-Mg-O类氧化物半导体、In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体等。另外，上述氧化物半导体可以包含SiO₂。在此，例如In-Ga-Zn-O类氧化物半导体是指具有铟（In）、镓（Ga）和锌（Zn）的氧化物，而对其化学计量比没有限定。此外，In-Ga-Zn-O类氧化物半导体也可以包含In、Ga和Zn以外的元素。

当对于氧化物半导体层使用In-Ga-Zn-O类氧化物半导体时，可以在添加稀有气体之前进行400℃以上的加热处理。通过使用经过400℃以上且低于衬底的应变点的加热处理使氢浓度充分得到降低的氧化物半导体层（高纯度化的氧化物半导体层）可以降低晶体管的截止电流。

氧化物半导体层是通过去除作为n型杂质的氢，并以尽量不包含氧化物半导体的主要成分以外的杂质的方式实现高纯度化而成为本征（i型）或大致本征型的氧化物半导体。就是说，其特征是：通过尽量去除氢或水等的杂质，得到纯化的本征（i型）氧化物半导体或接近本征的氧化物半导体，而不是通过添加杂质实现i型化。因此，可以使费米能级（Ef）达到与本征费米能级（Ei）相同的能级。

例如，即使使用沟道宽度（W）为1×10⁴μm且沟道长度为3μm的晶体管，也可以在室温下使截止电流为10^-13A以下，并使S值为0.1V/decade（栅极绝缘层的厚度为100nm）。再者，将晶体管的每沟道宽度（W）1μm的电流值设定为100aA/μm以下，优选设定为10zA/μm以下，更优选设定为1zA/μm以下。

像这样，通过以尽量不包含氧化物半导体的主要成分以外的杂质的方式使氧化物半导体实现纯化，可以实现晶体管的优良工作。另外，具有纯化的氧化物半导体层的晶体管的由于光退化引起的晶体管特性变动也少。

上述氧化物半导体是为了抑制电特性变动，通过有意地去除作为变动原因的氢、水分、羟基或氢化物（也称为氢化合物）等杂质，并且供给由于杂质去除工序而时减少的构成氧化物半导体的主要成分材料的氧，而得到的高纯度化及电性i型（本征）化的氧化物半导体。

对通过400℃以上且低于衬底的应变点的加热处理使含在氧化物半导体的氢浓度充分得到降低而被高纯度化的氧化物半导体层，以栅电极为掩模，以自对准的方式添加稀有气体，代表性的是氩。氧化物半导体层因为当进行溅射成膜时使用氩气体，所以在刚成膜之后的膜中包含微量氩。当进行成膜时添加的氩是微量，所以即使在真空下进行450℃的热处理也几乎不释放氩，并且通过TDS也几乎检测不到。当在形成栅电极之后添加氩时，与栅电极重叠且没有添加氩的沟道形成区域和添加有氩的低电阻区域的氩的浓度不同。

以栅电极为掩模，以自对准的方式添加稀有气体，并且可以将接触于沟道形成区域的低电阻区域设置在氧化物半导体中。所以即使栅电极的宽度，即栅极布线的线宽度小，也可以以高位置精度设置低电阻区域，而可以实现晶体管的小型化。

通过本发明，可以实现具有栅极布线的线宽度小于1μm，例如线宽度为0.25μm或0.13μm的栅极布线的晶体管。

附图说明

图1A至图1C是示出本发明的一个实施方式的截面图；

图2是示出本发明的一个实施方式的截面图；

图3A至图3C是示出本发明的一个实施方式的截面图；

图4是示出本发明的一个实施方式的截面图；

图5是示出本发明的一个实施方式的截面图；

图6A至图6D是示出本发明的一个实施方式的截面图；

图7A至图7C是示出本发明的一个实施方式的俯视图及截面图；

图8A-1、图8A-2和图8B是示出本发明的一个实施方式的电路图；

图9A和图9B是示出本发明的一个实施方式的电路图；

图10A至图10E是示出电子设备的例子的图；

图11是示出等离子体照射时间和电阻之间的关系的图表。

具体实施方式

下面，参照附图对本发明的实施方式进行详细说明。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解其方式及细节可以以各种方式修改，而不脱离本发明的精神和范围。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。

（实施方式1）

在本实施方式中，以下对具有隔着绝缘层以自对准的方式添加稀有气体的低电阻区域的晶体管的一个制造例子进行说明。

下面，参照图1A至图1C对在衬底101上制造晶体管110的工序进行说明。图1C所示的晶体管110具有顶栅结构。

首先，在具有绝缘表面的衬底101上形成基底绝缘层102。基底绝缘层102具有防止杂质元素从衬底101扩散的功能，并且基底绝缘层102可以由使用氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一种或多种的单层结构或叠层结构来形成。在本实施方式中，作为具有绝缘表面的衬底101使用玻璃衬底，作为接触于玻璃衬底的基底绝缘层102，通过以氧化硅为靶材的溅射法，形成厚度为100nm的氧化硅膜。

另外，当形成存储器等集成电路时，作为具有绝缘表面的衬底101，可以使用硅或碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底、或SOI衬底。优选使用在形成基底绝缘层102之前预先制造有晶体管的SOI衬底。

接着，形成氧化物半导体膜，通过第一光刻工序形成氧化物半导体层103。图1A是这个阶段的截面图。在本实施方式中，作为氧化物半导体膜使用厚度为50nm的In-Ga-Zn-O膜。作为利用溅射法来制造氧化物半导体膜所使用的靶材，例如使用其组成比为In₂O₃：Ga₂O₃：ZnO=1:1:1[摩尔数比]的氧化物靶材，形成In-Ga-Zn-O膜。另外，不局限于该靶材的材料及组成，例如可以使用In₂O₃：Ga₂O₃：ZnO=1:1:2[摩尔数比]的氧化物靶材。

接着，对氧化物半导体层进行加热处理。通过该加热处理，可以进行氧化物半导体层的脱水化或脱氢化。加热处理的温度设定为400℃以上且750℃以下，或者设定为400℃以上且低于衬底的应变点。在本实施方式中，使用RTA（Rapid Thermal Anneal：快速热退火）装置，在氮气氛下以650℃进行六分钟的加热处理，在不与大气接触的情况下，将衬底放入到加热处理装置之一的电炉，并在干燥空气气氛下以450℃对氧化物半导体层进行1小时的加热处理，并且防止水和氢再次进入氧化物半导体层；由此得到脱水或脱氢的氧化物半导体层。

接着，在使用溅射法来形成导电膜之后，通过第二光刻工序来形成源电极层104b及漏电极层104a。作为导电膜，例如可以使用以选自Al、Cr、Cu、Ta、Ti、Mo和W中的元素为成分的金属膜；以任意所述元素的氮化物为成分的合金膜；或含有任意所述元素的组合的合金膜等形成。在本实施方式中，作为导电膜使用厚度为150nm的Ti膜。

接着，形成覆盖源电极层104b或漏电极层104a并部分地接触于氧化物半导体层的栅极绝缘层105。栅极绝缘层105可以由使用选自氮化硅膜、氧化铪膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一种或多种膜的单层结构或叠层结构形成。在本实施方式中，作为栅极绝缘层105，使用通过溅射法来形成的厚度为100nm的氧化硅膜。

接着，在栅极绝缘层105上形成导电膜。作为导电膜，例如可以使用以选自Al、Cr、Cu、Ta、Ti、Mo和W中的元素为成分的金属膜；以任意所述元素的氮化物为成分的合金膜；或保护任意所述元素的组合的合金膜等形成。在形成导电膜之后，通过第三光刻工序来形成栅电极106。在本实施方式中，作为导电膜，使用厚度为150nm的W膜。图1B是这个阶段的截面图。

作为第三光刻工序中的形成抗蚀剂掩模时的曝光，利用紫外线、KrF激光、ArF激光来进行。根据栅电极106的宽度，决定后面形成的晶体管的沟道长度。注意，当以使沟道长度小于25nm的方式进行曝光时，使用其波长极短即几nm至几十nm的超紫外线（ExtremeUltraviolet）来进行在第三光刻工序中的形成抗蚀剂掩模时的曝光。利用超紫外线的曝光的分辨率高，并且聚焦深度也大。因此，后面形成的晶体管的沟道长度可以为10nm以上且1000nm以下，所以可以使电路的工作速度高速化，并且，因为截止电流值极为小，所以也可以实现较低的功耗。

接着，如图1C所示那样，以栅电极106、源电极层104b及漏电极层104a为掩模进行稀有气体的添加，而以自对准的方式形成第一低电阻区域107d以及第二低电阻区域107e。在本实施方式中，使用离子掺杂装置在加速电压为10keV，剂量为2×10¹⁵/cm²的条件下添加氩。另外，为了降低因氩的添加工序导致的对栅电极106的损伤，可以在将形成栅电极时的抗蚀剂掩模残留在栅电极上的情况下进行氩的添加。在此情况下，在进行氩的添加之后去除栅电极上的抗蚀剂掩模。

通过上述工序，可以制造具有隔着栅极绝缘层105与栅电极106重叠的沟道形成区域107c，并且沟道长度为10nm以上且1000nm以下的晶体管110。另外，以接触于沟道长度为10nm以上且1000nm以下的沟道形成区域107c的方式设置第一低电阻区域107d以及第二低电阻区域107e，而形成将对漏极端的电场集中减轻的晶体管110。

另外，与晶体管110的漏电极层104a接触并重叠的氧化物半导体层的第一区域107a具有与沟道形成区域107c大致相同的氩浓度。此外，与晶体管110的源电极层104b接触并重叠的氧化物半导体层的第二区域107b也具有与沟道形成区域107c大致相同的氩浓度。

另外，在图1C中示出在氧化物半导体层中设置两个低电阻区域，即第一低电阻区域107d以及第二低电阻区域107e的例子，但是不局限于此。图2示出与图1C的栅电极的位置不同，并具有一个低电阻区域117d的晶体管120的截面结构的例子。

另外，除了栅电极的位置不同以外，可以以与图1C所示的晶体管110相同的制造方法来制造晶体管120。所以在此省略其制造方法的说明。至于图2中的与图1A至图1C相同的部分，使用相同的附图标记进行说明。

图2所示的晶体管120是其栅电极116形成为隔着栅极绝缘层105部分地重叠于源电极层104b的例子。因此，通过改变第三光刻中的曝光掩模，也可以在不增加工序数量的情况下，在同一衬底上制造晶体管110和晶体管120。

通过氩的添加，低电阻区域117d与沟道形成区域117c相邻地设置，并且低电阻区域117d包含比沟道形成区域117c高的浓度的氩。晶体管120具有通过以接触于沟道形成区域117c的方式设置有低电阻区域117d，而将对漏极端的电场集中减轻的结构。另外，沟道形成区域117c是隔着栅极绝缘层105与栅电极116重叠的氧化物半导体层的一部分。沟道形成区域117c具有与和漏电极层104a接触并重叠的氧化物半导体层的第一区域117a大致相同的氩浓度。

对于根据电路的工作条件等源极和漏极转变的晶体管，使用晶体管110的结构，对于源极和漏极不根据电路的工作条件等而转变的晶体管，使用晶体管120的结构，实施者可以根据电路适当地制造晶体管。

例如，当制造源极和漏极不根据电路的工作条件等而转变的功率器件（power device）时，使用晶体管120的结构。

晶体管120中的低电阻区域117d可以称为漂移层，优选通过添加稀有气体，代表性的是氩，来实现所希望的供体密度。

下面示出根据漏极耐压和有源层的最大容许电场强度，使漂移层的供体密度最优化的步骤。

在功率MOS的一般使用中，当截止时高电压施加到漏极-源极之间。就是说，作为需求规范，有必须要保证的漏极-源极之间的电压V_min。另外，根据材料决定最大容许电场强度E_break。在此，假设将漏电压V_ds施加到具有供体密度N_d的漂移层。当要形成的耗尽层宽度为W时，根据泊松公式（Poisson formula），算式（1）的关系式成立。注意，假设沟道长度方向的漂移层的长度为W以上。

[算式1]

$V_{\mathrm{ds}}=\frac{q\·N_d}{2\·\mathrm{\ϵ}}\·W^2=\frac{E_{\max }\·W}{2}=\frac{\mathrm{\ϵ}\·E_{\max }^2}{2\·q\·N_d}$

因此，当满足E_max=E_break时，V_ds可能表示漏极-源极之间的耐压V_break。当然，必须要满足V_min<V_break。另外，算式（2）示出V_break和V_min的大小关系。

[算式2]

$V_{\min }<V_{\mathrm{break}}=\frac{\mathrm{\&epsiv;}\&CenterDot;E_{\mathrm{break}}^2}{2\&CenterDot;q\&CenterDot;N_d}$

就是说，漂移层的供体密度必须要满足下面的算式（3）。

[算式3]

$N_d<\frac{\mathrm{\&epsiv;}\&CenterDot;E_{\mathrm{break}}^2}{2\&CenterDot;q\&CenterDot;V_{\min }}$

另一方面，漂移层的供体密度也影响到导通电阻。在功率MOS的一般使用中，当导通时V_ds近似等于0，所以此时的漂移层的载流子密度n大约相等于N_d。由此，导通时的漂移层的电阻R可以表示为下面的算式（4）。注意，假设漂移层的长度相等于W。

[算式4]

$R\&Proportional;\frac{1}{\mathrm{\&sigma;}}\&CenterDot;W=\frac{1}{q\&CenterDot;n\&CenterDot;\mathrm{\&mu;}}\&CenterDot;W=\frac{W}{q\&CenterDot;N_d\&CenterDot;\mathrm{\&mu;}}$

根据算式（1）至算式（4），供体密度越高电阻越低。所以总之，应该在满足算式（3）的范围内尽量将漂移层的供体密度设定为高。像这样，供体密度一旦决定，就可以通过以下步骤决定漂移层的长度。

首先，在截止状态中，当将漏电压V_ds施加到长度为d的漂移层时，对（a）所形成的耗尽层宽度W为W<d的情况和（b）耗尽层延伸到漂移层整体的情况进行考察。当情况（a）和情况（b）具有相同的漏电压V_ds和相同的漂移层的长度d时，可以认为后者（b）的有源层中的最大电场强度E_max比前者（a）的大。

当将漏电压V_ds调节为不使E_max超过上限时，可以认为前者（a）所能够施加的V_ds的值比后者（b）的大。由此，决定漂移层的长度d应该满足的条件。由于在前者（a）的范围内算式（1）成立，所以当使用漏极耐压V_min和先前阶段所决定的供体密度N_d来表示时，可以表示为下面的算式（5）。

[算式5]

$d>W=\sqrt{\frac{2\&CenterDot;\mathrm{\&epsiv;}\&CenterDot;V_{\min }}{q\&CenterDot;N_d}}$

另一方面，当考虑导通电阻时，漂移层的长度d优选为短。所以总之，可以说应该将漂移层的长度d在满足算式（5）的范围内尽量设定为短（就是说，当d近似等于W时算式（4）近似成立）。

漂移层的长度d根据栅电极116和漏电极层104a的形成位置来决定。因此，漂移层的供体密度优选根据氧化物半导体的材料和氩的添加量来调节，并根据该供体密度来进行掩模的设计，而决定漂移层的长度d。

（实施方式2）

在本实施方式中，下面示出其工序的一部分与实施方式1不同的晶体管210的制造例子。以下，参照图3A至图3C对在衬底201上制造晶体管210的工序进行说明。

首先，与实施方式1同样地，在具有绝缘表面的衬底201上形成基底绝缘层202。

接着，在利用溅射法来形成导电膜之后，通过第一光刻工序来形成源电极层204b或漏电极层204a。作为导电膜，例如可以使用以选自Al、Cr、Cu、Ta、Ti、Mo和W中的元素为成分的金属膜；以任意所述元素的氮化物为成分的合金膜；或包含任意所述元素的组合的合金膜等形成。在本实施方式中，作为导电膜使用厚度为150nm的W膜。

接着，形成在源电极层204b或漏电极层204a上并与源电极层204b或漏电极层204a接触的氧化物半导体膜，并通过第二光刻工序来形成氧化物半导体层203。图3A示出这个阶段的截面图。在本实施方式中，作为氧化物半导体膜，使用厚度为100nm的In-Ga-Zn-O膜。作为利用溅射法制造氧化物半导体膜所使用的靶材，例如使用其组成比为In₂O₃：Ga₂O₃：ZnO=1:1:2[摩尔数比]的氧化物靶材，形成In-Ga-Zn-O膜。

接着，对氧化物半导体层进行加热处理。通过该加热处理，可以进行氧化物半导体层的脱水化或脱氢化。加热处理的温度设定为400℃以上且750℃以下，或者设定为400℃以上且低于衬底的应变点。注意，用于源电极层204b或漏电极层204a的材料能够耐受该加热处理。在本实施方式中，使用RTA装置，在氮气氛下以650℃进行六分钟的加热处理，然后，在不与大气接触的情况下，将衬底放入到加热处理装置之一的电炉，并在干燥空气气氛下以450℃对氧化物半导体层进行1小时的加热处理，并且防止水、氢进入氧化物半导体层，由此得到氧化物半导体层。在本实施方式中，作为源电极层204b或漏电极层204a使用W膜，因此源电极层204b或漏电极层204a能够耐受上述加热处理。

接着，形成覆盖氧化物半导体层并与源电极层204b或漏电极层204a部分接触的栅极绝缘层205。栅极绝缘层205可以由使用选自氮化硅膜、氧化硅膜、氧化铪膜、氮氧化硅膜和氧氮化硅膜中的一种或多种膜的单层结构或叠层结构形成。在本实施方式中，作为栅极绝缘层205，使用利用溅射法来形成的厚度为100nm的氧化硅膜。

接着，在栅极绝缘层205上形成导电膜。作为导电膜，例如可以使用以选自Al、Cr、Cu、Ta、Ti、Mo和W中的元素为成分的金属膜；以任意所述元素的氮化物为成分的合金膜；或包含任意所述元素的组合的合金膜等形成。在形成导电膜之后，通过第三光刻工序来形成栅电极206。在本实施方式中，作为导电膜，使用厚度为200nm的Ti膜。图3B是这个阶段的截面图。

接着，如图3C所示那样，以栅电极206为掩模进行稀有气体的添加，而以自对准的方式形成第一低电阻区域207a以及第二低电阻区域207b。在本实施方式中，使用离子注入装置进行氩的离子注入。另外，为了降低因氩的离子注入工序导致的对栅电极206的损伤，可以在将形成栅电极时的抗蚀剂掩模残留在栅电极上的情况下进行氩的离子注入。在此情况下，在进行氩的离子注入之后去除栅电极上的抗蚀剂掩模。

通过上述工序，可以制造具有隔着栅极绝缘层205与栅电极206重叠的沟道形成区域207c，接触于沟道形成区域207c地设置有第一低电阻区域207a以及第二低电阻区域207b，而将对漏极端的电场集中减轻的晶体管210。

另外，所述结构不局限于图3C所示的晶体管210的结构，例如可以采用图4所示的晶体管220的截面结构。

图4所示的晶体管220在漏电极层204a的下方具有第一导电层214a，在源电极层204b的下方具有第二导电层214b。并且，第一导电层214a具有从漏电极层204a的端面在沟道长度方向上延伸的区域，第二导电层214b具有从源电极层204b的端面在沟道长度方向上延伸的区域。

图4所示的晶体管220除了在源电极层204b的下方或漏电极层204a的下方形成有导电层（第一导电层214a或第二导电层214b）以外，通过与图3C所示的晶体管210相同的制造方法来制造。所以在此省略其制造方法的详细说明。至于图4中的与图3A至图3C相同的部分，使用相同的附图标记进行说明。

第一导电层214a以及第二导电层214b优选在形成源电极层204b以及漏电极层204a之前形成。第一导电层214a以及第二导电层214b可以通过对同一导电膜进行构图来形成。第一导电层214a以及第二导电层214b的厚度设定为3nm以上且30nm以下，优选设定为5nm以上且15nm以下。作为用于第一导电层214a以及第二导电层214b的材料，使用具有可以获得第一导电层214a以及第二导电层214b相对于源电极层204b以及漏电极层204a的蚀刻选择比的金属材料。作为这种金属材料，例如可以举出氮化钼、氮化钛或氧化铟氧化锡合金等。

另外，第一导电层214a中的从漏电极层204a的端面在沟道长度方向上延伸的区域的电极的厚度比其他区域（由漏电极层204a和第一导电层214a的叠层构成的区域）的电极的厚度小。就是说，垂直于电荷的流动的截面的面积小。因为电阻与截面积成反比，所以可以说第一导电层214a中的从漏电极层204a的端面在沟道长度方向上延伸的区域是比其他区域电阻高的高电阻区域。第二导电层214b也是同样的。

晶体管220包括由金属构成的高电阻区域，由此可以减轻源电极层204b和漏电极层204a之间的电场集中。

另外，图5示出与图3C的栅电极的形成位置不同，具有两个低电阻区域217a和217b的晶体管200的截面结构的例子。

除了栅电极的形成位置不同以外，可以以与图3C所示的晶体管210相同的制造方法来制造晶体管200。所以在此省略其制造方法的说明。至于图5中的与图3A至图3C相同的部分，使用相同的附图标记进行说明。

图5所示的晶体管200是其栅电极216形成为隔着栅极绝缘层205与源电极层204b部分部分地重叠的例子。因此，通过改变第三光刻工序中的曝光掩模，可以在不增加工序数量的情况下，在同一衬底上制造晶体管210和晶体管200。

通过氩的添加，低电阻区域217a与沟道形成区域217c相邻地设置，并且包含比沟道形成区域217c高的浓度的氩。由于与沟道形成区域217c接触地设置有低电阻区域217a，所以晶体管200具有将对漏极端的电场集中减轻的结构。另外，沟道形成区域217c是隔着栅极绝缘层205与栅电极216重叠的氧化物半导体层的一部分。此外，也不是一定要设置重叠于源电极层204b的低电阻区域217b。当采用添加氩的工序时，低电阻区域217a和低电阻区域217b以自对准的方式同时形成。

对于根据电路的工作条件等源极和漏极转变的晶体管，使用晶体管210的结构，对于源极和漏极不根据电路的工作条件等而转变的晶体管，使用晶体管200的结构。实施者可以根据电路适当地制造晶体管。

例如，当制造源极和漏极不根据电路的工作条件等而转变的功率器件（power device）时，使用晶体管200的结构。

晶体管200中的低电阻区域217a可以称为漂移层，优选通过添加稀有气体，代表性的是氩，来实现所希望的供体密度。另外，沟道长度方向上的漂移层的长度d可以根据实施方式1所示的步骤来决定。

另外，本实施方式可以与实施方式1自由地组合。

（实施方式3）

在本实施方式中，示出使In-Zn-O类氧化物半导体层部分地露出并利用ICP蚀刻装置对露出的区域进行使用氩气体的等离子体处理而制造晶体管的一个例子。

在本实施方式中，下面示出其工序及材料的一部分与实施方式1不同的晶体管130的制造例子。以下，参照图6A至图6D对在衬底101上制造晶体管130的工序进行说明。另外，至于图6A至图6D中的与图1A至图1C相同的部分，使用相同的附图标记进行说明。

首先，与实施方式1相同，在具有绝缘表面的衬底101上形成基底绝缘层102。

接着，形成氧化物半导体膜，并通过第一光刻工序来形成氧化物半导体层123。图6A是这个阶段的截面图。在本实施方式中，作为氧化物半导体膜，使用厚度为50nm的In-Zn-O膜。作为利用溅射法制造氧化物半导体膜所使用的靶材，例如使用其组成比为In₂O₃：ZnO=1:2[摩尔数比]的氧化物靶材，形成In-Zn-O膜。

接着，对氧化物半导体层进行加热处理。加热处理的温度设定为200℃以上且600℃以下。在本实施方式中，使用电炉，并在干燥空气气氛下以200℃进行1小时的加热处理。

接着，如实施方式1那样，在使用溅射法来形成导电膜之后，通过第二光刻工序来形成源电极层104b或漏电极层104a。在本实施方式中，作为导电膜，使用厚度为150nm的Ti膜。

接着，必要时，在形成源电极层104b或漏电极层104a之后，可以对露出的In-Zn-O膜进行N₂O等离子体处理。

接着，如实施方式1那样，形成覆盖源电极层104b或漏电极层104a并与氧化物半导体层部分地接触的栅极绝缘层105。在本实施方式中，作为栅极绝缘层105，使用通过溅射法来形成的厚度为100nm的氧化硅膜。

接着，进行本实施方式中的第二次加热处理，即在氮气氛下以200℃以上且350℃以下进行加热。在本实施方式中以200℃进行1小时的加热处理。

接着，在栅极绝缘层105上形成导电膜。在形成导电膜之后，通过第三光刻工序来形成栅电极106。在本实施方式中，作为导电膜，使用厚度为150nm的W膜。图6B是这个阶段的截面图。

接着，如图6C所示那样，形成覆盖栅电极106的绝缘层128。在本实施方式中，作为绝缘层128，使用通过溅射法来形成的厚度为100nm的氧化硅膜。

接着，通过第四光刻工序选择性地蚀刻绝缘层128及栅极绝缘层105，来形成使氧化物半导体层的一部分露出的开口。

接着，如图6D所示那样，以栅电极106、源电极层104b以及漏电极层104a为掩模，利用ICP蚀刻装置使用稀有气体进行等离子体处理，以自对准的方式形成第一低电阻区域127a及第二低电阻区域127b。在本实施方式中，因为进行了使用氩气体的等离子体处理，因此对从露出的氧化物半导体层的表面到5nm的范围的区域中添加了氩。因此，第一低电阻区域127a及第二低电阻区域127b形成在氧化物半导体层的表面附近。

通过上述工序，可以制造具有隔着栅极绝缘层105与栅电极106重叠的沟道形成区域，并接触于沟道形成区域地设置有第一低电阻区域127a以及第二低电阻区域127b，而将对漏极端的电场集中减轻的晶体管130。

（实施方式4）

参照图7A至图7C而说明作为半导体装置的一种实施方式的液晶显示面板的外观及截面。图7A至图7C是面板的平面图，在每一个中利用密封剂4005将薄膜晶体管4010、4011及液晶元件4013密封在第一衬底4001和第二衬底4006之间。图7B是沿着图7A或图7C的M-N的截面图。

以围绕设置在第一衬底4001上的像素部4002和扫描线驱动电路4004的方式设置密封剂4005。此外，在像素部4002和扫描线驱动电路4004上设置第二衬底4006。因此，像素部4002和扫描线驱动电路4004与液晶层4008一起由第一衬底4001、密封剂4005和第二衬底4006密封。此外，在第一衬底4001上的与由密封剂4005围绕的区域不同的区域中安装有信号线驱动电路4003，该信号线驱动电路4003使用单晶半导体膜或多晶半导体膜形成在另行准备的衬底上。

注意，对另行形成的驱动电路的连接方法没有特别的限制，而可以采用COG方法、引线键合方法或TAB方法等。图7A示出通过COG方法安装信号线驱动电路4003的例子。而且图7C示出通过TAB方法安装信号线驱动电路4003的例子。

此外，设置在第一衬底4001上的像素部4002和扫描线驱动电路4004包括多个晶体管。在图7B中例示像素部4002所包括的晶体管4010和扫描线驱动电路4004所包括的晶体管4011。晶体管4011设置在基底绝缘层4041上，并且具有氧化物半导体层、覆盖氧化物半导体层的栅极绝缘层4020和栅极绝缘层4020上的栅电极。在晶体管4010、4011上设置有保护绝缘层4042和绝缘层4021。

作为驱动电路用晶体管4011及像素用晶体管4010，可以使用实施方式1所述的具有通过以栅电极为掩模将稀有气体添加到氧化物半导体层而以自对准的方式形成的两个低电阻区域的晶体管110。另外，作为驱动电路用晶体管4011及像素用晶体管4010，也可以使用实施方式2所述的晶体管210、220。此外，作为驱动电路用晶体管4011也可以使用实施方式1所述的晶体管120。在本实施方式中，晶体管4010、4011是n沟道型晶体管。

此外，液晶元件4013所具有的像素电极层4030与晶体管4010电连接。对于第二衬底4006设置液晶元件4013的对置电极层4031。像素电极层4030、对置电极层4031、以及液晶层4008相互重叠的部分对应于液晶元件4013。另外，像素电极层4030、对置电极层4031分别设置有用作取向膜的绝缘层4032、4033，液晶层4008隔着绝缘层4032、4033夹在像素电极层4030和对置电极层4031和。

作为第一衬底4001和第二衬底4006，可以使用透光衬底，例如可以使用聚酯薄膜或丙烯酸树脂薄膜等塑料衬底、玻璃衬底、或陶瓷衬底等。

附图标记4035表示通过对绝缘膜选择性地进行蚀刻而得到的柱状间隔物，并且它是为控制像素电极层4030和对置电极层4031之间的距离（单元间隙（cell gap））而设置的。另外，还可以使用球状间隔物。另外，对置电极层4031电连接到设置在与晶体管4010同一衬底上的公共电位线。可以使用公共连接部并通过配置在一对衬底之间的导电粒子电连接对置电极层4031和公共电位线。此外，将导电粒子包含在密封剂4005中。

另外，还可以使用不需要取向膜的呈现蓝相的液晶。因为在此情况下使用水平电场方式，所以采用与图7B所示的电极配置不同的配置。例如，在一个绝缘层上配置像素电极层和共同电极层，而对液晶层施加水平电场。蓝相是液晶相的一种，它是当使胆甾相液晶的温度上升时即将从胆甾相转变到各相同性相之前出现的。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将包含有5wt％以上的手性试剂的液晶组成物用于液晶层4008。由于包含呈现蓝相的液晶和手性试剂的液晶组成物的响应时间短，为1msec以下，并且它具有光学各向同性，不需要取向处理，所以视角依赖性低。

注意，除了可以应用于透射型液晶显示装置之外，本实施方式还可以应用于透射反射型液晶显示装置。

另外，虽然示出在衬底的外侧（观看者侧）设置偏振片，并且在衬底的内表面依次设置着色层、用于显示元件的电极层的液晶显示装置的例子，但是也可以在衬底的内表明设置偏振片。另外，偏振片和着色层的叠层结构也不局限于本实施方式的结构，根据偏振片和着色层的材料或制造工序条件适当地设定即可。另外，还可以在显示部以外的部分设置用作黑底（black matrix）的遮光膜。

在晶体管4011和4010上，接触于栅电极地形成有保护绝缘层4042。保护绝缘层4042可以使用与实施方式3所述的绝缘层128类似的材料及方法来形成。另外，为了减少薄膜晶体管造成的表面粗糙度，用作平坦化绝缘膜的绝缘层4021被形成为覆盖保护绝缘层4042。

另外，作为用作平坦化绝缘膜的绝缘层4021，可以使用具有耐热性的有机材料如聚酰亚胺、丙烯酸、苯并环丁烯、聚酰胺、环氧等形成。另外，除了上述有机材料之外，还可以使用低介电常数材料（low-k材料）、硅氧烷类树脂、PSG（磷硅玻璃）、BPSG（硼磷硅玻璃）等。另外，也可以通过层叠多个由这些材料形成的绝缘膜来形成绝缘层4021。

对绝缘层4021的形成方法没有特别的限制。绝缘层4021可以根据材料利用如下方法形成：溅射法、SOG法、旋涂法、浸渍法、喷涂法、或液滴喷射法（喷墨法、丝网印刷法、或胶版印刷法等）等。并当利用这些涂布法中的一种来进行成绝缘层4021时，可以使用如下设备：刮片、辊涂机、幕涂机或刮刀涂布机。

作为像素电极层4030、对置电极层4031，可以使用具有透光性的导电材料诸如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡（下面表示为ITO）、氧化铟锌或添加有氧化硅的氧化铟锡等。

另外，供应到另行形成的信号线驱动电路4003、扫描线驱动电路4004或像素部4002的各种信号及电位是从FPC4018供应的。

连接端子电极4015由与液晶元件4013所具有的像素电极层4030相同的导电膜形成。端子电极4016由与晶体管4010、4011的源电极及漏电极相同的导电膜形成。

连接端子电极4015通过各向异性导电膜4019电连接到FPC4018所具有的端子。

注意，虽然在图7A至图7C中示出另行形成信号线驱动电路4003并将信号线驱动电路4003安装在第一衬底4001上的例子，但是本实施方式不局限于该结构。既可以另行形成并安装扫描线驱动电路，又可以仅另行形成并安装信号线驱动电路的一部分或扫描线驱动电路的一部分。

（实施方式5）

在本实施方式中，参照图8A-1、8A-2和图8B对根据所公开的发明的一个实施方式的半导体装置的应用例子进行说明。在此，对存储装置的一个例子进行说明。注意，在每一个电路图中，为了表示使用氧化物半导体的晶体管，有时附上“OS”的符号。

在图8A-1所示的半导体装置中，第一布线（1st Line）与晶体管300的源电极层电连接，第二布线（2nd Line）与晶体管300的漏电极层电连接。另外，第三布线（3rd Line）与晶体管310的源电极层和漏电极层中的一个电连接，第四布线（4th Line）与晶体管310的栅电极电连接。晶体管300的栅电极、晶体管310的源电极层和漏电极层中的另一个、以及电容元件320的一个电极彼此电连接。此外，第五布线（5th Line）与电容元件320的另一个电极电连接。

将实施方式1至3中的任一个所述的使用氧化物半导体的晶体管用作晶体管310。使用氧化物半导体的晶体管的截止电流极为小。因此，通过使晶体管310成为截止状态，可以极长时间地保持晶体管300的栅电极的电位。通过设置电容元件320，容易保持施加到晶体管300的栅电极的电荷，另外，也容易读出所保持的数据。

另外，晶体管300不局限于此。从提高读出数据的速度的观点来看，优选应用开关速度快的晶体管，例如使用单晶硅晶片或SOI衬底的晶体管等。

另外，如图8B所示那样，也可以采用不设置电容元件320的结构。

图8A-1所示的半导体装置利用可以保持晶体管300的栅电极的电位的优点，可以如下所示那样进行数据的写入、保持以及读出。

首先，对数据的写入工作和保持工作进行说明。首先，将第四布线的电位设定为使晶体管310成为导通状态的电位，使晶体管310成为导通状态。由此，对晶体管300的栅电极和电容元件320施加第三布线的电位。也就是说，对晶体管300的栅电极施加预定的电荷（写入工作）。在此，将施加两个不同的电位的电荷（以下将施加低电位的电荷称为电荷Q_L,将施加高电位的电荷称为电荷Q_H）的一个施加到晶体管300的栅电极。另外，也可以应用施加三个或三个以上的不同的电位的电荷，提高存储容量。然后，通过将第四布线的电位设定为使晶体管310成为截止状态的电位，使晶体管310成为截止状态。由此，保持对晶体管300的栅电极施加的电荷（存储工作）。

因为晶体管310的截止电流极为小，所以晶体管300的栅电极的电荷被长时间地保持。

接着，对信息的读出工作进行说明。当在对第一布线施加预定的电位（定电位）的状态下，对第五布线施加适当的电位（读出电位）时，根据保持在晶体管300的栅电极中的电荷量，第二布线具有不同的电位。这是因为，一般而言，在晶体管300为n沟道型的情况下，对晶体管300的栅电极施加Q_H时的视在阈值电压V_{th_H}低于对晶体管300的栅电极施加Q_L时的视在阈值电压V_{th_L}的缘故。在此，视在阈值电压是指为了使晶体管300成为“导通状态”所需要的第五布线的电位。从而，通过将第五布线的电位设定为V_{th_H}和V_{th_L}之间的中间电位V₀，可以决定对晶体管300的栅电极施加的电荷。例如，在写入中施加Q_H的情况下，当第五布线的电位成为V₀（>V_{th_H}）时，晶体管300成为“导通状态”。在写入中施加Q_L的情况下，即使第五布线的电位成为V₀（<V_{th_L}），晶体管300也一直处于“截止状态”。因此，通过第二布线的电位可以读出所存储的数据。

另外，当将存储单元配置为阵列状而使用时，需要只可以读出所希望的存储单元的数据。因此，当读出预定的存储单元的数据，而不读出除此以外的存储单元的数据时，可以对不读取数据的存储单元的第五布线施加不管栅电极的状态如何都使晶体管300成为“截止状态”的电位，也就是小于V_{th_H}的电位。或者，可以对不读取数据的存储单元的第五布线施加不管晶体管300的栅电极的状态如何都使晶体管300成为“导通状态”的电位，也就是大于V_{th_L}的电位。

接着，对数据的改写工作进行说明。数据的改写与上述数据的写入和保持类似地进行。也就是说，将第四布线的电位设定为使晶体管310成为导通状态的电位，而使晶体管310成为导通状态。由此，对晶体管300的栅电极和电容元件320施加第三布线的电位（有关新的数据的电位）。然后，通过将第四布线的电位设定为使晶体管310成为截止状态的电位，使晶体管310成为截止状态。从而向晶体管300的栅电极施加有有关新的数据的电荷。

如上所述，半导体装置通过再次进行数据的写入，可以直接改写数据。因此，不需要快闪存储器等所需要的使用高电压的从浮动栅极抽出电荷，可以抑制起因于擦除工作的工作速度的降低。换言之，可以实现半导体装置的高速工作。

在将晶体管310的源电极层或漏电极层与晶体管300的栅电极电连接时，可以获得与用作非易失性存储元件的浮动栅型晶体管的浮动栅类似的作用。由此，有时将附图中的晶体管310的源电极层或漏电极层与晶体管300的栅电极电连接的部分称为浮动栅部FG。当晶体管310处于截止状态时，可以认为该浮动栅部FG被埋设在绝缘体中，在浮动栅部FG中存储有电荷。因为使用氧化物半导体的晶体管310的截止电流大小为使用硅半导体等而形成的晶体管的截止电流大小的十万分之一以下，所以可以不考虑由于晶体管310的漏泄电流导致的储存在浮动栅部FG中的电荷的消失。也就是说，通过使用氧化物半导体的晶体管310，可以实现即使没有电力供给也能够保持数据的非易失性存储装置。

例如，当室温下的晶体管310的截止电流为10zA（注意，1zA等于1×10^-21A）以下，并且电容元件320的电容值为10fF左右时，至少可以保持数据10⁴秒以上。当然该存储时间根据晶体管特性或电容值而变动。

另外，在此情况下不存在在现有的浮动栅型晶体管中被指出的栅极绝缘膜（隧道绝缘膜）的劣化的问题。也就是说，可以解决以往被视为问题的将电子注入到浮动栅时的栅极绝缘膜的劣化问题。这意味着在原理上不存在写入次数的限制。另外，也不需要在现有的浮动栅型晶体管中写入或擦除所需要的高电压。

图8A-1所示的半导体装置中的晶体管等的组件可以被认为是图8A-2所示的包括电阻和电容器的组件。换言之，可以认为在图8A-2中，晶体管300和电容元件320分别包括电阻和电容器。R1和C1分别是电容元件320的电阻值和电容值。电阻值R1对应于依赖于包括在电容元件320中的绝缘层的电阻值。另外，R2和C2分别是晶体管300的电阻值和电容值。电阻值R2对应于依赖于晶体管300处于导通状态时的栅极绝缘层的电阻值。电容值C2对应于所谓的栅极电容（形成在栅电极和源电极层或漏电极层之间的电容、以及形成在栅电极和沟道形成区域之间的电容）的电容值。

当使晶体管310处于截止状态时的源电极层和漏电极层之间的电阻值（也称为有效电阻）表示为ROS。在晶体管310的栅极泄漏充分小的条件下，当满足R1的值为ROS的值以上（R1大于等于ROS）且R2的值为ROS的值以上（R2大于等于ROS）时，主要根据晶体管310的截止电流来决定电荷的保持时段（也可以说成数据的保持时段）。

另一方面，当不满足该条件时，即使晶体管310的截止电流充分小也难以充分确保保持时段。这是因为晶体管310的截止电流之外的漏泄电流（例如，在源电极层和漏电极层之间产生的漏泄电流等）大的缘故。由此，可以说本实施方式所公开的半导体装置优选满足上述关系。

C1和C2的大小关系优选满足C1的值为C2的值以上的关系。这是因为通过增大C1，当由第五布线控制浮动栅部FG的电位时（例如当进行读出时），可以降低第五布线的电位的变动的缘故。

通过满足上述关系，可以实现更优选的半导体装置。另外，R1和R2由晶体管300的栅极绝缘层和电容元件320的绝缘层来控制。C1和C2也是同样的。因此，优选适当地设定栅极绝缘层的材料或厚度等，而满足上述关系。

如上所述，半导体装置具有包括截止状态下的源极和漏极之间的泄漏电流（截止电流）少的写入用晶体管；使用与该写入用晶体管不同的半导体材料的读出用晶体管；以及电容元件的非易失性存储单元。

在存储单元使用时的温度（例如25℃）下，写入用晶体管的截止电流为100zA以下，优选为10zA以下，更优选1zA以下。在通常的硅半导体中，难以获得上述那样低的截止电流，但是在将氧化物半导体在适合的条件下加工而得到的晶体管中，可以获得上述那样低的截止电流。因此，作为写入用晶体管，优选利用使用氧化物半导体的晶体管。

对存储单元写入数据可以通过如下步骤来进行：通过使写入用晶体管成为导通状态，对与写入用晶体管的源电极层和漏电极层中的一个、电容元件的一个电极、以及读出用晶体管的栅电极电连接的浮动栅部FG供给电位，然后通过使写入用晶体管成为截止状态，使浮动栅部FG保持预定量的电荷。在此，因为写入用晶体管的截止电流极为小，所以供给到浮动栅部FG的电荷被长时间地保持。当截止电流例如实质上为0时，不需要进行现有的DRAM所需要的刷新工作，或者可以将刷新工作的频率降低到极低（例如，一个月乃至一年一次左右）。因而可以充分地降低半导体装置的耗电量。

另外，通过对存储单元覆盖新数据，可以直接改写数据。因此，不需要快闪存储器等所需要的擦除工作，而可以抑制起因于擦除工作的工作速度的降低。换言之，实现了半导体装置的高速工作。另外，也不需要在现有的浮动栅型晶体管中当写入或擦除数据时所需要的高电压，所以可以进一步减少半导体装置的耗电量。施加到根据本实施方式的存储单元的电压（同时施加到存储单元的各端子的电位中的最大的电位和最小的电位的差异）的最大值当写入两阶段（1位）的数据时，在每一个存储单元中，可以为5V以下，优选为3V以下。

配置在半导体装置中的存储单元可以至少包括写入用晶体管、读出用晶体管、以及电容元件。另外，即使电容元件的面积小也可以工作。

在存储单元中，通过写入用晶体管的开关工作进行数据的写入，所以改写耐性极为高。例如，存储单元在进行了1×10⁹次（10亿次）以上的数据写入之后也没有发现电流-电压特性的劣化。

实施方式1至3中的任一个所示的使用氧化物半导体的晶体管可以实现小型化。因此，通过使用这种晶体管，可以使上述那样的优良的存储装置高度集成化。

图9A及图9B示出使存储装置集成化的例子。图9A及图9B是使用多个图8A-1所示的半导体装置（以下也表示为存储单元400）来形成的半导体装置的电路图的示例。图9A是存储单元400串联连接的所谓NAND型半导体装置的电路图，图9B是存储单元400并联连接的所谓NOR型半导体装置的电路图。

图9A所示的半导体装置具有源极线SL、位线BL、第一信号线S1、多条第二信号线S2、多条字线WL、以及多个存储单元400。图9A示出设置一条源极线SL和一条位线BL的结构，但是该实施方式不局限于此。可以采用具有多条源极线SL及多条位线BL的结构。

在每个存储单元400中，晶体管300的栅电极、晶体管310的源电极层和漏电极层中的一个与电容元件320的一个电极电连接。另外，第一信号线S1与晶体管310的源电极层和漏电极层中的另一个电连接，第二信号线S2与晶体管310的栅电极电连接。再者，字线WL与电容元件320的另一个电极电连接。

另外，存储单元400所具有的晶体管300的源电极层与相邻的存储单元400的晶体管300的漏电极层电连接。存储单元400所具有的晶体管300的漏电极层与相邻的存储单元400的晶体管300的源电极层电连接。但是，串联连接的多个存储单元中的设置在一个端部的存储单元400所具有的晶体管300的漏电极层与位线电连接。另外，串联连接的多个存储单元中的设置在另一个端部的存储单元400所具有的晶体管300的源电极层与源极线电连接。

在图9A所示的半导体装置中，按行进行写入工作和读出工作。以如下步骤进行写入工作。对进行写入的行的第二信号线S2施加使晶体管310成为导通状态的电位，而使进行写入的行的晶体管310成为导通状态。由此，对所指定的行的晶体管300的栅电极施加第一信号线S1的电位，而对该栅电极施加预定的电荷。像这样，可以对所指定的行的存储单元写入数据。

另外，以如下步骤进行读出工作。首先，对进行读出的行之外的行的字线WL施加不管施加到晶体管300的栅电极的电荷如何都使晶体管300成为导通状态的电位，而使进行读出的行之外的行的晶体管300成为导通状态。然后，对进行读出的行的字线WL施加根据晶体管300的栅电极所具有的电荷确定晶体管300的导通状态或截止状态的电位（读出电位）。然后，对源极线SL施加定电位，使与位线BL连接的读出电路（未图示）成为工作状态。这里，源极线SL和位线BL之间的多个晶体管300除了进行读出的行的晶体管300之外都处于导通状态，所以根据进行读出的行的晶体管300的状态（导通状态或截止状态）决定源极线SL和位线BL之间的导电率。因为根据进行读出的行的晶体管300的栅电极所具有的电荷，晶体管的导电率不同，相应地，位线BL的电位取不同的值。通过使用读出电路读出位线的电位，可以从所指定的行的存储单元读出数据。

图9B所示的半导体装置具有多条源极线SL、多条位线BL、多条第一信号线S1、多条第二信号线S2、以及多条字线WL，还具有多个存储单元400。每个晶体管300的栅电极、晶体管310的源电极层和漏电极层中的一个以及电容元件320的一个电极相互电连接。另外，源极线SL与晶体管300的源电极层电连接。位线BL与晶体管300的漏电极层电连接。另外，第一信号线S1与晶体管310的源电极层和漏电极层中的另一个电连接，第二信号线S2与晶体管310的栅电极电连接。再者，字线WL与电容元件320的另一个电极电连接。

在图9B所示的半导体装置中，按行进行写入工作和读出工作。写入工作以与上述图9A所示的半导体装置类似的方式进行。读出工作以如下步骤进行。首先，对进行读出的行之外的行的字线WL施加不管施加到晶体管300的栅电极的电荷如何都使晶体管300成为截止状态的电位，而使进行读出的行之外的行的晶体管300成为截止状态。然后，对进行读出的行的字线WL施加根据晶体管300的栅电极所具有的电荷确定晶体管300的导通状态或截止状态的电位（读出电位）。然后，对源极线SL施加定电位，使与位线BL连接的读出电路（未图示）成为工作状态。这里，根据进行读出的行的晶体管300的状态（导通状态或截止状态），决定源极线SL和位线BL之间的导电率。就是说，根据进行读出的行的晶体管300的栅电极所具有的电荷，位线BL的电位取不同的值。通过使用读出电路读出位线的电位，可以从所指定的行的存储单元读出数据。

注意，在上述说明中，各存储单元400可存储的数据量为1位，但是本实施方式所示的存储装置的结构不局限于此。也可以准备三种以上的施加到晶体管300的栅电极的电位，来增加各存储单元400存储的数据量。例如，当施加到晶体管300的栅电极的电位为四种时，可以使各存储单元存储2位的信息。

接着，对可以用于图9A和图9B所示的半导体装置等的读出电路的例子进行说明。

根据所存储的数据，存储单元示出不同的电阻值。具体地说，当所选择的存储单元400的晶体管300处于导通状态时，存储单元400具有低电阻，当所选择的存储单元400的晶体管300处于截止状态时，存储单元400具有高电阻。

通过使用具有晶体管和读出放大器电路的读出电路，可以从存储单元读出数据。此外，读出电路也可以具有预充电电路。

本实施方式所示的结构、方法等可以与其他实施方式适当地组合而实施。

（实施方式6）

本说明书所公开的半导体装置可以被应用于各种电子设备（包括游戏机）。作为电子设备，可以举出电视装置（也称为电视或电视接收机）、计算机等的监视器、数字照相机、数字摄像机、数码相框、移动电话机（也称为手机、移动电话装置）、便携式游戏机、便携式信息终端、声音再现装置、弹珠机等大型游戏机等。

在本实施方式中，参照图10A至图10E对安装有根据实施方式1至3中任一个实施方式所述的具备将对漏极端的电场集中减轻的结构的晶体管的电子设备的例子进行说明。

图10A示出至少将显示装置作为一个部件安装来制造的笔记本型个人计算机，该笔记本型个人计算机包括主体3001、壳体3002、显示部3003、键盘3004等。另外，该笔记本型个人计算机包括通过具有实施方式1所示的能够实现小型化的晶体管，晶体管占据的面积被缩小且开口率得到提高的显示装置。此外，该笔记本型个人计算机可以具备实施方式5所示的存储装置。

图10B示出至少将显示装置作为一个部件安装来制造的便携式信息终端（PDA），在主体3021中设置有显示部3023、外部接口3025、操作按钮3024等。另外，作为操作用附属品，具有触屏笔3022。此外，该便携式信息终端包括通过具有实施方式1所示的能够实现小型化的晶体管，晶体管占据的面积被缩小且开口率得到提高的显示装置。另外，该便携式信息终端可以具备实施方式5所示的存储装置。

图10C示出具有实施方式2所示的具备将对漏极端的电场集中减轻的结构的晶体管，并将可靠性高的电子纸作为一个部件安装来制造的电子书阅读器。图10C示出电子书阅读器的一个例子。例如，电子书阅读器2700包括两个壳体，即壳体2701及壳体2703。壳体2701及壳体2703由铰链部2711组合，且可以以该铰链部2711为轴进行开闭的动作。通过这种结构，电子书2700可以进行如纸的书籍那样的工作。

壳体2701组装有显示部2705，而壳体2703组装有显示部2707。显示部2705及显示部2707可以显示一个画面或不同的画面。在显示部2705和显示部2707显示不同的画面的情况下，例如在右边的显示部（图10C中的显示部2705）中可以显示文字，而在左边的显示部（图10C中的显示部2707）中可以显示图像。

此外，在图10C中示出壳体2701具备操作部等的例子。例如，在壳体2701中，具备电源开关2721、操作键2723、扬声器2725等。利用操作键2723可以翻页。注意，也可以采用在与壳体的显示部相同的面具备键盘、定位装置等的结构。另外，也可以采用在壳体的背面或侧面具备外部连接用端子（耳机端子、USB端子或可与AC适配器及USB电缆等的各种电缆连接的端子等）、记录介质插入部等的结构。再者，电子书阅读器2700也可以具有电子词典的功能。

此外，电子书阅读器2700也可以采用以无线的方式收发数据的结构。还可以采用以无线的方式从电子书籍服务器购买所希望的书籍数据等，然后下载的结构。

图10D示出将通过具有实施方式1所示的能够实现小型化的晶体管，晶体管占据的面积被缩小且开口率得到提高的显示装置作为一个部件安装来制造的移动电话。该移动电话包括两个壳体，即壳体2800及壳体2801。壳体2801具备显示面板2802、扬声器2803、麦克风2804、定位装置2806、照相用透镜2807、外部连接端子2808等。此外，壳体2801具备对便携式信息终端进行充电的太阳能电池单元2810、外部存储器插槽2811等。另外，在壳体2801内组装有天线。

另外，显示面板2802具备触摸板。图10D使用虚线示出被显示出来的多个操作键2805。另外，显示面板2802还安装有用来使太阳能电池单元2810中输出的电压上升到足够高以用于各电路的升压电路。通过将实施方式2所示的具有将对漏极端的电场集中减轻的结构的晶体管用于升压电路，可以实现可靠性的提高。

显示面板2802的显示方向根据使用方式而适当地变化。另外，由于移动电话在与显示面板2802同一面上具备照相用透镜2807，所以它可以进行视频电话。扬声器2803及麦克风2804不局限于音频通话，还可以进行视频通话、录音、播放声音等。再者，可以滑动如图10D那样处于展开状态的壳体2800和壳体2801，使其其彼此重叠，移动电话的尺寸可以减小，使得移动电话适于携带。。

外部连接端子2808可以与AC适配器及各种电缆如USB电缆等连接，并可以进行充电及与个人计算机等的数据通讯。另外，通过将记录媒体插入外部存储器插槽2811中，大量的数据可以存储并移动。作为记录介质，可以使用实施方式5所示的半导体装置。根据实施方式5，通过使用能够充分降低截止电流的晶体管，可以得到能够在极长期间内保持存储数据的半导体装置。

另外，除了上述功能以外还可以具备红外线通讯功能、电视接收功能等。

图10E示出将通过具有实施方式1所示的能够实现小型化的晶体管，晶体管占据的面积被缩小而开口率得到提高的显示装置作为一个部件安装来制造的数码相机。该数码相机包括主体3051、显示部（A）3057、取景器3053、操作开关3054、显示部（B）3055、电池3056等。

本实施方式可以与实施方式1至5中任一个自由地组合。

[实例1]

通过进行以下实验，确认到经过使用氩气体的等离子体处理氧化物半导体层的电阻降低。

在玻璃衬底上形成厚度为50nm的In-Zn-O膜。In-Zn-O膜的形成条件如下：使用In₂O₃：ZnO=1:2[摩尔数比]的氧化物靶材（直径为4英寸），将氩气体流量设定为10.5sccm，将氧流量设定为4.5sccm，将衬底温度设定为300℃，将功率设定为100W。

另外，在形成In-Zn-O膜之后，对In-Zn-O膜导入氩气体流量100sccm，并在1.5Pa的压力下对线圈型电极施加300W的RF（13.56MHz）功率来产生等离子体，而进行使用氩气体的等离子体处理。注意，将衬底温度设定为70℃，对衬底一侧（样本平台）也施加80W的RF（13.56MHz）功率，来实质上施加负的偏压。

In-Zn-O膜的刚成膜之后的电阻率为大约2.96Ω·cm，但是通过照射20秒钟氩等离子体，可以确认其电阻率降低到大约0.01Ω·cm。另外，分别将等离子体照射时间延长到40秒钟、60秒钟、80秒钟、100秒钟，但是电阻率都为大约0.011Ω·cm。

图11示出这些实验结果。在图11中，纵轴表示电阻率，并且横轴表示氩等离子体照射时间。注意，In-Zn-O膜的刚成膜之后的电阻率为大约2.96Ω·cm，这在图11的图表中未图示。

本申请基于2010年2月19日向日本专利局提交的日本专利申请序列号2010-035423，该申请的全部内容通过引用包含于此。

Claims (22)

1.一种半导体装置的制造方法，包括如下步骤：

在绝缘表面上形成氧化物半导体层；

在所述氧化物半导体层上形成部分地接触于所述氧化物半导体层的源电极层及漏电极层；

在所述氧化物半导体层、所述源电极层及所述漏电极层上形成接触于所述氧化物半导体层、所述源电极层及所述漏电极层的绝缘层；

在所述绝缘层上形成重叠于所述氧化物半导体层的栅电极；以及

使用所述栅电极、所述源电极层及所述漏电极层作为掩模，隔着所述绝缘层以自对准的方式对所述氧化物半导体层的一部分添加杂质元素。

2.根据权利要求1所述的半导体装置的制造方法，还包括如下步骤：通过溅射法来形成接触于所述氧化物半导体层的基底绝缘层。

3.根据权利要求1所述的半导体装置的制造方法，其中在添加所述杂质元素之前，对所述氧化物半导体层进行400℃以上的加热处理。

4.根据权利要求1所述的半导体装置的制造方法，其中所述杂质元素是稀有气体。

5.根据权利要求1所述的半导体装置的制造方法，其中所述杂质元素通过离子注入装置来添加。

6.根据权利要求1所述的半导体装置的制造方法，其中所述杂质元素通过离子掺杂装置来添加。

7.一种半导体装置的制造方法，包括如下步骤：

在绝缘表面上形成源电极层及漏电极层；

在所述源电极层及所述漏电极层上形成部分地接触于所述源电极层及所述漏电极层的氧化物半导体层；

在所述氧化物半导体层、所述源电极层、以及所述漏电极层上形成接触于所述氧化物半导体层、所述源电极层、以及所述漏电极层的绝缘层；

在所述绝缘层上形成重叠于所述氧化物半导体层的栅电极；以及

使用所述栅电极作为掩模，隔着所述绝缘层以自对准的方式对所述氧化物半导体层的一部分添加杂质元素。

8.根据权利要求7所述的半导体装置的制造方法，还包括如下步骤：通过溅射法来形成接触于所述氧化物半导体层的基底绝缘层。

9.根据权利要求7所述的半导体装置的制造方法，其中在添加所述杂质元素之前，对所述氧化物半导体层进行400℃以上的加热处理。

10.根据权利要求7所述的半导体装置的制造方法，其中所述杂质元素是稀有气体。

11.根据权利要求7所述的半导体装置的制造方法，其中所述杂质元素通过离子注入装置来添加。

12.根据权利要求7所述的半导体装置的制造方法，其中所述杂质元素通过离子掺杂装置来添加。

13.一种半导体装置的制造方法，包括如下步骤：

在绝缘表面上形成氧化物半导体层；

在所述氧化物半导体层上形成部分地接触于所述氧化物半导体层的源电极层及漏电极层；

在所述氧化物半导体层、所述源电极层及所述漏电极层上形成接触于所述氧化物半导体层、所述源电极层及所述漏电极层的绝缘层；

在所述绝缘层上形成重叠于所述氧化物半导体层的栅电极；

对所述绝缘层选择性地进行蚀刻，使得所述氧化物半导体层的一部分露出；以及

对所述氧化物半导体层的露出部分添加杂质元素。

14.根据权利要求13所述的半导体装置的制造方法，还包括如下步骤：通过溅射法来形成接触于所述氧化物半导体层的基底绝缘层。

15.根据权利要求13所述的半导体装置的制造方法，其中在添加所述杂质元素之前，对所述氧化物半导体层进行400℃以上的加热处理。

16.根据权利要求13所述的半导体装置的制造方法，其中所述杂质元素是稀有气体。

17.根据权利要求13所述的半导体装置的制造方法，其中所述杂质元素通过离子注入装置来添加。

18.根据权利要求13所述的半导体装置的制造方法，其中所述杂质元素通过离子掺杂装置来添加。

19.根据权利要求13所述的半导体装置的制造方法，其中所述杂质元素通过等离子体处理装置来添加。

20.根据权利要求13所述的半导体装置的制造方法，其中所述杂质元素通过ICP型蚀刻装置来添加。

21.一种半导体装置，包括：

绝缘表面上的氧化物半导体层；

所述氧化物半导体层上的栅极绝缘层；以及

所述栅极绝缘层上的栅电极，

其中所述氧化物半导体层包括隔着所述栅极绝缘层重叠于所述栅电极的沟道形成区域和接触于所述沟道形成区域且包含比所述沟道形成区域的杂质元素的浓度高的杂质元素的低电阻区域。

22.根据权利要求21所述的半导体装置，还包括接触于所述沟道形成区域且包含比所述沟道形成区域的杂质元素浓度高的杂质元素的第二低电阻区域，

其中所述沟道形成区域夹在所述第二低电阻区域和所述低电阻区域之间。

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