WO2020228180A1 - 阵列基板和阵列基板的制备方法 - Google Patents

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Definitions

  • the first active layer is disposed on a side of the gate insulating layer away from the gate, and the second active layer is disposed on the first active layer away from the gate.
  • the ion doping concentration of the second active layer is greater than the ion doping concentration of the first active layer.
  • the step of forming an active layer on the side of the gate insulating layer away from the gate includes: forming a first active layer on the side of the gate insulating layer away from the gate; A second active layer is formed on the side of the first active layer away from the gate insulating layer, and the first active layer is a semiconductor material with a wide forbidden band to reduce the contact barrier with the gate insulating layer, The second active layer is a metal oxide.
  • FIG. 2 is a schematic diagram of a second structure of the array substrate provided by an embodiment of the application.
  • FIG. 3 is a schematic diagram of a third structure of an array substrate provided by an embodiment of the application.
  • FIG. 4 is a schematic diagram of a fourth structure of an array substrate provided by an embodiment of the application.
  • the present application provides an array substrate and a manufacturing method of the array substrate, so as to alleviate the technical problem that the on-state current of the existing thin film transistor is too small.
  • the material composition of the first active layer 401 and the second active layer 402 are the same, both are indium gallium zinc oxide, but the ion doping concentration in the first active layer 401 is the same as that of the second active layer 402. The ion doping concentration is different, so it belongs to different materials.
  • the ion doping concentration of the first active layer 401 is greater than the ion doping concentration of the second active layer 402, and the ion doping concentration of the second active layer 402 is greater than the ion doping concentration of the fourth active layer 404.
  • An active layer 401, a second active layer 402, and a fourth active layer 404 form a certain oxygen concentration gradient, and the ion doping concentration decreases sequentially from bottom to top.
  • the ion doping concentration of the second active layer 402 is greater than the ion doping concentration of the fourth active layer 404, so the generation of oxygen vacancy defect states in the contact area between the second active layer 402 and the fourth active layer 404 can be reduced, The depletion zone is reduced, the resistance of electron tunneling is reduced, and the on-state current of the thin film transistor is further increased.
  • the fourth structural schematic diagram of the array substrate provided by the embodiment of this application includes a thin film transistor.
  • the thin film transistor includes a substrate 10, a gate electrode 20, a gate insulating layer 30, and a substrate stacked from bottom to top.
  • the ion doping concentration of the second active layer 402 is greater than the ion doping concentration of the fourth active layer 404, so the generation of oxygen vacancy defect states in the contact area between the second active layer 402 and the fourth active layer 404 can be reduced, The depletion zone is reduced, the resistance of electron tunneling is reduced, and the on-state current of the thin film transistor is further increased.
  • the first active layer 401 in contact with the gate insulating layer 30 uses a wide band gap material, and the band gap is between the insulator and the metal, which can reduce
  • the contact barrier between the gate insulating layer 30 and the first active layer 401 is equivalent to the transition of the contact barrier between the gate insulating layer 30 and the source electrode 50 and the drain electrode 60, thereby improving the on-state of the thin film transistor Current.
  • the material of the second active layer 402 is selected from indium-gallium-zinc oxide (Indium-Gallium-Zinc Oxide, IGZO), zinc oxide (Zinc oxide, ZnO), tin oxide (Stannous oxide, SnO), Indium-Zinc Oxide (IZO), Gallium-Zinc Oxide (GaZnO), Zinc-Tin Oxide (ZTO), Indium-Tin oxide (Indium-Tin Oxide, ITO) and its mixtures.
  • the material of the second active layer 402 is indium gallium zinc oxide.
  • the first active layer 401 has a single-layer structure, for example, a gallium oxide layer or a tungsten oxide layer.
  • the doped ions are oxygen ions, but the application is not limited thereto.
  • the active layer 40 includes a first active layer 401, a second active layer 402, a seventh active layer 407, and an eighth active layer 408 that are stacked.
  • the ion doping concentration of the seventh active layer 407 is less than the ion doping concentration of the second active layer 402, so the generation of oxygen vacancy defect states in the contact area between the second active layer 402 and the seventh active layer 407 can be reduced, Reduce the depletion zone, reduce the resistance of electron tunneling, and increase the on-state current of the thin film transistor.
  • the ion doping concentration of the seventh active layer 407 is greater than the ion doping concentration of the ninth active layer 409, so the generation of oxygen vacancy defect states in the contact area between the seventh active layer 407 and the ninth active layer 409 can be reduced, The depletion zone is reduced, the resistance of electron tunneling is reduced, and the on-state current of the thin film transistor is further increased.
  • the ion doping concentration of the second active layer 402 is greater than the ion doping concentration of the seventh active layer 407, and the ion doping concentration of the seventh active layer 407 is greater than the ion doping concentration of the ninth active layer 409, that is, the first The second active layer 402, the seventh active layer 407, and the ninth active layer 409 form a certain oxygen concentration gradient, and the ion doping concentration decreases sequentially from bottom to top.
  • the ion doping concentration of the seventh active layer 407 is greater than the ion doping concentration of the ninth active layer 409, so the generation of oxygen vacancy defect states in the contact area between the seventh active layer 407 and the ninth active layer 409 can be reduced, The depletion zone is reduced, the resistance of electron tunneling is reduced, and the on-state current of the thin film transistor is further increased.
  • an embodiment of the present application also provides a method for preparing an array substrate, including the following steps:
  • An active layer is formed on the side of the gate insulating layer away from the gate.
  • the active layer includes a first active layer and a second active layer that are stacked, and the first active layer and the second active layer have different materials.
  • the material of the second active layer 402 is indium gallium zinc oxide.
  • an eighth active layer 408 may also be formed on the seventh active layer 407, and the eighth active layer 408 is obtained by magnetron sputtering or metal organic chemical vapor deposition. Or pulse laser evaporation method is deposited on the seventh active layer 407, the ion doping concentration of the eighth active layer 408 is greater than the ion doping concentration of the seventh active layer 407, which can inhibit the active layer 40 from doping ions The adsorption or desorption of the active layer 40 can maintain the ion doping concentration of the active layer 40 in a stable state.
  • step S4 the source electrode 50 and the drain electrode 60 are deposited on the active layer 40 by physical vapor deposition or magnetron sputtering, and then formed by wet etching with a chemical solution such as aluminate or copper acid. 50 and the drain 60 are electrically connected to the active layer 40.
  • the present application provides an array substrate and a preparation method of the array substrate.
  • the array substrate includes a thin film transistor.
  • the thin film transistor includes a gate electrode, an active layer, a gate insulating layer, a source electrode, and a drain electrode.
  • the source layer and the second active layer, the first active layer and the second active layer have different materials to increase the on-state current of the thin film transistor, the gate insulating layer is arranged between the gate and the active layer, and the source and drain
  • the electrode is electrically connected to the active layer; in this application, the active layer is set as the first active layer and the second active layer with different materials, which improves the on-state current of the thin film transistor and solves the problem of the thin film transistor in the prior art.
  • the state current is too small technical problem.

Abstract

一种阵列基板和阵列基板制备方法，阵列基板包括薄膜晶体管，薄膜晶体管包括栅极（20）、有源层（40）、栅绝缘层（30）、源极（50）、以及漏极（60），有源层（40）包括层叠设置的第一有源层（401）和第二有源层（402），第一有源层（401）和第二有源层（402）材料不同，以提升薄膜晶体管的开态电流。

Description

阵列基板和阵列基板的制备方法 技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板和阵列基板的制备方法。
 背景技术
近年来，以非晶IGZO（indium gallium zinc oxide，氧化铟镓锌）为代表的金属氧化物薄膜晶体管因超高分辨率，大尺寸，高帧率处理和可见光范围内穿透率高等显著优点得到广泛应用。
由于显示面板趋于高分辨率，大尺寸的方向发展，显示面板中的薄膜晶体管器件需要高的开态电流Ion，然而现有的薄膜晶体管的开态电流Ion过小，不能满足显示面板的需求。
因此，现有薄膜晶体管存在开态电流过小的技术问题，需要改进。
 技术问题
本申请提供一种阵列基板和阵列基板的制备方法，以缓解现有薄膜晶体管开态电流过小的技术问题。
 技术解决方案
为解决上述问题，本申请提供的技术方案如下：
本申请提供一种阵列基板，包括薄膜晶体管，所述薄膜晶体管包括：
栅极；
有源层，包括叠层设置的第一有源层和第二有源层，所述第一有源层和所述第二有源层材料不同，以提升薄膜晶体管的开态电流；
栅绝缘层，设置于所述栅极与所述有源层之间；
源极，与所述有源层电性连接；
漏极，与所述有源层电性连接。
在本申请的阵列基板中，所述第一有源层设置在所述栅绝缘层远离所述栅极的一侧，所述第二有源层设置在所述第一有源层远离所述栅绝缘层的一侧，所述第一有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
在本申请的阵列基板中，所述第一有源层设置在所述栅绝缘层远离所述栅极的一侧，所述第二有源层设置在所述第一有源层远离所述栅绝缘层的一侧，所述第二有源层的离子掺杂浓度大于所述第一有源层的离子掺杂浓度。
在本申请的阵列基板中，所述有源层还包括第三有源层，所述第三有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第三有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度。
在本申请的阵列基板中，所述有源层还包括第四有源层，所述第四有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第四有源层的离子掺杂浓度小于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
在本申请的阵列基板中，所述有源层还包括第五有源层，所述第五有源层设置在所述第四有源层远离所述第二有源层的一侧，所述第五有源层的离子掺杂浓度大于第四有源层的离子掺杂浓度。
在本申请的阵列基板中，所述第一有源层设置在所述栅绝缘层远离所述栅极的一侧，所述第二有源层设置在所述第一有源层远离所述栅绝缘层的一侧，所述第一有源层为宽禁带的半导体材料，以降低与栅绝缘层的接触势垒，所述第二有源层为金属氧化物。
在本申请的阵列基板中，所述第一有源层包括氧化镓层或氧化钨层。
在本申请的阵列基板中，所述第一有源层包括层叠设置的氧化镓层和氧化钨层。
在本申请的阵列基板中，所述有源层还包括第六有源层，所述第六有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第二有源层的离子掺杂浓度小于所述第六有源层的离子掺杂浓度。
在本申请的阵列基板中，所述有源层还包括第七有源层，所述第七有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第七有源层的离子掺杂浓度小于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
在本申请的阵列基板中，所述有源层还包括第八有源层，所述第八有源层设置在所述第七有源层远离所述第二有源层的一侧，所述第八有源层的离子掺杂浓度大于所述第七有源层的离子掺杂浓度。
在本申请的阵列基板中，所述有源层还包括第九有源层，所述第九有源层设置在所述第七有源层远离所述第二有源层的一侧，所述第九有源层的离子掺杂浓度小于第七有源层的离子掺杂浓度，以缩小有源层的空乏区。
在本申请的阵列基板中，所述有源层还包括第十有源层，所述第十有源层设置在所述第九有源层远离所述第二有源层的一侧，所述第十有源层的离子掺杂浓度大于第九有源层的离子掺杂浓度。
本申请还提供一种阵列基板的制备方法，包括：
制备栅极；
在所述栅极的一侧形成栅绝缘层；
在所述栅绝缘层远离所述栅极的一侧形成有源层，所述有源层包括层叠设置的第一有源层和第二有源层，所述第一有源层和所述第二有源层材料不同，以提升薄膜晶体管的开态电流；
形成源极和漏极，所述源极和所述漏极与所述有源层电性连接。
在本申请的阵列基板的制备方法中，在栅绝缘层远离栅极的一侧形成有源层的步骤包括：在所述栅绝缘层远离所述栅极的一侧形成第一有源层，在所述第一有源层远离所述栅绝缘层的一侧形成第二有源层，所述第一有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
在本申请的阵列基板的制备方法中，在栅绝缘层远离栅极的一侧形成有源层的步骤还包括：在所述第二有源层远离所述第一有源层的一侧形成第三有源层，所述第三有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度。
在本申请的阵列基板的制备方法中，在栅绝缘层远离栅极的一侧形成有源层的步骤还包括：在所述第二有源层远离所述第一有源层的一侧形成第四有源层，所述第四有源层的离子掺杂浓度小于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
在本申请的阵列基板的制备方法中，在栅绝缘层远离栅极的一侧形成有源层的步骤还包括：在所述第四有源层远离所述第一有源层的一侧形成第五有源层，所述第五有源层的离子掺杂浓度大于第四有源层的离子掺杂浓度。
在本申请的阵列基板的制备方法中，在栅绝缘层远离栅极的一侧形成有源层的步骤包括：在所述栅绝缘层远离所述栅极的一侧形成第一有源层，在所述第一有源层远离所述栅绝缘层的一侧形成第二有源层，所述第一有源层为宽禁带的半导体材料，以降低与栅绝缘层的接触势垒，所述第二有源层为金属氧化物。
 有益效果
本申请提供一种阵列基板和阵列基板制备方法，阵列基板包括薄膜晶体管，薄膜晶体管包括栅极、有源层、栅绝缘层、源极、以及漏极，有源层包括层叠设置的第一有源层和第二有源层，第一有源层和第二有源层材料不同，以提升薄膜晶体管的开态电流，栅绝缘层设置于栅极与有源层之间，源极、漏极与有源层电性连接；本申请将有源层设置为材料不同的第一有源层和第二有源层，提升了薄膜晶体管的开态电流，解决了现有技术中薄膜晶体管开态电流过小的技术问题。
进一步的，将第一有源层的离子掺杂浓度设置为大于第二有源层的离子掺杂浓度，缩小有源层的空乏区，进而提升薄膜晶体管的开态电流；或者将第一有源层设置为宽禁带材料，第二有源层设置为金属氧化物，减小有源层与栅绝缘层的接触势垒，也可以提高薄膜晶体管的开态电流。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的阵列基板的第一种结构示意图；
图2为本申请实施例提供的阵列基板的第二种结构示意图；
图3为本申请实施例提供的阵列基板的第三种结构示意图；
图4为本申请实施例提供的阵列基板的第四种结构示意图；
图5为本申请实施例提供的阵列基板的第五种结构示意图；
图6为本申请实施例提供的阵列基板的第六种结构示意图；
图7为本申请实施例提供的阵列基板的第七种结构示意图；
图8为本申请实施例提供的阵列基板的第八种结构示意图；
图9为本申请实施例提供的阵列基板的第九种结构示意图；
图10为本申请实施例提供的阵列基板的第十种结构示意图；
图11为本申请实施例提供的阵列基板的第十一种结构示意图；
图12为本申请实施例提供的阵列基板的制备方法流程图。
 本发明的实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
本申请提供一种阵列基板和阵列基板的制备方法，以缓解现有薄膜晶体管开态电流过小的技术问题。
如图1所示，为本申请实施例提供的阵列基板的第一种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
衬底10通常为玻璃，也可为其他材质，在此不做限制。栅极20形成于衬底10上，栅极20的材料可以是金属材料，例如是铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)等。
栅绝缘层30形成于栅极20上，且覆盖栅极20和衬底10。栅绝缘层30的材料一般为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)、或者三者的夹层结构等。
有源层40形成于栅绝缘层30上，与栅极20绝缘。有源层40包括层叠设置的第一有源层401和第二有源层402。
在一种实施例中，有源层40是透过磁控溅镀法(magnetron sputtering)、金属有机化学气相沉积法(metal organic chemical-vapor deposition，MOCVD)或脉冲雷射蒸镀法 (pulsed laser deposition，PLD)沉积在栅绝缘层30上。
有源层40沉积完成后，再进行退火处理，在一种实施例中，可以在400℃干燥空气氛围下退火处理约0.5小时。
退火处理完成后，采用草酸作为刻蚀液的湿法蚀刻工艺或干法刻蚀工艺对有源层40进行刻蚀，经过蚀刻制程后，整层的金属氧化物薄膜将图案化形成岛状的金属氧化物半导体层。
第一有源层401和第二有源层402的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。
在本实施例中，第一有源层401和第二有源层402的材料组成相同，均为氧化铟镓锌，但第一有源层401中离子掺杂浓度和第二有源层402中离子掺杂浓度不同，因此属于不同的材料。
第一有源层401的离子掺杂浓度大于第二有源层402的离子掺杂浓度，在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。由于在第一有源层401和第二有源层402接触的区域，氧离子和氧空位中和，会产生空乏区，空乏区对载流子的传输起阻碍作用，因此当第一有源层401的氧离子掺杂浓度大于第二有源层402的氧离子掺杂浓度时，多余的氧离子可以降低第一有源层401和第二有源层402接触的区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
第一有源层401和第二有源层402中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
源极50和漏极60形成于有源层40上，与有源层40电性连接。
钝化层70形成于源极50和漏极60上，钝化层70的材质可以为氧化硅(SiOx)、氮化硅(SiNx)、或者二者的夹层结构等，通过过孔至漏极60上。
像素电极80形成于钝化层70上，并通过钝化层70上的过孔与漏极60相连。
如图2所示，为本申请实施例提供的阵列基板的第二种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、以及第三有源层403。
第一有源层401、第二有源层402、第三有源层403的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第一有源层401、第二有源层402、以及第三有源层403的材料均为氧化铟镓锌。
第一有源层401的离子掺杂浓度大于第二有源层402的离子掺杂浓度，因此可以降低第一有源层401内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
第三有源层403的离子掺杂浓度大于第二有源层402的离子掺杂浓度，因此可以抑制有源层40对掺杂离子的吸附或脱附，即可以保证有源层40的离子掺杂浓度处于稳定状态。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第一有源层401、第二有源层402、以及第三有源层403中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
如图3所示，为本申请实施例提供的阵列基板的第三种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、以及第四有源层404。
第一有源层401、第二有源层402、第四有源层404的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第一有源层401、第二有源层402、以及第四有源层404的材料均为氧化铟镓锌。
第一有源层401的离子掺杂浓度大于第二有源层402的离子掺杂浓度，第二有源层402的离子掺杂浓度大于第四有源层404的离子掺杂浓度，即第一有源层401、第二有源层402、第四有源层404形成一定的氧浓度梯度，自下而上离子掺杂浓度依次减小。
第一有源层401的离子掺杂浓度大于第二有源层402的离子掺杂浓度，因此可以降低第一有源层401和第二有源层402接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
第二有源层402的离子掺杂浓度大于第四有源层404的离子掺杂浓度，因此可以降低第二有源层402和第四有源层404接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，进一步提升薄膜晶体管的开态电流。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第一有源层401、第二有源层402、以及第四有源层404中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
如图4所示，为本申请实施例提供的阵列基板的第四种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、第四有源层404、以及第五有源层405。
第一有源层401、第二有源层402、第四有源层404、以及第五有源层405的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第一有源层401、第二有源层402、第四有源层404、以及第五有源层405的材料均为氧化铟镓锌。
第一有源层401的离子掺杂浓度大于第二有源层402的离子掺杂浓度，第二有源层402的离子掺杂浓度大于第四有源层404的离子掺杂浓度，即第一有源层401、第二有源层402、第四有源层404形成一定的氧浓度梯度，自下而上离子掺杂浓度依次减小。
第一有源层401的离子掺杂浓度大于第二有源层402的离子掺杂浓度，因此可以降低第一有源层401和第二有源层402接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
第二有源层402的离子掺杂浓度大于第四有源层404的离子掺杂浓度，因此可以降低第二有源层402和第四有源层404接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，进一步提升薄膜晶体管的开态电流。
第五有源层405的离子掺杂浓度大于第二有源层402的离子掺杂浓度，因此可以抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度处于稳定状态。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第一有源层401、第二有源层402、第四有源层404、以及第五有源层405中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
如图5所示，为本申请实施例提供的阵列基板的第五种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401和第二有源层402。第一有源层401和第二有源层402为组成不相同的材料。
第一有源层401的材质为宽禁带材料，例如氧化镓（Ga2O3）或三氧化钨（WO3）等，由于栅绝缘层30为绝缘体，绝缘体的禁带是最宽的，而源极50和漏极60为金属，金属材料的禁带宽度最小，因此与栅绝缘层30接触的第一有源层401采用宽禁带的材料，且禁带宽度介于绝缘体和金属之间，可以降低栅绝缘层30与第一有源层401之间的接触势垒，相当于在栅绝缘层30与源极50和漏极60之间存在接触势垒的过渡，进而可以提高薄膜晶体管的开态电流。
在一种实施例中，第一有源层401是单层结构，例如可以是氧化镓层，或者是氧化钨层。
在一种实施例中，第一有源层401是双层结构，例如包括层叠设置的氧化镓层和氧化钨层。
第二有源层402的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第二有源层402的材料为氧化铟镓锌。
如图6所示，为本申请实施例提供的阵列基板的第六种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、以及第六有源层406。
第一有源层401的材质为宽禁带材料，例如氧化镓（Ga 2O 3）或三氧化钨（WO 3）等，宽禁带材料可以降低与栅绝缘层30的接触势垒，因此可以提高薄膜晶体管电路的开态电流。
在一种实施例中，第一有源层401是单层结构，例如可以是氧化镓层，或者是氧化钨层。
在一种实施例中，第一有源层401是双层结构，例如包括层叠设置的氧化镓层和氧化钨层。
第二有源层402、第六有源层406的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第二有源层402和第六有源层406的材料均为氧化铟镓锌。
第六有源层406的离子掺杂浓度大于第二有源层402的离子掺杂浓度，因此可以抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度处于稳定状态。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第二有源层402和第六有源层406中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
如图7所示，为本申请实施例提供的阵列基板的第七种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、以及第七有源层407。
第一有源层401的材质为宽禁带材料，例如氧化镓（Ga 2O 3）或三氧化钨（WO 3）等，宽禁带材料可以降低与栅绝缘层30的接触势垒，因此可以提高薄膜晶体管电路的开态电流。
在一种实施例中，第一有源层401是单层结构，例如可以是氧化镓层，或者是氧化钨层。
在一种实施例中，第一有源层401是双层结构，例如包括层叠设置的氧化镓层和氧化钨层。
第二有源层402、第七有源层407的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第二有源层402和第七有源层407的材料均为氧化铟镓锌。
第二有源层406的离子掺杂浓度大于第七有源层407的离子掺杂浓度，因此可以降低第二有源层402和第七有源层407接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第二有源层402和第七有源层407中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
如图8所示，为本申请实施例提供的阵列基板的第八种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、第七有源层407、以及第八有源层408。
第一有源层401的材质为宽禁带材料，例如氧化镓（Ga 2O 3）或三氧化钨（WO 3）等，宽禁带材料可以降低与栅绝缘层30的接触势垒，因此可以提高薄膜晶体管的开态电流。
在一种实施例中，第一有源层401是单层结构，例如可以是氧化镓层，或者是氧化钨层。
在一种实施例中，第一有源层401是双层结构，例如包括层叠设置的氧化镓层和氧化钨层。
第二有源层402、第七有源层407、以及第八有源层408的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第二有源层402、第七有源层407、以及第八有源层408的材料均为氧化铟镓锌。
第七有源层407的离子掺杂浓度小于第二有源层402的离子掺杂浓度，因此可以降低第二有源层402和第七有源层407接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
第八有源层408的离子掺杂浓度大于第七有源层407的离子掺杂浓度，因此可以抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度处于稳定状态。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第二有源层402、第七有源层407、以及第八有源层408中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
如图9所示，为本申请实施例提供的阵列基板的第九种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、第七有源层407、以及第九有源层409。
第一有源层401的材质为宽禁带材料，例如氧化镓（Ga 2O 3）或三氧化钨（WO 3）等，宽禁带材料可以降低与栅绝缘层30的接触势垒，因此可以提高薄膜晶体管的开态电流。
在一种实施例中，第一有源层401是单层结构，例如可以是氧化镓层，或者是氧化钨层。
在一种实施例中，第一有源层401是双层结构，例如包括层叠设置的氧化镓层和氧化钨层。
第二有源层402、第七有源层407、以及第九有源层409的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第二有源层402、第七有源层407、以及第九有源层409的材料均为氧化铟镓锌。
第二有源层402的离子掺杂浓度大于第七有源层407的离子掺杂浓度，第七有源层407的离子掺杂浓度大于第九有源层409的离子掺杂浓度，即第二有源层402、第七有源层407、第九有源层409形成一定的氧浓度梯度，自下而上离子掺杂浓度依次减小。
第二有源层402的离子掺杂浓度大于第七有源层407的离子掺杂浓度，因此可以降低第二有源层402和第二有源层402接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
第七有源层407的离子掺杂浓度大于第九有源层409的离子掺杂浓度，因此可以降低第七有源层407和第九有源层409接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，进一步提升薄膜晶体管的开态电流。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第二有源层402、第七有源层407、以及第九有源层409中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
如图10所示，为本申请实施例提供的阵列基板的第十种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底10、栅极20、栅绝缘层30、有源层40、源极50、漏极60、钝化层70、像素电极80。
在本实施例中，有源层40包括层叠设置的第一有源层401、第二有源层402、第七有源层407、第九有源层409，以及第十有源层410。
第一有源层401的材质为宽禁带材料，例如氧化镓（Ga 2O 3）或三氧化钨（WO 3）等，宽禁带材料可以降低与栅绝缘层30的接触势垒，因此可以提高薄膜晶体管的开态电流。
在一种实施例中，第一有源层401是单层结构，例如可以是氧化镓层，或者是氧化钨层。
在一种实施例中，第一有源层401是双层结构，例如包括层叠设置的氧化镓层和氧化钨层。
第二有源层402、第七有源层407、第九有源层409、以及第十有源层410的材料选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡 (Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。在本实施例中，第二有源层402、第七有源层407、第九有源层409、以及第十有源层410的材料均为氧化铟镓锌。
第二有源层402的离子掺杂浓度大于第七有源层407的离子掺杂浓度，第七有源层407的离子掺杂浓度大于第九有源层409的离子掺杂浓度，即第二有源层402、第七有源层407、第九有源层409形成一定的氧浓度梯度，自下而上离子掺杂浓度依次减小。
第二有源层402的离子掺杂浓度大于第七有源层407的离子掺杂浓度，因此可以降低第二有源层402和第七有源层407接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
第七有源层407的离子掺杂浓度大于第九有源层409的离子掺杂浓度，因此可以降低第七有源层407和第九有源层409接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，进一步提升薄膜晶体管的开态电流。
第十有源层410的离子掺杂浓度大于第九有源层409的离子掺杂浓度，因此可以抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40中的离子掺杂浓度处于稳定状态。
在本实施例中，掺杂的离子为氧离子，但本申请不以此为限。
第二有源层402、第七有源层407、第九有源层409、以及第十有源层410中离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。
在图1至图10中的阵列基板中的薄膜晶体管均为背沟道刻蚀型金属氧化物薄膜晶体管，底栅结构，但本申请对顶栅型金属氧化物薄膜晶体管同样适用。
如图11所示，为本申请实施例提供的阵列基板的第十一种结构示意图，包括薄膜晶体管，薄膜晶体管包括自下而上层叠设置的衬底100、形成于衬底100之上的有源层200、形成于有源层200之上的栅绝缘层300、形成于栅绝缘层300之上的栅极400、形成于栅极400之上的源极500和漏极600,、以及形成于源极500和漏极600之上的层间绝缘层700，其中，源极500和漏极600通过不同的过孔与有源层200连接。
有源层200形成于衬底100上，与栅极400绝缘。有源层200包括层叠设置的第一有源层201和第二有源层202，第一有源层201设置在栅绝缘层300远离栅极400的一侧，第二有源层202设置在第一有源层201远离栅绝缘层300的一侧。
第一有源层201和第二有源层202可以是离子掺杂浓度不同但组成相同的材料，也可以是组成不同的材料。
在一种实施例中，第一有源层201和第二有源层202的材料均为氧化铟镓锌，但第一有源层201的离子掺杂浓度大于第二有源层202的离子掺杂浓度，因此可以降低第一有源层401和第二有源层202接触区域内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。在本实施例中，掺杂离子为氧离子。
在一种实施例中，第一有源层201的材质为宽禁带材料，例如氧化镓（Ga 2O 3）或三氧化钨（WO 3）等，宽禁带材料可以降低与栅绝缘层300的接触势垒，因此可以提高薄膜晶体管的开态电流。第二有源层202的材料为氧化铟镓锌。
有源层200的结构不限于此，图1至图10中有源层40的膜层结构，对于本实施例的顶栅型金属氧化物薄膜晶体管均适用。
但需要说明的是，本申请仍不限于此，例如对于刻蚀阻挡型金属氧化物薄膜晶体管同样适用。
本申请还提供一种显示面板，包括上述任一实施例所述的阵列基板，显示面板可以是LCD显示面板，也可以是OLED显示面板。
如图12所示，本申请实施例还提供一种阵列基板的制备方法，包括以下步骤：
S1:制备栅极；
S2:在栅极的一侧形成栅绝缘层；
S3:在栅绝缘层远离栅极的一侧形成有源层，有源层包括层叠设置的第一有源层和第二有源层，第一有源层和第二有源层材料不同，以提升薄膜晶体管的开态电流；
S4:形成源极和漏极，源极和漏极与有源层电性连接。
下面结合图1至图10来进一步说明。
在步骤S1中，先提供衬底10，衬底10通常为玻璃衬底，也可为其他材质的衬底，在此不做限制。然后在衬底10上形成栅极20，栅极20先经物理气相沉积方法形成于衬底10上，再经由一次光刻制程形成栅极图案。
在一种实施例中，栅极20的材料可以是金属材料，例如是铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)等。
在步骤S2中，栅绝缘层30是通过化学气相沉积法形成于栅极20上，然后在400℃干燥空气氛围下退火处理得到。栅绝缘层30的材料一般为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)、或者三者的夹层结构等。
在步骤S3中，有源层40是通过磁控溅镀法(magnetron sputtering)、金属有机化学气相沉积法(metal organic chemical-vapor deposition，MOCVD)或脉冲雷射蒸镀法 (pulsed laser deposition，PLD)沉积在栅绝缘层30上。
有源层40沉积完成后，再进行退火处理，在一种实施例中，可以在400℃干燥空气氛围下退火处理约0.5小时。
退火处理完成后，采用草酸作为刻蚀液的湿法蚀刻工艺或干法刻蚀工艺对有源层40进行刻蚀，经过蚀刻制程后，整层的金属氧化物薄膜将图案化形成岛状的金属氧化物半导体层。
第一有源层401形成于栅绝缘层30上，第二有源层402形成于第一有源层401上，第一有源层401和第二有源层402的材料不同，第一有源层201和第二有源层202可以是离子掺杂浓度不同但组成相同的材料，也可以是组成不同的材料。
如图1至图5所示，第一有源层401和第二有源层402的材料均为氧化铟镓锌，但第一有源层401的离子掺杂浓度和第二有源层402的离子掺杂浓度不同，离子掺杂浓度可通过控制成膜时氩气与氧气的比例来调节，或利用对离子掺杂浓度差异的靶材溅射来调节。第一有源层401的离子掺杂浓度大于第二有源层402的离子掺杂浓度，因此可以降低第一有源层401内氧空位缺陷态的生成，缩小空乏区，减小电子隧穿的电阻，提升薄膜晶体管的开态电流。
当第一有源层401的材料为氧化铟镓锌时，在一种实施例中，如图2所示，还可以在第二有源层402上形成第三有源层403，第三有源层403通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第二有源层402上，第三有源层403中离子掺杂浓度大于第二有源层402中离子掺杂浓度，可以抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度维持在预设状态。
在一种实施例中，如图3所示，还可以在第二有源层402上形成第四有源层404，第四有源层404通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第二有源层402上，第四有源层404的离子掺杂浓度小于第二有源层402中离子掺杂浓度，可以进一步减小薄膜晶体管的开态电流。
在一种实施例中，如图4所示，还可以在第四有源层404上形成第五有源层405，第五有源层405通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第四有源层404上，第五有源层405的离子掺杂浓度大于第四有源层404中离子掺杂浓度，可抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度维持在稳定状态。
如图6至图10所示，第一有源层401和第二有源层402为组成不同的材料。第一有源层401的材质为宽禁带材料，例如氧化镓（Ga 2O 3）或三氧化钨（WO 3）等，宽禁带材料可以降低与栅绝缘层30的接触势垒，因此可以提高薄膜晶体管的开态电流。
在一种实施例中，第一有源层401是单层结构，例如可以是氧化镓层，或者是氧化钨层。
在一种实施例中，第一有源层401是双层结构，例如包括层叠设置的氧化镓层和氧化钨层。
第二有源层402的材料为氧化铟镓锌。
在一种实施例中，如图6所示，还可以在第二有源层402上形成第六有源层406，第六有源层406通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第二有源层402上，第六有源层406的离子掺杂浓度大于第二有源层402的离子掺杂浓度，可抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度维持在稳定状态。
在一种实施例中，如图7所示，还可以在第二有源层402上形成第七有源层407，第七有源层407通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第二有源层402上，第七有源层407离子掺杂浓度小于第二有源层402中离子掺杂浓度，可进一步提高薄膜晶体管的开态电流。
在一种实施例中，如图8所示，还可以在第七有源层407上形成第八有源层408，第八有源层408通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第七有源层407上，第八有源层408离子掺杂浓度大于第七有源层407中离子掺杂浓度，可抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度维持在稳定状态。
在一种实施例中，如图9所示，还可以在第七有源层407上形成第九有源层409，第九有源层409通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第七有源层407上，第九有源层409离子掺杂浓度小于第七有源层407中离子掺杂浓度，进一步提高薄膜晶体管的开态电流。
在一种实施例中，如图10所示，还可以在第九有源层409上形成第十有源层410，第十有源层410通过磁控溅镀法、金属有机化学气相沉积法或脉冲雷射蒸镀法沉积在第九有源层409上，第十有源层410离子掺杂浓度大于第九有源层409中离子掺杂浓度，可抑制有源层40对掺杂离子的吸附或脱附，即可以使有源层40的离子掺杂浓度维持在稳定状态。
在步骤S4中，源极50和漏极60是采用物理气相沉积法或磁控溅射沉积在有源层40上，再采用铝酸或铜酸等药液的湿法刻蚀形成，源极50和漏极60与有源层40电性连接。
在源极50和漏极60形成后，还可以形成钝化层70，钝化层70是用化学气相沉积法沉积在源极50和漏极60上，钝化层70的材质可以为氧化硅(SiOx)、氮化硅(SiNx)、或者二者的夹层结构等，然后采用干蚀刻方法形成过孔至漏极60上。
还可以在钝化层70上用物理气相沉积法或磁控溅射沉积氧化铟锡，形成像素电极层，然后将像素电极层用草酸药液的湿法刻蚀形成像素电极图案，像素电极图案通过钝化层70上的过孔与漏极60相连。
在本申请实施例提供的阵列基板的制备方法中，掺杂的离子均为氧离子，但本申请并不以此为限。
在本申请实施例提供的阵列基板的制备方法中，阵列基板中的薄膜晶体管均为背沟道刻蚀型金属氧化物薄膜晶体管，底栅结构，但需要说明的是，本申请不限于此，对顶栅型及刻蚀阻挡型薄膜晶体管等金属氧化物薄膜晶体管，本方法同样适用。
根据上述实施例可知：
本申请提供一种阵列基板和阵列基板制备方法，阵列基板包括薄膜晶体管，薄膜晶体管包括栅极、有源层、栅绝缘层、源极、以及漏极，有源层包括层叠设置的第一有源层和第二有源层，第一有源层和第二有源层材料不同，以提升薄膜晶体管的开态电流，栅绝缘层设置于栅极与有源层之间，源极、漏极与有源层电性连接；本申请将有源层设置为材料不同的第一有源层和第二有源层，提升了薄膜晶体管的开态电流，解决了现有技术中薄膜晶体管开态电流过小的技术问题。
进一步的，将第一有源层的离子掺杂浓度设置为大于第二有源层的离子掺杂浓度，缩小有源层的空乏区，进而提升薄膜晶体管的开态电流；或者将第一有源层设置为宽禁带材料，第二有源层设置为金属氧化物，减小有源层与栅绝缘层的接触势垒，也可以提高薄膜晶体管的开态电流。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种阵列基板，其包括薄膜晶体管，所述薄膜晶体管包括：
    栅极；
    有源层，包括叠层设置的第一有源层和第二有源层，所述第一有源层和所述第二有源层材料不同，以提升薄膜晶体管的开态电流；
    栅绝缘层，设置于所述栅极与所述有源层之间；
    源极，与所述有源层电性连接；
    漏极，与所述有源层电性连接。
  2. 如权利要求1所述的阵列基板，其中，所述第一有源层设置在所述栅绝缘层远离所述栅极的一侧，所述第二有源层设置在所述第一有源层远离所述栅绝缘层的一侧，所述第一有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
  3. 如权利要求1所述的阵列基板，其中，所述第一有源层设置在所述栅绝缘层远离所述栅极的一侧，所述第二有源层设置在所述第一有源层远离所述栅绝缘层的一侧，所述第二有源层的离子掺杂浓度大于所述第一有源层的离子掺杂浓度。
  4. 如权利要求2所述的阵列基板，其中，所述有源层还包括第三有源层，所述第三有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第三有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度。
  5. 如权利要求2所述的阵列基板，其中，所述有源层还包括第四有源层，所述第四有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第四有源层的离子掺杂浓度小于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
  6. 如权利要求5所述的阵列基板，其中，所述有源层还包括第五有源层，所述第五有源层设置在所述第四有源层远离所述第二有源层的一侧，所述第五有源层的离子掺杂浓度大于第四有源层的离子掺杂浓度。
  7. 如权利要求1所述的阵列基板，其中，所述第一有源层设置在所述栅绝缘层远离所述栅极的一侧，所述第二有源层设置在所述第一有源层远离所述栅绝缘层的一侧，所述第一有源层为宽禁带的半导体材料，以降低与栅绝缘层的接触势垒，所述第二有源层为金属氧化物。
  8. 如权利要求7所述的阵列基板，其中，所述第一有源层包括氧化镓层或氧化钨层。
  9. 如权利要求7所述的阵列基板，其中，所述第一有源层包括层叠设置的氧化镓层和氧化钨层。
  10. 如权利要求7所述的阵列基板，其中，所述有源层还包括第六有源层，所述第六有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第二有源层的离子掺杂浓度小于所述第六有源层的离子掺杂浓度。
  11. 如权利要求7所述的阵列基板，其中，所述有源层还包括第七有源层，所述第七有源层设置在所述第二有源层远离所述第一有源层的一侧，所述第七有源层的离子掺杂浓度小于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
  12. 如权利要求11所述的阵列基板，其中，所述有源层还包括第八有源层，所述第八有源层设置在所述第七有源层远离所述第二有源层的一侧，所述第八有源层的离子掺杂浓度大于所述第七有源层的离子掺杂浓度。
  13. 如权利要求11所述的阵列基板，其中，所述有源层还包括第九有源层，所述第九有源层设置在所述第七有源层远离所述第二有源层的一侧，所述第九有源层的离子掺杂浓度小于第七有源层的离子掺杂浓度，以缩小有源层的空乏区。
  14. 如权利要求13所述的阵列基板，其中，所述有源层还包括第十有源层，所述第十有源层设置在所述第九有源层远离所述第二有源层的一侧，所述第十有源层的离子掺杂浓度大于第九有源层的离子掺杂浓度。
  15. 一种阵列基板的制备方法，其包括：
    制备栅极；
    在所述栅极的一侧形成栅绝缘层；
    在所述栅绝缘层远离所述栅极的一侧形成有源层，所述有源层包括层叠设置的第一有源层和第二有源层，所述第一有源层和所述第二有源层材料不同，以提升薄膜晶体管的开态电流；
    形成源极和漏极，所述源极和所述漏极与所述有源层电性连接。
  16. 如权利要求15所述的阵列基板的制备方法，其中，在栅绝缘层远离栅极的一侧形成有源层的步骤包括：在所述栅绝缘层远离所述栅极的一侧形成第一有源层，在所述第一有源层远离所述栅绝缘层的一侧形成第二有源层，所述第一有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
  17. 如权利要求16所述的阵列基板的制备方法，其中，在栅绝缘层远离栅极的一侧形成有源层的步骤还包括：在所述第二有源层远离所述第一有源层的一侧形成第三有源层，所述第三有源层的离子掺杂浓度大于所述第二有源层的离子掺杂浓度。
  18. 如权利要求16所述的阵列基板的制备方法，其中，在栅绝缘层远离栅极的一侧形成有源层的步骤还包括：在所述第二有源层远离所述第一有源层的一侧形成第四有源层，所述第四有源层的离子掺杂浓度小于所述第二有源层的离子掺杂浓度，以缩小有源层的空乏区。
  19. 如权利要求18所述的阵列基板的制备方法，其中，在栅绝缘层远离栅极的一侧形成有源层的步骤还包括：在所述第四有源层远离所述第一有源层的一侧形成第五有源层，所述第五有源层的离子掺杂浓度大于第四有源层的离子掺杂浓度。
  20. 如权利要求15所述的阵列基板的制备方法，其中，在栅绝缘层远离栅极的一侧形成有源层的步骤包括：在所述栅绝缘层远离所述栅极的一侧形成第一有源层，在所述第一有源层远离所述栅绝缘层的一侧形成第二有源层，所述第一有源层为宽禁带的半导体材料，以降低与栅绝缘层的接触势垒，所述第二有源层为金属氧化物。
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