KR20140044598A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 및 그 제조방법을 제공한다. 박막 트랜지스터는 기판 상의 게이트 전극, 상기 게이트 전극에 인접하는 활성층, 상기 게이트 전극과 상기 활성층 사이의 게이트 절연막, 및 상기 활성층과 연결되는 소스/드레인 전극들을 포함하되, 상기 활성층은 제1 활성층과 상기 제1 활성층 상의 제2 활성층을 포함하고, 상기 제1 활성층과 상기 제2 활성층은 동일한 산화물 반도체를 포함하고, 상기 제1 활성층과 상기 제2 활성층 내 산화물 반도체의 산소 함유량은 서로 상이하다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND FORMING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시장치가 활발히 개발되고 있다. 상기 표시장치는 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.
이러한 표시장치들은 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다. 표시장치들은 매트릭스로 배열된 화소들과, 각 화소를 스위칭 온/오프시키는 박막 트랜지스터를 포함한다. 박막 트랜지스터의 스위칭 온/오프에 의해 각 화소가 제어된다.
상기 박막 트랜지스터는 게이트 신호를 수신하는 게이트 전극과 데이터 전압을 수신하는 소스 전극, 및 상기 데이터 전압을 출력하는 드레인 전극을 포함한다. 또한, 상기 박막 트랜지스터는 채널을 형성하는 활성층을 포함한다. 최근 박막 트랜지스터의 기능 및 성능과 관련한 연구가 활발히 진행되고 있다.
본 발명의 일 기술적 과제는 문턱 전압 특성이 개선된 박막 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 높은 전하 이동도를 가지는 박막 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 박막 트랜지스터는 기판 상의 게이트 전극, 상기 게이트 전극에 인접하는 활성층, 상기 게이트 전극과 상기 활성층 사이의 게이트 절연막, 및 상기 활성층과 연결되는 소스/드레인 전극들을 포함하되, 상기 활성층은 제1 활성층과 상기 제1 활성층 상의 제2 활성층을 포함하고, 상기 제1 활성층과 상기 제2 활성층은 동일한 산화물 반도체를 포함하고, 상기 제1 활성층과 상기 제2 활성층 내 산화물 반도체의 산소 함유량은 서로 상이할 수 있다.
본 발명의 실시예들에 따르면, 문턱 전압 특성이 개선되고, 높은 전하 이동도를 가지는 박막 트랜지스터 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2 내지 도 4는 본 발명의 다른 실시예들에 따른 박막 트랜지터의 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 순서도이다.
도 6 내지 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조에 사용되는 스퍼터링 장치의 개략도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(Thin Film Transistor, TFT1)는 기판(10) 상의 활성층(50), 상기 활성층(50) 상의 게이트 전극(70), 상기 게이트 전극(70)과 상기 활성층(50) 사이의 게이트 절연막(60), 및 상기 활성층(50)과 연결되는 소스 전극(20)과 드레인 전극(30)을 포함할 수 있다. 상기 활성층(50)은 상기 기판(10) 상의 제1 활성층(40) 및 상기 제1 활성층(40)과 상기 게이트 절연막(60) 사이의 제2 활성층(45)을 포함할 수 있다.
상기 기판(10)은 플라스틱 기판, 금속 기판, 유리 기판, 또는 실리콘 기판일 수 있다. 도시하지 않았지만, 상기 기판(10)은, 상기 기판(10) 상에 증착된 금속 물질의 크랙(crack)이나 박리 현상을 방지하기 위해 제공되는 버퍼층을 포함할 수 있다. 일 예로, 상기 버퍼층은 무기물을 포함할 수 있다.
상기 소스 전극(20) 및 상기 드레인 전극(30)은 상기 기판(10) 상에 제공될 수 있다. 상기 소스 전극(20)과 상기 드레인 전극(30)은 서로 이격될 수 있다. 상기 소스 및 드레인 전극들(20 및 30)은 일 예로, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 금(Au), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴-알루미늄 합금(Mo/Al/Mo), 및 탄소나노튜브(Carbon Nano Tube, CNT) 등을 포함할 수 있다.
상기 활성층(50)은 상기 기판(10) 상에 제공되고, 상기 소스 전극(20) 및 상기 드레인 전극(30) 사이에 위치할 수 있다. 상기 활성층(50)의 일부는 상기 소스 전극(20)과 상기 드레인 전극(30)의 상면으로 연장되어, 상기 소스/드레인 전극들(20 및 30)의 적어도 일부와 중첩될 수 있다. 상기 활성층(50)은 상기 기판(10) 상의 제1 활성층(40) 및 상기 제1 활성층(40) 상의 제2 활성층(45)을 포함할 수 있다.
상기 제1 활성층(40)과 상기 제2 활성층(45)은 동일한 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 산소를 포함하는 3원계 또는 4원계 비정질 산화물 반도체일 수 있다. 일 예로, 상기 제1 활성층(40)은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 또는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있고, 상기 제2 활성층(45)은 상기 제1 활성층(40)과 동일한 물질을 포함할 수 있다.
상기 활성층(50) 내 산화물 반도체의 산소 함유량에 따라 상기 박막 트랜지스터(TFT1)의 소자 성능이 달라질 수 있다. 상기 활성층(50) 내 산화물 반도체의 산소 함유량이 상대적으로 작은 경우, 상기 활성층(50)의 전기 전도도가 높아져 상기 박막 트랜지스터(TFT1) 내 전하의 이동도가 높아질 수 있으나, 상기 박막 트랜지스터(TFT1)의 문턱 전압(Vth)이 0V보다 작아져 소자의 신뢰성이 낮아질 수 있다. 반대로, 상기 활성층(50) 내 산화물 반도체의 산소 함유량이 상대적으로 높은 경우, 상기 박막 트랜지스터(TFT1)의 문턱 전압(Vth) 특성이 개선되어 소자의 신뢰성이 향상될 수 있으나, 상기 활성층(50)의 전기 전도도가 낮아져 상기 박막 트랜지스터(TFT1) 내 전하의 이동도가 낮아질 수 있다. 본 발명의 개념에 따르면, 상기 제1 활성층(40)과 상기 제2 활성층(45) 내 산화물 반도체의 산소 함유량은 서로 상이할 수 있다. 일 실시예에서, 상기 제1 활성층(40) 내 산화물 반도체의 산소 함유량은, 상기 게이트 전극(70)에 가까이 배치되는 상기 제2 활성층(45) 내 산화물 반도체의 산소 함유량보다 높을 수 있다. 이 경우, 상기 제1 활성층(40)의 두께(T1)는 상기 제2 활성층(45)의 두께(T2)와 같거나 그보다 두꺼울 수 있다. 상기 게이트 전극(70)에 가까이 배치되는 상기 제2 활성층(45)에 채널이 중점적으로 형성될 수 있다. 상기 제2 활성층(45) 내 산화물 반도체의 산소 함유량이 상대적으로 낮기 때문에, 상기 제2 활성층(45)은 상대적으로 높은 전기 전도도를 가질 수 있다. 상기 제2 활성층(45)의 상대적으로 높은 전기 전도도에 의해 상기 활성층(50) 내 전하의 이동도가 증가할 수 있다. 따라서, 본 발명의 개념에 따르면, 상기 제1 활성층(40)에 의해 상기 박막 트랜지스터(TFT1)의 문턱 전압 특성이 개선될 수 있고, 상기 제2 활성층(45)에 의해 상기 박막 트랜지스터(TFT1)의 전하 이동도 특성이 개선될 수 있다. 또한, 상기 제1 활성층(40)과 상기 제2 활성층(45)은 동일한 산화물 반도체를 포함하므로, 상기 제1 활성층(40)과 상기 제2 활성층(45) 사이의 접촉 저항이 현저하게 낮아질 수 있다.
상기 게이트 절연막(60)은 상기 활성층(50) 상에 제공될 수 있다. 상기 게이트 절연막(60)은 상기 활성층(50) 및 상기 소스/드레인 전극들(20 및 30)을 덮을 수 있다. 일 예로, 상기 게이트 절연막(60)은 산화 알루미늄(Al2O3), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 또는 이들의 복합층을 포함하거나, 유기막/무기막의 복합층을 포함할 수 있다.
상기 게이트 전극(70)은 상기 게이트 절연막(60) 상에 제공될 수 있다. 상기 게이트 전극(70)은 상기 소스/드레인 전극들(20 및 30)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 게이트 전극(70)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 금(Au), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴-알루미늄 합금(Mo/Al/Mo), 및 탄소나노튜브(Carbon Nano Tube, CNT) 등을 포함할 수 있다.
도 2 내지 도 4는 본 발명의 다른 실시예들에 따른 박막 트랜지터의 단면도들이다. 도 1을 참조하여 설명한, 본 발명의 일 실시예에 따른 박막 트랜지스터(TFT1)와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터(TFT2)는 기판(10) 상의 활성층(50), 상기 활성층(50) 상의 게이트 전극(70), 상기 게이트 전극(70)과 상기 활성층(50) 사이의 게이트 절연막(60), 및 상기 활성층(50)과 연결되는 소스 전극(20)과 드레인 전극(30)을 포함할 수 있다. 상기 활성층(50)은 상기 기판(10) 상의 제1 활성층(40) 및 상기 제1 활성층(40) 상의 제2 활성층(45)을 포함할 수 있다. 상기 소스/드레인 전극들(20 및 30)은 상기 활성층(50)을 사이에 두고 이격될 수 있다. 상기 소스/드레인 전극들(20 및 30)의 일부는 상기 활성층(50)의 상면으로 연장되어 상기 활성층(50)의 적어도 일부와 중첩될 수 있다. 상기 제1 활성층(40)과 상기 제2 활성층(45)은 동일한 산화물 반도체를 포함할 수 있고, 상기 제1 활성층(40) 내 산화물 반도체의 산소 함유량은, 상기 게이트 전극(70)에 가까이 배치되는 상기 제2 활성층(45) 내 산화물 반도체의 산소 함유량보다 높을 수 있다. 따라서, 도 1을 참조하여 설명한 바와 같이, 본 발명의 다른 실시예에 따르면, 상기 제1 활성층(40)에 의해 상기 박막 트랜지스터(TFT2)의 문턱 전압 특성이 개선될 수 있고, 상기 제2 활성층(45)에 의해 상기 박막 트랜지스터(TFT2)의 전하 이동도 특성이 개선될 수 있다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터(TFT3)는 기판(10) 상의 게이트 전극(70), 상기 게이트 전극(70) 상의 활성층(50), 상기 게이트 전극(70)과 상기 활성층(50) 사이의 게이트 절연막(60), 및 상기 활성층(50)과 연결되는 소스 전극(20)과 드레인 전극(30)을 포함할 수 있다. 상기 활성층(50)은 상기 게이트 절연막(60) 상의 제1 활성층(40) 및 상기 게이트 절연막(60)과 상기 제1 활성층(40) 사이의 제2 활성층(45)을 포함할 수 있다. 상기 소스/드레인 전극들(20 및 30)은 상기 게이트 절연막(60) 상에 배치될 수 있고, 상기 활성층(50)을 사이에 두고 서로 이격될 수 있다. 상기 활성층(50)의 일부는 상기 소스 전극(20)과 상기 드레인 전극(30)의 상면으로 연장되어, 상기 소스/드레인 전극들(20 및 30)의 적어도 일부와 중첩될 수 있다. 상기 제1 활성층(40)과 상기 제2 활성층(45)은 동일한 산화물 반도체를 포함할 수 있다. 상기 제1 활성층(40) 내 산화물 반도체의 산소 함유량은, 상기 게이트 전극(70)에 가까이 배치되는 상기 제2 활성층(45) 내 산화물 반도체의 산소 함유량보다 높을 수 있다. 상기 게이트 전극(70)에 가까이 배치되는 상기 제2 활성층(45)에 채널이 중점적으로 형성될 수 있고, 상기 제2 활성층(45)의 상대적으로 높은 전기 전도도에 의해 상기 활성층(50) 내 전하의 이동도가 증가할 수 있다. 따라서, 도 1을 참조하여 설명한 바와 같이, 본 발명의 다른 실시예에 따르면, 상기 제1 활성층(40)에 의해 상기 박막 트랜지스터(TFT3)의 문턱 전압 특성이 개선될 수 있고, 상기 제2 활성층(45)에 의해 상기 박막 트랜지스터(TFT3)의 전하 이동도 특성이 개선될 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터(TFT4)는 기판(10) 상의 게이트 전극(70), 상기 게이트 전극(70) 상의 활성층(50), 상기 게이트 전극(70)과 상기 활성층(50) 사이의 게이트 절연막(60), 및 상기 활성층(50)과 연결되는 소스 전극(20)과 드레인 전극(30)을 포함할 수 있다. 상기 활성층(50)은 상기 게이트 절연막(60) 상의 제1 활성층(40) 및 상기 게이트 절연막(60)과 상기 제1 활성층(40) 사이의 제2 활성층(45)을 포함할 수 있다. 상기 소스/드레인 전극들(20 및 30)은 상기 게이트 절연막(60) 상에 배치될 수 있고, 상기 활성층(50)을 사이에 두고 서로 이격될 수 있다. 상기 소스/드레인 전극들(20 및 30)의 일부는 상기 활성층(50)의 상면으로 연장되어 상기 활성층(50)의 적어도 일부와 중첩될 수 있다. 상기 제1 활성층(40)과 상기 제2 활성층(45)은 동일한 산화물 반도체를 포함할 수 있다. 상기 제1 활성층(40) 내 산화물 반도체의 산소 함유량은, 상기 게이트 전극(70)에 가까이 배치되는 상기 제2 활성층(45) 내 산화물 반도체의 산소 함유량보다 높을 수 있다. 따라서, 도 1을 참조하여 설명한 바와 같이, 본 발명의 다른 실시예에 따르면, 상기 제1 활성층(40)에 의해 상기 박막 트랜지스터(TFT4)의 문턱 전압 특성이 개선될 수 있고, 상기 제2 활성층(45)에 의해 상기 박막 트랜지스터(TFT4)의 전하 이동도 특성이 개선될 수 있다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 순서도이다. 도 6 및 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조에 사용되는 스퍼터링 장치의 개략도이다.
도 5 및 도 6를 참조하면, 기판(10) 상에 소스 전극(20)과 드레인 전극(30)을 형성한다(S10). 상기 기판(10)은 플라스틱 기판, 금속 호일(metal foil) 기판, 유리 기판 또는 실리콘 기판 중 어느 하나일 수 있다. 상기 기판(10)에 금속박막공정(Metallization)을 수행하여 제1 도전층이 형성될 수 있다. 또는, 전자빔 증발기(E-beam evaporator) 또는 열 증발기(thermal evaporator)를 사용하여 상기 기판(10) 상에 제1 도전층이 형성될 수 있다. 상기 제1 도전층을 패터닝하여, 상기 기판(10) 상에 서로 이격된 소스 전극(30) 및 드레인 전극(40)이 형성될 수 있다.
도 5, 도 7, 및 도 8을 참조하면, 먼저, 상기 기판(10) 상에 제1 활성층(40)을 형성한다(S20). 상기 제1 활성층(40)은 스퍼터링 공정을 수행하여 형성될 수 있다. 구체적으로, 챔버(100) 내에 반도체 기판(110)이 제공될 수 있다. 상기 반도체 기판(110)은 도 6에 도시된 바와 같이, 상기 소스/드레인 전극들(20 및 30)이 형성된 상기 기판(10)을 포함할 수 있다. 상기 챔버(100) 내에 상기 반도체 기판(110)에 대향하여 산화물 반도체 타겟(120)이 제공될 수 있다. 상기 산화물 반도체 타겟(120)은 일 예로, 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 또는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있다. 이 후, 상기 챔버(100)내로 스퍼터링 가스가 공급될 수 있다. 상기 스퍼터링 가스는 아르곤(Ar)과 같은 비활성 기체와 산소(O2)를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 활성층(40)을 형성하는 스퍼터링 공정 동안, 상기 스퍼터링 가스 내 산소(O2) 가스는 제1 분압(partial pressure)을 가질 수 있다. 상기 챔버(100) 내에 전력이 인가되면 상기 아르곤(Ar) 기체가 이온화되어 아르곤 양이온(Ar+)이 형성될 수 있다. 상기 아르곤 양이온(Ar+)이 전위차에 의해 상기 타겟(120) 쪽으로 가속되어 상기 타겟(120)과 충돌함으로써 타겟 원자들(121)이 튀어나와 상기 반도체 기판(110)에 박막을 형성할 수 있다. 박막 상태의 상기 타겟 원자들(121)이 상기 챔버(100) 내에 공급된 산소(O2)와 반응함으로써, 상기 제1 활성층(40)은, 상기 제1 활성층(40) 내 산화물 반도체의 산소 함량이 높아지도록 형성될 수 있다. 상기 제1 활성층(40)은 제1 두께(T1)을 가지도록 형성될 수 있다.
계속하여, 상기 제1 활성층(40) 상에 제2 활성층(45)을 형성한다(S30). 상기 제2 활성층(45)은 스퍼터링 공정을 수행하여 형성될 수 있다. 구체적으로, 상기 제1 활성층(40)이 형성된 후, 동일한 산화물 반도체 타겟(120)을 사용하여 스퍼터링 공정이 수행될 수 있다. 따라서, 상기 제2 활성층(45)은 상기 제1 활성층(40)과 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 활성층(45)을 형성하는 스퍼터링 공정 동안, 상기 스퍼터링 가스 내 산소(O2) 가스는 상기 제1 분압보다 낮은 제2 분압(partial pressure)을 가질 수 있다. 이로 인해, 상기 제2 활성층(45)은, 상기 제2 활성층(45) 내 산화물 반도체의 산소 함량이 상기 제1 활성층(40) 내 산화물 반도체의 산소 함량보다 낮도록 형성될 수 있다. 상기 제2 활성층(45)은 상기 제1 두께(T1)보다 얇은 제2 두께(T2)를 가지도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 제1 활성층(40)의 두께(T1)와 상기 제2 활성층(45)의 두께(T2)는 같을 수 있다.
도 5, 및 도 1을 다시 참조하면, 상기 제2 활성층(45) 상에 게이트 절연막(60) 및 게이트 전극(70)을 형성한다(S40). 상기 게이트 절연막(60)은 산화 알루미늄(Al2O3), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 또는 이들의 복합층을 포함하거나, 유기막/무기막의 복합층을 포함할 수 있다. 상기 게이트 절연막(60)은 원자층증착방법(Atomic layer deposition, ALD), PECVD(Plasma- enhanced chemical vapor deposition) 또는 MOCVD(Metal-organic chemical vapor deposition) 방법에 의해 형성될 수 있다. 상기 게이트 절연막(60) 상에 금속박막공정(Metallization)을 수행하여 제2 도전층이 형성될 수 있다. 또는, 전자빔 증발기(E-beam evaporator) 또는 열 증발기(thermal evaporator)를 사용하여 상기 게이트 절연막(60) 상에 제2 도전층이 형성될 수 있다. 상기 제2 도전층은 상기 제1 도전층과 동일한 물질을 포함할 수 있다. 상기 제2 도전층을 패터닝하여 상기 게이트 전극(70)이 형성됨으로써, 본 발명의 일 실시예에 따른 상기 박막 트랜지스터(TFT1)가 완성될 수 있다.
본 발명의 개념에 따르면, 박막 트랜지스터 내의 활성층(50)은 제1 활성층(40)과 제1 활성층(40) 상의 제2 활성층(45)을 포함할 수 있다. 상기 제1 및 제2 활성층(40 및 45)은 동일한 산화물 반도체 물질을 포함할 수 있고, 상기 제1 활성층(40) 내 산화물 반도체의 산소 함유량은 상기 제2 활성층(45) 내 산화물 반도체의 산소 함유량보다 높을 수 있다. 따라서, 본 발명의 개념에 따르면, 상기 제1 활성층(40)에 의해 상기 박막 트랜지스터의 문턱 전압 특성이 개선될 수 있고, 상기 제2 활성층(45)에 의해 상기 박막 트랜지스터 내 전하의 이동도 특성이 개선될 수 있다. 또한, 상기 제1 활성층(40)과 상기 제2 활성층(45)은 동일한 산화물 반도체를 포함하므로, 상기 제1 활성층(40)과 상기 제2 활성층(45) 사이의 접촉 저항이 현저하게 낮아질 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 기판
20: 소스 전극
30: 드레인 전극
40: 제1 활성층
45: 제2 활성층
50: 활성층
60: 게이트 절연막
70: 게이트 전극
TFT1 내지 TFT4: 박막 트랜지스터들
100: 챔버
110: 반도체 기판
120: 스퍼터링 타겟
121: 타겟 원자들

Claims (1)

  1. 기판 상의 게이트 전극;
    상기 게이트 전극에 인접하는 활성층;
    상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및
    상기 활성층과 연결되는 소스/드레인 전극들을 포함하되,
    상기 활성층은:
    상기 기판 상의 제1 활성층; 및
    상기 제1 활성층 상의 제2 활성층을 포함하고,
    상기 제1 활성층과 상기 제2 활성층은 동일한 산화물 반도체를 포함하고, 상기 제1 활성층과 상기 제2 활성층 내 산화물 반도체의 산소 함유량은 서로 상이한 박막 트랜지스터.
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* Cited by examiner, † Cited by third party
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KR20160035304A (ko) * 2014-09-23 2016-03-31 부산대학교 산학협력단 게르마늄이 도핑된 InZnO 활성층을 적용한 박막 트랜지스터 및 이의 제조방법
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