CN112652633A - 显示面板及显示装置 - Google Patents

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Abstract

本发明实施例公开了一种显示面板及显示装置。该显示面板包括衬底基板；第一晶体管和第二晶体管，第一晶体管与第二晶体管形成于衬底基板上，第一晶体管包括第一有源层、第一栅极、第一源极和第一漏极，第一有源层包含硅；第二晶体管包括第二有源层、第二栅极、第二源极和第二漏极，第二有源层包含氧化物半导体；第二有源层位于第一有源层背离衬底基板的一侧；在垂直于衬底基板的方向上，第一栅极与第一有源层之间的间距为D1，第二栅极与第二有源层之间的间距为D2，其中，D1＜D2；显示面板包括像素电路和为像素电路提供驱动信号的驱动电路，其中，驱动电路包括第二晶体管，且像素电路包括第一晶体管或者驱动电路包括第一晶体管。

Description

显示面板及显示装置
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种显示面板及显示装置。
背景技术
随着科学技术的不断发展，越来越多的具有显示功能的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们如日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。
电子设备实现显示功能的重要部件是显示面板。显示面板一般包括像素电路和为像素电路提供驱动信号的驱动电路。像素电路和驱动电路内均设置有晶体管，晶体管常使用铟镓锌氧化物(indium gallium zinc oxide，IGZO)作为有源层，来减小晶体管中的漏流。然而由于铟镓锌氧化物材料对于外界环境中的氢元素、水氧含量等较为敏感，所以当像素电路和/或驱动电路中内的晶体管采用IGZO材料作为有源层时，IGZO有源层可能会受到显示面板中的有机膜层中的氢元素以及水氧等侵蚀，影响IGZO晶体管的性能，进而对驱动电路和/或像素电路的性能产生影响。
发明内容
有鉴于此，本发明实施例提供一种显示面板及显示装置，以解决现有技术中IGZO晶体管的性能受到影响，进而影响驱动电路和/或像素电路的性能的问题。
本发明实施例的一方面提供了一种显示面板，该显示面板包括
衬底基板；
第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管形成于所述衬底基板上，所述第一晶体管包括第一有源层、第一栅极、第一源极和第一漏极，所述第一有源层包含硅；所述第二晶体管包括第二有源层、第二栅极、第二源极和第二漏极，所述第二有源层包含氧化物半导体；所述第二有源层位于所述第一有源层背离所述衬底基板的一侧；
在垂直于所述衬底基板的方向上，所述第一栅极与所述第一有源层之间的间距为D1，所述第二栅极与所述第二有源层之间的间距为D2，其中，D1＜D2；
所述显示面板包括像素电路和为所述像素电路提供驱动信号的驱动电路，其中，所述驱动电路包括所述第二晶体管，且所述像素电路包括所述第一晶体管或者所述驱动电路包括所述第一晶体管。
本发明实施例的另一方面还提供了一种显示装置，该显示装置包括上述的显示面板。
本发明实施例提供的显示面板包括第一晶体管和第二晶体管，第一晶体管的第一有源层包含硅，第二晶体管的第二有源层包含氧化物半导体，第二有源层位于第一有源层背离衬底基板的一侧，通过设置第一栅极与第一有源层之间的间距小于第二栅极与第二有源层之间的间距，既可以对第二有源层进行保护，防止氢元素以及水氧等侵蚀第二有源层，保证第二晶体管性能良好；同时保证第一晶体管中的载流子迁移性能，进而保证第一晶体管性能良好，如此实现提升驱动电路性能和像素电路的性能的效果。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是本发明实施例提供的一种显示面板的膜层结构示意图；
图2是本发明实施例提供的一种显示面板的结构示意图；
图3是本发明实施例提供的一种像素电路的结构示意图；
图4是本发明实施例提供的一种扫描驱动单元的结构示意图；
图5是本发明实施例提供的第一有源层和第二有源层对比的结构示意图；
图6是本发明实施例提供的第一有源层和第二有源层对比的结构示意图；
图7是本发明实施例提供的又一种显示面板的膜层结构示意图；
图8是本发明实施例提供的又一种显示面板的膜层结构示意图；
图9是本发明实施例提供的又一种显示面板的膜层结构示意图；
图10是本发明实施例提供的又一种显示面板的膜层结构示意图；
图11是本发明实施例提供的又一种显示面板的膜层结构示意图；
图12是本发明实施例提供的又一种显示面板的膜层结构示意图；
图13是本发明实施例提供的又一种显示面板的膜层结构示意图；
图14是本发明实施例提供的又一种显示面板的膜层结构示意图；
图15是本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1是本发明实施例提供的一种显示面板的膜层结构示意图，如图1所示，本发明实施例提供的显示面板100包括衬底基板10；第一晶体管20和第二晶体管30，第一晶体管20与第二晶体管30形成于衬底基板10上，第一晶体管20包括第一有源层21、第一栅极22、第一源极23和第一漏极24，第一有源层21包含硅；第二晶体管30包括第二有源层31、第二栅极32、第二源极33和第二漏极34，第二有源层31包含氧化物半导体；第二有源层31位于第一有源层21背离衬底基板10的一侧。其中，图1中的第一晶体管20和第二晶体管30均以为顶栅晶体管为例，即第一栅极22位于第一有源层21背离衬底基板10的一侧，第二栅极32位于第二有源层31背离衬底基板10的一侧。此外，图1所示的第一晶体管20中的第一源极23和第一漏极24和第二晶体管30中的第二源极33和第二漏极34位于同一膜层，即第一源极23、第一漏极24、第二源极33和第二漏极34采用同一工艺制备形成，如此，可以简化工艺步骤，提高显示面板的制备效率，但是，可以理解的是，第一晶体管20和第三晶体管30的具体膜层位置关系并不限于图1所示，本领域技术人员可以根据实际情况进行设置。
在垂直于衬底基板10的方向上，第一栅极22与第一有源层21之间的间距为D1，第二栅极32与第二有源层31之间的间距为D2，其中，D1＜D2；显示面板100包括像素电路(图1中未示出)和为像素电路提供驱动信号的驱动电路40，其中，驱动电路40包括第二晶体管30，且像素电路包括第一晶体管20或者驱动电路40包括第一晶体管20。其中，图1以驱动电路40包括第一晶体管20为例。
需要说明的是，本申请中，第一晶体管20和第二晶体管30可以为驱动电路中的晶体管，即驱动电路50包括第一晶体管20或者第二晶体管30；此外，第一晶体管20和第二晶体管30也可以为像素电路中的晶体管，即像素电路包括第一晶体管20或者第二晶体管30，如第二晶体管30位于像素电路中，其可以为驱动晶体管，也可以为开关晶体管。
示例性的，图2是本发明实施例提供的一种显示面板的结构示意图，如图2所示，显示面板100包括显示区AA和非显示区NAA，非显示区NAA位于显示区AA的至少一侧，图2以非显示区NAA位于显示区AA一侧为例进行说明。显示区AA包括阵列排布的多个子像素101；还包括扫描线102和数据线103，扫描线102和数据线103交叉限定出该多个子像素101，其中，每个子像素101包括像素电路(图2中未示出)。非显示区NAA用于设置驱动电路40，其中，驱动电路40例如可以包括扫描驱动电路或发光控制驱动电路中的至少一种。图2以驱动电路40为扫描驱动电路104为例。如图2所示，扫描驱动电路104包括多个级联设置的扫描驱动单元105。在显示面板100显示一帧画面时，多个级联设置的扫描驱动单元105会依次向显示面板100的各条扫描线102输入相应的扫描信号，以使数据信号能够通过相应的数据线103写入至显示区AA相应的子像素101中。
需要说明的是，驱动电路40具体的结构可以根据像素电路中的结构进行设置。例如，像素电路可以包括2T1C像素电路或7T1C像素电路等，本实施例对此不做限定。当像素电路包括2T1C像素电路时，驱动电路40例如可以仅包括扫描驱动电路，此时不需要设置发光控制驱动电路。当像素电路为7T1C像素电路时，驱动电路40例如可以包括扫描驱动电路，还可以还包括发光控制驱动电路等。示例性的，图3是本发明实施例提供的一种像素电路的结构示意图，如图3所示，当像素电路为7T1C像素电路时，像素电路包括发光控制晶体管(M1和M6)、数据写入晶体管M2、驱动晶体管M3、阈值补偿晶体管M4、复位晶体管(M5和M7)和存储电容Cst。此时驱动电路40可以包括扫描驱动电路和发光控制驱动电路。驱动电路40向像素电路提供的驱动信号例如可以包括发光控制信号Emit(发光控制驱动电路输出)和扫描信号S1和S2(扫描驱动电路输出)，其中，发光控制信号Emit控制发光控制晶体管(M1和M6)导通或截止；扫描信号S1控制复位晶体管(M5和M7)的导通或截止，扫描信号S2控制数据写入晶体管M2和阈值补偿晶体管M4导通或截止。图3中的像素电路驱动发光元件50的驱动过程例如为：在复位阶段，驱动电路40提供的扫描信号S1使得像素电路中的复位晶体管(M5和M7)导通，以对N1节点以及发光元件50的阳极进行复位；在数据写入阶段，驱动电路40提供扫描信号S2使得像素电路中的数据写入晶体管M2和阈值补偿晶体管M4导通，此时，数据信号Vdata可以向存储电容Cst中写入数据电压；在发光阶段，驱动电路40提供的发光控制信号Emit使得像素电路中的发光控制晶体管(M1和M6)导通，从而通过驱动晶体管M3驱动发光元件50发光。
驱动电路40中的扫描驱动电路和/或发光控制驱动电路例如可以包括多个晶体管，通过相应的信号，例如时钟信号等控制其内部的晶体管的导通或截止以输出相应的发光控制信号Emit和/或扫描信号S1和S2。其中，本实施例也不对驱动电路40的具体结构进行限定。
本实施例中，第一晶体管20中的第一有源层21包含硅，可选为多晶硅，即第一有源层21为多晶硅有源层，例如，为低温多晶硅(Low Temperature Poly-Silicon，LTPS)有源层。第二晶体管30中的第二有源层31包括氧化物半导体，即第二有源层31为氧化物半导体有源层，例如，为IGZO有源层。低温多晶硅薄膜晶体管具有载流子迁移率高、响应快、和功耗小等的优点，氧化物半导体薄膜晶体管具有漏流小的优点，当驱动电路40包括第一晶体管20和第二晶体管30时，使得驱动电路40兼顾载流子迁移率高、响应快、功耗小和漏流小等优点，保证驱动电路40性能良好，提升显示面板100的显示性能。
进一步的，本实施例中第一栅极22与第一有源层21之间的间距D1小于第二栅极32与第二有源层31之间的间距D2，一方面，通过设置第二栅极32与第二有源层31之间的间距较大，即第二栅极32与第二有源层31之间的绝缘层的厚度较厚，以对第二有源层31进行充分保护，防止第二有源层31背离衬底基板10一侧的有机膜层中的氢元素以及水氧等侵蚀第二有源层31；另一方面，通过设置第一栅极22与第一有源层21之间的间距较小，提高第一晶体管20中的载流子的迁移速率，进而提供第一晶体管20的响应速度。也就是说，本实施例通过设置第一栅极22与第一有源层21之间的间距小于第二栅极32与第二有源层31之间的间距，既可以对第二晶体管30的第二有源层31进行充分保护，使得第二晶体管20的性能良好；同时还会保证第一晶体管20中的载流子迁移性能；如此，当驱动电路包括第一晶体管20和第二晶体管30时，保证驱动电路40性能良好；当像素电路包括第一晶体管20时，保证像素电路性能良好。
综上，本实施例提供的显示面板包括第一晶体管和第二晶体管，第一晶体管的第一有源层包含硅，第二晶体管的第二有源层包含氧化物半导体，第二有源层位于第一有源层背离衬底基板的一侧，通过设置第一栅极与第一有源层之间的间距小于第二栅极与第二有源层之间的间距，既可以对第二有源层进行保护，防止氢元素以及水氧等侵蚀第二有源层，保证第二晶体管性能良好；同时保证第一晶体管中的载流子迁移性能，进而保证第一晶体管性能良好，如此实现提升驱动电路性能和像素电路性能的效果。
上述内容中的驱动电路的具体结构并未限定。但是在实际设置时，驱动电路的具体结构可以有多种。不同结构的驱动电路，其工作原理略有不同。下面就典型示例进行说明。需要说明的是，下述内容均不属于对本申请的限定。
可选的，驱动电路包括输入模块、逻辑传输模块和输出模块，输入模块连接于输入端与逻辑传输模块之间，输出模块连接于逻辑传输模块与输出端之间；逻辑传输模块连接于高电平信号端或者低电平信号端，输出端与像素电路连接；其中，逻辑传输模块包括第二晶体管或者输入模块包括第二晶体管，且输出模块包括第一晶体管。
由前述内容可知，驱动电路可以是向像素电路提供扫描信号的扫描驱动电路，也可以是向像素电路提供发光控制信号的发光控制驱动电路，还可以是向像素电路提供扫描信号的扫描驱动电路和发光控制信号的发光控制驱动电路的总称，本实施例对此不做限定。下面将示例性的以驱动电路为扫描驱动电路为例，对该驱动电路的驱动过程进行简单介绍。
示例性的，图4是本发明实施例提供的一种扫描驱动单元的结构示意图，参见图2和图4，驱动电路40包括扫描驱动电路104，扫描驱动电路104包括多个级联设置的扫描驱动单元105。扫描驱动单元105包括输入模块41、逻辑传输模块42和输出模块43，输入模块41由两个传输门111和112组成，以根据正向扫描使能端EN1的正向扫描使能信号和反向扫描使能端EN2的反向扫描使能信号控制其正向扫描输入端IN1或反向扫描输入端IN2的信号传输至逻辑传输模块42。逻辑传输模块42例如可以包括移位单元421和与非电路422。其中，移位单元421由第一反相器121、第二反向器124、第一时钟反相器122、第二时钟反相器123以及复位单元125组成。第一反相器121的输入端与第一时钟信号端CK1电连接，第一反相器121的输出端分别与第一时钟反相器122的控制端和第二时钟反相器123的控制端电连接；第一时钟反相器122的输入端与输入模块41电连接，接收输入模块41输入的正向扫描输入端IN1或反向扫描输入端IN2的信号；第一时钟反相器122的输出端与第二反相器124的输入端电连接，第一时钟反相器122的时钟端与第一时钟信号端CK1电连接；第二时钟反相器123的输入端与第二反相器124的输出端电连接，第二时钟反相器123的时钟端与第一时钟信号端CK1电连接，第二时钟反相器123的输出端与第二反相器124的输入端电连接；第二反相器124的输出端还与输出模块13和移位信号输出端Next电连接。其中，第一反相器121有晶体管M11和晶体管M12组成，并在第一时钟信号端CK1接收的第一时钟信号为低电平时输出晶体管M11的第一极接收第一电平信号端VGH的第一电平信号，而在第一时钟信号端CK1接收的第一时钟信号为高电平时输出晶体管M12的第一极接收的第二电平信号端VGL的第二电平信号；第一时钟反相器122由晶体管M13、M14、M15和M16组成，并在第一时钟信号端CK1接收的第一时钟信号为高电平以及输入模块41输入的为高电平的信号时，输出晶体管M16的第一极接收的第二电平信号端VGL的第二电平信号，而在输入模块41输入的为低电平的信号以及第一反相器121输出第二电平信号时输出晶体管M13的第一极接收的第一电平信号端VGH的第一电平信号；第二时钟反相器123由晶体管M17、M18、M19和M110组成，并在第一时钟信号端CK1接收的第一时钟信号为低电平以及第二反相器124输出低电平的信号时输出晶体管M17的第一极接收的第一电平信号端VGH的第一电平信号，而在第一反相器121输出第一电平信号以及第二反相器124输出高电平的信号时输出晶体管M110的第一极接收的第二电平信号端VGL的第二电平信号；第二反相器124由晶体管M111和M112组成，在第二反相器124的的输入端输入高电平信号时输出晶体管M112的第一极接收的第二电平信号端VGL的第二电平信号，并在第二反相器124的的输入端输入低电平信号时输出晶体管M111的第一极接收的第一电平信号端VGH的第一电平信号；复位单元125的控制端与复位信号输入端Rest电连接，复位单元125的输入端与第一电平信号端VGH电连接，复位单元125的输出端与第二反相器124的输入端电连接，该复位单元125由晶体管M113组成，以根据复位信号输入端Rest的复位信号对第二反相器124输入端的信号进行复位。其中与非门电路131由晶体管M21、M22、M23和M24组成，实现第二时钟信号端CK2的第二时钟信号和移位单元421输出的移位信号的与非功能；输出模块43由晶体管M25、M26、M27、M28、M29和M210组成的三个反相器组成，以将与非门电路422输出的信号传输至扫描信号输出端OUT，实现扫描信号的输出。由上述内容以及图4可知，不管是输入模块41，还是逻辑传输模块42，还是输出模块43均由多个晶体管组成。本实施例中，输入模块41或逻辑传输模块42中的晶体管中至少一个为第二晶体管，由于第二晶体管的第二栅极与第二有源层之间的间距较大，即第二栅极与第二有源层之间的绝缘层的厚度较厚，以对第二有源层进行充分保护，同时使得该晶体管在关态下具有较低的漏电流，从而避免因晶体管漏电流而导致逻辑传输之后的高、低电平有影响，而导致影响下一个节点信号的正常传递。且输出模块43中的晶体管中至少一个为第一晶体管，由于第一晶体管的第一栅极与第一有源层之间的间距较小，输出模块43中的晶体管具有较快的响应速度和驱动能力，从而保证驱动电路的响应和驱动能力，避免显示面板因驱动电路产生信号迟滞等问题。也就是说，通过设置输入模块41或逻辑传输模块42中的晶体管中至少一个为第二晶体管，且输出模块43中的晶体管中至少一个为第一晶体管，可以提升驱动电路40的性能。
可选的，第一晶体管20的沟道区的宽度为W1，第二晶体管30的沟道区的宽度为W2；第二晶体管20的沟道区的长度为L1，第二晶体管30的沟道区的长度为L2；第一晶体管20的宽长比为R1＝W1/L1，第二晶体管30的宽长比为R2＝W2/L2，R1/R2≥D1/D2。
示例性的，图5是本发明实施例提供的第一有源层和第二有源层对比的俯视结构示意图，如图5所示，第一晶体管20的第一有源层21包括源区211、漏区212以及沟道区213，第一有源层21的源区211用于设置第一源极23，第一有源层21的漏区212用于设置第一漏极24，第一栅极22与第一有源层21的交叠部分即为第一有源层21的沟道区213，其中，第一晶体管20的沟道区213的宽度为W1，长度为L1，第一晶体管20的沟道区213的宽长比为R1＝W1/L1。第二晶体管30的第二有源层31包括源区311、漏区312以及沟道区313，第二有源层31的源区311用于设置第二源极33，第二有源层31的漏区312用于设置第二漏极34，第二栅极32与第二有源层31的交叠部分即为第二有源层31的沟道区313，其中，第二晶体管30的沟道区213的宽度为W2，长度为L2，第二晶体管30的沟道区213的宽长比为R2＝W2/L2。通过设置第一晶体管20中的沟道区213的宽长比与第二晶体管30中的沟道区313的宽长比的比值大于第一栅极22与第一有源层21之间的间距D1与第二栅极32与第二有源层32之间的间距D2的比值，即第一晶体管20的沟道区213宽长比较大，也即第一晶体管20的沟道区213的宽度较宽，如此，提高第一晶体管20中的载流子的迁移速率，进而进一步提升第一晶体管20的响应速度。
需要说明的是，为了清楚的比较第一晶体管20的第一有源层21的沟道区213的宽度W1和长度L1与第二晶体管30的第二有源层31的沟道区213的宽度W2和长度L2，图5中仅示例性的示出第一有源层21和第二有源层31的形状为长方形，但是在实际设置时，第一有源层21和第二有源层31的形状是根据情况进行设置的。下述实施例相同，下述实施例不再赘述。
可选的，图6是本发明实施例提供的又一种第一有源层和第二有源层对比的俯视结构示意图，如图6所示，第一晶体管20的沟道区213的宽度为W1，第二晶体管30的沟道区213的宽度为W2；第二晶体管30的沟道区313的长度为L1，第二晶体管30的沟道区313的长度为L2，其中，W1/L1≤W2/L2。这样设置的好处在于，提高第二晶体管30的载流子的迁移速率，提升第二晶体管30的响应速度，使得第二晶体管30不仅能够避免第二有源层32背离衬底基板10一侧的有机膜层中的氢元素以及水氧等侵蚀第二有源层31，提升第二晶体管30的性能，同时还可以保证第二晶体管30的响应速度。
在上述方案的基础上，可选的，继续参见图4和图6，第一晶体管的宽长比为R1＝W1/L1，第二晶体管的宽长比为R2＝W2/L2，R1/R2≤D1/D2；驱动电路40包括输入模块41、逻辑传输模块42和输出模块43，输入模块41连接于输入端与逻辑传输模块42之间，输出模块43连接于逻辑传输模块42与输出端之间；逻辑传输模块42连接于高电平信号端或者低电平信号端，输出端与像素电路60连接；其中，输出模块43包括第二晶体管30。
本实施例中，通过设置第一晶体管20中的沟道区213的宽长比与第二晶体管30中的沟道区313的宽长比的比值小于第一栅极22与第一有源层21之间的间距D1与第二栅极32与第二有源层32之间的间距D2的比值，即第二晶体管30的沟道区213的宽度较宽，如此，提高第二晶体管30中的载流子的迁移速率，进而提升第二晶体管30的响应速度，如此，当输出模块43包括第二晶体管30时，同样可以保证输出模块43的具有较快的响应速度和驱动能力，从而保证驱动电路的响应和驱动能力，避免显示面板因驱动电路产生信号迟滞等问题。
需要说明的是，前述的以及后文中出现的沟道区的宽度和长度，其中，沟道区的长度指沟道区中的载流子在源极和漏极之间迁移的方向上的尺寸，如定义这一方向为第二方向，则沟道区的宽度指沟道区在第三方向上的尺寸，其中，第二方向可与第三方向垂直。
可选的，图7是本发明实施例提供的又一种显示面板的膜层结构示意图，如图7所示，像素电路60包括第三晶体管70，第三晶体管70包括第三有源层71、第三栅极72、第三源极73和第三漏极74，第三有源层71包含氧化物半导体；其中，在垂直于衬底基板10的方向上，第三栅极72与第三有源层71之间的间距为D3，其中，D1＜D3。其中，图3以像素电路60包括第一晶体管20为例进行说明。
示例性的，如图7所示，显示面板100包括显示区AA和非显示区NAA，驱动电路40位于非显示区NAA中，像素电路60位于显示区AA中。像素电路60包括第一晶体管20和第三晶体管70，第三晶体管70中的第三有源层71包括氧化物半导体，即第三有源层71为氧化物半导体有源层，例如，为IGZO有源层。氧化物半导体薄膜晶体管漏流很小，可以保证像素电路60工作工程中漏流较小；又因为第一晶体管20中的第一有源层21包含硅，可选为多晶硅，即第一有源层21为多晶硅有源层，例如，为低温多晶硅(Low Temperature Poly-Silicon，LTPS)有源层，且低温多晶硅薄膜晶体管具有载流子迁移率高、响应快、和功耗小等的优点，所以当像素电路60包括第一晶体管20和第三晶体管70时，使得像素电路60兼顾载流子迁移率高、响应快、功耗小和漏流小等优点，保证像素电路60性能良好，提升显示面板100的显示性能。此外，本实施例中不仅设置驱动电路40中的第二晶体管30为氧化物半导体晶体管，同时设置像素电路60中的第三晶体管70为氧化物半导体晶体管，如此，同时保证驱动电路40和像素电路60工作工程中漏流较小，进而使得驱动电路40和像素电路60性能良好，进一步提升显示面板100的显示性能。
进一步的，本实施例还通过设置第一栅极22与第一有源层21之间的间距D1小于第三栅极72与第三有源层71之间的间距D3，一方面，通过设置第三栅极72与第三有源层71之间的间距较大，即第三栅极72与第三有源层71之间的绝缘层的厚度较厚，以对第三有源层71进行充分保护，防止第三有源层71背离衬底基板10一侧的有机膜层中的氢元素以及水氧等侵蚀第三有源层71；另一方面，通过设置第一栅极22与第一有源层21之间的间距较小，提高第一晶体管20中的载流子的迁移速率，进而提供第一晶体管20的响应速度。也就是说，本实施例通过设置第一栅极22与第一有源层21之间的间距小于第三栅极72与第三有源层71之间的间距，既可以对第三晶体管70的第三有源层71进行充分保护，使得第三晶体管70的性能良好；同时还会保证第一晶体管20中的载流子迁移性能；如此，当像素电路60包括第一晶体管20和第三晶体管70时，保证像素电路60性能良好。
需要说明的是，第三栅极72可以与第二栅极32同层设置，且第二有源层31和第三有源层71同层设置，此时第二栅极32与第二有源层31之间的间距D2和第三栅极72与第三有源层31之间的间距D3相同；或者，第三栅极72和第二栅极32以及第二有源层31和第三有源层71均位于不同的膜层。当第三栅极72可以与第二栅极32同层设置，且第二有源层31和第三有源层71同层设置时，可以简化工艺步骤，其中，图7以第三栅极72与第二栅极32同层设置，且第二有源层31和第三有源层71同层设置为例进行的说明。此外，本实施例通过将第三晶体管70中的第三源极73和第三漏极74与第二晶体管30中的第二源极33和第二漏极34以及第一晶体管20中的第一源极23和第一漏极24同层设置，如此可以简化工艺步骤，提高显示面板的制备效率。
图8是本发明实施例提供的又一种显示面板的膜层结构示意图，在上述方案的基础上，可选的，如图8所示，第三晶体管70为像素电路60的开关晶体管，其中，D2≤D3。
一般说来，在一个像素电路中，栅极与扫描信号或者发光控制信号连接的晶体管为开关晶体管，像素电路中除开关晶体管之外的晶体管为驱动晶体管，驱动晶体管串联设置于第一电源信号(PVDD信号)和第二电源信号(PVEE信号)的传输路径上，且驱动晶体管的栅极写入数据信号，随着数据信号写入，驱动晶体管的栅极电位发生变化。
仍然以像素电路为7T1C像素电路为例，继续参见图3，7T1C像素电路包括发光控制晶体管(M1和M6)、数据写入晶体管M2、驱动晶体管M3、阈值补偿晶体管M4、复位晶体管(M5和M7)和存储电容Cst。其中，除驱动晶体管M3之外的其它晶体管，如发光控制晶体管(M1和M6)、数据写入晶体管M2、阈值补偿晶体管M4、复位晶体管(M5和M7)均为开关晶体管。
像素电路60有时会应用于低频驱动模式，当像素电路60应用到低频驱动模式时，像素电路60中的开关晶体管关闭的时间较长，而驱动电路40中的晶体管的开启动作较频繁。参见图8，通过设置第三晶体管70中的第三栅极72到第三有源层31之间的间距D3大于等于第二晶体管30中的第二栅极32到第二有源层21之间的间距D2，一方面，通过设置第三栅极72与第三有源层71之间的间距加大，即第三栅极72与第三有源层71之间的绝缘层的厚度较厚，以对第三有源层71进行保护，保证第三晶体管70在较长的关闭状态下仍可以保持较低的漏电流和稳定性；另一方面，通过设置第二栅极32与第二有源层31之间的间距较小，提高第二晶体管30中载流子的迁移速率，以保证驱动电路40中的第二晶体管开启动作频繁时的响应速度，如此，提升驱动电路40和像素电路60的性能。
可以理解的是，当第三栅极72和第二栅极32位于同一膜层，且第三有源层71和第二有源层31位于同一膜层时，第三栅极72和第二栅极32之间的绝缘层和第三有源层71和第二有源层31之间的绝缘层为同一绝缘层。此时，例如可以采用Halftone Mask(半色调掩膜板)技术，使得此绝缘层不同区域的厚度不同。当然，使得绝缘层不同区域的厚度不同的方法并不限于Halftone Mask技术；且并不限于第三栅极72和第二栅极32位于同一膜层以及第三有源层71和第二有源层31位于同一膜层。
可选的，第三晶体管70为像素电路60的驱动晶体管，其中，D2＜D3。
若第三晶体管70为像素电路60的驱动晶体管，那么，因为驱动晶体管在像素电路60中承担着数据写入的功能，而数据写入过程中，涉及到驱动晶体管的阈值抓取，因此，驱动晶体管的亚阈值摆幅不能太低。通过设置第三有源层71与第三栅极72之间的间距较大，保证第三晶体管70的亚阈值摆幅较大，保证第三晶体管70可以较缓慢的进行阈值抓取的过程；同时通过设置第二栅极32与第二有源层31之间的间距较小，提高第二晶体管30中载流子的迁移速率，以保证驱动电路40中的第二晶体管30的响应速度，如此，提升驱动电路40和像素电路60的性能。
可选的，图9是本发明实施例提供的又一种显示面板的膜层结构示意图，如图9所示，第二栅极32位于第一有源层21背离衬底基板10的一侧，第三栅极72位于第三有源层71背离衬底基板10的一侧；其中，第二晶体管30包括第四栅极35，第三晶体管70包括第五栅极75，第四栅极35位于第二有源层31朝向衬底基板10的一侧，第五栅极75位于第三有源层71朝向衬底基板10的一侧；在垂直于衬底基板10的方向上，第四栅极35与第二有源层31之间的间距为第四间距D4，第五栅极75与第三有源层71之间的间距为第五间距D5；其中，D1＜D4，且D1＜D5。
具体的，第二晶体管30不仅包括第二栅极32，还包括第四栅极35，即第二晶体管30为双栅晶体管，如此，可以增强第二晶体管30中的载流子的迁移率，增强第二晶体管30的响应能力。第三晶体管70不仅包括第三栅极72，还包括第五栅极75，即第三晶体管70也为双栅晶体管，如此，可以增强第三晶体管70中的载流子的迁移率，增强第三晶体管70的响应能力。需要说明的是，由于第二晶体管30和第三晶体管70可以为氧化物半导体晶体管，一般说来，氧化物半导体晶体管的体积较大，设置第二晶体管30为顶栅和底栅叠层设置的双栅晶体管以及第三晶体管70为顶栅和底栅叠层设置的双栅晶体管，有利于减小第二晶体管30的体积和第三晶体管70的体积。此外，通过设置第四栅极35与第二有源层31之间的间距D4较大，以及第二栅极32与第二有源层31之间的间距D2较大，以对第二有源层31进行充分保护，防止第二有源层31背离衬底基板10一侧的膜层以及靠近衬底基板10一侧的膜层中的氢元素以及水氧等侵蚀第二有源层31。通过设置第五栅极75与第三有源层71之间的间距D5较大，以及第三栅极72与第三有源层71之间的间距D2较大，以对第三有源层71进行充分保护，防止第三有源层71背离衬底基板10一侧的膜层以及靠近衬底基板10一侧的膜层中的氢元素以及水氧等侵蚀第三有源层71。
在上述方案的基础上，可选的，D2＜D4，且D3＜D5，即当晶体管包括两个栅极时，同一晶体管中的不同栅极到有源层的距离不同。具体的，第二晶体管30中，第二栅极32为第二晶体管30的主栅极，第四栅极35为第二晶体管30的辅助栅极，通过设置第二栅极32(主栅极)与第二有源层31之间的间距D2小于第四栅极35(辅助栅极)与第二有源层21之间的间距D4，以保证主栅极对第二晶体管30的控制能力。第三晶体管70中，第三栅极72为第三晶体管70的主栅极，第五栅极75为第三晶体管70的辅助栅极，通过设置第三栅极72(主栅极)与第三有源层71之间的间距D3小于第五栅极75(辅助栅极)与第三有源层71之间的间距D5，以保证主栅极对第三晶体管70的控制能力。
在上述方案的基础上，可选的，第三晶体管70为像素电路60的驱动晶体管，其中，D4-D2＞D5-D3。即第五栅极75(辅助栅极)与第三有源层71之间的间距D5与第三栅极72(主栅极)与第三有源层71之间的间距D3之间的差值较小，也就是说，虽然第五栅极75(辅助栅极)与第三有源层71之间的间距D5大于第三栅极72(主栅极)与第三有源层71之间的间距D3，但是其值是很接近的。
由前述内容可知，若第三晶体管70为像素电路60的驱动晶体管，那么，因为驱动晶体管在像素电路60中承担着数据写入的功能，而数据写入过程中，涉及到驱动晶体管的阈值抓取，因此，驱动晶体管的亚阈值摆幅不能太低。所以本实施例通过设置第五栅极75(辅助栅极)与第三有源层71之间的间距D5稍微比第三栅极72(主栅极)与第三有源层71之间的间距D3大，既能保证主栅极对第三晶体管70的控制能力，同时还可以保证第三晶体管70的亚阈值摆幅较大，保证第三晶体管70可以较缓慢的进行阈值抓取的过程，提升像素电路60的性能。
图10是本发明实施例提供的又一种显示面板的膜层结构示意图，在上述方案的基础上，可选的，如图10所示，D3＞D2，且D5＜D4。当第三晶体管70为驱动晶体管时，通过设置第三栅极72(主栅极)与第三有源层71之间的间距D3适当大一些，保证第三晶体管70的亚阈值摆幅较大，保证第三晶体管70可以较缓慢的进行阈值抓取的过程，提升像素电路60的性能。
同样，当第二栅极32与第三栅极72位于同一膜层，且第二有源层31和第三有源层71位于同一层，以及第四栅极35与第五栅极75位于同一膜层，但是需要第三栅极72(主栅极)与第三有源层71之间的间距D3与第二栅极32与第二有源层31之间的间距D2不同，以及第五栅极75(辅助栅极)与第三有源层71之间的间距D5与第四栅极35与第二有源层31之间的间距D4不同时，在制备之间第四栅极35与第二有源层31之间的绝缘层以及第二有源层31与第二栅极32之间的绝缘层时例如可以采用Halftone Mask技术，使得绝缘层不同区域的厚度不同。
可选的，图11是本发明实施例提供的又一种显示面板的结构示意图，如图11所示，第三晶体管70为像素电路60的驱动晶体管，其中，第二栅极32在第一方向X上的长度为L2，第三栅极72在第一方向X上的长度为L3；第四栅极35在第一方向X上的长度为L4，第五栅极75在第一方向X上的长度为L5；其中，L3-L2＜L5-L4；第一方向X为晶体管中的电流传输方向。
驱动晶体管是像素电路60中的核心元件，其性能直接影响着驱动电流，进而影响着发光元件的发光效果。通过设置第五栅极75在第一方向X上的长度L5与第四栅极35在第一方向X上的长度L4之间的差值相对较大，即像素电路60中的驱动晶体管的第五栅极75在第一方向X上的长度L5比驱动电路40的第四栅极35大，通过第三晶体管30中的第五栅极75(第三晶体管70的辅助栅极)对第三晶体管70进行充分的保护，提升第三晶体管70的稳定性，提升发光元件的发光效果，进而提升显示面板100的显示效果。
可选的，继续参见图7，第三晶体管70包括像素电路60的开关晶体管；第一栅极22与第一有源层21之间包括第一绝缘层80；第二栅极72与第二有源层71之间包括第二绝缘层81，第三栅极72与第三有源层71之间包括第三绝缘层82；其中，第三绝缘层82中氢元素的浓度小于第二绝缘层81中氢元素的浓度。
显示面板100可能会应用于低频刷新的情形中，低频刷新时，像素电路60中的开关晶体管长期处于关闭状态，而驱动电路40中的晶体管的开启动作较为频繁。通过设置驱动电路40中的第二晶体管30的栅极绝缘层的氢元素的浓度大于像素电路60中的第三晶体管70的栅极绝缘层的氢元素的浓度，即第二绝缘层81中氢元素的浓度大一些，来修复第二绝缘层81中的缺陷，防止第一绝缘层40中的缺陷对第二晶体管30中的载流子产生捕获等影响，提升第二晶体管30的稳定性，如此即便驱动电路40中的第二晶体管30开启动作较频繁，也可以保证驱动电路50整体特性良好。可选的，继续参见图7，第三晶体管70包括像素电路60的驱动晶体管；第一栅极22与第一有源层21之间包括第一绝缘层80；第二栅极72与第二有源层71之间包括第二绝缘层81，第三栅极72与第三有源层71之间包括第三绝缘层82；其中，第三绝缘层82中氢元素的浓度大于第二绝缘层81中氢元素的浓度。
当像素电路60应用到低频驱动模式时，像素电路60中的驱动晶体管保持开启的状态比驱动电路40中的晶体管更长。通过设置像素电路60中的第三晶体管70的栅极绝缘层的氢元素的浓度大于驱动电路40中的第二晶体管30的栅极绝缘层的氢元素的浓度，即第三绝缘层82中氢元素的浓度大一些，来修复第三绝缘层82中的缺陷，防止第三绝缘层82中的缺陷对第三晶体管70中的载流子产生捕获等影响，提升第三晶体管70的稳定性，如此即便像素电路60中的第三晶体管70保持开启的状态时间较长，也可以保证像素电路60整体特性良好。需要说明的是，当第二绝缘层81和第三绝缘层82位于同一膜层时，可以采用离子注入工艺分别为第二绝缘层81和第三绝缘层82注入不同浓度的氧元素，使得第三绝缘层82中氢元素的浓度大于第二绝缘层81中氢元素的浓度。
需要注意的是，上述的浓度，如无特殊要求，均指原子浓度，即单位面积内的原子含量。
可选的，图12是本发明实施例提供的又一种显示面板的膜层结构示意图，如图12所示，像素电路60还包括第四晶体管90，第四晶体管90包括第四有源层91、第六栅极92、第四源极93和第四漏极94，第四有源层91包含氧化物半导体；其中，在垂直于衬底基板10的方向上，第六栅极92与第四有源层91之间的间距为D6，其中，D1＜D6。
具体的，像素电路60还包括第四晶体管90，且第四晶体管90中的第四有源层91也可以为氧化物半导体有源层，例如，为IGZO有源层。即本实施例中的像素电路60中的第三晶体管70和第四晶体管90均为氧化物半导体晶体管，保证像素电路60工作过程中漏流较小，保证像素电路60性能良好。此外，本实施例通过设置第六栅极92与第四有源层91之间的间距D6大于第一栅极22与第一有源层21之间的间距D1，一方面，通过设置第六栅极92与第四有源层91之间的间距较大，即第六栅极92与第四有源层91之间的绝缘层的厚度较厚，以对第四有源层91进行充分保护，防止第四有源层91背离衬底基板10一侧的有机膜层中的氢元素以及水氧等侵蚀第四有源层91；另一方面，通过设置第一栅极22与第一有源层21之间的间距较小，提高第一晶体管20中的载流子的迁移速率，进而提供第一晶体管20的响应速度。也就是说，本实施例通过设置第一栅极22与第一有源层21之间的间距小于第六栅极92与第四有源层91之间的间距，既可以对第四晶体管90的第四有源层91进行充分保护，使得第四晶体管90的性能良好；同时还会保证第一晶体管20中的载流子迁移性能；如此，当像素电路60包括第一晶体管20、第三晶体管70和第四晶体管90时，保证像素电路60性能良好。
需要说明的是，第四晶体管90的第四有源层91、第三晶体管70的第三有源层71、第二晶体管30的第二有源层31同层设置，第四晶体管90的第六栅极92、第三晶体管70的第三栅极72、第二晶体管30的第二栅极32同层设置；且第四晶体管90中的第四源极93和第四漏极94、第三晶体管70中的第三源极73和第三漏极74、第二晶体管30中的第二源极33和第二漏极34以及第一晶体管20中的第一源极23和第一漏极24同层设置，如此，简化工艺步骤，提高显示面板的制备效率。
可选的，图13是本发明实施例提供的又一种显示面板的膜层结构示意图，如图13所示，第三晶体管70为像素电路60的驱动晶体管，第四晶体管90为像素电路60的开关晶体管，其中，D3＞D6。
本实施例中通过设置第三有源层71与第三栅极72之间的间距D3较大，保证第三晶体管70的亚阈值摆幅较大，当第三晶体管70为像素电路60的驱动晶体管时，保证第三晶体管70可以较缓慢的进行阈值抓取的过程，如此，提升像素电路60的性能。
可选的，继续参见图13，第三晶体管70包括第五栅极75，第三栅极72与第五栅极75分别位于第三有源层71的两侧；第四晶体管90包括第七栅极95，第六栅极92与第七栅极95分别位于第四有源层91的两侧；其中，在垂直于衬底基板10的方向上，第五栅极75与第三有源层71之间的间距为D5，第七栅极95与第四有源层91之间的间距为D7，其中，D5-D3＜D7-D6。
即第五栅极75(辅助栅极)与第三有源层71之间的间距D5与第三栅极72(主栅极)与第三有源层71之间的间距D3之间的差值较小，也就是说，虽然第五栅极75(辅助栅极)与第三有源层71之间的间距D5大于第三栅极72(主栅极)与第三有源层71之间的间距D3，但是其值是很接近的，即第五栅极75(辅助栅极)与第三有源层71之间的间距D5稍微比第三栅极72(主栅极)与第三有源层71之间的间距D3大，如此，当第三晶体管70作为像素电路60的驱动晶体管时，既能保证主栅极对第三晶体管70的控制能力，同时还可以保证第三晶体管70的亚阈值摆幅较大，保证第三晶体管70可以较缓慢的进行阈值抓取的过程，提升像素电路60的性能。
可选的，图14是本发明实施例提供的又一种显示面板的结构示意图，如图14所示，第三栅极72在第一方向X上的长度为L3，第五栅极75在第一方向X上的长度为L5；第六栅极92在第一方向X上的长度为L6，第七栅极95在第一方向X上的长度为L7；其中，L3-L6＜L5-L7；第一方向X为晶体管中的电流传输方向。
驱动晶体管是像素电路60中的核心元件，其性能直接影响着驱动电流，进而影响着发光元件的发光效果。通过设置第五栅极75在第一方向X上的长度L5与第七栅极95在第一方向X上的长度为L7之间的差值相对较大，即像素电路60中的驱动晶体管的第五栅极75在第一方向X上的长度L5比像素电路60中的开关晶体管的第七栅极95大，通过驱动晶体管中的第五栅极75(第三晶体管70的辅助栅极)对驱动晶体管进行充分的保护，提升驱动晶体管的稳定性，提升发光元件的发光效果，进而提升显示面板100的显示效果。
基于同样的发明构思，本发明实施例还提供了一种显示装置，该显示装置包括上述实施方式提供的任一种显示面板。示例性的，如图15所示，该显示装置1000包括显示面板100。因此，该显示装置也具有上述实施方式中的显示面板所具有的有益效果，相同之处可参照上文对显示面板的解释说明进行理解，下文不再赘述。
本发明实施例提供的显示装置1000可以为图15所示的手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、工控设备、医用显示屏、触摸交互终端等，本发明实施例对此不作特殊限定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (19)

1.一种显示面板，其特征在于，包括
衬底基板；
第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管形成于所述衬底基板上，所述第一晶体管包括第一有源层、第一栅极、第一源极和第一漏极，所述第一有源层包含硅；所述第二晶体管包括第二有源层、第二栅极、第二源极和第二漏极，所述第二有源层包含氧化物半导体；所述第二有源层位于所述第一有源层背离所述衬底基板的一侧；
在垂直于所述衬底基板的方向上，所述第一栅极与所述第一有源层之间的间距为D1，所述第二栅极与所述第二有源层之间的间距为D2，其中，D1＜D2；
所述显示面板包括像素电路和为所述像素电路提供驱动信号的驱动电路，其中，所述驱动电路包括所述第二晶体管，且所述像素电路包括所述第一晶体管或者所述驱动电路包括所述第一晶体管。
2.根据权利要求1所述的显示面板，其特征在于，
所述驱动电路包括输入模块、逻辑传输模块和输出模块，所述输入模块连接于输入端与所述逻辑传输模块之间，所述输出模块连接于所述逻辑传输模块与输出端之间；所述逻辑传输模块连接于高电平信号端或者低电平信号端，所述输出端与所述像素电路连接；其中，
所述逻辑传输模块包括所述第二晶体管或者所述输入模块包括所述第二晶体管，且所述输出模块包括所述第一晶体管。
3.根据权利要求2所述的显示面板，其特征在于，
所述第一晶体管的沟道区的宽度为W1，所述第二晶体管的沟道区的宽度为W2；所述第二晶体管的沟道区的长度为L1，所述第二晶体管的沟道区的长度为L2；
所述第一晶体管的宽长比为R1＝W1/L1，所述第二晶体管的宽长比为R2＝W2/L2，R1/R2≥D1/D2。
4.根据权利要求1所述的显示面板，其特征在于，
所述第一晶体管的沟道区的宽度为W1，所述第二晶体管的沟道区的宽度为W2；所述第二晶体管的沟道区的长度为L1，所述第二晶体管的沟道区的长度为L2，其中，W1/L1≤W2/L2。
5.根据权利要求4所述的显示面板，其特征在于，
所述第一晶体管的宽长比为R1＝W1/L1，所述第二晶体管的宽长比为R2＝W2/L2，R1/R2≤D1/D2；
所述驱动电路包括输入模块、逻辑传输模块和输出模块，所述输入模块连接于输入端与所述逻辑传输模块之间，所述输出模块连接于所述逻辑传输模块与输出端之间；所述逻辑传输模块连接于高电平信号端或者低电平信号端，所述输出端与所述像素电路连接；其中，
所述输出模块包括所述第二晶体管。
6.根据权利要求1所述的显示面板，其特征在于，
所述像素电路包括第三晶体管，所述第三晶体管包括第三有源层、第三栅极、第三源极和第三漏极，所述第三有源层包含氧化物半导体；其中，
在垂直于所述衬底基板的方向上，所述第三栅极与所述第三有源层之间的间距为D3，其中，D1＜D3。
7.根据权利要求6所述的显示面板，其特征在于，
所述第三晶体管为所述像素电路的开关晶体管，其中，D2≤D3。
8.根据权利要求6所述的显示面板，其特征在于，
所述第三晶体管为所述像素电路的驱动晶体管，其中，D2＜D3。
9.根据权利要求6所述的显示面板，其特征在于，
所述第二栅极位于所述第一有源层背离所述衬底基板的一侧，所述第三栅极位于所述第三有源层背离所述衬底基板的一侧；其中，
所述第二晶体管包括第四栅极，所述第三晶体管包括第五栅极，所述第四栅极位于所述第二有源层朝向所述衬底基板的一侧，所述第五栅极位于所述第三有源层朝向所述衬底基板的一侧；
在垂直于所述衬底基板的方向上，所述第四栅极与所述第二有源层之间的间距为第四间距D4，所述第五栅极与所述第三有源层之间的间距为第五间距D5；其中，D1＜D4，且D1＜D5。
10.根据权利要求9所述的显示面板，其特征在于，
D2＜D4，且D3＜D5。
11.根据权利要求10所述的显示面板，其特征在于，
所述第三晶体管为所述像素电路的驱动晶体管，其中，
D4-D2＞D5-D3。
12.根据权利要求11所述的显示面板，其特征在于，
D3＞D2，且D5＜D4。
13.根据权利要求10所述的显示面板，其特征在于，
所述第三晶体管为所述像素电路的驱动晶体管，其中，
所述第二栅极在第一方向上的长度为L2，所述第三栅极在所述第一方向上的长度为L3；所述第四栅极在所述第一方向上的长度为L4，所述第五栅极在所述第一方向上的长度为L5；其中，
L3-L2＜L5-L4；
所述第一方向为所述晶体管中的电流传输方向。
14.根据权利要求6所述的显示面板，其特征在于，
所述第一栅极与所述第一有源层之间包括第一绝缘层；
所述第二栅极与所述第二有源层之间包括第二绝缘层，所述第三栅极与所述第三有源层之间包括第三绝缘层；其中，
所述第三绝缘层中氢元素的浓度大于所述第二绝缘层中氢元素的浓度。
15.根据权利要求6所述的显示面板，其特征在于，
所述像素电路还包括第四晶体管，所述第四晶体管包括第四有源层、第六栅极、第四源极和第四漏极，所述第四有源层包含氧化物半导体；其中，
在垂直于所述衬底基板的方向上，所述第六栅极与所述第四有源层之间的间距为D6，其中，D1＜D6。
16.根据权利要求15所述的显示面板，其特征在于，
所述第三晶体管为所述像素电路的驱动晶体管，所述第四晶体管为所述像素电路的开关晶体管，其中，D3＞D6。
17.根据权利要求16所述的显示面板，其特征在于，
所述第三晶体管包括第五栅极，所述第三栅极与所述第五栅极分别位于所述第三有源层的两侧；所述第四晶体管包括第七栅极，所述第六栅极与所述第七栅极分别位于所述第四有源层的两侧；其中，
在垂直于所述衬底基板的方向上，所述第五栅极与所述第三有源层之间的间距为D5，所述第七栅极与所述第四有源层之间的间距为D7，其中，
D5-D3＜D7-D6。
18.根据权利要求17所述的显示面板，其特征在于，
所述第三栅极在第一方向上的长度为L3，所述第五栅极在所述第一方向上的长度为L5；所述第六栅极在所述第一方向上的长度为L6，所述第七栅极在所述第一方向上的长度为L7；其中，L3-L6＜L5-L7；
所述第一方向为所述晶体管中的电流传输方向。
19.一种显示装置，其特征在于，包括权利要求1-18任意一项所述的显示面板。
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