KR102073511B1 - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

반도체 장치 및 반도체 장치의 구동 방법 Download PDF

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Abstract

데이터의 기입에 있어서, 전원 전위를 증가시키는 일없이 전압을 저감함으로써 저소비 전력화가 실현된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한 데이터의 기입에 있어서, 전원 전위를 증가시키는 일없이 선택 트랜지스터에 있어서의 임계값 누락의 문제가 억제된 반도체 장치를 제공하는 것을 과제의 하나로 한다.
n채널형의 선택 트랜지스터의 게이트에 전기적으로 접속하는 워드선에 직렬로 다이오드 전기적으로 접속된 트랜지스터를 전기적으로 접속하고, 또한 당해 선택 트랜지스터의 소스 또는 드레인의 한쪽에 전기적으로 접속하는 비트선과 워드선 사이에 용량 소자를 설치하거나, 또는 비트선과 워드선의 선간 용량을 이용한다. 또한 기입에 있어서, 워드 선택의 타이밍을 비트 선택의 타이밍보다도 빠르게 한다.

Description

반도체 장치 및 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 매트릭스 형상으로 배치된 복수의 회로 소자를 포함하는 반도체 장치에 관한 것이다.
매트릭스 형상으로 배치된 선택 트랜지스터를 갖는 복수의 회로 소자를, 복수의 신호선과 구동 회로를 사용해서 구동시키는 기술이 알려져 있다. 이러한 기술은 예를 들어, 액정 표시 장치나 발광 표시 장치, 전자 페이퍼 등의 화상 표시 장치, 또한 DRAM이나 SRAM 등의 기억 장치 등에 응용되고 있다.
상기 선택 트랜지스터에는 n채널형의 트랜지스터가 사용되는 경우가 많다. n채널형의 트랜지스터는, 이동도가 높은 전자를 캐리어로 하기 때문에 동작이 고속인 점, 또한 비교적 작은 사이즈의 트랜지스터이어도 큰 전류를 흘릴 수 있는 점 등에 의해, 미세화에 적합한 것을 이유의 하나로 들 수 있다.
이러한 기술이 화상 표시 장치에 응용되는 경우, 일반적으로 액티브 매트릭스 기술 등으로 불린다. 예를 들어, 액티브 매트릭스형 액정 표시 장치의 대부분은, n채널형 트랜지스터로 구성되는 화소부를 갖는다.
또한, 반도체 소자를 이용한 기억 장치는, 전력의 공급이 정지되면 기억 내용이 소실되는 휘발성의 기억 장치와, 전력의 공급이 정지해도 기억 내용이 보유되는 불휘발성의 기억 장치로 크게 구별된다.
불휘발성의 기억 장치의 대표예로서는, 플래시 메모리가 있다. 플래시 메모리는, 플로팅 게이트에 전하를 보유함으로써, 반영구적인 데이터 보유 기간을 갖는 기억 장치이다(예를 들어, 특허문헌 1 참조). 그러나, 기입이나 소거에는 높은 전압이 필요하기 때문에 소비 전력이 높은 동시에, 이들의 동작의 고속화가 용이하지 않다고 하는 문제도 있다.
또한 휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등을 들 수 있다. 이들 휘발성 기억 장치는 전력의 공급이 정지하면 기억 내용이 소실되지만, 불휘발성 메모리와 같은 큰 전압을 필요로 하지 않기 때문에 소비 전력은 비교적 작다.
한편, 최근에는 휴대전화, 소형 PC 등의 휴대용 전자 기기나, 비접촉 IC 카드, RFID 태그 등의 무선에 의해 전력이 공급되는 무선 기기 등, 저소비 전력이 요구되는 기기의 개발이 진행되고 있다. 이러한 기기에서는 가령 약간의 소비 전력의 증대라도 문제가 되는 경우가 있다. 기기의 소비 전력의 증대는, 예를 들어 RFID 태그이면 통신 거리의 저하, 또한 예를 들어 휴대전화 등에 있어서는, 배터리에 의한 구동 시간의 저하를 초래한다.
일본 특허 공개 소화 57-105889호 공보
액정 표시 장치, 발광 표시 장치 등의 화상 표시 장치나, DRAM, SRAM 등의 휘발성 메모리와 같은 기억 장치는, 저소비 전력에서의 구동이 기대되고 있어, 한층 더한 저전력화가 검토되고 있다.
또한, 이들을 구성하는 회로 내의 선택 트랜지스터에는, 상술한 바와 같은 이유로부터 n채널형의 트랜지스터가 많이 사용된다. 그러나, n채널형의 선택 트랜지스터를 통해서 화소, 또는 메모리 소자에 데이터를 기입할 때에, 트랜지스터의 임계값 누락이 발생하게 되는 문제가 있다. 즉, 트랜지스터를 통해서 기입되는 전위는, 당해 트랜지스터의 임계값 전압분만큼 저하하게 되고, 그만큼 기입되는 전위에 로스가 발생하게 된다.
이 문제를 방지하기 위해서는, 데이터의 기입을 행할 때, 예를 들어 미리 트랜지스터의 임계값 전압분을 추가한 전위를 사용하거나, 또는, 선택 트랜지스터의 게이트 및 드레인에 각각 전기적으로 접속하는 2계통의 전원을 사용하고, 선택 트랜지스터의 게이트에는 높은 전위를 인가하는 등의 대책이 필요하였다. 그러나 이들 대책은 어쨌든, 결과적으로 기입 전압의 상승을 수반하게 되어, 소비 전력의 증가로 이어지고 있었다.
그러나, 상술한 휴대 기기나 무선 기기 등, 약간의 소비 전력의 증대가 문제가 되는 저소비 전력이 요구되는 기기에 있어서는, 상기와 같이 기입 동작 시에 높은 전원 전위를 사용하는 대책은 기기의 소비 전력의 증대로 이어지기 때문에 바람직하지 않다. 또한, 전원 전위를 생성하는 전원 회로를 증가시키는 대책은, 당해 전원 회로에 의한 소비 전력이 기기의 소비 전력을 증대시키는 문제를 낳는다.
따라서, 전원 회로를 증가시키는 일없이 기입 동작을 가능하게 하는 것, 또한, 기입 시의 선택 트랜지스터에 의한 임계값 누락에 의한 로스를 없애고, 종래보다도 저전압으로 기입 동작을 행하는 것은, 상기와 같은 기기의 저소비 전력화에 있어서, 큰 과제가 되고 있다.
상술한 문제를 감안하여, 본 발명의 목적은, 데이터의 기입에 있어서, 전원 전위를 증가시키는 일없이 전압을 저감함으로써 저소비 전력화가 실현된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한 데이터의 기입에 있어서, 전원 전위를 증가시키는 일없이 선택 트랜지스터에 있어서의 임계값 누락의 문제가 억제된 반도체 장치를 제공하는 것을 과제의 하나로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태는, 복수의 워드선(제1 신호선이라고도 함)과, 이것과 교차하는 복수의 비트선(제2 신호선이라고도 함)을 갖고, 이들이 교차하는 부분에 선택 트랜지스터를 포함하는 회로 소자를 갖는 매트릭스 회로에 있어서, n채널형의 선택 트랜지스터의 게이트에 전기적으로 접속하는 워드선에 직렬로 다이오드 접속된 트랜지스터를 전기적으로 접속하고, 또한 당해 선택 트랜지스터의 소스 또는 드레인의 한쪽에 전기적으로 접속하는 비트선과 워드선 사이에 용량을 설치한다. 또한 기입에 있어서, 워드선의 선택 타이밍을 비트선의 선택 타이밍보다도 빠르게 한다.
또한, 상기 회로 소자는, 소스 또는 드레인의 한쪽에 비트선이 전기적으로 접속되는 선택 트랜지스터와, 당해 선택 트랜지스터의 소스 또는 드레인의 다른 쪽에 전기적으로 접속되는 기능 회로를 갖는다. 당해 기능 회로는, 선택 트랜지스터를 통해서 비트선으로부터 입력되는 전위에 의해 여러 가지의 기능을 발현하는 회로로서, 예를 들어 DRAM의 경우에서는 용량 소자에 상당하며, 발광 장치의 경우에서는 발광 소자, 보유 용량 소자 및 전류 제어용 트랜지스터 등으로 이루어지는 회로에 상당한다.
상기 구성으로 함으로써, 기입에 있어서, 앞서 선택된 워드선이 전원 전압에 의해 전위가 높은 상태에서 플로팅 상태가 된다. 그 후 비트선에 동일한 전원 전압을 인가하면, 워드선과 비트선 사이의 용량에 의한 용량 결합에 의해 워드선의 전위가 상승하고, 비트선의 전위보다도 높은 전위가 된다. 따라서, 선택 트랜지스터의 게이트에는, 소스보다도 높은 전압이 인가되기 때문에, 임계값 누락을 억제하고, 전원 전압에 가까운 전압으로 기입을 행할 수 있다.
또한, 워드선 및 기준 전위가 부여된 기준 전위선에 직렬로 접속된 트랜지스터를 설치하는 구성으로 하고, 기입 동작을 종료할 때, 워드선을 비선택으로 한 후, 또는 비선택으로 함과 동시에, 당해 트랜지스터를 온으로 함으로써, 워드선의 전위는 기준 전위가 되기 때문에 선택 트랜지스터가 오프된다. 그 후, 비트선을 비선택으로 함으로써, 기입이 종료한다. 여기서, 기준 전위에는 적어도 트랜지스터의 게이트에 입력되었을 때에 당해 트랜지스터를 오프하는 전위를 사용한다. 기준 전위로서 접지 전위를 사용해도 된다.
상술한 구성으로 함으로써, 종래와 같이 기입에 있어서 임계값분을 추가한 전압을 사용할 필요가 없어져, 저전압으로 기입이 가능하게 되기 때문에, 소비 전력을 저감할 수 있다.
또한, 선택 트랜지스터의 임계값 전압이 변동하게 되는 경우나, 회로 내의 복수의 선택 트랜지스터의 임계값 전압에 편차가 존재하는 경우라도, 상술한 구성을 사용해서 당해 선택 트랜지스터의 게이트에 충분히 높은 전압을 인가함으로써, 이러한 변동이나 편차에 관계없이 동일한 전압을, 선택 트랜지스터를 통해서 기입할 수 있다.
즉, 본 발명의 일 형태는, 다이오드와, 이 다이오드의 출력 단자에 전기적으로 접속되고, 이 다이오드를 통해서 선택 신호가 입력되는 제1 신호선과, 소스 또는 드레인의 한쪽이 제1 신호선과 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽이 기준 전위선과 전기적으로 접속되는 제1 트랜지스터와, 게이트가 제1 신호선과 전기적으로 접속하고, 소스 또는 드레인의 한쪽이 제2 신호선과 전기적으로 접속하며, 상기 선택 신호에 의해 제어되는 n채널형의 제2 트랜지스터와, 제1 신호선과 제2 신호선 사이에 용량과, 제2 트랜지스터의 소스 또는 드레인의 다른 쪽과 전기적으로 접속되고, 이 제2 트랜지스터를 통해서 제2 신호선으로부터의 신호가 입력되는 기능 회로를 갖는 셀 어레이,를 구비한 반도체 장치이다.
또한, 본 발명의 일 형태는, 상기 다이오드는, 게이트와 소스 또는 드레인의 한쪽이 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽이 제1 신호선과 전기적으로 접속되는 제3 트랜지스터로 이루어지는 반도체 장치이다.
또한, 본 발명의 일 형태는, 다이오드의 입력 단자에 제1 전위를 부여하고, 이 다이오드의 출력 단자에 전기적으로 접속된 제1 신호선의 전위를 제2 전위까지 상승시키는 제1 스텝과, 제2 신호선에 제1 전위를 부여하고, 제1 신호선과 제2 신호선 사이에 전기적으로 접속된 용량을 충전함으로써 제1 신호선의 전위를 제3 전위까지 상승시키고, 제1 신호선에 전기적으로 접속된 제2 트랜지스터의 게이트에 제3 전위를 부여하고, 제2 트랜지스터를 온 시킴과 함께, 제2 신호선에 전기적으로 접속된 제2 트랜지스터의 드레인에 제1 전위를 부여하는 제2 스텝과, 다이오드에 제2 트랜지스터를 오프시키는 제4 전위를 부여하는 제3 스텝과, 제1 신호선에 드레인이 전기적으로 접속되고, 기준 전위선에 소스가 전기적으로 접속된 제1 트랜지스터의 게이트에 제1 전위를 부여하고, 제1 트랜지스터를 온으로 하고, 제1 신호선의 전위를 제4 전위까지 하강시킴으로써, 제2 트랜지스터의 게이트에 제4 전위를 부여하고, 제2 트랜지스터를 오프로 하는 제4 스텝을 갖고, 제1 전위는, 다이오드의 임계값 전압과, 제2 트랜지스터의 임계값 전압의 합보다 높은 전압인, 반도체 장치의 구동 방법이다.
또한, 본 발명의 일 형태는, 상기 제4 스텝 후에, 제2 신호선에 제4 전위를 부여하는 제5 스텝을 갖는 반도체 장치의 구동 방법이다.
이러한 반도체 장치 및 구동 방법을 사용함으로써, 액정 표시 장치나 발광 표시 장치, 전자 페이퍼 등의 표시 장치에 있어서의 화소나, DRAM이나 SRAM, 산화물 반도체를 사용한 기억 장치에 있어서의 기억 소자 등의 기능소자에의 기입 시에 있어서, 제1 신호선(이후 워드선이라고도 부름)에 전압을 인가한 후에 제2 신호선(이후 비트선이라고도 부름)에 전압을 인가함으로써, 이들에 전기적으로 접속된 용량에 의한 용량 결합에 의해 워드선 전위가 비트선보다도 높은 전위까지 상승한다. 따라서 상기 제2 트랜지스터(선택 트랜지스터라고도 부름)의 드레인의 전위보다도 게이트의 전위 쪽이 높아짐으로써, 이 제2 트랜지스터의 임계값 누락을 억제할 수 있다. 그 후, 워드선에의 전압 인가를 종료한 후에, 상기 제1 트랜지스터를 온 상태로 함으로써 워드선 전위를 접지 전위까지 저하시켜, 기입 동작이 종료한다. 따라서, 이러한 구성으로 함으로써, 전원 회로를 증가시킬 필요가 없고, 또한 임계값 누락을 상정해서 미리 높은 전원 전위를 사용할 필요가 없어, 저 전력으로 기입 동작을 행할 수 있다.
또한, 이러한 반도체 장치 및 구동 방법에 있어서는, 워드선의 전위는 상기 다이오드의 임계값 전압분만큼 저하하지만, 전원 전위를 상기 다이오드 및 상기 제2 트랜지스터의 임계값 전압의 합보다도 높은 전위로 함으로써, 상기 다이오드의 임계값 누락의 영향을 억제할 수 있다. 즉, 이러한 전위를 전원 전위에 사용함으로써, 선택 트랜지스터의 게이트에 전기적으로 접속하는 워드선은, 이 선택 트랜지스터를 선형 영역에서 동작시킬 만큼의 충분히 높은 전위가 되기 때문에, 소스, 드레인간의 임계값 누락의 영향을 억제할 수 있다. 이러한 효과는, 기입되는 노드에 하이 레벨 전위 및 로우 레벨 전위의 2가지 상태를 기입하는 경우(예를 들어, 2값의 데이터를 사용하는 DRAM, SRAM 및 산화물 반도체 트랜지스터를 사용한 기억 장치나, 디지털 계조 표시 방식을 채용한 액정 표시 장치나 발광 표시 장치 등의 표시 장치)라도, 3개 이상의 상태를 기입하는 경우(예를 들어, 3값 이상의 데이터를 사용하는 기억 장치나, 아날로그 계조 표시 방식을 채용한 액정 표시 장치나 발광 표시 장치 등의 표시 장치)라도 유효하다.
또한, 상기한 구성으로 한 반도체 장치 및 구동 방법에 있어서, 기입되는 노드에 임의의 전위를 기입할 때, 다이오드의 입력 단자에 입력하는 전위는, 비트선에 입력하는 신호의 전위와 동일한, 상기 다이오드 및 상기 제2 트랜지스터(선택 트랜지스터)의 임계값 전압의 합보다 높은 전위를 사용할 수 있다. 즉, 워드선의 전위는, 비트선에 입력하는 전위의 값에 의하지 않고, 항상 선택 트랜지스터를 선형 영역에서 동작시킬 만큼의 높은 전위를 확보할 수 있기 때문에, 기입되는 노드에는 선택 트랜지스터의 임계값 누락의 영향을 받지 않고, 비트선에 입력하는 신호의 임의의 전위를 기입할 수 있다. 이러한 구성으로 함으로써, 종래와 같이 워드선 및 비트선 각각에 입력하는 서로 다른 전원 전위를 준비할 필요가 없기 때문에 회로 구성을 간략화할 수 있음과 함께, 전원 회로에 의한 소비 전력을 저감할 수 있다.
또한, 상기 다이오드는, 게이트와 소스 또는 드레인의 한쪽이 접속된 트랜지스터를 사용할 수 있다. 다이오드로서 이와 같이 접속한 트랜지스터를 사용함으로써, 다른 회로에 사용하는 트랜지스터와 마찬가지의 공정을 거쳐서 형성할 수 있어, 공정이 간략화되기 때문에 유효하다.
또한, 본 발명의 일 형태는, 상기 제2 트랜지스터의 채널이 형성되는 반도체층은, 산화물 반도체를 포함하는 반도체 장치이다.
또한, 본 발명의 일 형태는, 상기 제2 트랜지스터의 오프 상태에 있어서의, 채널 폭 1㎛당의 전류가, 소스와 드레인간의 전압이 3.5V, 온도 25℃의 조건 하에 있어서, 100zA 이하인 반도체 장치이다.
즉, 선택 트랜지스터에는, 오프 상태에서의 리크 전류가 극히 낮은 트랜지스터를 사용한다. 구체적으로는, 선택 트랜지스터에 산화물 반도체를 반도체층에 사용한 트랜지스터를 적용한다. 예를 들어, 오프 상태에서의 소스와 드레인간의 채널 폭 1㎛당의 리크 전류(오프 전류)가, 소스와 드레인간의 전압이 3.5V, 사용 시의 온도 조건 하(예를 들어, 25℃)에 있어서, 100zA(1×10-19A) 이하인 트랜지스터를 사용할 수 있다. 이러한 산화물 반도체를 반도체층으로 한 트랜지스터는, 리크 전류가 극히 작기 때문에, 기입한 데이터가 선택 트랜지스터의 오프 리크에 의해 소실되는 것을 억제할 수 있다. 즉, 저전압으로 기입을 행해도 장기간에 걸쳐 정보를 보유하는 것이 가능하게 된다. 즉 저전압으로 기입 동작을 행할 수 있기 때문에, 소비 전력이 저감된 반도체 장치를 실현할 수 있다.
예를 들어, 선택 트랜지스터로서 산화물 반도체를 반도체층으로 한 트랜지스터를 사용한 기억 장치의 경우, 트랜지스터의 온, 오프 동작의 제어로 정보의 기억을 행하는 구성으로 할 수 있다. 따라서, 트랜지스터가 온할 정도의 낮은 전압으로 기입 동작을 행하는 것이 가능하게 된다. 종래의 플로팅 게이트형의 기억 장치에서는 기입 동작에 15V 내지 20V 정도의 전압을 필요로 한다. 예를 들어 상기 트랜지스터가 온하는 전압을 1.7V로 하였을 때에, 16V에서 구동하는 플로팅 게이트형의 기억 장치와 비교하면, 계산상에서는 기입 시의 소비 전력은 약 98% 삭감할 수 있게 된다.
≪정의≫
또한, 본 명세서 등에 있어서 임계값 누락이란, n채널형의 트랜지스터에 있어서 게이트 및 드레인에 동일 전압(Vdd)을 인가하였을 때, 소스에 출력되는 전압이, 트랜지스터의 임계값 전압(Vth)분만큼 저하하는 현상의 것을 말한다.
본 발명에 따르면, 데이터의 기입에 있어서, 전원 전위를 증가시키는 일없이 전압을 저감함으로써 저소비 전력화가 실현된 반도체 장치를 제공할 수 있다. 또한 데이터의 기입에 있어서, 전원 전위를 증가시키는 일없이 선택 트랜지스터에 있어서의 임계값 누락의 문제가 억제된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태인 기억 장치를 설명하는 도면.
도 2는 본 발명의 일 형태인 기억 장치의 구성을 설명하는 도면.
도 3은 본 발명의 일 형태인 기억 장치에 있어서의 타이밍 차트.
도 4는 본 발명의 일 형태인 기억 장치의 구성을 설명하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태인 기억 장치의 구성을 설명하는 도면.
도 6은 본 발명의 일 형태인 화상 표시 장치의 구성을 설명하는 도면.
도 7a 내지 도 7e는 본 발명의 일 형태인 트랜지스터 및 제작 방법을 설명하는 도면.
도 8a 내지 도 8d는 본 발명의 일 형태인 트랜지스터를 설명하는 도면.
도 9a 내지 도 9f는 본 발명의 일 형태인 전자 기기를 설명하는 도면.
도 10은 본 발명의 실시예에 사용한 회로도.
도 11은 본 발명의 실시예에 있어서의 입출력 특성.
실시 형태에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 설명하는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 서로 다른 도면간에서 공통으로 사용하고, 그 반복된 설명은 생략한다.
또한, 본 명세서에서 설명하는 도면 등에 있어서 도시하는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단히 하기 위해 과장되고, 실제의 위치, 크기, 범위 등을 도시하고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
또한, 「소스」나 「드레인」의 기능은, 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 치환되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」의 용어는, 치환해서 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 트랜지스터의 소스 또는 드레인 중 어느 한쪽을 「제1 전극」이라고 부르고, 소스 또는 드레인의 다른 쪽을 「제2 전극」이라고도 부르는 것으로 한다. 또한, 이때, 게이트에 대해서는 「게이트」 또는 「게이트 전극」이라고도 부른다.
또한, 본 명세서 등에 있어서, 다이오드가 갖는 2개의 전극 중, 전류가 흐르는 방향에 대하여 입력측(애노드측)을 「제1 전극」 또는 「입력 단자」라고 부르고, 출력측(캐소드측)을 「제2 전극」 또는 「출력 단자」라고 부르는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통해서 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들어, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태의 기억 장치의 구성에 대해서 도 1 내지 도 5b를 사용해서 설명한다. 본 실시 형태에서는, 산화물 반도체를 반도체층에 사용한 n채널형 트랜지스터를 선택 트랜지스터로서 사용한 기억 장치에 대해서 설명한다.
≪장치 구성≫
도 1에 본 실시 형태에서 예시하는 기억 장치의 블록도를 도시한다.
기억 장치(100)는, 메모리 셀 어레이(102), 구동 회로(104), 구동 회로(105), 구동 회로(106) 및 구동 회로(107)와 같은 주변 회로로 구성된다.
메모리 셀 어레이(102)에는, 메모리 셀(110)이, 세로 m개(행)×가로 n개(열)(m 및 n은 자연수)의 매트릭스 형상으로 배치되어 있다. 또한, 하나의 메모리 셀에는, 워드선 WL, 비트선 BL, 데이터선 DL, 판독 신호선 RL 및 기준 전위선이 각각 전기적으로 접속되어 있다.
또한, 구동 회로(104)는 m개의 워드선 WL(WL_1 내지 WL_m)과 전기적으로 접속되고, 구동 회로(107)는 m개의 판독 신호선 RL(RL_1 내지 RL_m)과 전기적으로 접속되어 있다. 또한, 구동 회로(105)는 n개의 비트선 BL(BL_1 내지 BL_n)과 전기적으로 접속되고, 구동 회로(106)는 n개의 데이터선 DL(DL_1 내지 DL_n)과 전기적으로 접속되어 있다.
구동 회로(104), 구동 회로(105), 구동 회로(107)는, 각각에 전기적으로 접속된 신호선에 선택적으로 전압을 인가함으로써, 메모리 셀(110)에 대하여 선택적으로 판독, 기입 동작을 행할 수 있다.
또한, 구동 회로(106)는, 메모리 셀(110)에 기입된 데이터를 취득하는 판독 회로의 역할을 한다.
또한, 여기서는 구동 회로(104), 구동 회로(105), 구동 회로(106), 구동 회로(107)를 각각 독립적으로 설치하고 있지만, 이들 대신에 복수의 기능을 갖는 디코더를 사용해도 된다.
이어서, 메모리 셀(110) 및 워드선 WL이 전기적으로 접속되는 구동 회로(104) 내의 일부의 구성에 대해서, 도 2를 사용해서 설명한다. 도 2는 메모리 셀 어레이(102) 내의 하나의 메모리 셀(110)과, 이것에 연결되는 구동 회로(104) 및 구동 회로(106)의 일부의 구성을 발췌한 회로도이다.
구동 회로(104)는, 입력부 IN(1)과, 접지 전위 입력부 GND를 갖는다. 또한 구동 회로(104)는, 트랜지스터(202), 트랜지스터(204) 및 인버터(206)를 갖는다. 트랜지스터(202)는, 게이트 및 소스 또는 드레인 중 어느 한쪽(제1 전극)이 입력부 IN(1)과 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽(제2 전극)은 워드선(250)에 전기적으로 접속된다. 트랜지스터(204)의 제1 전극은 워드선(250)에 전기적으로 접속되고, 또한 제2 전극이 접지 전위 입력부 GND와 전기적으로 접속되어 있다. 인버터(206)는 입력측이 입력부 IN(1)과 전기적으로 접속하고, 출력측이 트랜지스터(204)의 게이트와 전기적으로 접속된다. 본 실시 형태에서는 접지 전위가 입력되는 접지 전위 입력부를 사용하는 구성으로 하였지만, 적어도 워드선(250)에 접속되는 트랜지스터를 오프하는 기준 전위가 입력되는 구성으로 해도 된다.
데이터선(254)에 연결되는 구동 회로(106)는, 전원 입력부 VDD 및 트랜지스터(216)를 갖는다. 데이터선(254)에는 트랜지스터(216)의 게이트 및 제1 전극이 전기적으로 접속된다. 트랜지스터(216)의 제2 전극은 전원 입력부 VDD에 전기적으로 접속된다. 전원 입력부 VDD에는 항상 전원 전위 Vdd가 입력된다. 또한, 트랜지스터(216)에는 p채널형의 트랜지스터를 사용한다.
메모리 셀(110)은, 워드선(250), 비트선(252), 데이터선(254), 판독 신호선(256) 및 기준 전위선(258)에 둘러싸인 영역에 배치되고, 용량 소자(208)와, 메모리부(280)로 이루어진다. 기준 전위선(258)에는, 판독에 사용하는 기준 전위가 입력된다. 본 구성에서는, 기준 전위로서 접지 전위를 사용한다.
용량 소자(208)는, 한쪽의 전극이 워드선(250)과 전기적으로 접속하고, 다른 쪽의 전극이 비트선(252)과 전기적으로 접속된다.
메모리부(280)는, 트랜지스터(210), 용량 소자(212) 및 트랜지스터(214)를 갖는다. 트랜지스터(210)의 게이트는 워드선(250)과 전기적으로 접속하고, 제1 전극이 용량 소자(208)의 다른 쪽의 전극 및 비트선(252)과 전기적으로 접속된다. 또한 트랜지스터(210)의 제2 전극은, 용량 소자(212)의 한쪽의 전극 및 트랜지스터(214)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(214)의 제1 전극은, 기준 전위선(258)과 전기적으로 접속되고, 제2 전극은 데이터선(254)과 전기적으로 접속된다. 용량 소자(212)의 다른 쪽의 전극은, 판독 신호선(256)과 전기적으로 접속되어 있다. 여기서, 용량 소자(212) 및 트랜지스터(214)를 포함하는 구성이 기능 회로에 상당한다.
본 실시 형태에서는, 트랜지스터(202), 트랜지스터(204), 트랜지스터(210), 트랜지스터(214)는 모두 n채널형의 트랜지스터로 한다. 이동도가 높은 전자를 캐리어로 한 n채널형 트랜지스터를 사용함으로써, 기입, 판독 동작을 고속으로 행할 수 있다. 또한 작은 크기의 트랜지스터라도 비교적 큰 전류를 흘릴 수 있기 때문에, 회로를 미세화할 수 있다.
또한, 트랜지스터(202), 트랜지스터(204), 트랜지스터(214), 트랜지스터(216) 및 인버터(206)를 구성하는 트랜지스터에 있어서, 채널이 형성되는 반도체에는, 단결정 반도체, 다결정 반도체, 미세결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다. 이러한 반도체 재료를 사용한 트랜지스터는, 충분한 고속 동작이 가능하기 때문에, 기억한 정보의 판독 등을 고속으로 행하는 것이 가능하다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(210)의 채널이 형성되는 반도체에 산화물 반도체를 사용할 수 있다. 산화물 반도체는, 에너지갭이 3.0eV 이상으로 크고, 산화물 반도체를 적절한 조건에서 가공해서 얻어진 트랜지스터에 있어서는, 오프 상태에서의 소스와 드레인간의, 채널 폭 1㎛당의 리크 전류(오프 전류)는, 소스와 드레인간의 전압이 3.5V, 사용 시의 온도 조건 하(예를 들어, 25℃)에 있어서, 100zA(1×10-19A) 이하, 혹은 10zA(1×10-20A) 이하, 나아가서는 1zA(1×10-21A) 이하로 할 수 있다. 이로 인해, 소비 전력이 작은 반도체 장치를 실현할 수 있다.
본 실시 형태에서는, 트랜지스터(210)의 채널이 형성되는 반도체에 산화물 반도체를 사용하고, n채널형의 트랜지스터(210)로 하였다.
또한, 용량 소자(208)는, 워드선 WL과 비트선 BL의 선간 용량 등으로 대용하여 생략할 수도 있다.
≪구동 방법≫
다음에 도 2에 도시하는 회로의 기입 동작 및 판독 동작에 대해서 타이밍 차트를 사용해서 상세하게 설명한다. 도 3에 도시하는 타이밍 차트는, 도 2에 도시하는 각 신호선 및 노드의 전압 또는 상태의 시간 변화를 나타내고 있다.
여기서 도 2에 있어서의 입력부 IN(1)에는, 하이 레벨 전위 Vin(1)H 또는 로우 레벨 전위 Vin(1)L이 부여되는 것으로 한다. 또한, 비트선(252)에는, 하이 레벨 전위 VBLH 또는 로우 레벨 전위 VBLL이 부여되는 것으로 한다. 또한, 판독 신호선(256)에는, 하이 레벨 전위 VRLH 또는 로우 레벨 전위 VRLL이 부여되는 것으로 한다.
본 실시 형태의 회로에서는, 입력부 IN(1), 비트선(252)에 입력되는 하이 레벨 전위는, 전원 전위 Vdd와 동일한 전위에서 구동시킬 수 있다. 여기서 전원 전위는, 각 트랜지스터의 임계값 전압 등의 트랜지스터 특성을 고려하여, 적절하게 설정하면 된다.
본 실시 형태에서는, 도 2에 도시하는 회로의 기입 동작 및 판독 동작을 설명하기 위한 일례로서, 트랜지스터(202), 트랜지스터(204), 트랜지스터(210), 트랜지스(214)의 임계값 전압(Vth)을 0V 이상 1.5V 미만으로 가정하고, 트랜지스터(216)의 임계값 전압을 -1.5V보다 크고, 0V 이하라고 가정하고, 전원 전위를 3V로 하였다.
또한, 판독 신호선(256)에 입력되는 하이 레벨 전위 VRLH는, 접지 전위(0V)로 하고, 로우 레벨 전위 VRLL은 부의 전원 전위(-Vdd) 이하의 전위를 사용할 수 있다. 본 실시 형태에서는, VRLL을 -3V로 하였다.
처음으로, 도 3에 도시하는 타이밍 차트를 사용하여, 기입 동작에 대해서 설명한다. 먼저, 트랜지스터(214)의 게이트에 전기적으로 접속되는 노드(node(A))에 하이 레벨 전위를 기입하는 방법에 대해서 설명한다. 도 3에 도시하는 타이밍 차트에 있어서 node(A)에 하이 레벨 전위를 기입할 때의 각 신호선 및 노드의 전압, 또는 상태의 시간 변화를 실선으로 나타내고 있다.
기입 동작 중에 있어서, 판독 신호선 RL의 전위는 항상 VRLH이다. 또한, 전원 입력부 VDD에는 전원 전위 Vdd가, 또한 접지 전위 입력부 GND에는, 항상 접지 전위(0V)가 인가된다.
우선, 기간 T1에 있어서 IN(1)에 하이 레벨 전위 VIN(1)H가 부여되면, 트랜지스터(202)가 온 상태가 되고, 워드선 WL의 전위가 VWLH까지 상승한다. 여기서 VWLH는, 3V로부터 트랜지스터(202)의 임계값 전압(Vth)분만큼 저하한 전위가 되기 때문에, 3V-Vth가 된다.
이어서, 기간 T2에서는, IN(1)의 전위를 유지한 상태에서 비트선 BL에 하이 레벨 전위 VBLH를 부여한다. 그러면, 용량 소자(208)의 용량 결합에 의해 워드선 WL의 전위가 VBLH만큼 상승하여, VWLHH가 된다. 여기서 VWLHH는 6V-Vth가 된다.
여기서, 트랜지스터(210)에 착안하면, 트랜지스터(210)의 게이트에는 6V-Vth의 전위가 인가되고, 비트선(252)에 전기적으로 접속된 소스 또는 드레인의 한쪽에는 3V가 인가된 상태가 된다. 따라서, 트랜지스터(210)는 선형 영역에서 동작하는 것이기 때문에, 트랜지스터(214)의 게이트에 전기적으로 접속되는 노드(node(A))의 전위는 트랜지스터(210)의 임계값 누락의 영향을 받지 않고, 전원 전위인 3V까지 상승한다.
이와 같이, 워드선(250)과 비트선(252) 사이에 용량 소자(208)를 전기적으로 접속하는 구성으로 함으로써, 트랜지스터(210)의 게이트와 소스 및 드레인간에 임계값 전압 이상의 전위차를 발생시킬 수 있기 때문에, 소스, 드레인간의 임계값 누락의 영향을 받지 않고 전원 전위와 동일한 전위를 기입할 수 있다. 따라서, 임계값 누락의 영향을 고려해서 미리 높은 전원 전위를 사용할 필요가 없어, 저 전력으로 기입을 행할 수 있다.
또한, 트랜지스터(210)의 임계값 전압이 변동하게 되는 경우나, 복수의 메모리 셀 내의 각각의 트랜지스터(210)의 임계값 전압에 편차가 존재하는 경우라도, 상술한 구성을 사용해서 트랜지스터(210)의 게이트에 충분히 높은 전압을 인가함으로써, 이러한 변동이나 편차에 관계없이 동일한 전압을, 트랜지스터(210)를 통해서 node(A)에 기입할 수 있다.
또한, 기간 T2에 있어서 기입이 행하여지고, node(A)의 전위가 상승하면, 트랜지스터(214)가 온 상태가 된다. 따라서, 트랜지스터(214)의 소스 및 드레인을 통해서 전기적으로 접속된 기준 전위선(258)과 데이터선(254)은 접지 전위(0V)에서 등전위가 되고, 데이터선 DL에는 로우 레벨 전위 VDLL이 출력된다.
계속해서, 기간 T3에 있어서, 비트선 BL의 전위를 하이 레벨 전위 VBLH로 유지한 상태에서, IN(1)을 로우 레벨 전위 VIN(1)L로 한다. 그러면, 인버터(206)에 의해 반전된 하이 레벨 전위 VIN(1)H가 트랜지스터(204)의 게이트에 인가되고, 트랜지스터(204)는 온 상태가 된다. 워드선(250)과 접지 전위 입력부 GND는 트랜지스터(204)의 소스 및 드레인을 통해서 전기적으로 접속되기 때문에, 워드선 WL의 전위는 로우 레벨 전위 VWLL까지 저하한다. 따라서, 워드선 WL의 전위의 저하에 수반하여, 트랜지스터(210)는 오프 상태가 된다.
최후에, 기간 T4에 있어서, 비트선 BL의 전위를 로우 레벨 전위 VBLL로 한다. 이때, 트랜지스터(210)는 오프 상태를 유지하기 때문에, node(A)에는 기간 T2에서 기입된 전위(Vdd)가 유지된다.
이상과 같은 일련의 기입 동작에 의해, node(A)에 하이 레벨 전위를 기입할 수 있다.
계속해서, node(A)에 로우 레벨 전위의 정보를 기입하는 방법에 대해서 설명한다. 도 3에 도시하는 타이밍 차트에 있어서, 하이 레벨 전위의 정보를 기입하는 경우와 상이한 부분만, 파선으로 나타내고 있다.
node(A)에 로우 레벨 전위의 정보를 기입하기 위해서는, 기간 T2 및 T3에 있어서 비트선 BL의 전위를 VBLL로 한 상태로 유지한다. 이때, 워드선 WL은 하이 레벨 전위 VWLH까지 상승하고, 트랜지스터(210)는 온 상태가 되어 있지만, 비트선 BL의 전위가 로우 레벨 전위 VBLL 상태 그대로이기 때문에 node(A)의 전위는 로우 레벨 전위를 유지한다.
node(A)이 로우 레벨 전위일 때, 트랜지스터(214)는 오프 상태가 된다. 따라서 데이터선 DL에는, 전원 입력부 VDD로부터 입력되는 전위 Vdd로부터, 트랜지스터(216)의 임계값 전압만큼 저하한 전위(VDLH)가 출력된다.
이상과 같은 일련의 기입 동작에 의해, node(A)에 로우 레벨 전위를 기입할 수 있다.
이어서, 판독 동작에 대해서 설명한다. 도 3에 도시하는 기간 T5가, 판독 동작의 기간에 대응한다.
판독을 행할 때, 입력부 IN(1), 비트선 BL에는 로우 레벨 전위를 인가한다. 또한 판독 신호선 RL에 하이 레벨 전위 VRLH를 인가한다. 이때의 데이터선 DL의 전위를 검지함으로써, node(A)의 상태를 판독할 수 있다. 즉, 데이터선 DL의 전위가 로우 레벨 전위 VDLL일 때, node(A)에는 하이 레벨 전위가 기입되어 있는 것을 나타내고, 한편, 데이터선 DL의 전위가 하이 레벨 전위 VDLH일 때, node(A)에는 로우 레벨 전위가 기입되어 있는 것을 나타낸다.
도 1에 도시하는 기억 장치(100)에 있어서, 판독 동작은 1행마다, 즉 가로로 배열된 n개의 메모리 셀에 대해서 동시에 행할 수 있다. 그 때, 판독을 행하지 않는 행에 대해서는, 판독 신호선 RL의 전위를 로우 레벨 전위 VRLL로 한다.
판독 신호선 RL의 전위를 로우 레벨 전위 VRLL로 하면, node(A)의 전위는 용량 소자(212)의 용량 결합에 의해 전위 VRLL만큼 저하한다. 여기서, VRLL은 부의 전원 전위 -Vdd보다도 낮은 전위이기 때문에, 가령 node(A)에 하이 레벨 전위 Vdd가 기입된 상태라도, node(A)의 전위는 0V보다 작은 전위까지 저하한다. 따라서, 트랜지스터(214)는node(A)의 상태에 관계없이 항상 오프 상태가 된다.
이와 같이 하여 판독을 행함으로써, 원하는 메모리 셀에 있어서의 node(A)의 상태를 선택적으로 판독할 수 있다.
≪변형예1≫
이어서, 기억 장치(100)에 있어서의 변형예의 하나에 대해서 설명한다.
기억 장치(100)에 있어서, 트랜지스터(214)는, p채널형의 트랜지스터로 해도 된다. 도 4에 당해 트랜지스터에 p채널형의 트랜지스터를 사용했을 때의 구성에 대해서 도시한다.
메모리부(282)는, 메모리부(280)의 트랜지스터(214)를, p채널형의 트랜지스터(224)로 한 구성으로 되어 있다. 또한, 트랜지스터(224)의 제1 전극이 전기적으로 접속되는 신호선이, 접지 전위 입력부 GND가 아니고, 전원 입력부 VDD가 되어 있는 점 및 데이터선 DL에 전기적으로 접속되는 트랜지스터(216)의 제2 전극이 전기적으로 접속되는 신호선이, 전원 입력부 VDD가 아니고, 접지 전위 입력부 GND가 되어 있는 점에서, 상기한 구성과 상이하다.
기입 동작에 관해서는, 이러한 구성으로 한 경우에 대해서도, 상기와 마찬가지의 동작으로 node(B)에 하이 레벨 전위 및 로우 레벨 전위를 기입할 수 있다.
node(B)에 하이 레벨 전위가 기입된 경우, 트랜지스터(224)는 오프 상태가 되고, 데이터선 DL에는 로우 레벨 전위가 출력된다. 한편, node(B)에 로우 레벨 전위가 기입된 경우에는, 트랜지스터(224)는 온 상태가 되기 때문에, 데이터선 DL에는 하이 레벨 전위가 출력된다.
판독은 상기의 구성과 마찬가지로 1행씩 행할 수 있다. 그때, 비선택의 행에 대해서는, 판독 신호선 RL에 전원 전위 Vdd와 동일한 전위를 인가한다. node(B)에 로우 레벨 전위가 기입되어 있던 경우, 판독 신호선 RL에 Vdd를 인가함으로써, 용량 소자(212)에 의한 용량 결합에 의해 node(B)의 전위는 Vdd까지 상승하고, 트랜지스터(224)를 오프 상태로 할 수 있다. 한편, node(B)에 하이 레벨 전위가 기입되어 있던 경우에는, node(B)의 전위는 더욱 높아지기 때문에, 트랜지스터(224)는 오프 상태를 유지한다. 이와 같이, 판독 신호선 RL에 전원 전위 Vdd를 인가함으로써, node(B)의 상태에 관계없이, 트랜지스터(224)를 오프 상태로 할 수 있다.
이와 같이, node(B)에 게이트가 전기적으로 접속되는 트랜지스터를 p채널형의 트랜지스터로 함으로써, 부의 전원 전위를 이용하는 일 없이 판독 동작을 행할 수 있어, 회로 구성을 간략화할 수 있다.
≪변형예2≫
이어서, 기억 장치(100)에 대해서 다른 변형예에 대해서 설명한다.
기억 장치(100)의 메모리부(280)를, 도 5a에 도시하는 바와 같은 n채널형의 트랜지스터(210)와 용량 소자(212)만으로 구성한 메모리부(284)로 치환할 수 있다. 도시하지 않지만, 트랜지스터(210)의 게이트는 워드선 WL과, 또한 제1 전극은 비트선 BL과 각각 전기적으로 접속되고, 또한 제2 전극은, 용량 소자(212)의 한쪽의 전극과 전기적으로 접속되어 있다. 용량 소자(212)의 다른 쪽의 전극은, 기준 전위선과 전기적으로 접속되어 있다. 즉, 메모리부(284)는 소위 DRAM의 메모리 소자를 구성하고 있다. 여기서, 트랜지스터(210)에 전기적으로 접속되는 용량 소자(212)가 기능 회로에 상당한다.
데이터는 상기의 구성과 마찬가지로, node(C)의 전위의 차이를 사용해서 기억할 수 있다. 즉, node(C)가 하이 레벨 전위인지, 로우 레벨 전위인지의 차이를 사용해서 정보를 기억한다.
또한, 트랜지스터(210)의 채널이 형성되는 반도체에는, 단결정 반도체, 다결정 반도체, 미세결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다. 이러한 반도체 재료를 사용한 트랜지스터는, 충분한 고속 동작이 가능하기 때문에, 기억한 정보의 판독 등을 고속으로 행하는 것이 가능하다. 즉, 반도체 장치의 고속 동작이 실현된다.
이와 같은 구성으로 함으로써, 데이터선 및 판독 신호선을 필요로 하지 않기 때문에, 회로를 간략화할 수 있다. 또한, 메모리 소자도 트랜지스터와 용량 소자를 1개씩 구비한 구성으로 할 수 있기 때문에, 메모리 소자 크기를 축소할 수 있다.
또한, 트랜지스터(210)의 채널이 형성되는 반도체에 산화물 반도체를 사용할 수 있다. 산화물 반도체는, 에너지갭이 3.0eV 이상으로 크고, 산화물 반도체를 적절한 조건에서 가공해서 얻어진 트랜지스터에 있어서는, 오프 상태에서의 소스와 드레인간의 채널 폭 1㎛당의 리크 전류(오프 전류)는, 소스와 드레인간의 전압이 3.5V, 사용 시의 온도 조건 하(예를 들어, 25℃)에 있어서, 100zA(1×10-19A) 이하, 혹은 10zA(1×10-20A) 이하, 나아가서는 1zA(1×10-21A) 이하로 할 수 있다. 이로 인해, 소비 전력이 작은 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 극히 작다고 하는 특징으로부터, 트랜지스터(210)를 오프 상태로 함으로써, node(C)의 전위를 극히 장시간에 걸쳐 유지하는 것이 가능하다. 따라서, 종래의 DRAM과 비교하여, 리프레시 동작을 없애거나, 혹은 리프레시 동작의 간격을 극히 길게 하는 것이 가능하게 된다.
≪변형예 3≫
또한, 기억 장치(100)에 대해서, 상기와는 다른 변형예에 대해서 설명한다.
기억 장치(100)의 메모리부(280)를, 도 5b에 도시하는 바와 같은, 2개의 트랜지스터와 2개의 인버터로 구성된, 메모리부(286)로 할 수도 있다. 여기서, 트랜지스터(210)의 게이트는 도시하지 않은 워드선 WL과 전기적으로 접속되고, 제1 전극은 도시하지 않은 비트선 BL과 전기적으로 접속된다. 또한, 트랜지스터(210)의 제2 전극은, 인버터(227)의 입력부 및 인버터(228)의 출력부와 전기적으로 접속된다. 또한 트랜지스터(226)의 게이트는 도시하지 않은 워드선 WL과 전기적으로 접속되고, 제1 전극은 인버터(227)의 출력부 및 인버터(228)의 입력부와 전기적으로 접속되고, 제2 전극은, 데이터선 DL과 전기적으로 접속되어 있다. 즉, 메모리부(286)는 소위 SRAM의 메모리 소자를 구성하고 있다. 또한 명료화를 위해, 여기서는 인버터에 전기적으로 접속되는 전원선이나 기준 전위선은 도시하지 않고 있다. 여기서, 인버터(227) 및 인버터(228)를 포함하는 구성이 기능 회로에 상당한다.
기입 데이터는 node(D)의 전위로서 보존된다. 즉, node(D)가 하이 레벨 전위인지, 로우 레벨 전위인지의 여부의 차이를 사용하여, 정보를 보유할 수 있다.
판독 시에는, 워드선 WL에 전압을 인가하고, 트랜지스터(226)를 온 상태로 하면, node(D)의 전위의 상태에 따라 데이터선 DL의 전위가 상이하게 출력된다. node(D)가 하이 레벨 전위인 경우에는, 데이터선 DL에는 로우 레벨 전위가, 한편, node(D)가 로우 레벨 전위인 경우에는, 데이터선 DL에는 하이 레벨 전위가 출력된다.
이러한 구성으로 함으로써, 메모리 셀 내에 용량 소자를 사용하지 않기 때문에, 기입, 판독 동작을 극히 고속으로 행하는 것이 가능하게 된다.
본 실시 형태에서 설명한 기억 장치는, 워드선과 비트선 사이에 전기적으로 접속된 용량 소자, 또는 이들 배선간의 용량을 사용하고, 기입 시에 비트선보다도 먼저 워드선에 전압을 인가함으로써, 워드선 전위를 비트선 전위보다도 높게 할 수 있어, 기입 시의 임계값 누락을 억제할 수 있다. 따라서, 임계값 누락을 상정해서 미리 높은 전원 전위를 사용할 필요가 없고, 또한 전원 전위를 증가시키는 일없이 기입을 행하는 것이 가능하여, 저 전력으로 기입 동작을 행하는 것이 가능하다.
또한, 본 실시 형태는, 본 명세서에서 설명하는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 2)
본 발명의 일 형태는, 액정 표시 장치나 발광 표시 장치, 전자 페이퍼 등의 화소 표시 장치에도 적용할 수 있다. 본 실시 형태에서는, 본 발명의 일 형태인, 발광 표시 장치의 구성에 대해서 설명한다.
본 실시 형태에서는 발광 표시 장치의 예로서, 일렉트로 루미네센스를 이용하는 발광 소자를 사용한 구성에 대해서 설명한다. 일렉트로 루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물일지에 따라서 구별되며, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써 발광한다. 이러한 메커니즘으로부터, 상기한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 끼워 넣고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용해서 설명한다.
도 6은 본 실시 형태에서 예시하는 발광 표시 소자의 화소 구성의 일례를 도시하는 도면이다. 본 실시 형태에서는, 디지털 계조 구동을 적용 가능한 화소 구성의 일례를 설명한다.
화소(300)는, 비트선 BL, 워드선 WL, 전원선 VDD, 기준 전위선에 둘러싸인 영역에 배치되어 있다. 또한, 워드선 WL에는 트랜지스터(302)의 제2 전극이 전기적으로 접속되어 있고, 트랜지스터(302)의 제1 전극과 게이트는, 입력부 IN(2)에 전기적으로 접속되어 있다. 또한, 전원선 VDD는 전원 전위 Vdd를, 기준 전위선은 0V를 항상 공급한다.
화소(300)는, 용량 소자(308), 트랜지스터(310), 발광 소자 구동용의 트랜지스터(314), 용량 소자(312) 및 발광 소자(316)를 갖고 있다. 용량 소자(308)는 한쪽의 전극이 워드선 WL에, 다른 쪽의 전극이 비트선 BL에 전기적으로 접속되어 있다. 트랜지스터(310)의 게이트는 워드선 WL에 전기적으로 접속되고, 제1 전극이 비트선 BL과 전기적으로 접속되고, 제2 전극이 용량 소자(312)의 한쪽의 전극과, 트랜지스터(314)의 게이트에 전기적으로 접속되어 있다. 용량 소자(312)의 다른 쪽의 전극과, 트랜지스터(314)의 제1 전극은, 전원선 VDD와 전기적으로 접속하고 있다. 또한, 트랜지스터(314)의 제2 전극은, 발광 소자(316)의 제1 전극(화소 전극)에 전기적으로 접속되어 있다. 발광 소자(316)의 제2 전극은 기준 전위선과 전기적으로 접속된다. 여기서, 용량 소자(312), 트랜지스터(314) 및 발광 소자(316)를 포함하는 구성이 기능 회로에 상당한다.
또한, 발광 소자(316)의 제2 전극에는, 저 전원 전위가 설정되어 있어도 된다. 또한, 저 전원 전위란, 전원선 VDD에 설정되는 고 전원 전위를 기준으로 해서 저 전원 전위<고 전원 전위를 만족하는 전위이며, 저 전원 전위로서는 예를 들어 GND나 0V 등이 설정되어도 된다. 이 고 전원 전위와 저 전원 전위의 전위차를 발광 소자(316)에 인가하여, 발광 소자(316)에 전류를 흘려서 발광 소자(316)를 발광시키기 때문에, 고 전원 전위와 저 전원 전위의 전위차가 발광 소자(316)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다. 본 실시 형태에서는, 저 전원 전위로서 0V를 사용한다.
발광 소자에는, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자 등이 있지만, 본 실시 형태에서 설명하는 화소 구성은, 어느 사출 구조의 발광 소자라도 발광 소자(316)에 적용 가능하다.
또한, 트랜지스터(310)의 채널이 형성되는 반도체에 산화물 반도체를 사용할 수 있다. 산화물 반도체는, 에너지갭이 3.0eV 이상으로 크고, 산화물 반도체를 적절한 조건에서 가공해서 얻어진 트랜지스터에 있어서는, 오프 상태에서의 소스와 드레인간의 채널 폭 1㎛당의 리크 전류(오프 전류)는, 소스와 드레인간의 전압이 3.5V, 사용 시의 온도 조건 하(예를 들어, 25℃)에 있어서, 100zA(1×10-19A) 이하, 혹은 10zA(1×10-20A) 이하, 나아가서는 1zA(1×10-21A) 이하로 할 수 있다. 이로 인해, 소비 전력이 작은 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 극히 작다고 하는 특징으로부터, 화소에의 기입 후, 트랜지스터(310)를 오프 상태로 함으로써, 트랜지스터(314)의 게이트 전위를 극히 장시간에 걸쳐 유지하는 것이 가능하다. 따라서, 예를 들어 정지 화상을 표시할 때는 데이터의 재기입을 행하지 않아도, 장시간에 걸쳐 표시를 유지할 수 있어, 소비 전력이 낮은 표시 장치를 실현할 수 있다.
또한, 용량 소자(312)는 트랜지스터(314)의 게이트 용량을 대용해서 생략하는 것도 가능하다. 트랜지스터(314)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극층 사이에서 용량이 형성되어 있어도 된다.
또한, 용량 소자(308)는, 워드선 WL과 비트선 BL의 선간 용량 등으로 대용하여 생략할 수도 있다.
화소에 데이터를 기입할 때, 우선 입력부 IN(2)에 전압을 인가함으로써, 워드선 WL의 전위가 상승하고, 트랜지스터(310)를 온 상태로 한다. 계속해서 비트선 BL에 전압을 인가함으로써, 용량 소자(308)의 용량 결합에 의해, 워드선 WL의 전위는 더욱 상승한다. 따라서, 용량 소자(312)의 한쪽의 전극 및 트랜지스터(314)의 게이트에 인가되는 전위는, 트랜지스터(310)의 임계값 누락의 영향을 받지 않고, 비트선 전압에 극히 가까운 전위가 인가된다. 또한, 이때, 워드선 WL에는 비트선 BL에 입력하는 전위와 동일한 전위를 인가할 수 있다.
트랜지스터(314)의 게이트에 전압이 인가되면, 트랜지스터(314)는 온 상태가 되기 때문에, 발광 소자(316)에는 전압이 인가되고, 전류가 흐름으로써 발광이 일어난다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 트랜지스터(314)의 게이트 전위, 즉 비트선 BL의 전위는 트랜지스터(314)가 충분히 온하거나, 오프하거나 하는 2가지의 상태로 되는 비디오 신호를 입력한다. 즉, 트랜지스터(314)는 선형 영역에서 동작시킨다. 트랜지스터(314)가 충분히 온하는 비디오 신호의 전위로서, 전원선 VDD보다도 높은 전압, 적어도, Vdd+ 트랜지스터(314)의 Vth보다도 높은 전압을 사용할 수 있다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 6과 동일한 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 트랜지스터(314)의 게이트에 발광 소자(316)의 순방향 전압+트랜지스터(314)의 Vth 이상의 전압을 인가한다. 발광 소자(316)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계값 전압을 포함한다. 또한, 트랜지스터(314)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(316)에 전류를 흘릴 수 있다. 트랜지스터(314)를 포화 영역에서 동작시키기 위해서, 전원선 VDD의 전위는, 트랜지스터(314)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(316)에 비디오 신호에 따른 전류를 흘리고, 아날로그 계조 구동을 행할 수 있다.
또한, 도 6에 도시하는 화소 구성은, 이것에 한정되지 않는다. 예를 들어, 도 6에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가해도 된다.
본 실시 형태에서 설명한 발광 표시 장치는, 워드선과 비트선 사이에 전기적으로 접속된 용량 소자, 또는 이들 배선간의 용량을 사용하고, 기입 시에 비트선보다도 먼저 워드선에 전압을 인가함으로써, 워드선 전위를 비트선 전위보다도 높게 할 수 있어, 기입 시의 임계값 누락을 억제할 수 있다. 따라서, 임계값 누락을 상정해서 미리 높은 전원 전위를 사용할 필요가 없고, 또한 전원 전위를 증가시키는 일없이 기입을 행하는 것이 가능하여, 저 전력으로 기입 동작을 행하는 것이 가능하다.
또한, 트랜지스터(310)의 임계값 전압이 변동하게 되는 경우나, 복수의 화소 내의 각각의 트랜지스터(310)의 임계값 전압에 편차가 존재하는 경우라도, 상술한 구성을 사용해서 트랜지스터(310)의 게이트에 충분히 높은 전압을 인가함으로써, 이러한 변동이나 편차에 관계없이 동일한 전압을, 트랜지스터(310)를 통해서 트랜지스터(314)의 게이트에 인가할 수 있다. 따라서, 발광 휘도의 변동이나 편차가 억제되어, 신뢰성이 높은 발광 표시 장치로 할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 설명하는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 적용 가능한, 산화물 반도체를 반도체층에 사용한 트랜지스터의 구성 및 제작 방법의 일례에 대해서, 도 7a 내지 도 7e 및 도 8a 내지 도 8d를 사용해서 설명한다.
도 7d에 도시하는 트랜지스터(610)는, 역 스태거형의 트랜지스터의 일례이다.
역 스태거형의 트랜지스터(610)는, 기판(600) 상에 게이트 전극층(601)을 갖고, 게이트 전극층(601)을 덮는 게이트 절연층(602)을 갖는다. 또한 게이트 절연층(602)에 접하여, 게이트 전극층(601)과 중첩하는 산화물 반도체층(603)을 갖고, 산화물 반도체층(603)의 단부와 접하는 소스 전극층(605a) 및 드레인 전극층(605b)을 갖는다. 또한, 게이트 절연층(602), 소스 전극층(605a), 드레인 전극층(605b) 및 산화물 반도체층(603)이 노출된 부분을 덮는, 제1 절연층(607)을 갖는다. 또한 제1 절연층(607)을 덮는 제2 절연층(609)을 갖는다.
본 실시 형태의 반도체층에 사용하는 산화물 반도체는, 도너가 될 수 있는 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화함으로써 I형(진성)의 산화물 반도체, 또는 I형(진성)에 한없이 가까운 산화물 반도체로 한 것이다.
또한, 고순도화된 산화물 반도체 중에서는 캐리어가 극히 적고, 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만이 된다. 또한, 이와 같이 캐리어가 적음으로써, 오프 상태에 있어서의 전류(오프 전류)는 충분히 작아진다.
구체적으로는, 상술한 산화물 반도체층을 구비하는 트랜지스터에서는, 실온(25℃)에 있어서의 채널 폭 1㎛당의 오프 전류를, 100zA(1×10-19A) 이하, 나아가서는 10zA(1×10-20A) 이하로 하는 것이 가능하다.
또한, 고 순도화된 산화물 반도체층을 구비하는 트랜지스터(610)는, 온 전류의 온도 의존성이 거의 보이지 않고, 고온 상태에 있어서도 오프 전류는 매우 작은 상태 그대로이다.
이하, 도 7a 내지 도 7e를 사용하여, 기판(600) 상에 트랜지스터(610)를 제작하는 공정을 설명한다. 도 7a 내지 도 7e는 트랜지스터(610)의 제작 공정에 따른 단면 개략도이다.
우선, 절연 표면을 갖는 기판(600) 상에 도전층을 형성한 후, 제1 포토리소그래피 공정에 의해 게이트 전극층(601)을 형성한다. 또한, 당해 포토리소그래피 공정에 사용하는 레지스트 마스크는, 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
기판(600)은 절연 표면을 가지면 되고, 큰 제한은 없지만 , 후속 공정에서 가열 처리를 행하는 경우에는, 적어도 그 온도에 견딜 수 있는 내열성을 갖고 있을 필요가 있다. 예를 들어 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 스테인리스를 포함하는 금속 기판 또는 반도체 기판의 표면에 절연막을 형성한 것을 사용해도 된다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은, 일반적으로 상기 기판과 비교해서 내열 온도가 낮은 경향이 있지만, 제작 공정에 있어서의 처리 온도에 견딜 수 있는 것이라면 사용하는 것이 가능하다. 또한, 기판(600)의 표면을, CMP법 등의 연마에 의해 평탄화해 두어도 된다. 본 실시 형태에서는 기판(600)으로서 유리 기판을 사용한다.
또한, 하지가 되는 절연층을 기판(600)과 게이트 전극층(601) 사이에 형성해도 된다. 당해 절연층에는, 기판(600)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 산화 질화 실리콘막 등으로부터 선택된 하나 또는 복수의 막에 의해 형성할 수 있다.
또한, 게이트 전극층(601)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료 혹은 도전성 산화물을 사용해서 형성할 수 있다. 또한, 그 구조는, 단층 구조로 해도 되고, 적층 구조로 해도 된다.
이어서, 게이트 전극층(601) 상에 게이트 절연층(602)을 형성한다. 게이트 절연층(602)은, 플라즈마 CVD법이나 스퍼터링법 등을 사용해서 형성할 수 있다. 또한, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 산화 하프늄막 등으로부터 선택된 하나 또는 복수의 막에 의해 형성할 수 있다.
또한, 게이트 절연층(602), 산화물 반도체층(603)에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 산화물 반도체층(603)의 성막 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극층(601)이 형성된 기판(600) 또는 게이트 절연층(602)까지가 형성된 기판(600)을 예비 가열하고, 기판(600)이 흡착하고 있는 수소, 수분 등의 불순물을 탈리시키는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은, 크라이오 펌프로 하는 것이 바람직하다. 또한, 당해 예비 가열은, 소스 전극층(605a) 및 드레인 전극층(605b)까지 형성한 기판(600)에 대해서 행해도 된다. 또한,이 예비 가열의 처리는 생략할 수도 있다.
이어서, 게이트 절연층(602) 상에 막 두께 2㎚ 이상 200㎚ 이하, 바람직하게는 5㎚ 이상 30㎚ 이하의 산화물 반도체층(603)을 형성한다(도 7a 참조).
산화물 반도체층(603)에는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물, In-Sn-Al-Zn-O계 산화물, In-Sn-Hf-Zn-O계 산화물 또는 In-Hf-Al-Zn-O계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물, In-Sn-Zn-O계 산화물, In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물 또는 In-Lu-Zn-O계 산화물이나, 2원계 금속 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물 또는 In-Sn-O계 산화물이나, In-O계 산화물, Sn-O계 산화물, Zn-O계 산화물 등을 사용할 수 있다. 또한, 상기 산화물에 SiO2를 포함해도 된다. 여기서, 예를 들어, In-Ga-Zn-O계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, 그 조성비는 특별히 문제삼지 않는다. 또한, In과 Ga와 Zn 이외의 원소를 포함해도 된다.
또한, 산화물 반도체층(603)에는, 화학식 InMO3(ZnO)m(m>0, 또한 m은 자연수가 아님)으로 표기되는 박막을 사용할 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등이 있다.
산화물 반도체층(603)을 스퍼터링법으로 제작하기 위한 타깃으로서, 산화 아연을 주성분으로 하는 금속 산화물의 타깃을 사용할 수 있다. 또한, 금속 산화물의 타깃의 다른 예로서는, In, Ga 및 Zn을 포함하는 산화물 반도체 타깃(조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수비])을 사용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 산화물 반도체 타깃으로서, In2O3:Ga2O3:ZnO=2:2:1[mol수비], 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성비를 갖는 타깃을 사용할 수도 있다. 산화물 반도체 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 산화물 반도체 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다. 또한, 타깃의 순도는 99.99% 이상이 바람직하고, 특히 Na, Li 등의 알칼리 금속 및 Ca 등의 알칼리 토류금속 등의 불순물은 저감되어 있는 것이 바람직하다.
본 실시 형태에서는, 비정질 구조의 산화물 반도체층을, In-Ga-Zn-O계의 금속 산화물 타깃을 사용하는 스퍼터링법에 의해 형성하는 것으로 한다.
산화물 반도체층(603)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기 또는, 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수소화물 등의 불순물이, 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)로까지 제거된 고순도 가스 분위기를 사용하는 것이 적합하다.
산화물 반도체층(603)의 형성 시에는, 예를 들어, 감압 상태로 유지된 처리실 내에 피처리물을 보유하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 150℃ 이상 450℃ 이하, 보다 바람직하게는 200℃ 이상 400℃ 이하로 되도록 피처리물을 가열한다. 특히, 250℃ 이상 320℃ 이하의 범위가 탈수화에 적합하다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용해서 산화물 반도체층(603)을 형성한다. 피처리물을 가열하면서 산화물 반도체층(603)을 형성함으로써, 산화물 반도체층에 포함되는 불순물을 저감할 수 있다. 또한, 스퍼터에 의한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 사브리메이션 펌프 등을 사용할 수 있다. 또한, 터보 분자 펌프에 콜드트랩을 부가한 것을 사용해도 된다. 크라이오 펌프 등을 사용해서 배기함으로써, 처리실로부터 수소나 물 등의 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등을 제거할 수 있기 때문에, 산화물 반도체층(603) 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층(603)의 형성 조건으로서는, 예를 들어, 피처리물과 타깃 사이의 거리가 170㎜, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기 또는 아르곤(아르곤 100%) 분위기 또는 산소와 아르곤의 혼합 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 쓰레기(성막 시에 형성되는 가루 상태의 물질 등)를 저감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층(603)의 두께는, 1㎚ 이상 50㎚ 이하, 바람직하게는 1㎚ 이상 30㎚ 이하, 보다 바람직하게는 1㎚ 이상 10㎚ 이하로 한다. 이러한 두께의 산화물 반도체층(603)을 사용함으로써, 미세화에 수반하는 단채널 효과를 억제하는 것이 가능하다. 단, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 따라 적절한 두께는 상이하기 때문에, 그 두께는, 사용하는 재료나 용도 등에 따라 선택할 수도 있다.
또한, 산화물 반도체층(603)을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하고, 형성 표면(예를 들어 게이트 절연층(602)의 표면)의 부착물을 제거하는 것이 적합하다. 여기서, 역 스퍼터링이란, 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하고, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 된다.
이어서, 산화물 반도체층(603)을 제2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(603)으로 가공한다(도 7b 참조). 또한, 당해 포토리소그래피 공정에 사용하는 레지스트 마스크는, 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 게이트 절연층(602)에 콘택트 홀을 형성하는 경우, 그 공정은 산화물 반도체층(603)의 가공과 동시에 행할 수 있다.
산화물 반도체층(603)의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 되고, 양쪽을 사용해도 된다. 예를 들어, 산화물 반도체층(603)의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 혼합시킨 용액 등을 사용할 수 있다. 또한, ITO07N(간또 가가꾸사제)을 사용해도 된다.
그 후, 산화물 반도체층(603)에 대해서, 열 처리(제1 열 처리)를 행한다. 이 제1 열 처리에 의해 산화물 반도체층 중의 과잉의 수소(물이나 수산기를 포함함)를 제거하고, 산화물 반도체층의 구조를 정돈하여, 에너지갭 중의 결함 준위를 저감할 수 있다. 제1 열 처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만 또는 400℃ 이상 500℃ 이하로 한다.
열 처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기 하에서, 450℃, 1시간의 조건에서 행할 수 있다. 이 사이, 산화물 반도체층은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 발생하지 않도록 한다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용해서 열 처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은, 열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제1 열 처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수분간 가열한 후, 당해 불활성 가스 분위기로부터 피처리물을 취출하는 GRTA 처리를 행해도 된다. GRTA 처리를 사용하면 단시간에서의 고온 열 처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이라도 적용이 가능하게 된다. 또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 절환해도 된다. 산소를 포함하는 분위기에 있어서 제1 열 처리를 행함으로써, 산소 결손에 기인하는 에너지갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
어쨌든, 제1 열 처리에 의해 불순물을 저감하고, I형(진성 반도체) 또는 I형에 한없이 가까운 산화물 반도체층을 형성함으로써, 매우 우수한 특성의 트랜지스터를 실현할 수 있다.
그런데, 상술한 열 처리(제1 열 처리)에는 수소나 물 등을 제거하는 효과가 있으므로, 당해 열 처리를, 탈수화 처리나, 탈수소화 처리 등으로 부르는 경우도 있다. 당해 탈수화 처리나, 탈수소화 처리는, 산화물 반도체층(603)을 섬 형상으로 가공하기 전에 있어서 행하는 것도 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는, 일회에 한하지 않고 복수회 행해도 된다.
또한, 제1 가열 처리는, 상기 이외에, 소스 전극층 및 드레인 전극층을 형성한 후, 소스 전극층 및 드레인 전극층 상에 절연층을 형성한 후, 등의 타이밍에 있어서 행할 수 있다.
이어서, 게이트 절연층(602) 및 산화물 반도체층(603) 상에 소스 전극층 또는 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 소스 전극층 또는 드레인 전극층에 사용하는 도전막으로서는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등을 사용할 수 있다. 또한, Al막, Cu막 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 Ti막, Mo막, W막 등의 고융점 금속막을 적층시킨 구성으로 해도 된다. 또한, Al막에 발생하는 힐록이나 위스커의 발생을 방지하는 원소(Si, Nd, Sc 등)가 첨가되어 있는 Al 재료를 사용함으로써 내열성을 향상시키는 것이 가능하게 된다. 소스 전극층 또는 드레인 전극층은, 도전성의 금속 산화물을 사용해서 형성해도 된다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO라고 약기함), 산화 인듐 산화 아연 합금(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 규소를 포함시킨 것을 사용할 수 있다.
제3 포토리소그래피 공정에 의해 도전막 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 소스 전극층(605a) 및 드레인 전극층(605b)을 형성한 후, 레지스트 마스크를 제거한다(도 7c 참조).
제3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 사용하면 된다. 또한, 트랜지스터의 채널 길이(L)는, 소스 전극층과 드레인 전극층의 간격에 의해 결정된다. 이로 인해, 채널 길이(L)가 25㎚ 미만인 트랜지스터의 제작에 사용하는 마스크 형성 시의 노광에는, 수 ㎚ 내지 수 10㎚으로 파장이 짧은 초 자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초 자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를, 10㎚ 이상 1000㎚(1㎛) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 반도체 장치의 소비 전력을 저감하는 것도 가능하다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위해서, 다계조 마스크에 의해 형성된 레지스트 마스크를 사용해서 에칭 공정을 행해도 된다. 다계조 마스크를 사용해서 형성된 레지스트 마스크는 서로 다른 두께의 영역을 갖고, 에칭을 행함으로써 다시 형상을 변형할 수 있기 때문에, 서로 다른 패턴으로 가공하기 위한 복수의 에칭 공정에 사용할 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2종류 이상의 서로 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 이에 의해, 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 도전막의 에칭 시에는, 산화물 반도체층(603)이 에칭에 의해 분단되는 경우가 없도록, 에칭 조건을 최적화하는 것이 요망된다. 그러나, 도전막만을 에칭하고, 산화물 반도체층(603)을 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어려워, 도전막의 에칭 시에, 산화물 반도체층(603)의 일부가 에칭되어 홈부(오목부)가 형성되는 경우도 있다.
도전막의 에칭에는, 웨트 에칭, 드라이 에칭 중 어느 것을 사용해도 된다. 또한, 소자의 미세화라고 하는 관점에서는 드라이 에칭을 사용하는 것이 적합하다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수 있다. 본 실시 형태에서는, 도전막으로서 티타늄막을 사용하고, 산화물 반도체층(603)에는 In-Ga-Zn-O계의 재료를 사용하고 있기 때문에, 예를 들어 웨트 에칭을 적용하는 경우에는, 에천트로서 암모니아 과수(31중량％ 과산화수소수:28중량％ 암모니아수:물=5:2:2)를 사용할 수 있다.
이어서, N2O, N2 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하고, 노출하고 있는 산화물 반도체층의 표면에 부착된 수소나 물 등을 제거하는 것이 바람직하다. 당해 플라즈마 처리를 행하는 경우, 대기와 접촉하지 않는 조건에서, 계속해서 보호 절연층이 되는 제1 절연층(607)을 형성한다.
제1 절연층(607)은, 적어도 1㎚ 이상의 막 두께로 하고, 스퍼터링법 등, 제1 절연층(607)에 물이나 수소 등의 불순물을 혼입시키지 않는 방법을 사용해서 형성하는 것이 바람직하다. 제1 절연층(607)에 수소가 포함되면, 그 수소의 산화물 반도체층에의 침입이나, 수소에 의한 산화물 반도체층 중의 산소의 인발 등이 발생하고, 산화물 반도체층의 백 채널이 저저항화(n형화)해서 기생 채널이 형성될 우려가 있기 때문이다. 또한, 제1 절연층(607)에는, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막 또는 산화 질화 알루미늄막, 산화 갈륨막 등을 사용하는 것이 바람직하다.
본 실시 형태에서는, 제1 절연층(607)으로서 막 두께 200㎚의 산화 실리콘막을, 스퍼터링법을 사용해서 성막한다. 성막 시의 기판 온도는, 실온(25℃) 이상 300℃ 이하로 하면 되고, 본 실시 형태에서는 100℃로 한다. 산화 실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다. 또한, 타깃으로서 산화 실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다.
산화물 반도체층(603)의 형성 시와 마찬가지로, 제1 절연층(607)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용해서 배기한 성막실에서 성막함으로써, 제1 절연층(607)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 제1 절연층(607)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서, 터보 분자 펌프에 콜드트랩을 부가한 것을 사용해도 된다.
제1 절연층(607)의 성막에 사용하는 스퍼터링 가스는, 수소나 물 등의 불순물이 제거된 고순도 가스인 것이 바람직하다.
이어서, 불활성 가스 분위기 하 또는 산소 분위기 하에서 제2 열 처리를 행한다. 열 처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 한다. 예를 들어, 질소 분위기 하에서 250℃, 1시간의 열 처리를 행하면 된다. 제2 열 처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 제1 절연층(607)으로부터 산화물 반도체층(603)에의 산소의 공급에 의해, 이 산화물 반도체층(603)의 산소 결손을 보충하여, I형(진성 반도체) 또는 I형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시 형태에서는, 제1 절연층(607)의 형성 후에 제2 열 처리를 행하고 있지만, 제2 열 처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 제1 열 처리에 계속해서 제2 열 처리를 행해도 되고, 제1 열 처리에 제2 열 처리를 겸하게 해도 된다.
상술한 바와 같이, 제1 열 처리 및 제2 열 처리에 의해, 산화물 반도체층(603)을, 그 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화하고, I형(진성)화할 수 있다.
이상의 공정에서 트랜지스터(610)가 형성된다(도 7d 참조).
또한, 제1 절연층(607) 상에는, 또한 제2 절연층(609)을 형성하는 것이 바람직하다(도 7e 참조). 제2 절연층(609)은, 수소나 물 등이 외부로부터의 침입을 방지한다. 제2 절연층(609)으로서는, 예를 들어, 질화 실리콘막, 질화 알루미늄막 등을 사용할 수 있다. 성막 방법은 특별히 한정되지 않지만, RF 스패터링법은 양산성이 좋기 때문에, 제2 절연층(609)의 성막 방법으로서 적합하다. 또한, 제2 절연층(609)으로서, 폴리이미드, 아크릴, 벤조시클로부텐 등의 유기 재료를 사용할 수 있다. 이들 유기 재료를 사용함으로써, 새로운 절연성의 향상을 도모할 수 있다. 또한, 제2 절연층(609)은, 상기한 재료를 적층한 구조로 해도 되고, 예를 들어, 질화 실리콘막 상에 폴리이미드막을 적층한 구조로 할 수 있다. 이러한 구조로 함으로써, 제2 절연층(609)은, 수소나 물 등의 침입을 방지하고, 또한 절연성을 향상시킬 수 있다.
또한, 제2 절연층(609)의 형성 후에는, 또한, 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하의 조건에서, 열 처리를 행해도 된다.
≪변형예≫
이하에서는, 본 실시 형태에서 설명한 역 스태거형의 트랜지스터(610)와는 다른 구성의 트랜지스터에 대해서 설명한다. 이하에 설명하는 구성의 트랜지스터는 모두 고 순도화된 산화물 반도체층을 포함하는 트랜지스터로서, 트랜지스터의 리크 전류가 충분히 저감된 트랜지스터이다.
도 8a에 도시하는 트랜지스터(620)는 전술한 트랜지스터(610)와는 다른 구성의 역 스태거 구조의 트랜지스터이다.
트랜지스터(620)는, 산화물 반도체층(603)의 채널 형성 영역을 덮도록 채널 보호층(627)을 갖는다. 채널 보호층(627)을 채널 형성 영역 상에 형성함으로써, 제작 공정 중에 있어서 소스 전극층(605a) 및 드레인 전극층(605b)의 형성 시에, 산화물 반도체층(603)에의 에칭에 의한 데미지가 저감되기 때문에, 신뢰성이 높은 트랜지스터로 할 수 있다.
도 8b에 도시하는 트랜지스터(630)는, 트랜지스터(610) 및 트랜지스터(620)와는 다른 구성의, 보텀 게이트형의 트랜지스터이다.
트랜지스터(630)는, 트랜지스터(610)에 있어서, 소스 전극층(605a) 및 드레인 전극층(605b)과, 산화물 반도체층(603)의 적층순을 치환한 구성으로 되어 있다. 즉, 게이트 절연층(602) 상에 간극을 설치해서 소스 전극층(605a) 및 드레인 전극층(605b)이 형성되고, 이 간극을 덮도록 산화물 반도체층(603)이 형성되어 있다.
이러한 구성으로 함으로써, 산화물 반도체층(603)에의 소스 전극층(605a) 및 드레인 전극층(605b)의 형성 시의 에칭의 데미지 등이 저감되어, 신뢰성이 높은 트랜지스터로 할 수 있다.
도 8c에 도시하는 트랜지스터(640)는, 톱 게이트형의 트랜지스터의 하나이다.
트랜지스터(640)는, 기판(600) 상에 하지 절연층(637), 산화물 반도체층(603), 소스 전극층(605a) 및 드레인 전극층(605b), 게이트 절연층(602) 및 게이트 전극층(601)의 순서대로 형성된 구성으로 되어 있다. 또한, 게이트 절연층(602)에 형성된 콘택트 홀을 통하여, 소스 전극층(605a) 및 드레인 전극층(605b)과 전기적으로 접속하는 소스 배선층(636a) 및 드레인 배선층(636b)을 갖는다.
또한, 도 8d에 도시하는 트랜지스터(650)는, 톱 게이트형의 트랜지스터의 하나인 스태거 구조의 트랜지스터이다.
트랜지스터(650)는, 트랜지스터(640)에 있어서, 산화물 반도체층(603)과, 소스 전극층(605a) 및 드레인 전극층(605b)의 적층순을 치환한 구성으로 되어 있다. 즉, 하지 절연층(637) 상에 간극을 설치해서 소스 전극층(605a) 및 드레인 전극층(605b)이 형성되고, 이 간극을 덮도록 산화물 반도체층(603)이 형성되어 있다.
트랜지스터(640) 및 트랜지스터(650)와 같은 구성의 트랜지스터는, 산화물 반도체층(603)의 채널 형성 영역이 게이트 절연층(602) 및 하지 절연층(637) 사이에 끼워져 있는 구성으로 되어 있다. 따라서 이들 층에 의해 산화물 반도체층(603)에의 불순물의 침입을 방지할 수 있어, 보다 신뢰성이 높은 트랜지스터로 할 수 있다.
이와 같이, 본 실시 형태를 사용해서 제작한, 고순도화된 산화물 반도체층을 포함하는 트랜지스터를 사용함으로써, 트랜지스터의 리크 전류를 충분히 저감하는 것이 가능하다. 따라서, 이 트랜지스터를 회로의 일부에 사용함으로써, 저소비 전력의 반도체 장치를 제작할 수 있다. 또한, 이러한 리크 전류의 극히 작은 트랜지스터를 선택 트랜지스터에 사용함으로써, 저전압으로 기입을 행해도 장기간에 걸쳐 정보를 보유하는 것이 가능하게 되기 때문에, 저전압으로 기입 동작을 행할 수 있어, 소비 전력이 저감된 반도체 장치를 실현할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서, 도 9a 내지 도 9f를 사용해서 설명한다. 본 실시 형태에서는, 컴퓨터, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에, 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 9a는, 노트북형의 퍼스널 컴퓨터로서, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702) 내에는, 전술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전위를 증가시키는 일없이 기입 동작에 있어서 기입 전압이 저감되고, 또한 기입 동작 시의 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현된다.
도 9b는, 휴대 정보 단말기(PDA)로서, 본체(711)에는, 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 전술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전위를 증가시키는 일없이 기입 동작에 있어서 기입 전압이 저감되고, 또한 기입 동작 시의 소비 전력이 충분히 저감된 휴대 정보 단말기가 실현된다.
도 9c는, 전자 페이퍼를 실장한 전자 서적(720)으로서, 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은, 축부(737)에 의해 접속되어 있고, 이 축부(737)를 축으로 해서 개폐 동작을 행할 수 있다. 또한, 하우징(721)은, 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723) 중 적어도 하나에는, 전술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전위를 증가시키는 일없이 기입 동작에 있어서 기입 전압이 저감되고, 또한 기입 동작 시의 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 9d는, 휴대전화기로서, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은, 슬라이드하고, 도 9d와 같이 전개하고 있는 상태로부터 서로 겹친 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(741)은, 표시 패널(742), 스피커(743), 마이크로폰(744), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징(740)은, 휴대전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는, 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741) 중 적어도 하나에는, 전술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전위를 증가시키는 일없이 기입 동작에 있어서 기입 전압이 저감되고, 또한 기입 동작 시의 소비 전력이 충분히 저감된 휴대전화기가 실현된다.
도 9e는, 디지털 카메라로서, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 전술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전위를 증가시키는 일없이 기입 동작에 있어서 기입 전압이 저감되고, 또한 기입 동작 시의 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 9f는, 텔레비전 장치(770)로서, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은, 하우징(771)이 구비하는 스위치나, 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는, 전술한 실시 형태에 나타내는 반도체 장치가 탑재되어 있다. 그로 인해, 전원 전위를 증가시키는 일없이 기입 동작에 있어서 기입 전압이 저감되고, 또한 기입 동작 시의 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는, 전술한 실시 형태에 관한 반도체 장치가 탑재되어 있다. 이로 인해, 전원 전위를 증가시키는 일없이 기입 동작 시에 있어서의 소비 전력을 저감한 전자 기기가 실현된다.
[실시예 1]
본 실시예에서는, 본 발명의 일 형태의 메모리 회로에 대해서, 그 입출력 특성에 대해서 계산한 결과에 대해서 나타낸다.
≪회로 구성≫
우선, 계산에 사용한 회로에 대해서 도 10을 사용해서 설명한다. 도 10에 본 실시예에서 사용한 회로 구성을 도시한다.
회로(400)는, 트랜지스터(402), 트랜지스터(404), 트랜지스터(406), 트랜지스터(408), 트랜지스터(412), 트랜지스터(416) 및 트랜지스터(418), 및 용량 소자(410) 및 용량 소자(414)를 갖는다. 또한, 2개의 입력부(입력부 IN(1), 입력부 IN(2)), 2개의 전원 입력부(전원 입력부 VDD), 3개의 접지 전위 입력부 및 1개의 출력부(출력부 OUTPUT)를 갖는다. 여기서, 트랜지스터(402), 트랜지스터(406), 트랜지스터(408), 트랜지스터(412) 및 트랜지스터(416)는 n채널형의 트랜지스터이며, 트랜지스터(404) 및 트랜지스터(418)는 p채널형의 트랜지스터이다.
트랜지스터(402)는 게이트 및 제1 전극이 입력부 IN(1)과 전기적으로 접속되고, 제2 전극이 트랜지스터(408)의 제1 전극과, 용량 소자(410)의 제1 전극과, 트랜지스터(412)의 게이트에 전기적으로 접속된다. 트랜지스터(404)는 게이트가 입력부 IN(1) 및 트랜지스터(406)의 게이트와 전기적으로 접속되고, 제1 전극이 전원 입력부 VDD와 전기적으로 접속되고, 제2 전극이 트랜지스터(406)의 제1 전극 및 트랜지스터(408)의 게이트와 전기적으로 접속된다. 트랜지스터(406)는, 제2 전극이 접지 전위 입력부에 전기적으로 접속된다. 트랜지스터(408)는, 제2 전극이 접지 전위 입력부에 전기적으로 접속된다. 용량 소자(410)는, 제2 전극이 입력부 IN(2) 및 트랜지스터(412)의 제1 전극에 전기적으로 접속된다. 트랜지스터(412)는, 제2 전극이 용량 소자(414)의 제1 전극과, 트랜지스터(416)의 게이트에 전기적으로 접속된다. 용량 소자(414)는 제2 전극이 트랜지스터(416)의 제1 전극 및 접지 전위 입력부와 전기적으로 접속된다. 트랜지스터(416)는, 제2 전극이 출력부 OUTPUT와, 트랜지스터(418)의 제2 전극 및 게이트와 전기적으로 접속된다. 트랜지스터(418)는, 제1 전극이 전원 입력부 VDD와 전기적으로 접속된다.
여기서, 트랜지스터(404)와 트랜지스터(406)는 인버터 회로를 형성하고 있고, 그 출력부에는 트랜지스터(408)의 게이트가 전기적으로 접속되어 있다. 따라서, IN(1)에 하이 레벨 전위가 입력되면, 트랜지스터(408)의 게이트에는 로우 레벨 전위가 입력되고, 트랜지스터(408)는 오프 상태가 된다. 한편, IN(1)에 로우 레벨 전위가 입력되면, 트랜지스터(408)의 게이트에는 하이 레벨 전위가 입력되고, 트랜지스터(408)는 온 상태가 된다. 트랜지스터(408)가 온 상태가 되면 node(A)는 접지 전위 입력부와 도통하기 때문에, node(A)는 로우 레벨 전위가 된다.
여기서, 트랜지스터(402)의 제2 전극, 트랜지스터(408)의 제1 전극, 용량 소자(410)의 제1 전극 및 트랜지스터(412)의 게이트와 전기적으로 접속되는 노드를node(A)로 한다. 또한, 트랜지스터(412)의 제2 전극, 용량 소자(414)의 제1 전극 및 트랜지스터(416)의 게이트와 전기적으로 접속되는 노드를 node(B)로 한다.
≪입출력 특성≫
이어서, 회로(400)를 사용해서 계산한 입출력 특성에 대해서, 도 11을 사용해서 설명한다. 본 실시예에서는, 입력부 IN(1) 및 입력부 IN(2)에 시간을 어긋나게 해서 전압을 인가하고, node(B)에 하이 레벨 전위의 기입을 행하였을 때의, node(A), node(B) 및 출력부 OUTPUT의 전위의 시간 변화에 대해서 계산을 행하였다.
본 실시예에서 계산에 사용한 트랜지스터의 특성에는, 다결정 실리콘을 반도체층에 사용한 박막 트랜지스터(L길이 1㎛, W길이(20)㎛)를 제작하고, 그 실측으로부터 어림잡은 트랜지스터의 특성을 사용하였다. 임계값 전압으로서는, n채널형의 트랜지스터의 임계값 전압을 0.42V, 또한 p채널형의 트랜지스터의 임계값 전압을 -0.76V로 하였다. 또한, 회로 내의 용량 소자의 용량의 크기를 1.0pF로 하고, 전원 입력부 VDD에 입력되는 전압의 값을 1.7V, 접지 전위 입력부에 입력되는 전압의 값을 0V로 하였다. 또한, 입력부 IN(1), 입력부 IN(2)에 입력되는 펄스 전압은, 하이 레벨 전위를 1.7V, 로우 레벨 전위를 0V로 하였다.
도 11의 (A)는 입력부 IN(1)에 인가한 전압의 시간 변화를 나타내고 있고, 도 11의 (B)는 입력부 IN(2)에 인가한 전압의 시간 변화를 나타낸다. 도 11의 (C), 도 11의 (D) 및 도 11의 (E)은 각각, node(A), node(B) 및 출력부 OUTPUT의 전위의 시간 변화이다.
계산 개시 시점을 0초로 하여 계산을 개시하였다. 우선, 약 0.3μs의 시점(T1로 함)에서 입력부 IN(1)에 1.7V의 전압을 인가하고, 약 1.0μs의 시점(T2로 함)에서 입력부 IN(2)에 1.7V의 전압을 인가하였다. 그 후, 약 1.8μs의 시점(T3으로 함)에서 입력부 IN(1)의 전압을 0V로 하고, 약 2.0μs의 시점(T4로 함)에서 입력부 IN(2)의 전압을 0V로 하였다.
T1에 있어서, 입력부 IN(1)에 전압이 인가되면, node(A)의 전위가 약 1.2V까지 상승한다. 여기서, node(A)의 전압이 입력 전압인 1.7V까지 도달하지 않는 것은, 트랜지스터(402)의 임계값 전압이나, node(A)와 그 밖의 배선간(노드간)의 용량의 밸런스 등의 영향에 의한다.
이어서, T2에 있어서, 입력부 IN(2)에 전압이 인가되면, 용량 소자(410)에 의한 용량 결합의 효과에 의해 node(A)의 전위가 2.9V 정도까지 상승하였다. 또한 동시에, node(B)는, IN(2)에 입력된 입력 전압인 1.7V까지 상승하였다. 또한 이것과 대응하여, 출력부 OUTPUT에는, 로우 레벨 전위가 출력되었다.
T3에 있어서, IN(1)에 0V가 입력되면, node(A)의 전위는 0V까지 강하하였다. 한편, node(B) 및 출력부 OUTPUT의 전위는 변화하지 않고 유지된 상태 그대로였다.
T4에 있어서, IN(2)에 0V가 입력되어도, node(B) 및 출력부 OUTPUT의 전위는 변화하지 않고 유지된 상태 그대로였다.
이상의 결과로부터, 워드선과 비트선 사이에 전기적으로 접속된 용량 소자, 또는 이들 배선간의 용량을 사용하여, 기입 시에 비트선보다도 먼저 워드선에 전압을 인가함으로써, 워드선 전위를 비트선 전위보다도 높게 할 수 있고, 또한 기입 시의 임계값 누락을 억제할 수 있는 것이 확인되었다. 따라서, 본 발명의 일 형태를 사용함으로써, 임계값 누락을 상정해서 미리 높은 전원 전위를 사용할 필요가 없어, 저 전력으로 기입 동작이 가능한 반도체 장치를 실현할 수 있다.
100 : 기억 장치
102 : 메모리 셀 어레이
104 : 구동 회로
105 : 구동 회로
106 : 구동 회로
107 : 구동 회로
110 : 메모리 셀
202 : 트랜지스터
204 : 트랜지스터
206 : 인버터
208 : 용량 소자
210 : 트랜지스터
212 : 용량 소자
214 : 트랜지스터
216 : 트랜지스터
224 : 트랜지스터
226 : 트랜지스터
227 : 인버터
228 : 인버터
250 : 워드선
252 : 비트선
254 : 데이터선
256 : 판독 신호선
258 : 기준 전위선
280 : 메모리부
282 : 메모리부
284 : 메모리부
286 : 메모리부
300 : 화소
302 : 트랜지스터
308 : 용량 소자
310 : 트랜지스터
312 : 용량 소자
314 : 트랜지스터
316 : 발광 소자
400 : 회로
402 : 트랜지스터
404 : 트랜지스터
406 : 트랜지스터
408 : 트랜지스터
410 : 용량 소자
412 : 트랜지스터
414 : 용량 소자
416 : 트랜지스터
418 : 트랜지스터
600 : 기판
601 : 게이트 전극층
602 : 게이트 절연층
603 : 산화물 반도체층
605a : 소스 전극층
605b : 드레인 전극층
607 : 제1 절연층
609 : 제2 절연층
610 : 트랜지스터
620 : 트랜지스터
627 : 채널 보호층
630 : 트랜지스터
636a : 소스 배선층
636b : 드레인 배선층
637 : 하지 절연층
640 : 트랜지스터
650 : 트랜지스터
701 : 하우징
702 : 하우징
703 : 표시부
704 : 키보드
711 : 본체
712 : 스타일러스
713 : 표시부
714 : 조작 버튼
715 : 인터페이스
720 : 전자 서적
721 : 하우징
723 : 하우징
725 : 표시부
727 : 표시부
731 : 전원
733 : 조작 키
735 : 스피커
737 : 축부
740 : 하우징
741 : 하우징
742 : 표시 패널
743 : 스피커
744 : 마이크로폰
746 : 포인팅 디바이스
747 : 카메라용 렌즈
748 : 외부 접속 단자
749 : 태양 전지 셀
750 : 외부 메모리 슬롯
761 : 본체
763 : 접안부
764 : 조작 스위치
765 : 표시부
766 : 배터리
767 : 표시부
770 : 텔레비전 장치
771 : 하우징
773 : 표시부
775 : 스탠드
780 : 리모콘 조작기

Claims (7)

  1. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는,
    출력 단자가 제1 신호선에 전기적으로 접속되는 다이오드와,
    소스 및 드레인 중 한쪽이 상기 제1 신호선에 전기적으로 접속되고, 상기 소스 및 상기 드레인 중 다른 쪽이 기준 전위선에 전기적으로 접속되는 제1 트랜지스터와,
    게이트가 상기 제1 신호선에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제2 신호선에 전기적으로 접속되는 제2 트랜지스터를 포함하고,
    상기 방법은,
    상기 다이오드의 입력 단자에 제1 전위를 부여하여, 상기 제1 신호선의 전위를 제2 전위까지 상승시키는 제1 스텝과,
    상기 제2 신호선에 상기 제1 전위를 부여하여, 상기 제1 신호선과 상기 제2 신호선 사이에 용량을 충전함으로써, 상기 제1 신호선의 상기 전위를 제3 전위까지 상승시키고, 상기 제2 트랜지스터의 상기 게이트에 상기 제3 전위를 부여하고, 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 상기 제1 전위를 부여하는 제2 스텝과,
    상기 다이오드의 상기 입력 단자에 제4 전위를 부여하는 제3 스텝과,
    상기 제1 트랜지스터의 게이트에 상기 제1 전위를 부여하고, 상기 제1 트랜지스터를 온으로 하고, 상기 제1 신호선의 상기 전위를 상기 제4 전위까지 하강시킴으로써, 상기 제2 트랜지스터의 상기 게이트에 상기 제4 전위를 부여하고, 상기 제2 트랜지스터를 오프로 하는 제4 스텝을 포함하고,
    상기 제2 스텝은 상기 제1 스텝 후에 행해지고,
    상기 제1 전위는, 상기 다이오드의 임계값 전압과 상기 제2 트랜지스터의 임계값 전압의 합보다 높은, 반도체 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 제2 신호선에 상기 제4 전위를 부여하는 제5 스텝을 더 포함하고,
    상기 제5 스텝은 상기 제4 스텝 후에 행해지는, 반도체 장치의 구동 방법.
  3. 제1항에 있어서,
    상기 다이오드는 제3 트랜지스터이고,
    상기 제3 트랜지스터의 게이트가 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽이 상기 제1 신호선에 전기적으로 접속되는, 반도체 장치의 구동 방법.
  4. 제1항에 있어서,
    상기 제2 트랜지스터는 n채널형의 트랜지스터인, 반도체 장치의 구동 방법.
  5. 제1항에 있어서,
    상기 제2 트랜지스터의 반도체층이 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  6. 제1항에 있어서,
    상기 제2 트랜지스터의 오프 상태에서의 채널 폭 1㎛당의 전류가, 소스 드레인간의 전압이 3.5V, 25℃에서 100zA 이하인, 반도체 장치의 구동 방법.
  7. 제1항에 있어서,
    상기 반도체 장치는 상기 제1 신호선과 상기 제2 신호선 사이에 용량 소자를 더 포함하는, 반도체 장치의 구동 방법.
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