TWI541801B - 半導體裝置及其驅動方法 - Google Patents

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Description

半導體裝置及其驅動方法
本發明相關於包括配置成矩陣之複數個電路元件的半導體裝置。
已知有用於驅動配置成矩陣並包括具有複數條訊號線的選擇電晶體及驅動器電路之複數個電路元件的技術。將此種技術施用至，例如，影像顯示裝置，諸如，液晶顯示裝置、發光顯示裝置、及電子紙，以及儲存裝置，諸如，DRAM及SRAM。
通常將n-通道電晶體使用為該選擇電晶體。部分原因如下：n-通道電晶體以高速操作，因為將具有高遷移率的電子使用為載體，且其適於小型化，因為大電流甚至可流經相對小的n-通道電晶體。
施用至影像顯示裝置的此種技術通常稱為主動式矩陣技術等。例如，多數的主動式矩陣液晶顯示裝置包括像素部，其包括n-通道電晶體。
將使用半導體元件的儲存裝置廣泛地分類為二種：當電源供應停止時，遺失儲存資料的揮發性儲存裝置，以及即使當電源供應停止時，仍保持儲存資料的非揮發性儲存裝置。
非揮發性儲存裝置的典型範例係快閃記憶體。快閃記憶體將電荷保持在浮動閘極中，且因此具有半永久性的資料保持時間(例如，參閱專利文件1)。然而，快閃記憶體消耗大量電力，因為其需要用於寫入及抹除資料的高電壓，此外，不易於增加此等操作的速度。
揮發性儲存裝置的典型範例係動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)。此種揮發性儲存裝置在電源供應停止時遺失資料，但消耗相對低的電力，因為彼等不需要如非揮發性記憶體的高電壓。
近年，已進行需要低電力消耗之裝置的發展，例如，可攜式電子裝置，諸如，行動電話及小型電腦，及將電力無線地供應至其的無線裝置，諸如非接觸式IC卡及RFID標籤。在此種裝置中，甚至在電力消耗中的些微增加有時都會變成問題。例如，電力消耗的增加導致RFID標籤的通訊範圍減少，並導致可攜式電話中的電池之驅動時間減少。
[參考文件]
專利文件1：日本已公告專利申請案案號第S57-105889號
期待影像顯示裝置，諸如，液晶顯示裝置及發光顯示裝置，及儲存裝置，諸如，揮發性記憶體(例如，DRAM及SRAM)，可用較低的電力消耗驅動；因此，已研究電力消耗的進一步減少。
因為上述原因，通常將n-通道電晶體使用為包括在此等裝置中之電路中的選擇電晶體。然而，當經由n-通道選擇電晶體將資料寫入像素或記憶體元件中時，導致電晶體的臨界電壓下降。換言之，經由電晶體施加的電位下降了電晶體的臨界電壓值，使得因此導致待寫入電位的損耗。
為解決該問題，必須對資料寫入採取措施，諸如，使用已預先增加了電晶體之臨界電壓值的電位，或藉由使用電性連接至選擇電晶體的閘極及汲極之二相異電源將高電位供應至選擇電晶體的閘極。然而，此等措施導致寫入電壓增加，其導致電力消耗增加。
在受電力消耗的輕微增加之不利影響且因此需要低電力消耗的裝置中，諸如，可攜式裝置及無線裝置，使用用於寫入操作之高電源電位的上述措施係不可取的，因為彼等導致裝置之電力消耗增加。此外，使用用於產生電源電位之額外電源電路的措施導致裝置的電力消耗增加，因為電源電路消耗電力。
因此，降低上述裝置之電力消耗的主要挑戰係實現寫入操作而不增加電源電路的數量，以及消除由於選擇電晶體在資料寫入時的臨界電壓下降所導致的寫入電壓損失，使得寫入操作用比習知裝置更低的電壓實施。
有鑑於上述問題，本發明的目的係提供一種半導體裝置，其中較低電力消耗係藉由降低用於資料寫入的電壓而不增加電源電位的種類實現。另一目的係提供抑制選擇電晶體的臨界電壓下降而不增加用於資料寫入的電源電位之種類的半導體裝置。
為決解該問題，根據本發明之一實施例，設置複數條字線(也稱為第一訊號線)以及與字線相交的複數條位元線(也稱為第二訊號線)。在包括電路元件的矩陣電路中，該電路元件包括在字線及位元線之交點的選擇電晶體，將二極體連接的電晶體與電性連接至n-通道選擇電晶體之閘極的字線串聯電性連接。將電容器設置在該字線及電性連接至該選擇電晶體的源極及汲極之一者的位元線之間。在資料寫入時，選擇該字線的該時序早於選擇該位元線的該時序。
須注意該電路元件包括具有電性連接至位元線的源極及汲極之一者的選擇電晶體，以及電性連接至該選擇電晶體之源極及汲極的另一者之功能電路。該功能電路依據經由選擇電晶體從位元線輸入的電位實現各種功能。例如，在DRAM中，電容器對應於該功能電路。另外，在發光裝置中，包括發光元件、儲存電容器、以及電流控制電晶體等的電路對應於該功能電路。
使用上述結構，在資料寫入時，藉由電源電壓使先前選擇的字線進入浮動狀態而具有高電位。之後，當將相同的電源電壓施加至位元線時，由於字線及位元線之間的電容，字線的電位藉由電容耦合而上昇，且變為高於位元線的電位。因此，將高於源極之電壓的電壓施加至選擇電晶體的閘極，使得臨界電壓下降可受抑制，且資料可用接近電源電壓的電壓寫入。
此外，設置與字線及將參考電位施加至其之參考電位線串聯的電晶體。為結束寫入操作，使字線進入非選擇狀態之後或在此同時將該電晶體關閉，因為字線的電位變為參考電位，使得選擇電晶體關閉。然後，使位元線進入非選擇狀態，並結束資料寫入。此處，將至少低至在將該電位輸入至電晶體之閘極時足以將該電晶體關閉的電位使用為參考電位。或者，可能將接地電位使用為參考電位。
使用上述結構，資料可用低電壓寫入而不使用如習知結構中以用於資料寫入之臨界電壓值增加的電壓。因此，可降低電力消耗。
甚至在選擇電晶體之臨界電壓改變或電路中之複數個選擇電晶體在臨界電壓中具有變異的情形中，藉由使用上述結構並將足夠高的電壓施加至選擇電晶體的閘極，可經由選擇電晶體寫入相同電壓，與此種改變或臨界電壓中的變異無關。
亦即，本發明之一實施例係一種半導體裝置，包括二極體；第一訊號線，電性連接至該二極體的輸出終端並經由該二極體供應有選擇訊號；第一電晶體，具有電性連接至該第一訊號線之源極及汲極的一者，以及電性連接至參考電位線之源極及汲極的另一者；以及胞元陣列，包括具有電性連接至第一訊號線之閘極以及源極及汲極，彼等之一者電性連接至第二訊號線，並受選擇訊號控制的第二n-通道電晶體、在第一訊號線及第二訊號線之間的電容、以及電性連接至該第二電晶體之源極及汲極的另一者並經由該第二電晶體供應有來自第二訊號線之訊號的功能電路。
在根據本發明之一實施例的半導體裝置中，該二極體可能係具有電性連接至源極及汲極的一者之閘極，且源極及汲極之另一者電性連接至第一訊號線的第三電晶體。
本發明之一實施例係用於驅動半導體裝置的方法，包括將第一電位施加至二極體之輸入終端，以將電性連接至該二極體之輸出終端的第一訊號線之電位增加至第二電位的第一步驟；將第一電位施加至第二訊號線並對電性連接於第一訊號線及第二訊號線之間的電容充電，以將第一訊號線的電位增加至第三電位，將第三電位施加至電性連接至第一訊號線的第二電晶體之閘極，以將第二電晶體開啟，以及將第一電位施加至電性連接至第二訊號線的第二電晶體之汲極的第二步驟；將用於關閉第二電晶體的第四電位施加至二極體之第三步驟；以及將第一電位施加至具有電性連接至第一訊號線之汲極及電性連接至參考電位線之源極的第一電晶體之閘極，以將第一電晶體開啟並將第一訊號線的電位降低至第四電位，以將第四電位施加至第二電晶體之閘極並關閉第二電晶體的第四步驟。該第一電位高於該二極體之臨界電壓及該第二電晶體的臨界電壓之和。
在根據本發明的一實施例之用於驅動半導體裝置的方法中，可能在第四步驟後實施將第四電位施加至第二訊號線的第五步驟。
使用上述半導體裝置及驅動方法，當藉由施加電壓至第一訊號線(也稱為字線)，然後施加至第二訊號線(也稱為位元線)而將資料寫入顯示裝置的像素，諸如，液晶顯示裝置、發光顯示裝置、及電子紙，以及功能元件，諸如，DRAM、SRAM、以及包括氧化物半導體之儲存裝置中的儲存元件時，因為電性連接至此等線之電容所導致的電容耦合，將字線的電位增加至高於位元線之電位的電位。因此，第二電晶體(也稱為選擇電晶體)之閘極的電位變為高於汲極之電位，使得可抑制第二電晶體的臨界電壓下降。然後，在將電壓施加至字線後，將第一電晶體開啟，使得字線的電位低於接地電位，且寫入操作結束。使用此種結構，寫入操作可因此以低電力實施而不增加電源電路的數量且不使用設定成高至足以補償臨界電壓下降的電源電位。
在上述半導體裝置及驅動方法中，字線的電位下降了二極體之臨界電壓的值；可藉由設定高於二極體及第二電晶體之臨界電壓和的電源電位抑制二極體之臨界電壓下降的不利效應。換言之，藉由將此種電位使用為電源電位，電性連接至選擇電晶體之閘極的字線具有高至足以在線性區域中操作選擇電晶體的電位，使得可抑制源極及汲極間之臨界電壓下降的不利效應。此種效應在將高電源電位及低電源電位之二電位施加至待寫入資料之節點(例如，使用二進位資料之DRAM、SRAM、以及包括氧化物半導體電晶體的儲存裝置，以及顯示裝置，諸如，液晶顯示裝置及使用數位灰階顯示器的發光顯示裝置)的情形，以及在施加三或多種電位(例如，使用三元或更複雜資料的儲存裝置，以及顯示裝置，諸如，液晶顯示裝置及使用類比灰階顯示器的發光顯示裝置)之情形的二情形中係有用的。
在具有上述結構及驅動方法的半導體裝置中，在將給定電位寫至節點時輸入至二極體之輸入終端的電位可係高於二極體及第二電晶體(選擇電晶體)之臨界電壓和的電位，其等於輸入至位元線之訊號的電位。換言之，可將字線的電位保持在高至足以始終在線性區域中操作選擇電晶體的電位，而與輸入至位元線的電位值無關，使得可將輸入至位元線之訊號的給定電位寫入節點而沒有選擇電晶體之臨界電壓下降的不利效應。與習知結構不同，此種結構不需要輸入至字線及位元線的不同電源電位；因此，可簡化電路組態並可減少電源電路的電力消耗。
可將其閘極與源極及汲極之一者彼此連接的電晶體使用為該二極體。使用以此方式連接為二極體的電晶體在簡化處理上係有效的，因為電晶體可經由與使用在另一電路中之電晶體相同的處理形成。
在根據本發明之一實施例的半導體裝置中，在第二電晶體中，將通道形成於其中的半導體層可能包括氧化物半導體。
在根據本發明之一實施例的半導體裝置中，在第二電晶體中，在25℃之溫度下具有3.5V的源極-汲極電壓之在每1μm通道寬度上的截止狀態電流可能為100zA或以下。
將在截止狀態中具有極低漏電流的電晶體使用為選擇電晶體。具體地說，將氧化物半導體使用為半導體層的電晶體使用為該選擇電晶體。例如，可能使用在操作溫度(例如，在25℃)下具有3.5V的源極-汲極電壓之在每1μm通道寬度上在源極及汲極之間在截止狀態中的漏電流(截止狀態電流)為100zA(1×10-19A)或以下的電晶體。因為將氧化物半導體使用為半導體層之電晶體的漏電流極低，可抑制由於選擇電晶體之漏電流所導致的寫入資料損失。換言之，可將資料保恃長時間，即使在資料以低電壓寫入時。亦即，寫入操作可用低電壓實施，使得可實現具有低電力消耗的半導體裝置。
例如，在包括將氧化物半導體使用為半導體層之作為選擇電晶體的電晶體的儲存裝置中，資料可藉由控制電晶體的開/關操作而保持。因此，寫入操作可用該電晶體在該電壓開啟的低電壓實施。習知的浮動閘極儲存裝置需要用於資料寫入之約15V至20V的電壓。例如，當電晶體在該電壓開啟的電壓為1.7V時，在資料寫入時，該儲存裝置在數學上消耗自以16V驅動之浮動閘極儲存裝置所消耗的電力下降約98%之電力。
<界定>
須注意在此說明書等中，臨界電壓下降係當將相同電壓(Vdd)施加至n-通道電晶體之閘極及汲極時，輸入至源極的電壓下降了該電晶體之臨界電壓(Vth)值的現象。
根據本發明，可能提供藉由將用於資料寫入的電壓降低而不增加電源電位之種類實現較低電力消耗的半導體裝置。另外，可能提供抑制選擇電晶體之臨界電壓下降而不增加用於資料寫入的電源電位之種類的半導體裝置。
將參考該等隨附圖式於下文描述實施例。須注意本發明未受限於以下描述，且熟悉本發明之人士將輕易地理解模式及細節可無須脫離本發明之精神及範圍而以不同方式改變。因此，不應將本發明理解為受下列實施例的描述限制。須注意在下文描述之本發明的結構中，相同部位或具有相似功能之部位在不同圖式中係以相同的參考數字代表，且不重覆此種部位的描述。
須注意為易於理解，將描繪於使用在此說明書中之圖式等中的各組件之位置、尺寸、及範圍等誇大，且在部分情形中不代表實際的位置、尺寸、及範圍等。因此，本揭示發明不必受揭示於該等圖式等中的位置、尺寸、及範圍等限制。
例如，當使用極性相反的電晶體時，或當電流流動的方向在電路操作中改變時，「源極」及「汲極」的功能有時彼此置換。因此，術語「源極」及「汲極」在此說明書中可彼此置換。
在此說明書等中，將電晶體之源極及汲極的一者稱為「第一電極」，並將源極及汲極之另一者稱為「第二電極」。須注意將閘極稱為「閘極」或「閘極電極」。
此外，在此說明書等中，至於二極體的二電極，將相關於電流流動方向之輸入側(陽極側)上的電極稱為「第一電極」或「輸入終端」，並將在輸出側(陰極側)上的電極稱為「第二電極」或「輸出終端」。
另外，在此說明書等中，術語「電性連接」包括組件經由具有任何電功能之物件連接的情形。只要電訊號可在經由該物件連接的組件之間傳輸及接收，具有任何電功能的物件並無特別限制。具有任何電功能之物件的範例係切換元件，諸如電晶體、電阻器、電感器、電容器、及具有各種功能的元件以及電極及佈線。
(實施例1)
在此實施例中，將參考圖1、圖2、圖3、圖4、以及圖5A及5B描述根據本發明之一實施例的儲存裝置之結構。此實施例解釋將包括包含氧化物半導體之半導體層的n-通道電晶體使用為選擇電晶體之儲存裝置。
<裝置結構>
圖1係例示於此實施例中之儲存裝置的方塊圖。
儲存裝置100包括記憶體胞元陣列102及周邊電路，諸如，驅動器電路104、驅動器電路105、驅動器電路106、以及驅動器電路107。
在記憶體胞元陣列102中，將記憶體胞元110配置成m列及n行的矩陣(m及n各者係自然數)。將字線WL、位元線BL、資料線DL、讀取訊號線RL、以及參考訊號線電性連接至一記憶體胞元。
將驅動器電路104電性連接至m條字線(WL_1至WL_m)。將驅動器電路107電性連接至m條讀取訊號線(RL_1至RL_m)。將驅動器電路105電性連接至n條位元線(BL_1至BL_n)。將驅動器電路106電性連接至n條資料線(DL_1至DL_n)。
驅動器電路104、105、以及107可藉由選擇性地將電壓施加至電性連接至該等驅動器電路的訊號線，在記憶體胞元110上選擇性地實施讀取操作及寫入操作。
驅動器電路106作為用於取得寫入至記憶體胞元110中之資料的讀取電路使用。
須注意此處將驅動器電路104、105、106、以及107分離地設置；或者，可能使用具有複數個功能的解碼器，取代此等驅動器電路。
其次，將參考圖2描述記憶體胞元110的組態及驅動器電路104之將字線WL電性連接至其之部分的組態。圖2係記憶體胞元陣列102中之一記憶體胞元110以及驅動器電路104及106之電性連接至記憶體胞元110之部分的電路圖。
驅動器電路104包括輸入部IN(1)及接地電位輸入部GND。驅動器電路104也包括電晶體202、電晶體204、以及反相器206。將電晶體202之閘極以及源極及汲極的一者(第一電極)電性連接至輸入部IN(1)。將電晶體202之源極及汲極的另一者(第二電極)電性連接至字線250。將電晶體204的第一電極電性連接至字線250。將電晶體204的第二電極電性連接至接地電位輸入部GND。將反相器206的輸入側電性連接至輸入部IN(1)。將反相器206的輸出側電性連接至電晶體204的閘極。在此實施例中，設置接地電位輸入部施加有接地電位的結構；然而，可能使用施加至少低至足以將連接至字線250的電晶體關閉之參考電位的結構。
電性連接至資料線254的驅動器電路106包括電力輸入部VDD及電晶體216。將電晶體216的閘極及第一電極電性連接至資料線254。將電晶體216的第二電極電性連接至電力輸入部VDD。始終將電源電位Vdd輸入至電力輸入部VDD。將p-通道電晶體使用為電晶體216。
將記憶體胞元110置於為字線250、位元線252、資料線254、讀取訊號線256、以及參考電位線258所圍繞的區域中，並包括電容器208及記憶體部280。將用於讀取的參考電位輸入至參考電位線258。在此結構中，將接地電位使用為該參考電位。
將電容器208的一電極電性連接至字線250。將電容器208的另一電極電性連接至位元線252。
記憶體部280包括電晶體210、電容器212、以及電晶體214。將電晶體210的閘極電性連接至字線250。將電晶體210的第一電極電性連接至電容器208之另一電極及位元線252。將電晶體210的第二電極電性連接至電容器212的一電極及電晶體214的閘極。將電晶體214的第一電極電性連接至參考電位線258。將電晶體214的第二電極電性連接至資料線254。將電容器212的另一電極電性連接至讀取訊號線256。此處，包括電容器212及電晶體214的結構對應於功能電路。
在此實施例中，電晶體202、204、210、以及214係n-通道電晶體。使用將具有高遷移率的電子使用為載體的n-通道電晶體，可用高速實施寫入操作及讀取操作。另外，因為相對大的電流甚至可流經小的n-通道電晶體，可將電路的尺寸縮小。
在電晶體202、204、214、及216以及包括在反相器206中的電晶體中，形成可將單晶半導體、多晶半導體、微晶半導體、或非晶半導體等使用為半導體的通道。半導體材料的範例為矽、鍺、鍺化矽、碳化矽、以及砷化鎵。包括此種半導體材料的電晶體可用夠高的速度操作；因此，例如，儲存資料的讀取可用高速實施。換言之，可實現半導體裝置的高速操作。
在電晶體210中，形成可將氧化物半導體使用為半導體的通道。氧化物半導體具有3.0ev或更高的寬能量間隙。在藉由在適當條件下處理氧化物半導體而得到的電晶體中，在操作溫度(例如，在25℃)下具有3.5v的源極-汲極電壓時，在每1μm通道寬度上在源極及汲極之間在截止狀態中的漏電流(截止狀態電流)可係100zA(1×10-19A)或以下，或10zA(1×10-20A)或以下，且另外可係1zA(1×10-21A)或以下。因此，可提供具有低電力消耗的半導體裝置。
在此實施例中，電晶體210係形成將氧化物半導體使用為半導體之通道的n-通道電晶體。
例如，當使用字線WL及位元線BL之間的電容取代電容器208時，電容器208可省略。
<驅動方法>
其次，將參考時序圖詳細地描述描繪於圖2中之電路的寫入操作及讀取操作。圖3的時序圖顯示圖2所描繪的訊號線及節點之電壓及狀態在時間上的改變。
此時，圖2中的輸入部IN(1)供應有高位準電位Vin(1)H或低位準電位Vin(1)L。位元線252供應有高位準電位VBLH或低位準電位VBLL。讀取訊號線256供應有高位準電位VRLH或低位準電位VRLL。
在此實施例的電路中，輸入至輸入部IN(1)及位元線252的高位準電位可係與電源電位Vdd相同的電位。此處，電源電位可鑒於電晶體特徵，諸如，各電晶體的臨界電壓，視情況設定。
在此實施例中，作為用於解釋於圖2描繪之電路的寫入操作及讀取操作之範例，將電晶體202、204、210、及214的臨界電壓(Vth)假設成高於或等於0V且低於1.5V；將電晶體216的臨界電壓假設成高於-1.5V且低於或等於0V；且電源電位為3V。
另外，輸入至讀取訊號線256的高位準電位VRLH係接地電位(0V)，且低位準電位VRLL可係低於或等於負電源電位(-Vdd)的電位。在此實施例中，VRLL係-3V。
最初，將參考圖3的時序圖描述寫入操作。首先，描述將高位準電位寫入至電性連接至電晶體214之閘極的節點(節點(A))之方法。在圖3的時序圖中，實線代表當將高位準電位寫入節點(A)時，訊號線及節點之電壓及狀態在時間上的改變。
在寫入操作期間，讀取訊號線RL的電位始終為VRLH。將電源電位Vdd施加至電力輸入部VDD。始終將接地電位(0V)施加至接地電位輸入部GND。
首先，在週期T1中，當將高位準電位Vin(1)H輸入至IN(1)時，電晶體202開啟，且字線WL的電位增加至VWLH。此處，VWLH係從3V減少了電晶體202之臨界電壓(Vth)的值之電位，且因此係(3V-Vth)。
其次，在週期T2中，在保持IN(1)之電位同時，將高位準電位VBLH施加至位元線BL。因此，因為電容器208的電容耦合，字線WL的電位增加了VBLH，並變為VWLHH。此處，VWLHH係(6V-Vth)。
此處聚焦在電晶體210，將(6V-Vth)的電位施加至閘極並將3V施加至電性連接至位元線252之源極及汲極的一者。因此電晶體210在線性區域中操作，使得電性連接至電晶體214之閘極的節點(節點(A))之電位增加至係電源電位的3V，而不受電晶體210之臨界電壓下降的不利影響。
使用將電容器208電性連接於字線250及位元線252之間的結構，可在電晶體210的閘極以及源極及汲極各者之間產生大於臨界電壓的電位差；因此，可將與電源電位相同的電位寫入而沒有源極及汲極之間的臨界電壓下降之不利影響。因此，無需使用設定成高至足以補償臨界電壓下降的電源電壓，使得資料可使用低電力寫入。
即使在電晶體210之臨界電壓改變或在複數個記憶體胞元中之電晶體210在臨界電壓中具有變異的情形中，藉由使用上述結構並將足夠高的電壓施加至電晶體210之閘極，可經由電晶體210將相同電壓寫入節點(A)，而與此種改變或臨界電壓中的變異無關。
另外，資料係在週期T2中寫入且節點(A)的電位上昇，使得電晶體214開啟。因此，經由電晶體214之源極及汲極電性連接的參考電位線258及資料線254之電位變成等於接地電位(0V)，並將低位準電位VDLL輸出至資料線DL。
其次，在週期T3中，當將位元線BL的電位保持在高位準電位VBLH的同時，將IN(1)設定在低位準電位Vin(1)L。因此，將已藉由反相器206反相之高位準電位Vin(1)H施加至電晶體204之閘極，並將電晶體204開啟。因為字線250及接地電位輸入部GND係經由電晶體204的源極及汲極彼此電性連接，將字線WL的電位減少至低位準電位VWLL。因此，電晶體210依據字線WL之電位的減少而關閉。
最後，在週期T4中，將位元線BL的電位設定在低位準電位VBLL。此時，電晶體210保持關閉，使得節點(A)保持在週期T2中寫入的電位(Vdd)。
經由用於寫入操作的上述一系列步驟，可將高位準電位寫入節點(A)。
其次，將描述將低位準電位之資料寫入節點(A)的方法。在圖3的時序圖中，虛線係用於指示與寫入高位準電位資料之情形的狀態不同之狀態。
為將低位準電位資料寫入節點(A)，在週期T2及T3中，將位元線BL的電位保持在VBLL。此時，雖然將字線WL的電位增加至高位準電位VWLH且電晶體210為開啟，位元線BL的電位仍保持在低位準電位VBLL，使得節點(A)的電位保持在低位準電位。
當節點(A)具有低位準電位時，電晶體214關閉。因此，將從自電力輸入部VDD輸入的電位Vdd下降了電晶體216之臨界電壓值的電位(VDLH)輸入至資料線DL。
經由用於寫入操作的上述一系列步驟，可將低位準電位寫入節點(A)。
其次，將描述讀取操作。圖3中的週期T5對應於用於讀取操作的週期。
為讀取資料，將低位準電位施加至輸入部IN(1)及位元線BL。另外，將高位準電位VRLH施加至讀取訊號線RL。節點(A)的狀態可藉由偵測資料線DL在此時的電位而讀取。亦即，資料線DL之電位為低位準電位VDLL的狀態指示已將高位準電位寫入節點(A)，而資料線DL之電位為高位準電位VDLH的狀態指示已將低位準電位寫入節點(A)。
在描繪於圖1的儲存裝置100中，讀取操作可依列地實施，亦即，讀取操作可同時在置於列方向上的n個記憶體胞元上實施。此時，將未受資料讀取之列上的讀取訊號線RL之電位設定為低位準電位VRLL。
當將讀取訊號線RL的電位設定為低位準電位VRLL時，因為電容器212的電容耦合，節點(A)的電位減少了電位VRLL。因為VRLL低於負電源電位-Vdd，即使已將高位準電位Vdd寫入節點(A)時，節點(A)的電位仍減少至低於0V的電位。因此，電晶體214始終關閉，與節點(A)的狀態無關。
藉由如此實施讀取操作，可選擇性地讀取所需記憶體胞元中之節點(A)的狀態。
<變化1>
其次，將描述儲存裝置100的變化之一。
在儲存裝置100中，電晶體214可能係p-通道電晶體。圖4描繪將p-通道電晶體使用為電晶體214的組態。
記憶體部282包括取代記憶體部280中之電晶體214的p-通道電晶體224。記憶體部282的結構與記憶體部280之結構的不同處為將電晶體224的第一電極電性連接至電力輸入部VDD，以取代接地電位輸入部GND，以及將電性連接至資料線DL之電晶體216的第二電極電性連接至接地電位輸入部GND，以取代電力輸入部VDD。
至於寫入操作，在此種結構中，可用與上文相似的方式將高位準電位及低位準電位寫入節點(B)。
當將高位準電位寫入節點(B)時，將電晶體224關閉並將低位準電位輸出至資料線DL。另一方面，當將低位準電位寫入節點(B)時，將電晶體224開啟，使得將高位準電位輸出至資料線DL。
資料可如同上述結構依列地讀取。此時，未獲選列中的讀取訊號線RL供應有等於電源電位Vdd的電位。當已將低位準電位寫入節點(B)時，藉由將Vdd施加至讀取訊號線RL，因為電容器212的電容耦合，將節點(B)的電位增加至Vdd，並可將電晶體224關閉。另一方面，當已將高位準電位寫入節點(B)時，節點(B)的電位更行增加，使得電晶體224保持關閉。藉由如此將電源電位Vdd施加至讀取訊號線RL，可將電晶體224關閉而與節點(B)的狀態無關。
當如上文所述地將p-通道電晶體使用為其閘極電性連接至節點(B)的電晶體時，可實施讀取操作而不使用負電源電位，使得電路組態可簡化。
<變化2>
其次，將描述儲存裝置100的另一變化。
儲存裝置100的記憶體部280可用如圖5A所描繪之僅包括n-通道電晶體210及電容器212的記憶體部284置換。雖然未描繪，將電晶體210的閘極電性連接至字線WL、將其之第一電極電性連接至位元線BL、並將其之第二電極電性連接至電容器212的一電極。將電容器212的另一電極電性連接至參考電位線。換言之，記憶體部284係DRAM的記憶體元件。此處，電性連接至記憶體210的電容器212對應於功能電路。
至於上述結構，可藉由使用節點(C)的電位差儲存資料。亦即，使用節點(C)的高位準電位及低位準電位之間的差儲存資料。
在電晶體210中，形成可將單晶半導體、多晶半導體、微晶半導體、或非晶半導體等使用為半導體的通道。半導體材料的範例為矽、鍺、鍺化矽、碳化矽、以及砷化鎵。包括此種半導體材料的電晶體可用夠高的速度操作；因此，例如，儲存資料的讀取可用高速實施。換言之，可實現半導體裝置的高速操作。
資料線及讀取訊號線在此種結構中係不必要的，使得電路可簡化。此外，記憶體元件僅包括一電晶體及一電容器，且因此可減少尺寸。
在電晶體210中，形成可將氧化物半導體使用為半導體的通道。氧化物半導體具有3.0eV或更高的寬能量間隙。在藉由在適當條件下處理氧化物半導體而得到的電晶體中，在操作溫度(例如，在25℃)下具有3.5V的源極-汲極電壓時，在每1μm通道寬度上在源極及汲極之間在截止狀態中的漏電流(截止狀態電流)可係100zA(1×10-19A)或以下，或10zA(1×10-20A)或以下，且另外可係1zA(1×10-21A)或以下。因此，可提供具有低電力消耗的半導體裝置。
此外，因為包括氧化物半導體的電晶體具有極低的截止狀態電流，藉由關閉電晶體210，可將節點(C)的電位保持極長時間。因此，不需要復新操作或復新操作之間的間隔可遠長於習知DRAM。
<變化3>
其次，將描述儲存裝置100之與上述變化不同的變化。
儲存裝置100的記憶體部280可用如圖5B所描繪之包括二電晶體及二反相器的記憶體部286置換。此處，將電晶體210的閘極電性連接至字線WL(未圖示)，並將電晶體210之第一電極電性連接至位元線BL(未圖示)。將電晶體210的第二電極電性連接至反相器227之輸入部及反相器228的輸出部。將電晶體226的閘極電性連接至字線WL(未圖示)。將電晶體226的第一電極電性連接至反相器227之輸出部及反相器228的輸入部。將電晶體226的第二電極電性連接至資料線DL。換言之，記憶體部286係SRAM的記憶體元件。須注意為了簡化，未描繪電性連接至反相器的電源線及參考電位線。此處，包括反相器227及反相器228的結構對應於功能電路。
將寫入資料儲存為節點(D)的電位。亦即，資料可使用節點(D)的高位準電位及低位準電位之間的差儲存。
為讀取資料，將電壓施加至字線WL以開啟電晶體226，從而將資料線DL之與節點(D)的電位狀態相關的電位輸出。當節點(D)具有高位準電位時，將低位準電位輸出至資料線DL，而當節點(D)具有低位準電位時，將高位準電位輸出至資料線DL。
此種結構在記憶體胞元中不需要電容器，使得寫入操作及讀取操作可用極高速度實施。
在顯示於此實施例中的儲存裝置中，在寫入操作中使用電性連接於字線及位元線之間的電容器或此等線之間的電容，且將電壓施用至字線係在將電壓施用至位元線之前實施，使得字線的電位可高於位元線之電位；因此，可抑制在資料寫入時的臨界電壓下降。因此，無需使用設定成高至足以補償臨界電壓下降的電源電位，並可寫入資料而不增加電源電位的種類；因此，寫入操作可用低電力實施。
此實施例可自由地與揭示於此說明書中之任何其他實施例組合。
(實施例2)
可將本發明之一實施例施用至影像顯示裝置，諸如，液晶顯示裝置、發光顯示裝置、及電子紙。在此實施例中，將描述其係本發明之一實施例的發光顯示裝置之結構。
在此實施例中，作為發光顯示裝置的一範例，將描述包括使用電致發光之發光元件的結構。使用電致發光的發光元件係根據發光材料是否為有機化合物或無機化合物而分類。通常，前者稱為有機EL元件，且後者稱為無機EL元件。
在有機EL元件中，藉由將電壓施加至發光元件，電子及電洞分別從一對電極注入至包含發光有機化合物的層中，且電流流動。然後，該等載體(電子及電洞)重結合，使得光發射。因為此種機制，將該發光元件稱為電流激發發光元件。
無機EL元件係根據彼等之元件結構而分類為分散型無機EL元件及薄膜無機EL元件。分散型無機EL元件具有發光層，其中發光材料的粒子分散在黏結劑中，且其發光機制係使用施體能階及受體能階的施體-受體重結合型發光。薄膜無機EL元件具有發光層包夾在介電層之間的結構，彼等另外包夾在電極之間，且其發光機制係使用金屬離子之內層電子變遷的局部型發光。須注意在此實施例中將有機EL元件使用為發光元件。
圖6描繪例示於此實施例中的發光顯示元件之像素結構的範例。在此實施例中，將描述可將數位灰階驅動施用至其之像素結構的範例。
將像素300置於由位元線BL、字線WL、電源線VDD、以及參考電位線包圍的區域中。將電晶體302的第二電極電性連接至字線WL。將電晶體302之第一電極及閘極電性連接至輸入部IN(2)。電源線VDD始終供應電源電位Vdd，且參考電位線始終供應0V。
像素300包括電容器308、電晶體310、用於驅動發光元件的電晶體314、電容器312、以及發光元件316。將電容器308之一電極電性連接至字線WL，並將其之另一電極電性連接至位元線BL。將電晶體310的閘極連接至字線WL。將電晶體310的第一電極電性連接至位元線BL。將電晶體310的第二電極電性連接至電容器312的一電極及電晶體314的閘極。將電容器312之另一電極及電晶體314的第一電極電性連接至電源線VDD。將電晶體314的第二電極電性連接至發光元件316的第一電極(像素電極)。將發光元件316的第二電極電性連接至參考電位線。此處，包括電容器312、電晶體314、以及發光元件316的結構對應於功能電路。
須注意可能將發光元件316的第二電極設定成低電源電位。須注意該低電源電位係指相關於設定在電源線VDD之高電源電位滿足(低電源電位)<(高電源電位)的電位。例如，可能將GND或0V設定成該低電源電位。將高電源電位及低電源電位之間的差施加至發光元件316，使得電流流經發光元件316，從而使發光元件316發光。為使發光元件316發光，將各電位設定成使得該高電源電位及該低電源電位之間的差大於或等於發光元件316的正向臨界電壓。在此實施例中，低電源電位係0V。
有具有頂發射結構，其中光係經由與該基材相對的該表面得到；具有底發射結構，其中光係經由在該基材側上的表面得到；以及具有雙重發射結構，其中光係經由與該基材相對之該表面以及該基材側上的表面得到，的發光元件。在此實施例的像素結構中，發光元件316可具有任何上述發射結構。
在電晶體310中，形成可將氧化物半導體使用為半導體的通道。氧化物半導體具有3.0eV或更高的寬能量間隙。在藉由在適當條件下處理氧化物半導體而得到的電晶體中，在操作溫度(例如，在25℃)下具有3.5V的源極-汲極電壓時，在每1μm通道寬度上在源極及汲極之間在截止狀態中的漏電流(截止狀態電流)可係100zA(1×10-19A)或以下，或10zA(1×10-20A)或以下，且另外可係1zA(1×10-21A)或以下。因此，可提供具有低電力消耗的半導體裝置。
此外，因為包括氧化物半導體的電晶體具有極低的截止狀態電流，在將資料寫入像素後，可藉由關閉電晶體310將電晶體314的閘極電位保持極長時間。因此，靜態顯示的顯示可保持長時間而不需要資料重寫，使得可提供具有較低電力消耗的顯示裝置。
當將電晶體314的閘極電容使用為電容器312的替代物時，可省略電容器312。電晶體314的閘極電容可能形成在通道區域及閘極電極層之間。
例如，當將字線WL及位元線BL之間的電容使用為電容器308的替代物時，可省略電容器308。
為將資料寫入像素，首先將電壓施加至輸入部IN(2)，使得字線WL的電位增加且電晶體310開啟。然後，藉由將電壓施用至位元線BL，因為電容器308的電容耦合，字線WL的電位更行增加。因此，施加至電容器312的一電極及電晶體314之閘極的電位非常接近位元線BL之電壓，不會受到電晶體310之臨界電壓下降的不利影響。此時，可將與輸入至位元線BL之電位相同的電位施加至字線WL。
當將電壓施加至電晶體314的閘極時，將電晶體314開啟。因此，將電壓施加至發光元件316且電流流經其，從而使發光元件316發光。
此處，在電壓輸入電壓驅動法的情形中，將使電晶體314充份地開啟或充份地關閉之視訊訊號輸入為電晶體314的閘極電位，亦即，位元線BL的電位。亦即，在線性區域中操作電晶體314。可能將高於電源線VDD之電位的電壓，或至少高於(Vdd+電晶體314之Vth)的電壓使用為使電晶體314充份地開啟之視訊訊號的電位。
在使用類比灰階驅動以取代數位時間灰階驅動的情形中，可藉由以不同方法輸入訊號而使用與圖6相同的像素結構。
在類比灰階驅動中，將高於或等於(發光元件316之順向電壓)+(電晶體314的Vth)之電壓施加至電晶體314的閘極。發光元件316之正向電壓代表得到所需亮度時的電壓，並至少包括正向臨界電壓。藉由輸入視訊訊號以致能電晶體314在飽和區域中操作，電流可流經發光元件316。為在飽和區域中操作電晶體314，將電源線VDD的電位設定成高於電晶體314的閘極電位。使用類比視訊訊號，可能將對應於視訊訊號的電流饋送至發光元件316並實施類比灰階驅動。
須注意該像素結構並未受限於圖6所描繪的像素結構。例如，可能將開關，電阻器、電容器、電晶體、或邏輯電路等加至圖6所描繪的該像素。
在顯示於此實施例中的發光顯示裝置中，在寫入操作中使用電性連接於字線及位元線之間的電容器或此等線之間的電容，且將電壓施用至字線係在將電壓施用至位元線之前實施，使得字線的電位可高於位元線之電位；因此，可抑制在資料寫入時的臨界電壓下降。因此，無需使用設定成高至足以補償臨界電壓下降的電源電位，並可寫入資料而不增加電源電位的種類；因此，寫入操作可用低電力實施。
即使在電晶體310之臨界電壓改變或在複數個像素中之電晶體310在臨界電壓中具有變異的情形中，藉由使用上述結構並將足夠高的電壓施加至電晶體310之閘極，可經由電晶體310將相同電壓施加至電晶體314的閘極，而與此種改變或臨界電壓中的變異無關。因此，可抑制亮度的改變或變異，使得發光顯示裝置可具有高可靠性。
此實施例可自由地與揭示於此說明書中之任何其他實施例組合。
(實施例3)
在此實施例中，將參考圖7A至7E及圖8A至8D描述包括包含氧化物半導體的半導體層之電晶體的結構，其可施用至根據本發明之一實施例的半導體裝置，以及製造該電晶體的方法。
描繪於圖7D的電晶體610係反交錯電晶體的範例。
反交錯電晶體610包括在基材600上方的閘極電極層601；覆蓋閘極電極層601的閘極絕緣層602；與閘極絕緣層602接觸並與閘極電極層601重疊的氧化物半導體層603；與氧化物半導體層603之邊緣部接觸的源極電極層605a及汲極電極層605b；覆蓋閘極絕緣層602、源極電極層605a、汲極電極層605b、以及氧化物半導體層603之曝露部的第一絕緣層607；以及覆蓋第一絕緣層607的第二絕緣層609。
在此實施例中用於半導體層的氧化物半導體係i-型(本質)氧化物半導體或實質i-型(本質)氧化物半導體。i-型(本質)氧化物半導體或實質i-型(本質)氧化物半導體係以將可能作為施體使用之氫自氧化物半導體移除，並將該氧化物半導體純化以包含儘可能少之不係該氧化物半導體之主成份的雜質之此種方式得到。
須注意已純化的氧化物半導體包括極少載體，且載體濃度低於1×1014/cm3，低於1×1012/cm3為佳，低於1×1011/cm3更佳。另外，因為載體的數量甚小，截止狀態中的電流(截止狀態電流)夠低。
具體地說，在包括上述氧化物半導體層的電晶體中，室溫(25℃)下的每1μm通道寬度上的截止狀態電流可少於或等於100zA(1×10-19A)，可更少於或等於10zA(1×10-20A)。
在包括已純化的氧化物半導體層的電晶體610中，幾乎觀察不到導通狀態電流的溫度相依性，且截止狀態電流在高溫時仍極低。
將參考圖7A至7E描述在基材600上方製造電晶體610的製程。圖7A至7E係描繪製造電晶體610之處理的概要橫剖面圖。
首先，將導電層形成在具有絕緣表面的基材600上方，然後，藉由第一光微影處理形成閘極電極層601。須注意使用在該光微影處理中的光阻遮罩可能藉由噴墨法形成。藉由噴墨法形成光阻遮罩不需要光罩；因此，可降低製造成本。
只要基材600具有絕緣表面，基材600並無特別限制。在熱處理於稍後步驟中實施的情形中，基材600必需至少具有高至足以承受加熱溫度的耐熱性。例如，可使用鋇硼矽酸玻璃、或鋁硼矽酸玻璃等的玻璃基材、石英基材、藍寶石基材、或陶瓷基材。或者，可能使用包含不銹鋼的金屬基材或具有形成於其表面上之絕緣膜的半導體基材。使用合成樹脂，諸如，塑膠，形成的可撓基材通常傾向於具有比上述基材更低的溫度上限；只要可承受製程中的處理溫度，可使用此種基材。須注意基材600的表面可能藉由研磨，諸如，CMP，而平坦化。在此實施例中，將玻璃基材使用為基材600。
可能將作為基底使用的絕緣層設置在基材600及閘極電極層601之間。該絕緣層具有防止雜質元素從基材600擴散的功能，並可使用選自氮化矽膜、氧化矽膜、氧化氮化矽膜、及氮氧化矽膜等之一或多層膜形成。
閘極電極層601可用使用金屬材料，諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧；或將任何此等材料包含為主成份的合金材料；或導電氧化物形成。閘極電極層601可具有單層結構或堆疊結構。
其次，將閘極絕緣層602形成在閘極電極層601上方。閘極絕緣層602可藉由電漿CVD、或濺鍍等形成。閘極絕緣層602可使用選自氧化矽膜、氮化矽膜、氮氧化矽膜、氧化氮化矽膜、氧化鋁膜、氮化鋁膜、氮氧化鋁膜、氧化氮化鋁膜、及氧化鉿膜等之一或多層膜形成。
為在閘極絕緣層602及氧化物半導體層603中包含儘可能少的氫、羥基、以及濕氣，使形成閘極電極層601的基材600或形成閘極電極層601及閘極絕緣層602之基材600在濺鍍設備的預熱室中受作為用於形成氧化物半導體層603之預處理的預熱為佳，使得將吸收在基材600上的雜質，諸如，氫及濕氣，消除。將低溫泵使用為設置在該預熱室中的抽氣單元為佳。此預熱處理可能在將上至且包括源極電極層605a及汲極電極層605b之層形成於其上方的基材600上實施。須注意可省略此預熱處理。
其次，將具有2nm至200nm，5nm至30nm較佳，之厚度的氧化物半導體層603形成在閘極絕緣層602上方(見圖7A)。
可將任何下列氧化物半導體使用為氧化物半導體層603，例如：四種金屬元素的氧化物，諸如，In-Sn-Ga-Zn-O-基質氧化物、In-Sn-Al-Zn-O-基質氧化物、In-Sn-Hf-Zn-O-基質氧化物、以及In-Hf-Al-Zn-O-基質氧化物；三種金屬元素的氧化物，諸如，In-Ga-Zn-O-基質氧化物、In-Sn-Zn-O-基質氧化物、In-Al-Zn-O-基質氧化物、Sn-Ga-Zn-O-基質氧化物、Al-Ga-Zn-O-基質氧化物、Sn-Al-Zn-O-基質氧化物、In-Hf-Zn-O-基質氧化物、In-La-Zn-O-基質氧化物、In-Ce-Zn-O-基質氧化物、In-Pr-Zn-O-基質氧化物、In-Nd-Zn-O-基質氧化物、In-Sm-Zn-O-基質氧化物、In-Eu-Zn-O-基質氧化物、In-Gd-Zn-O-基質氧化物、In-Tb-Zn-O-基質氧化物、In-Dy-Zn-O-基質氧化物、In-Ho-Zn-O-基質氧化物、In-Er-Zn-O-基質氧化物、In-Tm-Zn-O-基質氧化物、In-Yb-Zn-O-基質氧化物、以及In-Lu-Zn-O-基質氧化物；二種金屬元素的氧化物，諸如，In-Zn-O-基質氧化物、Sn-Zn-O-基質氧化物、Al-Zn-O-基質氧化物、Zn-Mg-O-基質氧化物、Sn-Mg-O-基質氧化物、In-Mg-O-基質氧化物、In-Ga-O-基質氧化物、以及In-Sn-O-基質氧化物；In-O-基質氧化物；Sn-O-基質氧化物；以及Zn-O-基質氧化物。另外，可能將SiO2包含在上述氧化物中。例如，ln-Ga-Zn-O-基質氧化物意指包括銦(In)、鎵(Ga)、以及鋅(Zn)的氧化物，且在組成比率上並無特別限制。該In-Ga-Zn-O-基質氧化物可能包含In、Ga、以及Zn以外的元素。
可將以InMO3(ZnO)m(m大於0且不係自然數)表示的薄膜使用為氧化物半導體層603。此處，M代表選自Ga、Al、Mn、以及Co之一或多種金屬元素。例如，M可係Ga、Ga及Al、Ga及Mn、或Ga及Co。
可將氧化鋅包含為其主成份之金屬氧化物靶材使用為藉由濺鍍形成氧化物半導體層603的靶材。可將包含In、Ga、以及Zn(In2O3:Ga2O3:ZnO的組成比率=1:1:1[莫耳比率])的氧化物半導體靶材使用為金屬氧化物靶材的另一範例。或者，可使用包含In、Ga、以及Zn(In2O3:Ga2O3:ZnO的組成比率=2:2:1或1:1:4[莫耳比率])的氧化物半導體靶材。該氧化物半導體靶材的填充率為90%至100%，95%至99.9%為佳。使用具有高填充率的氧化物半導體靶材，可沈積緻密的氧化物半導體層。靶材的純度為99.99%或更高為佳。特別係將雜質，例如，鹼金屬，諸如，Li或Na，鹼土金屬，諸如，Ca，減少為佳。
在此實施例中，具有非晶結構的氧化物半導體層係藉由使用In-Ga-Zn-O-基質金屬氧化物靶材的濺鍍形成。
於其中形成氧化物半導體層603的大氣為稀有氣體(典型地為氬)大氣、氧大氣、或稀有氣體(典型地為氬)及氧之混合大氣為佳。具體地說，使用高純度氣體大氣為佳，例如，自其將雜質，諸如氫、水、羥基、或氫化物，移除至1ppm或以下的濃度(10ppb或以下為佳)。
在氧化物半導體層603形成時，例如，將待處理物件保持在維持降壓的處理室中並加熱該物件，使得物件的溫度高於或等於100℃且低於550℃，150℃至450℃為佳，200℃至400℃更佳。250℃至320℃的溫度範圍對脫氫特佳。然後，在將處理室中的濕氣移除的同時，將自其移除氫、及水等的濺鍍氣體導入處理室中，並使用前文提及之靶材形成氧化物半導體層603。藉由在加熱該物件的同時形成氧化物半導體層603，可減少氧化物半導體層中的雜質。此外，可減少由於濺鍍導致的損傷。為移除該處理室中的濕氣，使用截留真空泵較佳。例如，可使用低溫泵、離子泵、或鈦昇華泵等。可能使用設有冷凝阱的渦輪分子泵。因為藉由使用低溫泵等將該室真空化，可從該處理室將氫、包含氫原子之化合物，諸如，水等(以及包含碳原子的化合物為佳)移除，可降低氧化物半導體層603的雜質濃度。
氧化物半導體層603可在以下條件下形成，例如：待處理物件及靶材之間的距離為170mm；壓力為0.4Pa；直流電(DC)功率為0.5kW；且大氣為氧(氧的比例為100%)大氣、氬(氬的比例為100%)大氣、或氧及氬的混合大氣。須注意使用脈衝DC電源為佳，因為可減少灰塵(諸如在膜形成時產生的粉末物質)，並可使膜厚度均勻。氧化物半導體層603的厚度為1nm至50nm，1nm至30nm為佳，1nm至10nm更佳。使用具有此種厚度的氧化物半導體層603可抑制由於小型化所導致的短通道效應。須注意適當厚度取決於所使用的氧化物半導體材料、或半導體裝置的應用等而不同；因此，厚度可依據待使用的材料、或用途等而視情況決定。
須注意在藉由濺鍍形成氧化物半導體層603之前，可能藉由導入氬氣體並產生電漿的反轉濺鍍將附於待形成氧化物半導體層603之表面(例如，閘極絕緣層602的表面)上的物質移除為佳。此處，反轉濺鍍係離子與待處理表面碰撞，使得該表面受修改的方法。使離子與待處理表面碰撞之方法的範例係在氬大氣中將高頻電壓施加至待處理表面，使得電漿在待處理物件附近產生的方法。須注意可能使用氮、氦、或氧等的大氣取代氬大氣。
然後，經由第二光微影處理將氧化物半導體層603處理為島形氧化物半導體層603(見圖7B)。須注意使用在該光微影處理中的光阻遮罩可能藉由噴墨法形成。藉由噴墨法形成光阻遮罩不需要光罩；因此，可降低製造成本。
在將接點孔形成在閘極絕緣層602中的情形中，該接點孔可在與氧化物半導體層603之處理相同的時間形成。
須注意氧化物半導體層603的蝕刻可能係乾蝕刻、濕蝕刻、或乾蝕刻及濕蝕刻二者。例如，可將磷酸、乙酸、及硝酸的混合溶液使用為用於氧化物半導體層603之濕蝕刻的蝕刻劑。或者，可能使用ITO-07N(由Kanto Chemical Co.,Inc.製造)。
之後，在氧化物半導體層603上實施熱處理(第一熱處理)。藉由第一熱處理，將氧化物半導體層中的過量氫(包括水及羥基)移除並改善氧化物半導體層的結構，使得可將能量間隙中的缺陷水準降低。例如，第一熱處理的溫度高於或等於300℃且低於550℃，或高於或等於400℃且低於或等於500℃。
該熱處理可用，例如，將待加熱物件導入使用電阻加熱元件等的電爐，並以450℃在氮大氣中加熱一小時之此種方式實施。在該熱處理期間，該氧化物半導體層未曝露於空氣中，以防止水及氫進入。
熱處理設備並未受限於電爐，並可能係藉由來自媒體，諸如加熱氣體，之熱幅射或熱傳導將物件加熱的設備。例如，可使用RTA(快速熱退火)設備，諸如GRTA(氣體快速熱退火)設備或LRTA(射線照射快速熱退火)設備。LRTA設備藉由發射自燈，諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈，之光幅射(電磁波)加熱物件的設備。GRTA設備係使用高溫氣體之用於熱處理的設備。將不由於熱處理而與物件反應的惰性氣體，諸如氮或稀有氣體，像是氬，使用為該氣體。
例如，作為第一熱處理，GRTA可能以下列方式實施：將物件置入已加熱的惰性氣體大氣中、加熱數分鐘，並從惰性氣體大氣中取出。該GRTA處理致能短時間的高溫熱處理。此外，該GRTA處理甚至可在溫度超過物件的溫度上限時使用。須注意可能在處理期間將該惰性氣體切換為包括氧的氣體。此係因為由於氧空洞所導致的能量間隙中的缺陷水準可藉由在包括氧之大氣中實施第一熱處理而減少。
須注意將氮或稀有氣體(例如，氦、氖、或氬)包含為其主成份且不包含水、或氫等的大氣使用為該惰性氣體大氣為佳。例如，導入熱處理設備中的氮或稀有氣體，諸如氦、氖、或氬，的純度為6N(99.9999%)或更高，為7N(99.99999%)或更高為佳(亦即，雜質濃度為1ppm或更低，0.1ppm或更低為佳)。
在任何情形中，藉由第一熱處理將雜質降低，使得得到i-型(本質)或實質i-型氧化物半導體層。因此，可實現具有顯著優秀特徵的電晶體。
上述熱處理(第一熱處理)具有移除氫、及水等的效果，並因此可稱為脫水處理或脫氫處理等。脫水處理或脫氫處理可在將氧化物半導體層603處理為島形之前實施。此種脫水處理或脫氫處理可能實行一次或複數次。
第一熱處理可在任何下列時機實施，以取代上述時機：在源極電極層及汲極電極層形成之後，以及將絕緣層形成在源極電極層及汲極電極層上方之後。
其次，將待成為源極電極層及汲極電極層(以及佈線)的導電膜形成在閘極絕緣層602及氧化物半導體層603上方。例如，可將選自Al、Cr、Cu、Ta、Ti、Mo、以及W的元素，將任何此等元素包含為成份的合金、或將任何此等元素組合於其中的合金使用為用於源極電極層及汲極電極層的導電膜。或者，導電膜可能具有將耐火金屬膜，諸如，Ti膜、Mo膜、或W膜，堆疊在金屬膜，諸如，Al膜或Cu膜，之頂表面或底表面之一者或二者上的結構。使用將防止在鋁膜中產生突起及晶鬚之元素(例如，Si、Nd、或Sc)加至其的Al材料，可增加耐熱性。源極電極層及汲極電極層可能使用導電金屬氧化物形成。可將氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦及氧化錫之合金(In2O3-SnO2，稱為ITO)、氧化銦及氧化物鋅之合金(In2O3-ZnO)、或包含氧化矽的任何此等金屬氧化物材料使用為該導電金屬氧化物。
其次，經由第三光微影處理，將光阻遮罩形成在導電膜上方並實施選擇性的蝕刻，以形成源極電極層605a及汲極電極層605b，然後將光阻遮罩移除(見圖7C)。
在第三光微影處理中形成光阻遮罩時的曝光可能使用紫外光、KrF雷射光、或ArF雷射光實施。須注意電晶體的通道長度(L)係由源極電極層及汲極電極層之間的距離決定。因此，在形成用於形成具有少於25nm之通道長度(L)的電晶體之遮罩的曝光中，使用其波長短至數奈米至數十奈米之極紫外光為佳。在藉由極紫外光的曝光中，解析度甚高且焦點深度甚大。因此，將於稍後完成之電晶體的通道長度(L)可在10nm至1000nm(1μm)的範圍中，且電路可用較高速度操作。另外，小型化可導致半導體裝置的較低電力消耗。
為減少光微影處理中的光遮罩數量及步驟數量，蝕刻步驟可能使用藉由多色調遮罩形成的光阻遮罩實施。因為使用多色調遮罩形成的光阻遮罩包括複數種厚度的區域，且另外可藉由蝕刻改變形狀，可將該光阻遮罩使用在複數個蝕刻步驟中，以提供不同型樣。因此，對應於至少二種不同型樣的光阻遮罩可用一多色調遮罩形成。因此，可減少曝光遮罩的數量，且對應光微影處理的數量也可減少，因此可將處理簡化。
須注意將蝕刻條件最佳化以在蝕刻該導電膜時，不蝕刻及分割氧化物半導體層603為佳。然而，難以得到僅蝕刻導電膜而完全不蝕刻氧化物半導體層603的蝕刻條件。在部分情形中，當蝕刻該導電膜時，部分的氧化物半導體層603受蝕刻，因此氧化物半導體層603具有凹槽部(凹陷部)。
可能將濕蝕刻或乾蝕刻之任一者用於導電膜的蝕刻。須注意依據元件的小型化，使用乾蝕刻較佳。蝕刻氣體或蝕刻劑可取決於待蝕刻層的材料而視情況選擇。在此實施例中，將鈦膜使用為導電膜並將In-Ga-Zn-O-基質材料使用為氧化物半導體層603；當使用濕蝕刻時，例如，可將過氧化氨混合物(31重量百分比的過氧化氫溶液：28重量百分比的氨水：水=5：2：2)使用為蝕刻劑。
其次，實施使用氣體，諸如，N2O、N2、或Ar，的電漿處理為佳，以移除附於氧化物半導體層之曝露表面上的氫、或水等。在實施電漿處理的情形中，連續地形成作為保護絕緣層使用的第一絕緣層607，而不將氧化物半導體層曝露在空氣中。
藉由不將雜質，諸如，水或氫，導入第一絕緣層607中的方法，諸如，濺鍍，將第一絕緣層607形成至至少1nm的厚度為佳。若第一絕緣層607中包含氫，氫可能進入氧化物半導體層或擷取氧化物半導體層中的氧，其可能導致氧化物半導體層之背通道的電阻降低(使背通道具有n-型導電性)；因此，可能形成寄生通道。將氧化矽膜、氮氧化矽膜、氧化鋁膜、氮氧化鋁膜、或氧化鎵膜等使用為第一絕緣層607為佳。
在此實施例中，藉由濺鍍將200nm厚的氧化矽膜形成為第一絕緣層607。沈積時的基材溫度高於或等於室溫(25℃)且低於或等於300℃，且在此實施例中為100℃。該氧化矽膜可藉由在稀有氣體(典型係氬)大氣、氧大氣、或包含稀有氣體及氧之混合大氣中的濺鍍沈積。可將氧化矽靶材或矽靶材使用為靶材。
如同沈積氧化物半導體層603的情形，為移除第一絕緣層607之沈積室中的殘留濕氣，使用截留真空泵(例如，低溫泵)為佳。當將第一絕緣層607沈積在使用低溫泵真空化的沈積室中時，可降低第一絕緣層607中的雜質濃度。可能將設有冷凝阱的渦輪分子泵使用為用於將形成第一絕緣層607之沈積室中的殘留濕氣移除之真空化單元。
將自其移除雜質，諸如，氫或水，之高純度氣體使用為用於形成第一絕緣層607的濺鍍氣體為佳。
其次，在惰性氣體大氣或氧大氣中實施第二熱處理。第二熱處理以200℃至450℃實施，250℃至350℃為佳。例如，該熱處理可能在氮大氣中以250℃實施一小時。該第二熱處理可減少電晶體之電特徵的變異。藉由將氧從第一絕緣層607供應至氧化物半導體層603，可填充氧化物半導體層603中的氧空洞，從而可形成本質(i-型)或實質本質的氧化物半導體層。
須注意在此實施例中，第二熱處理係在第一絕緣層607形成後實施；第二熱處理的時機並未特別限制。例如，第二熱處理可能在第一熱處理之後，或可能將第一熱處理倍增為第二熱處理。
以上述方式，使用第一熱處理及第二熱處理，可將氧化物半導體層603純化成不包含主成份以外的雜質，從而可使氧化物半導體層603係i-型(本質)氧化物半導體層。
經由上述處理，形成電晶體610(見圖7D)。
另外，將第二絕緣層609形成在第一絕緣層607上方為佳(見圖7E)。第二絕緣層609防止氫、或水等從外側進入。例如，可將氮化矽膜或氮化鋁膜使用為第二絕緣層609。形成第二絕緣層609的方法並無特別限制；RF濺鍍因為其之高生產性而適合。此外，可將有機材料，諸如，聚醯亞胺、丙烯酸、或苯環丁烯，使用為第二絕緣層609。使用此種有機材料，可更行改善絕緣性質。第二絕緣層609可能係上述材料的堆疊，且例如，可具有將聚醯亞胺膜堆疊在氮化矽膜上方的結構。具有此種結構的第二絕緣層609可防止水、或氫等的進入並增強絕緣性質。
在第二絕緣層609形成之後，熱處理可能在空氣中以100℃至200℃實施1小時至30小時。
<變化>
將於下文描述具有與此實施例顯示之反交錯電晶體610的結構不同之結構的電晶體。具有於下文描述之結構的各電晶體包括已純化的氧化物半導體層，且因此具有足夠低的漏電流。
描繪於圖8A的電晶體620具有與電晶體610之結構不同的反交錯結構。
電晶體620包括放置成覆蓋氧化物半導體層603之通道形成區域的通道保護層627。藉由將通道保護層627形成在通道形成區域上，當在製程中形成源極電極層605a及汲極電極層605b時，可降低由於蝕刻所導致的氧化物半導體層603受損；因此，電晶體可具有高可靠性。
描繪於圖8B的電晶體630具有與電晶體610及620之底閘極結構不同的底閘極結構。
電晶體630具有源極及汲極電極層605a及605b及氧化物半導體層603的堆疊次序與電晶體610之堆疊次序相反的結構。亦即，源極電極層605a及汲極電極層605b以其間有間隙的方式形成在閘極絕緣層602上方，並將氧化物半導體層603形成為覆蓋該間隙。
使用此種結構，可減少由於用於形成源極電極層605a及汲極電極層605b之蝕刻所導致的氧化物半導體層603受損；因此，電晶體可具有高可靠性。
描繪於圖8C中的電晶體640係頂閘極電晶體。
在電晶體640中，將基底絕緣層637、氧化物半導體層603、源極電極層605a及汲極電極層605b、閘極絕緣層602、以及閘極電極層601以此次序形成在基材600上方。電晶體640也包括經由形成在閘極絕緣層602中的接點孔電性連接至源極電極層605a及汲極電極層605b的源極佈線層636a及汲極佈線層636b。
描繪於圖8D中的電晶體650係交錯電晶體，其係頂閘極電晶體之一。
電晶體650具有氧化物半導體層603與源極及汲極電極層605a及605b的堆疊次序與電晶體640之堆疊次序相反的結構。亦即，源極電極層605a及汲極電極層605b以其間有間隙的方式形成在基底絕緣層637上方，並將氧化物半導體層603形成為覆蓋該間隙。
諸如電晶體640及650的電晶體具有將氧化物半導體層603中的通道形成區域夾於閘極絕緣層602及基底絕緣層637之間的結構。因此，此等層可防止雜質進入氧化物半導體層603，使得電晶體可具有高可靠性。
使用根據此實施例形成之已純化的氧化物半導體層，可充份地降低電晶體的漏電流。因此，可藉由將此電晶體使用在部分電路中而形成具有低電力消耗的半導體裝置。此外，藉由將具有極低漏電流之電晶體使用為選擇電晶體，可將資料保持長時間，即使在資料以低電壓寫入時。因此，可能實現可用低電壓實施寫入操作且因此消耗較少電力的半導體裝置。
(實施例4)
在此實施例中，將參考圖9A至9F描述將描述於上述實施例的半導體裝置施用至其之電子裝置的範例。具體地說，此實施例解釋將描述於上述實施例中的半導體裝置應用至電子裝置，諸如，電腦、行動電話(也稱為行動電話裝置或手機)、個人數位助理(包括可攜式遊戲機及音訊再生裝置)、攝影機，諸如，數位相機及數位視訊攝影機、電子紙、及電視裝置(也稱為電視或電視接收器)。
圖9A描繪膝上型個人電腦，包括外殼701、外殼702、顯示部703、及鍵盤704等。將描述於上述實施例的半導體裝置設置在各外殼701及702中。因此，可能實現將寫入操作中的寫入電壓降低而不增加電源電位之種類，且寫入操作中的電力消耗夠低之膝上型個人電腦。
圖9B描繪個人數位助理(PDA)。主體711設有顯示部713、外部介面715、及操作鈕714等。另外，設置用於操作個人數位助理的觸控筆712等。將描述於上述實施例中的半導體裝置設置在主體711中。因此，可能實現將寫入操作中的寫入電壓降低而不增加電源電位之種類，且寫入操作中的電力消耗夠低之個人數位助理。
圖9C描繪包括電子紙的電子書閱讀器720，且電子書閱讀器720包括外殼721及外殼723的二外殼。外殼721及外殼723分別設有顯示部725及顯示部727。外殼721及723係藉由轉軸部737連接，並可使用轉軸部737開關。外殼721設有電源開關731、操作鍵733、及揚聲器735等。外殼721及723之至少一者設有描述於上述實施例的半導體裝置。因此，可能實現將寫入操作中的寫入電壓降低而不增加電源電位之種類，且寫入操作中的電力消耗夠低之電子書閱讀器。
圖9D描繪包括外殼740及外殼741之二外殼的行動電話。如圖9D所描繪之展開的外殼740及外殼741可藉由滑動移位，使得一者重疊在另一者上方；因此，可降低行動電話的尺寸，其使該行動電話適於攜帶。外殼741設有顯示面板742、揚聲器743、麥克風744、指標裝置746、相機鏡頭747、及外部連接終端748等。外殼740設有用於充電行動電話的太陽能電池749、及外部記憶體插槽750等。將天線併入外殼741中。外殼740及741之至少一者設有描述於上述實施例中的半導體裝置。因此，可能實現將寫入操作中的寫入電壓降低而不增加電源電位之種類，且寫入操作中的電力消耗夠低之行動電話。
圖9E描繪數位相機，包括主體761、顯示部767、目鏡763、操作開關764、顯示部765、及電池766等。將描述於上述實施例的半導體裝置設置在主體761中。因此，可能實現將寫入操作中的寫入電壓降低而不增加電源電位之種類，且寫入操作中的電力消耗夠低之數位相機。
圖9F描繪電視裝置770，包括外殼771、顯示部773、及腳架775等。電視機裝置770可使用外殼771或遙控器780的操作開關操作。外殼771及遙控器780各者設有描述於上述實施例中的半導體裝置。因此，可能實現將寫入操作中的寫入電壓降低而不增加電源電位之種類，且寫入操作中的電力消耗夠低之電視裝置。
如上文所述，描述於此實施例中的電子裝置包括描述於上述實施例中的半導體裝置。因此，在電子裝置中，降低寫入操作中的電力消耗而不增加電源電位的種類。
(範例1)
在此範例中，將描述根據本發明之一實施例的記憶體電路之輸入-輸出特徵的計算結果。
<電路組態>
首先，將參考圖10描述用於該計算的電路。圖10描繪使用在此範例中的電路組態。
電路400包括包括電晶體402、電晶體404、電晶體406、電晶體408、電晶體412、電晶體416、電晶體418、電容器410、以及電容器414。電路400也包括二個輸入部(輸入部IN(1)及輸入部IN(2))、二個電力輸入部(電力輸入部VDD)、三個接地電位輸入部、以及一個輸出部(輸出部OUTPUT)。此處，電晶體402、406、408、412、以及416係n-通道電晶體。電晶體404及418係p-通道電晶體。
將電晶體402的閘極及第一電極電性連接至輸入部IN(1)。將電晶體402的第二電極電性連接至電晶體408的第一電極、電容器410的第一電極、以及電晶體412的閘極。將電晶體404的閘極電性連接至輸入部IN(1)及電晶體406的閘極。將電晶體404的第一電極電性連接至電力輸入部VDD。將電晶體404的第二電極電性連接至電晶體406的第一電極及電晶體408的閘極。將電晶體406的第二電極電性連接至接地電位輸入部。將電晶體408的第二電極電性連接至接地電位輸入部。將電容器410的第二電極電性連接至輸入部IN(2)及電晶體412的第一電極。將電晶體412的第二電極電性連接至電容器414的第一電極及電晶體416的閘極。將電容器414的第二電極電性連接至電晶體416的第一電極及接地電位輸入部。將電晶體416的第二電極電性連接至輸出部OUTPUT及電晶體418的第二電極及閘極。將電晶體418的第一電極電性連接至電力輸入部VDD。
此處，電晶體404及406構成反相器，並將電晶體408的閘極電性連接至該反相器的輸出部。亦即，當將高位準電位輸入至IN(1)時，將低位準電位輸入至電晶體408的閘極，並使電晶體408關閉。另一方面，當將低位準電位輸入至IN(1)時，將高位準電位輸入至電晶體408的閘極，並使電晶體408開啟。當將電晶體408開啟時，在節點(A)及接地電位輸入部之間建立電連續性，使得節點(A)設定在低位準電位。
在此範例中，將電性連接至電晶體402之第二電極、電晶體408之第一電極、電容器410之第一電極、以及電晶體412的閘極之節點稱為節點(A)。此外，將電性連接至電晶體412之第二電極、電容器414的第一電極、以及電晶體416的閘極之節點稱為節點(B)。
<輸入-輸出特徵>
其次，將參考圖11A至11E描述使用電路400計算的輸入-輸出特徵。此範例計算當在不同時序將電壓施加至輸入部IN(1)及輸入部IN(2)並將高位準電位寫入節點(B)時，節點(A)、節點(B)、以及輸出部OUTPUT之電位在時間上的改變。
用於此範例之計算的電晶體之特徵係藉由使用用於半導體層之多晶矽形成的薄膜電晶體(具有1μm的通道長度及20μm之通道寬度)之量測值估算的特徵。將n-通道電晶體的臨界電壓設定為0.42V並將p-通道電晶體的臨界電壓設定為-0.76V。將該電路中之電容器的電容設定為1.0pF。輸入至電力輸入部VDD的電壓為1.7V。輸入至接地電位輸入部的電壓為0V。輸入至輸入部IN(1)及輸入部IN(2)的脈衝電壓具有1.7V的高位準電位及0V之低位準電位。
圖11A顯示施加至輸入部IN(1)之電壓在時間上的改變。圖11B顯示施加至輸入部IN(2)之電壓在時間上的改變。圖11C、11D、以及11E分別顯示節點(A)、節點(B)、以及輸出部OUTPUT之電位在時間上的改變。
開始計算，將計算開始的時間視為0秒。首先，在約0.3μm(T1)的時間點將1.7V的電壓施加至輸入部IN(1)，並在約1.0μm(T2)的時間點將1.7V的電壓施加至輸入部IN(2)。然後，在約1.8μm(T3)的時間點將輸入部IN(1)的電壓設定為0V，並在約2.0μm(T4)的時間點將輸入部IN(2)的電壓設定為0V。
當在T1將電壓施加至輸入部IN(1)時，節點(A)的電位增加至約1.2V。節點(A)的電壓不能到達係輸入電壓之1.7V的原因係電晶體402之臨界電壓的影響、以及節點(A)與另一佈線之間(節點之間)的電容平衡等。
其次，當在T2將電壓施加至輸入部IN(2)時，因為電晶體410的電容耦合效應，節點(A)的電位增加至約2.9V。同時，節點(B)的電位增加至係輸入至IN(2)之輸入電壓的1.7V。因此，將低位準電位輸出至輸出部OUTPUT。
當在T3將0V輸入至IN(1)時，節點(A)的電位減少至0V。相反地，節點(B)的電位及輸出部OUTPUT之電位並未改變並保持相同。
當在T4將0V輸入至IN(2)時，節點(B)的電位及輸出部OUTPUT之電位並未改變並保持相同。
上述結果證實在寫入操作中使用電性連接於字線及位元線之間的電容器或此等線之間的電容，且將電壓施用至字線係在將電壓施用至位元線之前實施，使得字線的電位可高於位元線之電位，並可抑制在資料寫入時的臨界電壓下降。因此，可根據本發明之一實施例實現無需使用設定成高至足以補償臨界電壓下降之電源電壓且因此可用低電力實施寫入操作的半導體裝置。
本申請案基於2010年7月29日向日本特許廳申請的日本專利申請案編號第2010-170306號，該專利之教示全文以提及之方式併入本文中。
100．．．儲存裝置
102．．．記憶體胞元陣列
104、105、106、107．．．驅動器電路
110．．．記憶體胞元
202、204、210、214、216、226、302、310、314、402、404、406、408、412、416、418、610、620、630、640、650．．．電晶體
206、227、228．．．反相器
208、212、308、312、410、414．．．電容器
224．．．p-通道電晶體
250、WL．．．字線
252、BL．．．位元線
254、DL．．．資料線
256、RL．．．讀取訊號線
258．．．參考電位線
280、282、284、286．．．記憶體部
300．．．像素
316．．．發光元件
400．．．電路
600．．．基材
601．．．閘極電極層
602．．．閘極絕緣層
603．．．氧化物半導體層
605a．．．源極電極層
605b．．．汲極電極層
607．．．第一絕緣層
609．．．第二絕緣層
627．．．通道保護層
636a．．．源極佈線層
636b．．．汲極佈線層
637．．．基底絕緣層
701、702、721、723、740、741、771．．．外殼
703、713、725、727、765、767、773．．．顯示部
704．．．鍵盤
711、761．．．主體
712．．．觸控筆
714．．．操作鈕
715．．．外部介面
720．．．電子書閱讀器
731．．．電源開關
733．．．操作鍵
735、743．．．揚聲器
737．．．轉軸部
742．．．顯示面板
744．．．麥克風
746．．．指標裝置
747．．．相機鏡頭
748．．．外部連接終端
749．．．太陽能電池
750．．．外部記憶體插槽
763．．．目鏡
764．．．操作開關
766．．．電池
770．．．電視裝置
775．．．腳架
780．．．遙控器
A、B、C、D．．．節點
GND．．．接地電位輸入部
IN(1)、IN(2)．．．輸入部
OUTPUT．．．輸出部
T1、T2、T3、T4、T5．．．週期
VDD．．．電力輸入部
VDD．．．電力線
VBLH、VDLH、Vin(1)H、VRLH、VWLH．．．高位準電位
VBLL、VDLL、Vin(1)L、VRLL、VWLL．．．低位準電位
VWLHH．．．電位
Vth．．．臨界電壓
在該等隨附圖式中：
圖1描繪根據本發明之一實施例的儲存裝置；
圖2描繪根據本發明之一實施例的儲存裝置之組態；
圖3係根據本發明之一實施例的儲存裝置之時序圖；
圖4描繪根據本發明之一實施例的儲存裝置之組態；
圖5A及5B各者描繪根據本發明之一實施例的儲存裝置之組態；
圖6描繪根據本發明之一實施例的影像顯示裝置之組態；
圖7A至7E描繪根據本發明之一實施例的電晶體及製造該電晶體的方法；
圖8A至8D各者描繪根據本發明之一實施例的電晶體；
圖9A至9F各者描繪根據本發明之一實施例的電子裝置；
圖10係使用在本發明之範例中的電路圖；且圖11A至11E各者顯示本發明之範例中的輸入-輸出特徵。
104、106．．．驅動器電路
110．．．記憶體胞元
202、204、210、214、216．．．電晶體
206．．．反相器
208、212．．．電容器
250、WL．．．字線
252、BL．．．位元線
254、DL．．．資料線
256、RL．．．讀取訊號線
258．．．參考電位線
280．．．記憶體部
GND．．．接地電位輸入部
IN(1)．．．輸入部
VDD．．．電力線
A．．．節點

Claims (33)

  1. 一種半導體裝置，包含：二極體；第一電晶體；第二電晶體；第一電容器；以及功能電路，其中將該二極體的輸出終端電性連接至第一訊號線，其中將該第一電晶體之源極及汲極的一者電性連接至該第一訊號線，其中將該第一電晶體之該源極及該汲極的另一者電性連接至參考電位線，其中將該第二電晶體的閘極電性連接至該第一訊號線，其中將該第二電晶體之源極及汲極的一者電性連接至第二訊號線，其中將該功能電路電性連接至該第二電晶體之該源極及該汲極的另一者，其中將該第一電容器之電極的其中一者電性連接至該第一訊號線，且其中將該第一電容器之該等電極的其中另一者電性連接至該第二訊號線。
  2. 如申請專利範圍第1項的半導體裝置，其中該二極體係第三電晶體， 其中將該第三電晶體的閘極連接至該第三電晶體之源極及汲極的一者，且其中將該第三電晶體之該源極及該汲極的另一者電性連接至該第一訊號線。
  3. 如申請專利範圍第1項之半導體裝置，其中該第二電晶體係n-通道電晶體。
  4. 如申請專利範圍第1項之半導體裝置，其中該第二電晶體的半導體層包含氧化物半導體。
  5. 如申請專利範圍第1項之半導體裝置，其中在25℃具有3.5V的源極-汲極電壓之在截止狀態中的該第二電晶體在每1μm通道寬度上的電流為100zA或以下。
  6. 如申請專利範圍第1項之半導體裝置，更包含反相器，其中將該反相器之輸入側電性連接至該二極體之輸入終端，且其中將該反相器之輸出側電性連接至該第一電晶體的閘極。
  7. 如申請專利範圍第1項之半導體裝置，其中該功能電路包含第二電容器和第四電晶體，其中將該第四電晶體之源極及汲極的一者電性連接至資料線，其中將該第四電晶體之該源極及該汲極的另一者電性連接至該參考電位線，其中將該第二電容器之電極的其中一者電性連接至該 第二電晶體之該源極及該汲極的該另一者以及該第四電晶體的閘極，且其中將該第二電容器之電極的其中另一者電性連接至讀取訊號線。
  8. 如申請專利範圍第1項之半導體裝置，其中該功能電路包含發光元件。
  9. 一種半導體裝置，包含：二極體；第一電晶體；第一電容器；以及記憶體部，包含：第二電晶體；以及功能電路，其中將該二極體的輸出終端電性連接至第一訊號線，其中將該第一電晶體之源極及汲極的一者電性連接至該第一訊號線，其中將該第一電晶體之該源極及該汲極的另一者電性連接至參考電位線，其中將該第二電晶體的閘極電性連接至該第一訊號線，其中將該第二電晶體之源極及汲極的一者電性連接至第二訊號線，其中將該功能電路電性連接至該第二電晶體之該源極及該汲極的另一者， 其中將該第一電容器之電極的其中一者電性連接至該第一訊號線，且其中將該第一電容器之該等電極的其中另一者電性連接至該第二訊號線。
  10. 如申請專利範圍第9項的半導體裝置，其中該二極體係第三電晶體，其中將該第三電晶體的閘極連接至該第三電晶體之源極及汲極的一者，且其中將該第三電晶體之該源極及該汲極的另一者電性連接至該第一訊號線。
  11. 如申請專利範圍第9項之半導體裝置，其中該第二電晶體係n-通道電晶體。
  12. 如申請專利範圍第9項之半導體裝置，其中該第二電晶體的半導體層包含氧化物半導體。
  13. 如申請專利範圍第9項之半導體裝置，其中在25℃具有3.5V的源極-汲極電壓之在截止狀態中的該第二電晶體在每1μm通道寬度上的電流為100zA或以下。
  14. 如申請專利範圍第9項之半導體裝置，其中該功能電路包含第二電容器和第四電晶體，其中將該第四電晶體之源極及汲極的一者電性連接至資料線，其中將該第四電晶體之該源極及該汲極的另一者電性連接至該參考電位線，其中將該第二電容器之電極的其中一者電性連接至該 第二電晶體之該源極及該汲極的該另一者以及該第四電晶體的閘極，且其中將該第二電容器之電極的其中另一者電性連接至讀取訊號線。
  15. 一種半導體裝置，包含：二極體；第一電晶體；第一電容器；以及像素，包含：第二電晶體；以及功能電路，其中將該二極體的輸出終端電性連接至第一訊號線，其中將該第一電晶體之源極及汲極的一者電性連接至該第一訊號線，其中將該第一電晶體之該源極及該汲極的另一者電性連接至參考電位線，其中將該第二電晶體的閘極電性連接至該第一訊號線，其中將該第二電晶體之源極及汲極的一者電性連接至第二訊號線，其中將該功能電路電性連接至該第二電晶體之該源極及該汲極的另一者，其中將該第一電容器之電極的其中一者電性連接至該第一訊號線，且 其中將該第一電容器之該等電極的其中另一者電性連接至該第二訊號線。
  16. 如申請專利範圍第15項的半導體裝置，其中該二極體係第三電晶體，其中將該第三電晶體的閘極連接至該第三電晶體之源極及汲極的一者，且其中將該第三電晶體之該源極及該汲極的另一者電性連接至該第一訊號線。
  17. 如申請專利範圍第15項之半導體裝置，其中該第二電晶體係n-通道電晶體。
  18. 如申請專利範圍第15項之半導體裝置，其中該第二電晶體的半導體層包含氧化物半導體。
  19. 如申請專利範圍第15項之半導體裝置，其中在25℃具有3.5V的源極-汲極電壓之在截止狀態中的該第二電晶體在每1μm通道寬度上的電流為100zA或以下。
  20. 一種用於驅動半導體裝置的方法，該半導體裝置包含：二極體，將該二極體的輸出終端電性連接至第一訊號線；第一電晶體，將該第一電晶體之源極及汲極的一者電性連接至該第一訊號線，將該第一電晶體之該源極及該汲極的另一者電性連接至參考電位線；以及第二電晶體，將該第二電晶體的閘極電性連接至該第一訊號線並將該第二電晶體之源極及汲極的一者電性 連接至第二訊號線，該方法包含：第一步驟，將第一電位施加至該二極體的輸入終端，以將該第一訊號線的電位增加至第二電位；第二步驟，將該第一電位施加至該第二訊號線並對該第一訊號線及該第二訊號線之間的電容充電，以將該第一訊號線的該電位增加至第三電位，將該第三電位施加至該第二電晶體的該閘極，並將該第一電位施加至該第二電晶體之該源極及該汲極的該一者；第三步驟，將第四電位施加至該二極體的該輸入終端；以及第四步驟，將該第一電位施加至該第一電晶體的閘極，以開啟該第一電晶體並將該第一訊號線的該電位減少至該第四電位，以將該第四電位施加至該第二電晶體的該閘極並關閉該第二電晶體，其中該第二步驟在該第一步驟之後實施，且其中該第一電位高於該二極體之臨界電壓與該第二電晶體的臨界電壓之和。
  21. 根據申請專利範圍第20項之用於驅動半導體裝置的方法，另外包含將該第四電位施加至該第二訊號線的第五步驟，其中該第五步驟在該第四步驟之後實施。
  22. 根據申請專利範圍第20項之用於驅動半導體裝置的方法， 其中該二極體係第三電晶體，其中將該第三電晶體的閘極連接至該第三電晶體之源極及汲極的一者，且其中將該第三電晶體之該源極及該汲極的另一者電性連接至該第一訊號線。
  23. 如申請專利範圍第20項之用於驅動半導體裝置的方法，其中該第二電晶體係n-通道電晶體。
  24. 如申請專利範圍第20項之用於驅動半導體裝置的方法，其中該第二電晶體的半導體層包含氧化物半導體。
  25. 如申請專利範圍第20項之用於驅動半導體裝置的方法，其中在25℃具有3.5V的源極-汲極電壓之在截止狀態中的該第二電晶體在每1μm通道寬度上的電流為100zA或以下。
  26. 一種用於驅動半導體裝置的方法，包含：該半導體裝置包含：二極體，將該二極體的輸出終端電性連接至第一訊號線；第一電晶體，將該第一電晶體之源極及汲極的一者電性連接至該第一訊號線，將該第一電晶體之該源極及該汲極的另一者電性連接至參考電位線；第二電晶體，將該第二電晶體的閘極電性連接至該第一訊號線並將該第二電晶體之源極及汲極的一者電性連接至第二訊號線；以及電容器，在該第一訊號線及該第二訊號線之間， 該方法包含：第一步驟，將第一電位施加至該二極體的輸入終端，以將該第一訊號線的電位增加至第二電位；第二步驟，將該第一電位施加至該第二訊號線並對該電容器充電，以將該第一訊號線的該電位增加至第三電位，將該第三電位施加至該第二電晶體的該閘極，並將該第一電位施加至該第二電晶體之該源極及該汲極的該一者；第三步驟，將第四電位施加至該二極體的該輸入終端；以及第四步驟，將該第一電位施加至該第一電晶體的閘極，以開啟該第一電晶體並將該第一訊號線的該電位減少至該第四電位，以將該第四電位施加至該第二電晶體的該閘極並關閉該第二電晶體，其中該第二步驟在該第一步驟之後實施，且其中該第一電位高於該二極體之臨界電壓與該第二電晶體的臨界電壓之和。
  27. 根據申請專利範圍第26項之用於驅動半導體裝置的方法，另外包含將該第四電位施加至該第二訊號線的第五步驟，其中該第五步驟在該第四步驟之後實施。
  28. 根據申請專利範圍第26項之用於驅動半導體裝置的方法，其中該二極體係第三電晶體， 其中將該第三電晶體的閘極連接至該第三電晶體之源極及汲極的一者，且其中將該第三電晶體之該源極及該汲極的另一者電性連接至該第一訊號線。
  29. 如申請專利範圍第26項之用於驅動半導體裝置的方法，其中該第二電晶體係n-通道電晶體。
  30. 如申請專利範圍第26項之用於驅動半導體裝置的方法，其中該第二電晶體的半導體層包含氧化物半導體。
  31. 如申請專利範圍第26項之用於驅動半導體裝置的方法，其中在25℃具有3.5V的源極-汲極電壓之在截止狀態中的該第二電晶體在每1μm通道寬度上的電流為100zA或以下。
  32. 一種半導體裝置，包含：第一電晶體；第二電晶體；以及電容器；其中將該第二電晶體的閘極電性連接至該電容器之電極的其中一者，其中將該第二電晶體之源極及汲極的一者電性連接至該電容器之該等電極的其中另一者，且其中將該第二電晶體之該源極及該汲極的另一者電性連接至該第一電晶體的閘極。
  33. 如申請專利範圍第32項之半導體裝置，其中該第二電晶體的半導體層包含氧化物半導體。
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