TWI501226B - 記憶體裝置及驅動記憶體裝置的方法 - Google Patents

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Description

記憶體裝置及驅動記憶體裝置的方法
本發明涉及一種記憶體裝置及驅動記憶體裝置的方法。
有許多種類的包含半導體的記憶體裝置。例如，可以給出動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、電子可抹除可規劃唯讀記憶體(EEPROM)、快閃記憶體等。
揮發性記憶體裝置的典型示例是DRAM。DRAM的記憶體單元包括寫和讀電晶體和電容器，並且透過將電荷保持在記憶體單元中設置的電容器中來存儲資料(參見非專利文獻1)。但是，因為即使在開關電晶體處於截止狀態時泄漏電流仍在開關電晶體中流動，所以需要按數十毫秒的間隔時間執行重寫(刷新)操作來進行資料保持，這導致功耗的增加。
非專利文獻1中描述的DRAM採用一種減少一個記憶體單元佔用的區域並且還保持電晶體的有效通道長度以不至於因在記憶體單元中形成三維電晶體而導致短通道效應。例如，公開一種結構，其中在形成電晶體的通道部分的區域中形成U形垂直長槽，沿著槽中的壁部表面形成閘絕緣層，以及形成閘電極以填充該槽。
但是，常規DRAM仍需要按幾十毫秒的間隔來刷新 以便保持資料，這導致功耗的增加。此外，其中的電晶體頻繁地導通和截止；因此，電晶體的劣化也是問題。
非揮發性記憶體裝置的典型示例是快閃記憶體。快閃記憶體包括閘電極與電晶體中的通道形成區域之間的浮動閘極，並透過將電荷保持在浮動閘極中來存儲資料。因此，快閃記憶體是有優勢的，因為資料保持期間長且無需揮發性記憶體裝置中所需的刷新操作(參見專利文獻1)。
但是，記憶體裝置中包括的閘絕緣層因寫入時的隧道電流(tunneling current)而劣化，以致記憶體裝置在許多次寫操作之後失效。再者，向浮動閘極注入電荷以及從其中移出電荷需要相對較高的電壓和相對較長的時間；因此，提高寫和抹除操作的速度是不容易的。
[參考文獻] [專利文獻]
[專利文獻1]日本專利申請公開No.S57-105889。
[非專利文獻]
[非專利文獻1]Kinam Kim,"Technology for sub-50nm DRAM and NAND Flash Manufacturing",International Electron Devices Meeting,2005.IEDM Technical Digest,Dec.2005,pp.333-336。
使用半導體的許多記憶體裝置透過採用其中將多個電 源電位用於驅動的配置來提高它們的資料寫入速度。
例如，在透過用作寫入資料的開關的電晶體將電荷存儲在電容器中的許多裝置中，電晶體中的源極和閘極的電位之差需要足夠大以便高速地將資料寫入記憶體裝置。相應地，用於驅動電晶體的閘極的電源電位和將資料寫入電容器的信號的電源電位是必不可少的，以及此外，用於驅動閘極的電源電位需要高於將資料寫入電容器的信號的電源電位。
多個電源電位是使用電壓變換器(也稱為變換器)生成的。電壓變換器的變換效率低於1；相應地，隨著記憶體裝置中使用的變換器的數量增加，記憶體中的電功率的使用效率下降。
鑒於前文的技術背景，完成本發明。本發明的實施例的目的在於提供一種不犧牲寫入速度的情況下降低功耗的記憶體裝置。本發明的實施例的另一個目的在於提供一種用於驅動記憶體裝置的方法。
為了實現目的，使用自舉電路(bootstrap circuit)而不使用電壓變換器，從而能夠形成僅透過等於用於資料寫入的信號的電位的單個電位就能夠操作的記憶體裝置。具體地來說，將電源電位從電源輸入到電晶體的閘極和第一電容器的一個電極所連接的第一結點，以便將電荷累積在第一結點中。然後，將等於電源電位的電位施加於第一電容器的另一個電極，以使電晶體的閘極的電位由於電容耦合而變為高於電源電位。電晶體的閘極的電位增大使得 電晶體能夠被導通，並且將具有等於電源電位或接地電位的輸入資料信號經電晶體輸入到結點，由此完成資料寫入。這種資料寫入機制能夠使用單個電位操作記憶體裝置，電晶體的閘極的電位高於電源電位能夠減少電壓變換器的數量且提高寫入速度，這對減少記憶體裝置的功耗給予貢獻。
本發明的實施例是一種記憶體裝置，其包括控制器，該控制器配置成根據寫信號從電源電位對第一結點的輸入操作、電位在第一結點處的保持操作和根據寫信號的電位在第一結點處的接地操作中選擇操作；第一電容器，其包括連接到第一結點的一個電極；延遲電路，其配置成將寫信號延遲並將延遲的寫信號輸出到第一電容器的另一個電極；第一電晶體(n通道常截止電晶體)，其包括連接到第一結點的閘電極、將輸入資料信號輸入到的第一電極以及連接到存儲輸入資料信號的第二結點的第二電極；以及讀取電路，其連接到第二結點。在該記憶體裝置中，第二結點連接到第二電容器的電極之一和讀取電路中包含的第二電晶體的閘電極。第二電容器的另一個電極接地。該讀取電路根據讀信號輸出與第二結點處保持的電位對應的信號。
本發明的實施例的記憶體裝置使用等於作為資料寫入的信號的電位的電位，從而實現高速寫入操作。相應地，能夠減少電壓變換器的數量，並且能夠降低記憶體裝置的功耗。
根據本發明的記憶體裝置中使用的控制器較佳地包括電源與第一結點之間的開關，該開關根據寫信號向第一結點輸入電源電位或接地電位；以及二極體，該二極體連接在電源與開關之間以使從電源到第一結點的方向是二極體的正向。
在採用控制器的上述電路配置的情況中，能夠形成具有相對較簡單的電路的控制器。因此，能夠提供功耗降低而不使用複雜化的電路的記憶體裝置。
記憶體裝置中使用的第一電晶體的源電極和汲電極的其中之一電連接到保持資料的第二結點。因此，第一電晶體較佳地是具有小截止態電流(off-state current)的電晶體。例如，通道寬度的每個微米上第一電晶體的截止態電流較佳地等於或低於1×10-17 A/μ m。
較佳地，使用在半導體層中包括氧化物半導體的電晶體作為第一電晶體。包括其中形成通道的氧化物半導體層的電晶體具有少量的載流子，並且由此能夠具有極其小的截止態電流。
本發明的另一個實施例是用於驅動記憶體裝置的方法，其包括如下的第一至第五步驟。第一步驟是將具有等於電源電位的電位的第一寫信號輸入到控制器和延遲電路，從而控制器回應第一寫信號將電源電位輸入到第一結點，從而在第一電容器的一個電極連接的第一結點處保持與電源電位對應的電荷。第二步驟是將由延遲電路進行延遲的第一寫信號輸入到第一電容器的另一個電極，從而使 連接到第一電晶體的閘電極的第一結點處的電位高於電源電位。第三步驟是將輸入資料信號輸入到第一電晶體的第一電極，從而將與輸入資料信號的電位對應的電荷寫入第一電晶體的第二電極和一個第二電容器的電極連接的第二結點，其中該第二電容器的另一個電極接地。第四步驟是將具有接地電位的第二寫信號輸入到控制器和延遲電路，從而將閘電極接地，並利用第一電晶體具有接地的閘電極將輸入資料信號保持在第二結點處。第五步驟是將讀信號輸入到讀取電路，該讀取電路包括具有連接到第二結點的閘電極的第二電晶體，從而確定第二電晶體的導通態和截止態，並由此讀取第二結點處的電位。
利用本發明，能夠提供一種在不犧牲寫入速度的情況下降低功耗的記憶體裝置。再者，能夠提供用於驅動該記憶體裝置的方法。
下文中，將參考附圖詳細地描述本發明的實施例。注意本發明並不局限於下文描述，並且本領域技術人員容易地理解，在不背離本發明精神和範圍的前提下可以採用多種方式修改其模式和細節。因此，本發明應該不局限於下文對實施例的描述。注意，在下文描述的本發明的結構中，相同的部分或具有相似功能的部分在不同附圖中以相同的參考標記表示，並且不重復其描述。
注意，在本說明書中描述的每個附圖中，在一些情況 下為了清晰的目的，將每個元件的尺寸、層厚度或區域放大。因此，本發明的實施例不局限於這種比例。
當例如使用相反極性的電晶體時或在電路操作中改變電流的方向時，“源極”和“汲極”的功能可以互換。因此，在本說明書中能分別使用術語“源極”和“汲極”來表示汲極和源極。再者在本說明書中，在一些情況中，將電晶體的源極和汲極的其中之一稱為“第一電極”，以及將源極和汲極的其中另一個稱為“第二電極”。
注意，在本說明書等中，術語“電連接”包括經由“具有任何電功能的物體”連接元件的情況。對於“具有任何電功能的物體”沒有具體限定，只要能夠在經由該物體連接的元件之間傳送和接收電信號即可。除了電極和佈線外，“具有任何電功能的物體”的示例包括如電晶體的開關元件、電阻器、線圈、電容器以及具有多種功能的元件。
注意，在本說明書等中的結點表示能夠使電路中包含的元件之間進行電連接的元件(例如，佈線)。因此，“A 連接的結點”是指電連接到A 且可以視為具有與A 相同的電位的佈線。注意，即使在佈線的一部分中插入能夠進行電連接的一個或多個元件(例如，開關、電晶體、電容器、電感器、電阻器或二極體)時，只要它具有與A 相同的電位，則該佈線仍可被視為“A 連接的結點”。
注意，術語“電壓”一般表示兩個點處的電位之差(也稱為電位差)。但是，在一些情況中，電壓和電位的 值均在電路圖等中使用伏特(V)表示，以致難以在它們之間進行區別。因此，在此說明書中，除非另行指定，否則一個點處的電位與參考電位之間的電位差有時稱為該點處的電壓。
(實施例1)
在本實施例中，將描述本發明的實施例的記憶體裝置。圖1中圖示了本實施例的記憶體裝置。
圖1中的記憶體裝置包括控制器151、延遲電路153、讀取電路155、第一電容器157、第一電晶體159和第二電容器161。
控制器151的輸出端、第一電容器157的第一電極和第一電晶體159的閘電極彼此電連接以形成保持電荷的第一結點(M1)。此外，第一電晶體159的第二電極、第二電容器161的電極之一和讀取電路155的輸入端彼此電連接以形成保持電荷的第二結點(M2)。第二電容器161的另一個電極接地。
將寫信號(OS_WE)輸入到控制器151，並且根據寫信號的電位，將電源電位(Vdd)或接地電位輸入到第一結點。當將電源電位輸入到第一結點時，在連接到第一結點的第一電容器中累積與電源電位對應的電荷。注意，在本說明書中，從控制器151向第一結點輸入電源電位到在第一結點和第一電容器中累積與電源電位對應的電荷的期間稱為“預充電期間”。
在本實施例中，當將H-位準信號作為寫信號(OS_WE)輸入到控制器151時，第一結點連接到電源。當將L-位準信號作為寫信號(OS_WE)輸入到控制器151時，第一結點接地。控制器151還具有保持累積在電連接到第一結點的第一電容器中的電荷的功能。記憶體裝置中能夠使用的控制器不限於具有上述結構的控制器，並且可以具有其中在H-位準信號作為寫信號輸入時，第一結點接地而在輸入L-位準信號時，第一結點連接到電源的結構。
注意，此處的H-位準和L-位準信號分別是具有等於電源電位的電位的信號以及具有等於接地電位的電位的信號。透過作為H-位準信號輸入具有等於電源電位的電位的信號和作為L-位準信號輸入具有等於接地電位的電位的信號，能夠減少記憶體裝置中的電壓變換器的數量，從而能夠降低功耗。此處，使用表述“等於電源電位或接地電位的電位”來表示該電位不是利用改變電壓的電路(如電壓變換器)來改變電源電位或接地電位的電位而獲得的電位。相應地，即便作為電源電位的電位輸入因佈線等降低而變成不是剛好等於電源電位的電位，該電位仍作為具有等於電源電位的電位的電位來處理。這同樣適用於本實施例中描述的其他信號。
當將H-位準信號作為輸入資料信號輸入到記憶體裝置時，記憶體裝置保持與電源電位對應的電荷來存儲資料。
將寫信號(OS_WE)輸入到延遲電路153。延遲電路153將輸入的寫信號延遲並將延遲的寫信號輸出到第一電容器157的另一個電極。延遲電路153將寫信號延遲的時間至少等於或長於根據輸入到控制器151的寫信號將電源電位輸入到第一結點以及在第一結點中累積與電源電位對應的電荷所需的時間。
圖2圖示控制器151和延遲電路153的具體電路配置的示例。
圖2所示的控制器151包括二極體201、反相器(inverter)202和第一開關電晶體203。二極體201設在電源與第一結點之間，並連接以使從電源到第一結點的方向是二極體201的正向。二極體201還具有保持累積在電連接到第一結點的第一電容器中的電荷的功能。將寫信號(OS_WE)輸入到反相器202，然後將寫信號的倒相的值輸出到第一開關電晶體203的閘電極。第一開關電晶體203的第一電極接地，以及其第二電極電連接到二極體201的負極。
當將H-位準信號作為寫信號(OS_WE)輸入時，反相器202產生的L-位準信號被輸入到第一開關電晶體203的閘電極，從而將第一開關電晶體截止。由此，將電源電位輸入到第一結點(M1)以使第一結點處的電位等於電源電位。當將L-位準信號作為寫信號輸入時，反相器產生的H-位準信號被輸入到第一開關電晶體203，從而將第一開關電晶體導通。由此，將接地電位輸入到第一結點， 並釋放累積的電荷。
圖2所示的延遲電路153包括電阻器205、電容器207和緩衝電路209。將寫信號(OS_WE)輸入到電阻器205。電阻器205電連接到具有一個接地的電極的電容器207和緩衝電路209的輸入端。緩衝電路209的輸出端電連接到第一電容器157。
如圖1所示，第一電容器157的一個電極電連接到控制器151的輸出端和第一電晶體159的閘電極。經控制器151，將電源電位輸入到第一電容器157的一個電極。第一電容器157的另一個電極電連接到延遲電路153的輸出端，並且將延遲的寫信號從延遲電路153輸入到第一電容器157的該另一個電極。
將輸入資料信號(Data)輸入到第一電晶體159的第一電極。
第一電晶體159的第二電極形成第二結點(M2)，其中保持輸入資料信號。因此，較佳地，第一電晶體159的第一電極與第二電極之間的截止態電流是小的。通道寬度每微米的截止態電晶體的泄漏電流較佳地等於或低於10 aA(1×10-17 A)，進一步較佳地等於或低於1 aA(1×10-18 A)，以及進一步較佳地等於或低於100 yA(1×10-22 A)。
此處，例如，將使用氧化物半導體的電晶體應用於第一電晶體159。使用氧化物半導體的電晶體具有顯著小的截止態電流的特徵。由於此原因，能夠在第一電晶體159截止時將第二結點處的電位保持極其長的期間。在記憶體 裝置包括第二電容器161時，能夠更容易地保持供給到第二結點的電荷。在附圖中，將字母符號“OS”置於第一電晶體159的電路符號下方以便指示第一電晶體159是使用氧化物半導體的電晶體。
經由第一電晶體159，將輸入資料信號(Data)輸入到第二結點，並且在第二電容器161中累積與輸入資料信號對應的電荷。
讀取電路155是電連接到第二結點的電路，其根據讀信號(OS_RD)讀取與第二結點處保持的電荷對應的信號，並將讀取的信號作為輸出信號Q輸出。讀取電路155連接到未示出且由電源電位驅動的電源。因此，此實施例的記憶體裝置無需設有用於生成電位的電壓變換器等，從而促成功耗的降低。
本實施例中的讀取電路155包括電晶體，其閘極電連接到第一電晶體159的第二電極和第二電容器161的電極。利用此結構，讀取電路中的電晶體的閘電極連接到第二結點，這使得從第二結點流到讀取電路的截止態電流極小。相應地，第二結點能夠長時間地保持電荷。
例如，讀取電路155可以具有圖3所示的電路配置。
圖3中的讀取電路155包括具有電連接到第二結點(M2)的閘電極的第二電晶體301、具有與第二電晶體301相同導電類型的第三電晶體303和具有與第二電晶體301和第三電晶體303不同導電類型的第四電晶體305。在本實施例中，第二電晶體301和第三電晶體303是n通 道電晶體，以及第四電晶體305是p通道電晶體。
第二電晶體301的閘電極電連接到第一電晶體159的第二電極和第二電容器161的電極，並形成其中保持電荷的第二結點(M2)。第二電晶體301的第一電極接地，以及其第二電極電連接到第三電晶體303的第一電極。
第三電晶體303的第二電極電連接到第四電晶體305的第一電極，以及第四電晶體305的第二電極電連接到電源。
將讀信號(OS_RD)輸入到第三電晶體303的閘電極和第四電晶體305的閘電極。因為第三電晶體303和第四電晶體305具有不同的導電類型，所以當第三電晶體303和第四電晶體305的其中之一導通時，其中另一個截止。
第三電容器307的一個電極接地。第三電容器307的另一個電極電連接到第三電晶體303的第二電極、第四電晶體305的第一電極和反相器309，以形成第三結點(M3)。
反相器309的輸入端電連接到第三結點(M3)。因此，將第三結點處的電位輸入到反相器309。反相器309的輸出端用作讀取電路155的輸出端。因此，從反相器309輸出的值作為記憶體裝置中保持的值被讀出。
讀取電路155的配置不限於上文描述的配置，讀取電路155可以是使用比較器等的電路，只要它是能夠確定第二結點(M2)處保持的電荷的量的電路即可。
接下來，將描述用於驅動本實施例的記憶體裝置的方 法。圖4A和圖4B是根據本發明的驅動記憶體裝置的時序圖。
圖4A是本實施例的記憶體裝置的寫入操作的時序圖。在時序圖中，Vs表示從電源輸入到控制器的電位，以及OS_WE表示寫信號的電位。再者，A1表示第一電容器157的另一個電極的電位，Data表示輸入資料信號的電位，M1表示第一結點的電位，以及M2表示第二結點的電位。
在初始狀態中，第一結點接地，以使連接到第一結點的第一電容器157中不累積電荷。因此，第一結點處的電位是接地電位。相似地，將第二結點(M2)處的電位設為接地電位。電源在初始狀態中是導通的(H-位準電位)。注意，H-位準信號的電位是電源電位Vdd。
將描述用於將資料寫入記憶體裝置的方法。
在寫入記憶體裝置的第一步驟中，將作為寫信號(OS_WE)的H-位準信號輸入到控制器151和延遲電路153。當H-位準信號輸入到控制器時，電源電位被輸入到第一結點，然後第一結點處的電位(M1)上升到電源電位Vdd(參見圖4A中的期間T1)。
當將電源電位Vdd輸入到第一結點時，在連接到第一結點的第一電容器157中累積與電源電位Vdd對應的電荷，並且預充電期間(圖4A中的期間T1)結束。
在下面的第二步驟中，由延遲電路153將輸入到該延遲電路的寫信號(H-位準信號)延遲，並輸入到第一電容 器157的另一個電極(A1)(參見圖4A中的期間T2)。
回應H-位準信號輸入到第一電容器157的另一個電極，第一電容器157的該另一個電極的電位上升輸入信號的電位，即，上升等於H-位準信號的電位(=電源電位Vdd)的電位。對此回應，由於與第一電容器157的該另一個電極電容耦合，所以第一電容器157的一個電極也上升了電源電位Vdd。
此時，預充電期間中累積的與電源電位對應的電荷被累積在第一電容器157中。控制器151中包含的二極體保持第一結點中累積的電荷。因此，當輸入來自延遲電路153的延遲的信號時，第一電容器157的一個電極的電位達到透過將延遲的輸入信號導致的電荷加上預充電期間中累積對應於電源電位Vdd的電荷而獲得的電位，理想地為2Vdd。換言之，在第二步驟中執行借助於電容耦合提升第一結點處的電位所採用的自舉操作。
在下面的第三步驟中，回應第一結點的電位上升，第一電晶體159被導通，然後經由第一電晶體159將輸入資料信號輸入到第二結點(M2)(參見圖4A中的期間T2和期間T3)。
作為輸入資料信號將電源電位或接地電位輸入到第一電晶體159的第一電極(源電極)。為了導通第一電晶體159，對第一電晶體的閘電極需要高於電源電位的電位。
但是，如果使用電壓變換器來實現高電位的輸入，則 會增加功耗。再者，因為電壓變換器的變換效率不是100%，所以使用電壓變換器導致電功率損耗。
但是，本實施例的記憶體裝置能夠在沒有電壓變換器的情況下利用上述自舉操作來向第一電晶體159的閘電極輸入高電位，從而實現高速操作。因為能夠減少電壓變換器的數量，所以能夠形成降低功耗的電路。
當第一電晶體159導通時，輸入資料信號經由第一電晶體159輸入到第二結點，並且在第二電容器中累積與輸入資料信號對應的電荷。
作為輸入資料信號，輸入電源電位或接地電位。此處，將輸入電源電位(H-位準信號)視為寫入資料“1”，以及將輸入接地電位(L-位準信號)視為寫入資料“0”。透過選擇性地輸入資料的其中之一，能夠將1位元資料寫入到記憶體裝置。
此時，由於自舉操作的原因，無論輸入資料信號的電位(電源電位或接地電位)如何，第一電晶體159的閘電極的電位是2Vdd，所以第一電晶體159的第一電極(源電極)與閘電極的電位之差足夠以高速將第一電晶體159導通。因此，對記憶體裝置的寫入操作能夠以高速執行。
將輸入資料信號輸入到第一電晶體159的第一電極所處的時間可以是透過自舉操作提升第一結點處的電位之前的任何時間。在本實施例中，輸入資料信號在第一步驟中將寫信號(OS_WE)的電位設為H位準的同時被輸入。
此處，將資料寫入記憶體裝置被完成。在接下來的步 驟中，將資料保持在記憶體裝置中，並將電源切斷，下文將對此予以描述。
在第四步驟中，將L-位準信號作為寫信號輸入到控制器151和延遲電路153。回應L-位準信號作為寫信號輸入到控制器，控制器151將接地電位輸入到第一結點。由此，第一結點中累積的電荷被釋放，以使第一結點處的電位變為接地電位(參見圖4A中的期間T4)。
對此回應，電連接到第一結點的第一電晶體159的閘電極的電位變為接地電位，並且第一電晶體159被截止，這停止輸入資料信號向第二結點輸入。
第一電晶體159是其中在氧化物半導體上形成通道的電晶體。相應地，該電晶體具有極小的截止態電流。即使第一電晶體159被截止且對第二結點的輸入資料信號的輸入停止，第二結點中累積的電荷仍能夠長時間保持。
因此，即使電源被切斷且對記憶體裝置的電功率的輸入停止，寫入第二結點的資料仍能夠長時間保持。電功率的提供對於資料保持不是必不可少的；相應地，能夠減少功耗。
透過上述操作，資料能夠被保持在記憶體裝置中。
接下來，將描述用於讀取保持在記憶體裝置中的資料的操作。圖4B是讀取記憶體裝置中保持的資料的時序圖。在本實施例中，將使用圖3所示的電路作為讀取電路155來提供讀取操作的描述。
在圖4B的時序圖中，Vs表示電源的電位，OS_RD 表示讀信號的電位，M3表示第三電容器307的另一個電極，以及Q表示記憶體裝置的輸出的電位。該記憶體裝置輸出與第二結點處保持的電荷對應的信號。注意，圖4B的時序圖示出將H-位準信號存儲在記憶體裝置中的情況中的操作。
在讀取操作之前，作為讀信號(OS_RD)輸入L-位準信號。相應地，作為n通道電晶體的第三電晶體303處於截止態。另一方面，作為p通道電晶體的第四電晶體305處於導通態。當第四電晶體305導通時，電源電連接到第三電容器307，使得與電源電位對應的電荷累積在第三電容器307中(參見圖4B中的期間T5)。
注意，因為在電源導通之前，第三電容器307中累積的電荷的量是無限的，所以時序圖中以虛線將此類狀態表示為無限大狀態(X)。
在讀取記憶體裝置中存儲的資料時，首先將讀信號(OS_RD)設為H-位準信號(期間T6)。回應H-位準信號的輸入，作為p通道電晶體的第四電晶體305被截止，而作為n通道電晶體的第三電晶體303被導通。因此，第三電容器307與電源斷開電連接，並由此第三電容器中累積的電荷流到第三電晶體303。
此時，因為第三電容器303是導通的，所以第三電容器307中累積的電荷經由第三電晶體303流進第二電晶體301。此時，如果在第二結點M2處保持H-位準信號，並將H-位準信號輸入到第二電晶體301的閘電極，則第二 電晶體301導通，並且第三電容器307中累積的電荷流動並經第二電晶體301釋放到接地電位中。因此，第三電容器307的另一個電極的電位變為L位準(參見圖4B中的期間T6)。
然後，將L-位準信號輸入到反相器309，並從反相器309輸出H-位準信號。因為反相器309的輸出作為記憶體裝置的輸出被提取，所以從記憶體裝置輸出H-位準信號。
此處，將描述另一方面在第二結點處保持L-位準信號的情況。
在第二結點處保持L-位準信號的情況中，第二電晶體301截止。即使作為讀信號輸入H-位準信號以導通第三電晶體303時，第三電容器307仍未連接到接地電位，且保持累積的電荷。
因此，第三電容器中累積的電荷(電源電位=H-位準信號)被輸入到反相器309，然後從反相器309的輸出變為L-位準。相應地，記憶體裝置輸出L-位準信號。
透過上述的操作，讀取電路155根據第二電晶體301的導通/截止態讀取第二電晶體301的閘電極中保持的電荷，並讀取與第二結點處保持的資料對應的信號。
透過上述操作，記憶體裝置讀取了資料。
在讀取操作完成之後，將讀信號返回到L-位準(參見圖4B中的期間T7)。在作為讀信號輸入L-位準信號的情況中，作為p通道電晶體的第四電晶體305是導通 的，並在第三電容器307中累積與電源電位對應的電荷。
在作為讀信號輸入L-位準信號期間，無論第二結點處保持的電位如何，從記憶體裝置的輸出是L位準。因此，從記憶體裝置讀取資料僅在讀信號是H位準的期間執行。由於此原因，在H-位準信號不作為讀信號輸入的期間從記憶體的輸出在時序圖中表示為無限大(x)。
為了進一步減少功耗，讀取電路155可以具有這樣的結構：在電源與第四電晶體305之間設置開關以在讀信號處於L位準時，即在未執行讀取操作時，切斷電源與其他元件之間的連接。
本實施例的記憶體裝置是利用自舉電路並由此在操作中僅使用等於作為資料寫入的信號的電位的電位的記憶體裝置。具體來說，將供電電位從電源輸入到電晶體的閘極和第一電容器的一個電極連接的第一結點，以便將電荷累積在第一結點中。然後，將等於電源電位的電位施加於第一電容器的另一個電極，以使電晶體的閘極的電位變為高於電源電位。電晶體的閘極的電位高於電源電位能夠實現高速資料寫入，並且能夠減少電壓變換器的數量，從而降低記憶體裝置的功耗。
本實施例的記憶體裝置使用其中在氧化物半導體層中形成通道層的電晶體作為形成保持資料的結點的電晶體。因此，減少截止態電流，從而該記憶體裝置能夠長時間保持所存儲的資料。
本實施例的記憶體裝置使用延遲電路來以一個信號控 制自舉電路和資料登錄電路，從而能夠以相對簡單的電路配置形成功耗降低的電路。
本實施例的記憶體裝置能夠適當地與任意其他實施例組合。
(實施例2)
在本實施例中，將描述實施例1中的記憶體裝置中包含的控制器的結構，此結構不同於實施例1中的結構。
圖5是本實施例的記憶體裝置中包含的控制器的電路圖。在本實施例中，實施例1中描述的點不予重復，而將主要描述與實施例1中那些不同的點。
除了圖2所示的元件外，圖5中的控制器151在二極體201與電源之間具有第二開關電晶體503，第二開關電晶體503具有與第一開關電晶體203不同的導電類型。
經反相器202將寫信號(OS_WE)輸入到第二電晶體503的閘電極。第二開關電晶體503的第一電極電連接到電源，以及第二開關電晶體503的第二電極經二極體201電連接到第一結點M1。
第一開關電晶體203是確定第一結點是否接地的開關。第二開關電晶體503是確定第一結點與電源之間的連接狀態的開關。
還經反相器202將寫信號輸入到第一開關電晶體203的閘電極。因為第一開關電晶體203和第二開關電晶體503是具有不同導電類型的電晶體，所以當第一開關電晶 體203和第二開關電晶體503的其中之一導通時，另一個截止。
因此，當第一結點接地且釋放電荷時，第一結點與電源之間的電連接被切斷。當第一結點連接到電源時，不輸入接地電位。
利用此結構，能夠防止在第一結點接地的時間期間將電荷從電源輸入到第一結點，這樣能夠實現功耗的降低。
圖6圖示具有不同結構的控制器電路。
與圖5中的控制器比較，圖6中的控制器包括NOR電路701以代替反相器202，其中經由NOR電路701將寫信號輸入到第一開關電晶體203和第二開關電晶體503。不僅寫信號，而且包括電阻器和電容器的延遲電路703延遲的寫信號和延遲電路153延遲的寫信號均被輸入到NOR電路701。
延遲電路703具有比延遲電路153更長的延遲時間。延遲電路將輸入信號延遲的時間能夠透過公知的調整方法來調整；但是，本實施例中的延遲電路的延遲時間較佳地透過更改延遲電路的電容器的電容來進行調整。該延遲電路的延遲時間還可以透過改變電阻器的電阻來改變；但是，用於透過改變電容調整延遲時間的方法能夠更穩定地調整電路的延遲時間。
當輸入到NOR電路701的三個信號中至少一個是H-位準信號時，NOR電路701輸出L-位準信號。即，當這些信號中至少一個是H-位準信號時，第二開關電晶體503 導通以將第一結點電連接到電源。
正如實施例1中描述的，當從延遲電路153將延遲的寫信號輸入到第一電容器157時，由於電容耦合，第一結點(M1)處的電位上升。此時，為了導通具有連接到第一結點的閘電極的第一電晶體159，第一結點需要保持與電源電位對應的電荷，換言之，並非需要將接地電位而是需要將電源電位輸入到第一結點。
如圖6中所示的電路中所示，不僅可以透過直接輸入寫信號OS_WE，而且可以透過將延遲電路153延遲的寫信號和延遲電路703延遲的寫信號輸入到NOR電路701來延長NOR電路輸出L-位準信號的期間。因為當延遲電路153延遲的信號輸入到第一電容器157時，這些信號中至少任何一個被輸入到NOR電路701，所以能夠在將由延遲電路153延遲的信號輸入到第一電容器157時，確定地將電源電位輸入到第一結點。
再者，利用其中設置具有比延遲電路153更長的延遲時間的延遲電路703的結構，還能夠在將來自延遲電路153的信號輸入到第一電容器157之後向NOR電路701輸入信號。相應地，由於電容耦合所致的電位提升能夠明確地導通第一電晶體159，並且能夠將資料寫入記憶體裝置。
本實施例中描述的控制器比實施例1中描述的控制器包含更多的開關電晶體，並且能夠在未從電源輸入電位的期間斷開第一結點M1與電源之間的連接。相應地，包含 本實施例中描述的任何一個控制器的記憶體裝置比實施例1中描述的記憶體裝置具有更低的功耗。
在本實施例中，使用多個延遲電路，延長將包括由延遲電路153和703延遲的信號的信號輸入到NOR電路701的期間是可能的。因此，能夠延展將電源電位輸入到第一電晶體159的期間，這樣允許明確地將電源電位輸入到第一電晶體159，直到自舉操作完成為止。
本實施例能夠適當地與任意其他實施例組合。
(實施例3)
在本實施例中，將描述上文實施例中描述的記憶體裝置(非易失性隨機存取記憶體)中使用的在氧化物半導體層中形成通道的電晶體。首先，下文將詳細地描述氧化物半導體。
氧化物半導體包括選自In、Ga、Sn和Zn的至少一種元素。作為氧化物半導體，例如可以使用如下的任何一種：氧化銦；氧化錫；氧化鋅；二元金屬氧化物，如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物或In-Ga基氧化物；三元金屬氧化物，如Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm- Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物；以及四元金屬氧化物，如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物。
此處注意，例如，In-Ga-Zn基氧化物表示包含In、Ga和Zn作為其主要組分的氧化物，並且對In：Ga：Zn的比例沒有限定。再者，In-Ga-Zn基氧化物可以包含In、Ga和Zn以外的金屬元素。
例如，可以使用具有如下原子比的In-Ga-Zn基氧化物：In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)或其成分接近上面的成分的任何氧化物。作為備選，可以使用具有如下原子比的In-Sn-Zn基氧化物：In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)，或其成分接近上面的成分的任何氧化物。
但是，成分不限於上文描述的那些，可以具體根據所需的半導體特徵(例如，遷移率、閾值電壓和變化(variation))來使用具有適合成分的材料。為了獲得所需的半導體特徵，較佳地，應將載流子含量、雜質含量、缺陷密度、金屬元素對氧的原子比、原子間距離、密度等設為適合的值。
例如，可以在使用In-Sn-Zn基氧化物的情況中相對容易地獲得高遷移率。但是，在使用In-Ga-Zn基氧化物的情況中還可以透過降低體積塊中的缺陷密度來提高遷移率。
注意，例如，表述“包含原子比為In：Ga：Zn=a：b：c(a+b+c=1)的In、Ga和Zn的氧化物成分接近於包含原子比為In：Ga：Zn=A：B：C(A+B+C=1)的In、Ga和Zn的氧化物成分”表示a、b和c滿足如下的關係：(a-A)2 +(b-B)2 +(c-C)2 r 2 並且r 可以是例如0.05。這同樣適用於其他氧化物。
氧化物半導體可以是單晶體或非單晶體的。在後一種情況中，氧化物半導體可以是非晶體或多晶體。再者，該氧化物半導體還可以具有包含有結晶性的部分的非晶體結構或非非晶體結構。
在非晶態的氧化物半導體中，可以相對容易地獲得平坦表面，以便在使用氧化物半導體製造電晶體時，能夠減少介面散射，以及能夠相對容易地獲得相對較高的遷移率。
在具有結晶性的氧化物半導體中，體積塊中的缺陷能進一步減少，並且在表面平坦度得到提高時，能夠獲得比非晶態中的氧化物半導體更高的遷移率。為了提高表面平坦度，較佳地在平坦表面上形成氧化物半導體。具體來說，較佳地在平均表面粗造度(R a )小於或等於1 nm，較佳地小於或等於0.3 nm的表面上形成該氧化物半導 體。
注意，平均表面粗造度(R a )是透過將JIS B 0601定義的中心線平均粗造度延展到三維中以便能夠將其應用於表面而獲得的。R a 可以表示為“從參考表面到指定的表面的偏移量的絕對值的平均值”，是由如下的公式(1)定義的。
在上面的公式中，S 0 表示要測量的平面的面積(由座標(x 1 ,y 1 )、(x 1 ,y 2 )、(x 2 ,y 1 )和(x 2 ,y 2 )表示的四個點定義的四角形區域)，Z 0 表示要測量的平面的平均高度。R a 可以使用原子力顯微鏡(AFM)來測量。
此處，將描述CAAC-OS(c-軸對齊的晶體氧化物半導體)薄膜，這是氧化物半導體的晶體結構的實施例。
CAAC-OS薄膜不是完全單晶體的，也不是完全非晶體的。CAAC-OS薄膜是具有晶體-非晶體混合相結構的氧化物半導體薄膜，其中在非晶體相中包含晶體部分和非晶體部分。注意在大多數情況中，晶體部分鑲在其一邊小於100 nm的立方體內。根據利用透射電子顯微鏡(TEM)獲得的觀察圖像，CAAC-OS薄膜中非晶體部分與晶體部分之間的邊界並不明顯。再者，利用TEM，未發現CAAC-OS中的顆粒邊界。因此，在CAAC-OS薄膜中，抑 制了由於顆粒邊界所致的電子遷移率的降低。
在CAAC-OS薄膜中包含的每個晶體部分中，c軸沿著與其上形成CAAC-OS薄膜的表面的法線向量或CAAC-OS薄膜的上表面的法向向量平行的方向對齊，形成從垂直於a-b平面的方向觀看到的三角形或六角形原子排列，並且當從與c軸垂直的方向觀看時，金屬原子以分層方式排列或金屬原子和氧原子以分層方式排列。注意，在晶體部分之間，一個晶體部分的a軸和b軸的方向可能與另一個晶體部分的a軸和b軸的方向不同。在本說明書中，簡單術語“垂直”包括從85°至95°的範圍。此外，簡單術語“平行”包括從-5°至5°的範圍。
在CAAC-OS薄膜中，晶體部分的分佈不一定是均勻的。例如，在晶體生長從氧化物半導體薄膜的表面側進行的情況中，氧化物半導體層的上表面附近中晶體部分的比例高於一些情況中其上形成氧化物半導體層的表面附近中晶體部分的比例。再者，當向CAAC-OS薄膜添加雜質等時，一些情況中，晶體部分變為非晶體。
因為CAAC-OS薄膜中包含的晶體部分的c軸沿著與其上形成CAAC-OS薄膜的表面的法線向量或CAAC-OS薄膜的上表面的法向向量平行的方向對齊，所以具體根據CAAC-OS薄膜的形狀(形成CAAC-OS薄膜所在的表面的橫截面形狀或CAAC-OS薄膜的表面的橫截面形狀)，這些c軸的方向可能彼此不同。晶體部分是透過薄膜形成或執行晶體化的處理，如薄膜形成之後熱處理而形成。
利用CAAC-OS薄膜，可以減少因可見光或紫外線光照射而導致電晶體的電特徵的變化。由此，能夠形成具有高可靠性的電晶體。
接下來，將參考圖7A至7E、圖8A至8C和圖9A至9C詳細地描述CAAC-OS薄膜的晶體結構。在圖7A至7E、圖8A至8C和圖9A至9C中，垂直方向對應於c軸方向，以及與c軸方向垂直的平面對應於a-b平面。
在本實施例中，表述“上半部”和“下半部”分別是指a-b平面上方的上半部和a-b平面下方的下半部。而且，在圖7A至7E中，圓圍繞的O表示四配位O和雙圓表示三配位O。
圖7A圖示包含一個六配位In原子和鄰接In原子的六個四配位氧(下文稱為四配位元O)原子的結構A。此處，包含一個金屬原子和與之鄰接的多個氧原子的結構稱為小基團。結構A實際是八面體結構，出於簡明的目的，圖示為平面結構。注意，結構A的上半部和下半部的每個一半部分中各存在三個四配位O原子。在結構A的小基團中，電荷是0。
圖7B圖示包含一個五配位Ga原子、鄰接Ga原子的三個三配位氧(下文稱為三配位O)原子和鄰接Ga原子的兩個四配位元O原子的結構B。所有三配位O原子於a-b平面上。結構B的上半部和下半部的每個一半部分中各存在一個四配位O原子。In原子也可以具有結構B，因為In原子可以具有五個配位體。在結構B的小基團 中，電荷是0。
圖7C圖示包含一個四配位Zn原子和鄰接Zn原子的四個四配位元O原子的結構C。在結構C中，上半部中存在一個四配位O原子以及下半部存在三個四配位O原子。作為備選，在結構C中，上半部中可以存在三個四配位O原子以及下半部可以存在一個四配位O原子。在結構C的小基團中，電荷是0。
圖7D圖示包含一個六配位Sn原子和鄰接Sn原子的六個四配位元O原子的結構D。在結構D中，上半部和下半部的每個一半部分中各存在三個四配位O原子。在結構D的小基團中，電荷是+1。
圖7E圖示包含兩個Zn原子的結構E。在結構E中，上半部和下半部的每個一半部分中各存在一個四配位O原子。在結構E的小基團中，電荷是-1。
在本實施例中，多個小基團形成中等基團，以及多個中等基團形成大基團(也稱為單位晶胞)。
現在，將描述小基團之間的鍵合規則。
圖7A中相對於六配位In原子的上半部的三個O原子沿著向下方向各具有三個鄰接的In原子，下半部中的三個O原子沿著向上方向各具有三個鄰接的In原子。圖7B中相對於五配位Ga原子的上半部的一個O原子沿著向下方向各具有一個鄰接的Ga原子，下半部中的一個O原子沿著向上方向各具有一個鄰接的Ga原子。圖7C中相對於四配位Zn原子的上半部的一個O原子沿著向下方 向具有一個鄰接的Zn原子，下半部中的三個O原子沿著向上方向各具有三個鄰接的Zn原子。
以此方式，金屬原子上方的四配位O原子的數量等於鄰接四配位O原子中每個四配位O原子且位於其下方的金屬原子的數量。相似地，金屬原子上方的四配位O原子的數量等於鄰接四配位O原子中每個四配位O原子且位於其上方的金屬原子的數量。
因為四配位O原子的配位數量是4，所以鄰接該O原子且位於其下方的金屬原子的數量與鄰接該O原子且位於其上方的金屬原子的數量之和是4。
相應地，當金屬原子上方的四配位O原子的數量與另一個金屬原子下方的四配位O原子的數量之和是4時，包含這些金屬原子的兩個類型的小基團能夠被鍵合。
例如，在下半部中透過三個四配位O原子鍵合六配位元金屬(In或Sn)原子的情況中，將其鍵合到五配位元金屬(Ga或In)原子或四配位元金屬(Zn)原子。
沿著c軸方向，透過四配位O原子將配位數量是4、5或6的金屬原子鍵合到另一個金屬原子。除了上文以外，可以透過將多個小基團組合以使分層結構的總電荷是0來以不同的方式形成中等基團。
圖8A圖示In-Sn-Zn-O基材料中包含的中等基團A的模型。圖8B圖示包含三個中等基團的大基團B。
注意，圖8C圖示從c軸方向觀察圖8B中的分層結構的情況中的原子排列。
在中等基團A中，省略三配位O原子，並以圓圖示四配位O原子；圓中的數位示出四配位元O原子的數量。例如，圓圈住的3表示各存在于相對於Sn原子的上半部和下半部的每個一半部分中的三個四配位O原子。相似地，在中等基團A中，圓圈住的1表示各存在于相對於In原子的上半部和下半部的每個一半部分中的一個四配位元O原子。
中等基團A還圖示在下半部中鄰接一個四配位O原子以及在上半部中鄰接三個四配位O原子的Zn原子，和在上半部中鄰接一個四配位O原子和在下半部中鄰接三個四配位O原子的Zn原子。
在In-Sn-Zn-O基材料的分層結構中包含的中等基團A中，按從頂部起的順序，上半部和下半部中每一半部分中鄰接三個四配位O原子的Sn原子透過四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接一個四配位O原子的In原子。注意，在Sn原子與In原子之間的總共4個四配位O原子(由圓圈住的1和3示出)中，一個四配位O原子被Sn原子和In原子共有。這同樣適用於其他金屬-氧-金屬鍵合。
透過一個四配位O原子將In原子鍵合到在上半部中鄰接三個四配位O原子的Zn原子。Zn原子透過相對於Zn原子的下半部中的一個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接三個四配位O原子的In原子。透過一個四配位O原子，In原子鍵合到包含兩個Zn 原子的小基團，並鄰接上半部中的一個四配位O原子。
此含Zn的小基團透過相對於該小基團的下半部中的一個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接三個四配位O原子的Sn原子。鍵合多個此類中等基團，從而形成大基團。此處，三配位O原子的電荷和四配位O原子的一個鍵的電荷可以分別假定為-0.667和-0.5。
例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷和(五配位或六配位)Sn原子的電荷分別是+3、+2和+4。相應地，含Sn原子的小基團中的電荷是+1。因此，需要抵銷+1的-1電荷來形成含Sn原子的分層結構。
與具有-1電荷的結構一樣，可以提供如結構E中所示的含兩個Zn的小基團。例如，利用含兩個Zn原子的一個小基團，可以抵銷含Sn原子的一個小基團的電荷，以使分層結構的總電荷可以為0。
當重復大基團B時，可以獲得In-Sn-Zn-O基晶體(In2 SnZn3 O8 )。
注意，所獲得的In-Sn-Zn-O基晶體的分層結構可以表示為組成式，In2 SnZn2 O7 (ZnO) m (m 是0或自然數)。
這同樣適用於使用In-Sn-Zn-O基材料以外的氧化物半導體的情況。
例如，圖9A圖示In-Ga-Zn-O基材料的分層結構中包含的中等基團L的模型。
在In-Ga-Zn-O基材料的分層結構中包含的中等基團L中，按從頂部起的順序，透過一個四配位O原子，在上半部和下半部中每一半部分中鄰接三個四配位O原子的In原子鍵合到上半部中鄰接一個四配位O原子的Zn原子。
Zn原子透過相對於Zn原子的下半部中的三個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接一個四配位O原子的Ga原子。Ga原子透過相對於Ga原子的下半部中的一個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接三個四配位O原子的In原子。鍵合多個此類中等基團，從而形成大基團。
圖9B圖示包含三個中等基團的大基團M。
注意，圖9C圖示從c軸方向觀察圖9B中的分層結構的情況中的原子排列。此處，因為(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷和(五配位)Ga原子的電荷分別是+3、+2和+3，所以含有In原子、Zn原子和Ga原子中任一個的小基團的電荷是0。
因此，具有此類小基團的組合的中等基團的總電荷總是為0。為了形成In-Ga-Zn-O基材料的分層結構，可以不僅使用中等基團L而且使用其中In原子、Ga原子和Zn原子的排列不同於中等基團L的排列的中等基團來形成大基團。
當重復圖9B所示的大基團時，可以獲得In-Ga-Zn基氧化物的晶體。注意，所獲得的In-Ga-Zn基氧化物的分 層結構可以表示為組成式，InGaO3 (ZnO) n (n 是自然數)。例如，在n =1(InGaZnO4 )的情況中，可以獲得圖10A所示的晶體結構。注意在圖10A中的晶體結構中，因為Ga原子和In原子各具有如圖7B所示的5個配位體，所以可以用In來替代Ga。
例如，在n =2(InGaZn2 O5 )的情況中，可以獲得圖10B所示的晶體結構。注意在圖10B中的晶體結構中，因為Ga原子和In原子各具有如圖7B描述的5個配位體，所以可以用In來替代Ga。
在使用In-Zn-O基材料作為氧化物半導體的情況中，其原子比是In/Zn=0.5至50，較佳地，In/Zn=1至20，更為較佳地，In/Zn=1.5至15。當Zn的原子比處於上面優選的範圍中時，能夠提高上述半導體元件的場效應遷移率。此處，當化合物的原子比是In：Zn：O=X：Y：Z ，滿足關係Z >1.5X +Y 。
注意，較佳地，透過減少作為電子施主的雜質(如水份和氫氣)來純化氧化物半導體。具體來說，透過二次離子質譜(SIMS)測量的純化的氧化物半導體中氫的含量是5×1019 個/cm3 或更低，優選為5×1018 個/cm3 或更低，進一步優選為5×1017 個/cm3 或更低，再進一步優選為1×1016 個/cm3 或更低。透過霍爾效應測量測得的該氧化物半導體層的載流子密度小於1×1014 個/cm3 ，優選為1×1012 個/cm3 ，進一步優選為1×1011 個/cm3 。
此處，描述該氧化物半導體層中的氫含量分析。半導 體層的氫含量透過SIMS來測量。衆所周知的，理論上要透過SIMS分析在使用不同材料形成的疊層之間的樣本表面附近或介面的附近獲取正確資料是困難的。因此，在透過SIMS分析氫含量沿著厚度方向在層中的分佈的情況中，採用其中值沒有很大改變且基本恒定的層區域中的平均值作為氫含量。再者，在層的厚度小的情況中，由於相鄰層的氫含量的影響，在一些情況中無法找到獲取幾乎恒定值的區域。在該情況中，採用氫含量的最大值或最小值作為該層的氫含量。而且，在層的區域中不存在最大值或最小值的情況中，採用拐點處的值作為氫含量。
除了靶中的氫含量外，在透過濺射形成氧化物半導體層時，重要的是盡可能地減少濺射室內的水和氫。具體來說，下面方法是有效的：在沈積之前烘乾濺射室的內部；減少濺射室中引入的氣體中的水和氫含量；以及防止排氣系統中排出的室內的氣體回流。
較佳地在氧氣氣氛中透過濺射形成氧化物半導體層。此時，襯底加熱溫度設為高於或等於100℃且低於或等於600℃，較佳地高於或等於150℃且低於或等於550℃，進一步較佳地高於或等於200℃且低於或等於500℃。氧化物半導體層的厚度大於或等於1 nm且小於或等於40 nm，較佳地大於或等於3 nm且小於或等於20 nm。獲得的氧化物半導體層中的雜質含量隨著薄膜形成中襯底加熱溫度的提高而降低。再者，氧化物半導體層中的原子排列是順序的，且其密度被增加，從而可能形成多晶體或 CAAC。在沒有稀有氣體而使用氧氣氣氛時，氧化物半導體層中不包含如稀有氣體原子的非必要原子，從而可能形成多晶體或CAAC。注意可以使用包含氧氣和稀有氣體的混合氣體氣氛。在該情況中，氧氣的百分比高於或等於30 vol.%，較佳地高於或等於50 vol.%，進一步較佳地高於或等於80 vol.%。注意，隨著氧化物半導體層越薄，電晶體的短通道效應降低。但是，當氧化物半導體層太薄時，介面散射增強；因此，可能降低場效應遷移率。
在透過濺射方法將In-Ga-Zn-O基材料層形成為氧化物半導體層的情況中，較佳地使用具有如下原子比的In-Ga-Zn-O靶：In：Ga：Zn的原子比是1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4。當使用具有前文提到的原子比的In-Ga-Zn-O靶來形成氧化物半導體薄膜時，容易地形成多晶體層或CAAC-OS層。
在透過濺射方法將In-Sn-Zn-O基材料層形成為氧化物半導體層的情況中，較佳地使用具有如下原子比的In-Sn-Zn-O靶：In：Sn：Zn的原子比是1：1：1、4：2：3、3：1：2、1：1：2、3：1：4、2：1：3、1：2：2或20：45：35。當使用具有前文提到的原子比的In-Sn-Zn-O靶來形成氧化物半導體薄膜時，容易地形成多晶體層或CAAC-OS層。
接下來，執行熱處理。熱處理在減壓氣氛中、惰性氣體氣氛中或氧化氣氛中執行。透過熱處理，可以減少氧化物半導體層中的雜質含量。
熱處理較佳地以這樣的方式來執行：在減壓氣氛或惰 性氣體氣氛中執行熱處理之後，保持溫度不變將氣氛切換到氧化氣氛，並進一步執行熱處理。在減壓氣氛中或惰性氣體氣氛中執行熱處理時，能夠減少氧化物半導體層中的雜質含量；但是，同時導致氧空位。透過在氧化氣氛中的熱處理，能夠減少所導致的氧空位。
透過除了在薄膜形成時加熱襯底外對氧化物半導體層執行熱處理，能夠顯著地降低薄膜中的雜質水平。由此，能夠增加電晶體的場效應遷移率，以接近稍後要描述的理想場效應遷移率。
<在氧化物半導體層中形成通道的電晶體>
將參考圖16A至圖16D描述在氧化物半導體層中形成通道的電晶體。圖16A至圖16D是分別圖示電晶體的結構的示例的橫截面示意圖。
圖16A中所示的電晶體包括導電層601(a)、絕緣層602(a)、氧化物半導體層603(a)、導電層605a(a)、導電層605b(a)和絕緣層606(a)。
導電層601(a)在元件形成層600(a)上設置。在元件形成層600(a)中嵌入嵌入式絕緣體612a(a)和嵌入式絕緣體612b(a)。
絕緣層602(a)在導電層601(a)下設置。
氧化物半導體層603(a)與導電層601(a)疊加，其間設置絕緣層602(a)。氧化物半導體層603(a)包括區域604a(a)和區域604b(a)。區域604a(a)和區域604b(a)設成彼此隔 開，並且是添加摻雜物的區域。區域604a(a)和區域604b(a)之間的區域用作通道形成區域。區域604a(a)與導電層605a(a)和絕緣層616a(a)疊加，以及604b(a)與導電層605b(a)和絕緣層616b(a)疊加。
導電層605a(a)和導電層605b(a)與氧化物半導體層603(a)疊加，並且電連接到氧化物層603(a)。
絕緣層606(a)在氧化物半導體層603(a)、絕緣層602(a)和導電層601(a)上設置。
圖16B中所示的電晶體包括導電層601(b)、絕緣層602(b)、氧化物半導體層603(b)、導電層605a(b)、導電層605b(b)和絕緣層606(b)。
導電層601(b)在元件形成層600(b)上設置。嵌入式絕緣體612a(b)和嵌入式絕緣體612b(b)嵌在元件形成層600(a)中。
絕緣層602(b)在導電層601(b)下設置。
導電層605a(b)和導電層605b(b)各在氧化物半導體層603(b)上設置。氧化物半導體層603(b)包括區域604a(b)和區域604b(b)。區域604a(b)和區域604b(b)設成彼此隔開，並且是添加摻雜物的區域。區域604a(b)和區域604b(b)之間的區域用作通道形成區域。區域604a(b)與導電層605a(b)疊加，以及604b(b)與導電層605b(b)疊加。
氧化物半導體層603(b)電連接到導電層605a(b)和導電層605b(b)。氧化物半導體層603(b)與導電層601(b)疊加，其間設置絕緣層602(b)。
絕緣層606(b)在導電層601(b)上方設置。
圖16C中所示的電晶體包括導電層601(c)、絕緣層602(c)、氧化物半導體層603(c)、導電層605a(c)和導電層605b(c)。
氧化物半導體層603(c)包括區域604a(c)和區域604b(c)。區域604a(c)和區域604b(c)彼此隔開地來設置，並且是添加摻雜物的區域。區域604a(c)和區域604b(c)之間的區域用作通道形成區域。氧化物半導體層603(c)在元件形成層600(c)上設置。區域604a(c)和區域604b(c)並不一定被設置。
導電層605a(c)和導電層605b(c)在氧化物半導體層603(c)上設置並與之電連接。彼此面對的導電層605a(c)和導電層605b(c)的側表面是逐漸縮小的形狀。
導電層605a(c)疊加區域604a(c)的一部分；但是，本發明並不必然地局限於此結構。當導電層605a(c)疊加區域604a(c)的一部分時，導電層605a(c)與區域604a(c)之間的電阻可以是低的。作為備選，區域604a(c)可以全部地與導電層605a(c)疊加。
導電層605b(c)與區域604b(c)的一部分疊加；但是，本實施例並不局限於此。當導電層605b(c)與區域604b(c)的一部分疊加時，導電層605b(c)與區域604b(c)之間的電阻可以是低的。作為備選，區域604b(c)可以全部地與導電層605b(c)疊加。
絕緣層602(c)在氧化物半導體層603(c)、導電層 605a(c)和導電層605b(c)上設置。
導電層601(c)與氧化物半導體層603(c)疊加，其間設置絕緣層602(c)。氧化物半導體層603(c)中與導電層601(c)疊加的區域連同其間設置的絕緣層602(c)用作通道形成區域。
圖16D中所示的電晶體包括導電層601(d)、絕緣層602(d)、氧化物半導體層603(d)、導電層605a(d)和導電層605b(d)。
導電層605a(d)和導電層600b(d)在元件形成層600(d)上設置。彼此面對的導電層605a(d)和導電層605b(d)的側表面是逐漸縮小的形狀。
氧化物半導體層603(d)包括區域604a(d)和區域604b(d)。區域604a(d)和區域604b(d)彼此隔開地來設置，並且是添加摻雜物的區域。區域604a(d)和區域604b(d)之間的區域用作通道形成區域。氧化物半導體層603(d)在導電層605a(d)、導電層605b(d)和元件形成層600(d)上方設置，並且電連接到導電層605a(d)和導電層605b(d)。區域604a(d)和區域604b(d)並不一定被設置。
區域604a(d)電連接到導電層605a(d)。
區域604b(d)電連接到導電層605b(d)。
絕緣層602(d)在氧化物半導體層603(d)上設置。
導電層601(d)與氧化物半導體層603(d)疊加，其間設置絕緣層602(d)。氧化物半導體層603(d)中與導電層601(d)疊加的區域連同設在其間的絕緣層602(d)用作通道 形成區域。
再者，描述圖16A至圖16D中所示的元件。
例如，元件形成層600(a)至600(d)可以是絕緣層，具有絕緣表面的襯底等。再者，可以使用其上預先形成元件的層作為元件形成層600(a)至600(d)。
導電層601(a)至601(d)各作為電晶體的閘極來實現功能。注意，作為電晶體的閘極來實現功能的層可以稱為閘電極或柵接線。
對於導電層601(a)至601(d)，例如使用如鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧的金屬或包含任意這些金屬材料作為主要組分的層是可能的。導電層601(a)至601(d)還可以透過將這些材料的層層疊而形成。
絕緣層602(a)至602(d)的每個絕緣層具有電晶體的閘絕緣層的功能。
每個絕緣層602(a)至602(d)可以是例如氧化矽層、氮化矽層、氧氮化矽層、氮化矽氧化矽層、氧化鋁層、氮化鋁層、氮氧化鋁層、氮化鋁氧化鋁層、氧化鉿層或氧化鑭層。絕緣層602(a)至602(d)還可以透過將這些材料層疊而形成。
在前文提到的層中間，較佳地使用包含屬於13族的元素的那些層。使用包含13族元素的絕緣層促成絕緣層與氧化物半導體層之間的介面的優選狀態。
包含屬於13族的元素的材料的其他示例包括，氧化鎵、氧化鎵鋁和氧化鋁鎵。注意，氧化鋁鎵是指其中按原 子百分比計鋁的量大於鎵的量的物質，以及氧化鎵鋁是指按原子百分比計鎵的量大於或等於鋁的量的物質。可以使用富氧材料，如Al2 Ox (x=3+a，其中a大於0且小於1)、Ga2 Ox (x=3+a，其中a大於0且小於1)或Gax Al2-x O3+a (x大於o且小於2以及a大於0且小於1)表示的材料。
作為絕緣層602(a)至602(d)的疊層結構，表示包含具有不同成分的氧化鎵的層疊的兩個層。作為備選，可以透過將包含Ga2 Ox 表示的氧化鎵的絕緣層與包含Al2 Ox 的絕緣層層疊來形成絕緣層602(a)至602(d)還可以透過將這些材料層疊而形成。
例如，當電晶體的通道長度是30 nm時，每個氧化物半導體層603(a)至603(d)的厚度可以約為5 nm。在此情況中，如果氧化物半導體層603(a)至603(d)是CAAC氧化物半導體層，則能夠抑制電晶體中的短通道效應。
將摻雜n型或p型導電的摻雜物添加到區域604a(a)至604a(d)以及區域604b(a)至604b(d)，這些區域各作為電晶體的源極或汲極來實現功能。作為摻雜物，使用例如周期表中13族的一個或多個元素(例如，硼)、周期表中15族的一個或多個元素(例如，氮、磷和砷)以及稀有氣體的一個或多個元素(例如，氦、氬和氙)是可能的。注意，作為電晶體的源極來實現功能的區域可以稱為源區域，以及作為電晶體的汲極來實現功能的區域可以稱為漏區域。將摻雜物添加到區域604a(a)至604a(d)和區域 604b(a)至604b(d)減少了區域604a(a)至604a(d)與區域604b(a)至604b(d)與導電層之間的接觸電阻；相應地，能夠縮減電晶體的尺寸。
導電層605a(a)至605a(d)和導電層605b(a)和605b(d)各作為電晶體的源電極或汲電極來實現功能。注意，源電極可以稱為源極、源極佈線，以及汲電極可以稱為汲極佈線。
導電層605a(a)至605a(d)和導電層605b(a)和605b(d)中每一個可以是例如，如鋁、鎂、鉻、銅、鉭、鈦、鉬或鎢的金屬的層；或包含任意上面的金屬材料中作為主要組分的合金的層。例如，導電層605a(a)至605a(d)和導電層605b(a)和605b(d)中每一個可以使用包含銅、鎂和鋁的合金的層來形成。作為備選，導電層605a(a)至605a(d)和導電層605b(a)和605b(d)中每一個可以使用這些材料層的層疊來形成。例如，導電層605a(a)至605a(d)和導電層605b(a)和605b(d)中每一個可以使用包含銅、鎂和鋁的合金的層與包含銅的層的層疊而形成。
作為備選，導電層605a(a)至605a(d)和導電層605b(a)和605b(d)中每一個可以是包含導電性金屬氧化物的層。導電性金屬氧化物的示例是氧化銦、氧化錫、氧化鋅、氧化銦-氧化錫以及氧化銦-氧化鋅。注意，可以在這些導電性金屬氧化物中包含氧化矽。
絕緣層606(a)和606(b)的每個絕緣層可以是可應用於絕緣層602(a)至602(d)的材料的層。作為備選，絕緣層 606(a)和606(b)的每個絕緣層可以使用可應用於絕緣層606(a)和606(b)的材料的層層疊而形成。例如，絕緣層606(a)和606(b)的每個絕緣層可以是氧化矽層、氧化鋁層等。例如，使用氧化鋁層作為絕緣層606(a)和606(b)能夠更有效地防止雜質(水)進入氧化物半導體層603(a)和603(b)以及有效地防止氧化物半導體層603(a)和603(b)釋放氧。
作為備選，作為通道保護層實現功能的絕緣層可以形成為具有能夠用於實現絕緣層602(a)至602(b)的材料的疊層結構。
此外，可以在元件形成層600(a)至600(d)上形成基底層，以及可以在基底層上形成電晶體。基底層可以是例如可應用於絕緣層602(a)至602(d)的材料的層。作為備選，基底層可以是可應用於絕緣層602(a)至602(d)的材料的層的層疊。例如，當基底層是氧化鋁層和氧化矽層的層疊時，能夠阻止基底層中包含的氧經由氧化物半導體層603(a)至603(d)釋放。
當與氧化物半導體層603(a)至603(d)接觸的絕緣層包含過量的氧時，容易地將氧提供到氧化物半導體層603(a)至603(d)。因此，能夠減少氧化物半導體層603(a)至603(d)和絕緣層中與每個氧化物半導體層603(a)至603(d)之間的介面處的氧缺陷，這促成氧化物半導體層603(a)至603(d)的載流子濃度進一步降低。即使氧化物半導體層603(a)至603(d)製備成使得其中包含過量氧，與氧化物半 導體層603(a)至603(d)接觸的絕緣層仍能夠阻止氧從氧化物半導體層603(a)至603(d)釋放。
接下來，將參考圖11和圖12A至12C描述在氧化物半導體層中形成其通道的電晶體的理論場效應遷移率。由於多種原因，絕緣柵電晶體的實際測量的場效應遷移率可能低於其理論場效應遷移率；此現象不只是出現在使用氧化物半導體的情況中。降低遷移率的原因之一是半導體內的缺陷或半導體與絕緣薄膜之間的介面處的缺陷。當使用Levinson模型時，可以在理論上計算基於半導體內不存在缺陷的假定的場效應遷移率。
假定半導體中存在電位勢壘(例如，顆粒邊界)，則將測量的場效應遷移率μ 表示為如下公式(2)。
此處，μ 表示半導體的理論遷移率，E 表示電位勢壘的高度，k 表示Boltzmann常數，以及T 表示絕對溫度。
當假定電位勢壘歸因於缺陷時，電位勢壘的高度表示為根據Levinson模型的公式(3)。
此處，e 表示基本電荷，N 表示通道中每單位面積的平均缺陷密度，ε 表示半導體的介電常數，n 表示通道中每個單位面積的載流子密度，C ox 表示每個單位面積的電容，V g 表示閘極電壓以及t 表示通道的厚度。在氧化物半導體層的厚度小於或等於30 nm的情況中，可以將通道的厚度視為與氧化物半導體層的厚度相同。
線性區域中的汲極電流I d 表示為如下公式(4)。
此處，L 表示通道長度以及W 表示通道寬度，以及L 和W 各為10μ m。此外，V d 表示汲極電壓。
當將上面的公式(4)兩邊除以V g ，然後同時對兩邊取對數，得到如下公式(5)。
公式5的右邊是V g 的函數。由該公式，發現可以由ln(I d /V g )為縱坐標以及1/V g 為橫坐標的實際測量的值的繪圖的斜率得到缺陷密度N 。即，可以由電晶體的I d -V g 特徵來對缺陷密度求值。
由此，發現銦(In)對錫(Sn)和鋅(Zn)的比率是 1：1：1的氧化物半導體的缺陷密度N 是約1×1012 /cm2 。
基於以此方式得到的缺陷密度，由公式2和公式3將μ 0 計算為120 cm2 /Vs，這給出在半導體內以及半導體與絕緣薄膜之間的介面處不存在缺陷的情況下理想氧化物半導體的遷移率為120 cm2 /Vs概率。包含缺陷的In-Sn-Zn氧化物的測量遷移率是約40 cm2 /Vs。
注意即使在氧化物半導體層內不存在缺陷時，通道與閘絕緣層之間的介面處的散射仍影響電晶體的傳輸特性。換言之，相距通道與閘絕緣層之間的介面距離x 的位置的遷移率μ1 表示為如下公式(6)。
此處，D 表示閘極方向的電場，以及B 和l 是常數。可以從實際測量結果得到B 和l ；根據上文測量結果，B 是4.75×107 cm/s以及l 是10 nm(介面散射的影響所達到的深度)。當增加D 時(即，當增大閘極電壓時)，公式6的第二項增加，並且相應地遷移率μ 1 降低。
圖11示出其通道包括氧化物半導體層內沒有缺陷的理想氧化物半導體的電晶體的遷移率μ 2 的計算結果。為了計算，使用了Synopsys有限公司製作的裝置類比軟體Sentaurus Device，假定氧化物半導體的能隙、電子親和勢、相對介電常數和厚度分別為2.8 eV、4.7 eV、15和 15 nm。假定閘極、源極和汲極的功函數分別為5.5 eV、4.6 eV和4.6 eV。假定閘絕緣層的厚度是100 nm，並且假定其相對介電常數是4.1。通道長度和通道寬度各假定為10μ m，以及假定汲極電壓V d 為0.1 V。
如圖11所示，遷移率在稍微高於1V的閘極電壓處具有大於100 cm2 /Vs的峰值，並且因為介面散射的影響增加而隨著閘極電壓增大而下降。注意，為了減少介面散射，期望半導體層的表面在原子級上是平坦的(原子層平坦度)。
圖12A至12C、圖13A至13C以及圖14A至14C中示出含具有這種遷移率的氧化物半導體的微小電晶體(minute transistors)的特徵的計算結果。圖15A和圖15B圖示計算中使用的電晶體的橫截面結構。圖15A和圖15B中所示的電晶體各包括在氧化物半導體層中具有n+ 型導電性的半導體區域103a和半導體區域103c。半導體區域103a和半導體區域103c的電阻率是2×10-3 Ω cm。
圖15A中所示的電晶體在基底絕緣體101和嵌入式絕緣體102上形成，嵌入式絕緣體102嵌入基底絕緣體101中且由氧化鋁形成。該電晶體包括半導體區域103a、半導體區域103c、用作其間的通道形成區域的本征半導體區域103b和閘極105。閘極105的寬度是33 nm。
柵絕緣體104在閘極105與半導體區域103b之間形成。此外，側壁絕緣體106a和側壁絕緣體106b在閘極的兩個側表面上形成，以及絕緣體107在閘極105上形成以 便防止閘極105與另一個佈線之間的短路。該側壁絕緣體具有5 nm的寬度。設置源極108a和汲極108b分別與半導體區域103a和半導體區域103c接觸。注意此電晶體的通道寬度為40 nm。
圖15B的電晶體與圖15A的電晶體相同，因為它在基底絕緣體101和由氧化鋁形成的嵌入式絕緣體102上形成，並且它包括半導體區域103a、半導體區域103c、在其間設置的本征半導體區域103b、具有33 nm寬度的閘極105、柵絕緣體104、側壁絕緣體106a、側壁絕緣體106b、絕緣體107、源極108a和汲極108b。
圖15A中所示的電晶體與圖15B中所示的電晶體不同之處在於側壁絕緣體106a和側壁絕緣體106b下方的半導體區域的導電性類型。在圖15A所示的電晶體中，側壁絕緣體106a和側壁絕緣體106b下方的半導體區域是具有n+ 型導電性的半導體區域103a的一部分以及具有n+ 型導電性的半導體103c的一部分，而在圖15B所示的電晶體中，側壁絕緣體106a和側壁絕緣體106b下方的半導體區域是本征半導體區域103b的一部分。換言之，在圖15B的半導體層中，具有Zoff 寬度且不與閘極105重疊的區域在本征半導體區域103b中設置。此區域稱為偏移區域，以及寬度L off 稱為偏移長度。正如從圖15B見到的，該偏移長度等於側壁絕緣體106a(側壁絕緣體106b)的寬度。
計算中使用的其他參數如上文描述。對於計算，使用 了Synopsys有限公司製作的裝置類比軟體Sentaurus Device。圖12A至12C示出具有圖15A所示的結構的電晶體的汲極電流(I d ，實線)的閘極電壓(V g ，閘極與源極之間的電位差)相關性以及遷移率(μ ，虛線)。在汲極電壓(汲極與源極之間的電位差)是+1 V的假定下計算得到汲極電流I d 以及在汲極電壓是+0.1 V的假定下計算得到遷移率μ 。
圖12A示出柵絕緣薄膜的厚度是15 nm的情況中的電晶體的閘極電壓相關性，圖12B示出柵絕緣薄膜的厚度是10 nm的情況中的電晶體的閘極電壓相關性，以及圖12C示出柵絕緣薄膜的厚度是5 nm的情況中的電晶體的閘極電壓相關性。隨著閘絕緣層更薄，尤其截止狀態中的汲極電流I d (截止態電流)顯著降低。相比之下，遷移率μ 的峰值和導通態中的汲極電流I d (導通態電流)的峰值存在可忽略的變化。這些曲線圖示出在約1 V的閘極電壓處，汲極電流超過10μ A，這是記憶體元件等中所需的。
圖13A至13C示出具有圖15B所示的結構的電晶體的汲極電流I d (實線)的閘極電壓V g 相關性以及遷移率μ (虛線)，其中偏移長度L off 是5 nm。在汲極電壓是+1 V的假定下計算得到汲極電流I d 以及在汲極電壓是+0.1 V的假定下計算得到遷移率μ 。圖13A示出柵絕緣薄膜的厚度是15 nm的情況中的電晶體的閘極電壓相關性，圖13B示出柵絕緣薄膜的厚度是10 nm的情況中的電晶體的閘極電壓相關性，以及圖13C示出柵絕緣薄膜的 厚度是5 nm的情況中的電晶體的閘極電壓相關性。
再者，圖14A至14C示出具有圖15B所示的結構的電晶體的汲極電流I d (實線)的閘極電壓相關性以及遷移率μ (虛線)，其中偏移長度L off 是15 nm。在汲極電壓是+1 V的假定下計算得到汲極電流I d 以及在汲極電壓是+0.1 V的假定下計算得到遷移率μ 。圖14A示出閘絕緣層的厚度是15 nm的情況中的電晶體的閘極電壓相關性，圖14B示出閘絕緣層的厚度是10 nm的情況中的電晶體的閘極電壓相關性，以及圖14C示出閘絕緣層的厚度是5 nm的情況中的電晶體的閘極電壓相關性。
在其中任一種結構中，隨著閘絕緣層更薄，截止態電流顯著下降，而遷移率μ 和導通態電流的峰值沒有出現可檢測到的變化。
注意，遷移率μ 的峰值在圖12A至12C中約為80 cm2 /Vs，在圖13A至13C中約為60 cm2 /Vs，以及在圖14A至圖14C約為40 cm2 /Vs，因此，遷移率μ 的峰值隨著偏移長度L off 增加而降低。再者，這同樣適用於截止態電流。導通態電流也隨著偏移長度L off 增加而降低；但是，導通態電流中的下降遠小於截止態電流的下降。再者，這些曲線圖示出在任一種結構中，在約1 V的閘極電壓處，汲極電流超過10μ A，這是記憶體元件等中所需的。
本實施例描述的包含其中形成通道的氧化物半導體層的電晶體是具有降低了截止態電流的電晶體。當將這種晶 體管用于本發明的實施例的記憶體裝置中時，該記憶體裝置能夠長時間地保留資料。
當使用包含CAAC-OS的電晶體時，能夠實現高於非晶體氧化物半導體的場效應遷移率的場效應遷移率。使用具有高遷移率的這種電晶體，記憶體裝置能夠甚至在自舉操作中高速地被驅動。
本實施例能夠根據情況與任意其他實施例組合。
本申請基於2011年5月20日向日本專利局提交的序號為的2011-113949日本專利申請，其整個內容透過引用並入本文。
101‧‧‧基底絕緣體
102‧‧‧嵌入式絕緣體
103a‧‧‧半導體區域
103b‧‧‧半導體區域
103c‧‧‧半導體區域
105‧‧‧閘極
106a‧‧‧側壁絕緣體
106b‧‧‧側壁絕緣體
107‧‧‧絕緣體
108a‧‧‧源極
108b‧‧‧汲極
600(a)‧‧‧元件形成層
600(b)‧‧‧元件形成層
600(c)‧‧‧元件形成層
600(d)‧‧‧元件形成層
601(a)‧‧‧導電層
601(b)‧‧‧導電層
601(c)‧‧‧導電層
601(d)‧‧‧導電層
602(a)‧‧‧絕緣層
602(b)‧‧‧絕緣層
602(c)‧‧‧絕緣層
602(d)‧‧‧絕緣層
603(a)‧‧‧氧化物半導體層
603(b)‧‧‧氧化物半導體層
603(c)‧‧‧氧化物半導體層
603(d)‧‧‧氧化物半導體層
604a(a)‧‧‧區域
604a(b)‧‧‧區域
604a(c)‧‧‧區域
604a(d)‧‧‧區域
604b(a)‧‧‧區域
604b(b)‧‧‧區域
604b(c)‧‧‧區域
604b(d)‧‧‧區域
605a(a)‧‧‧導電層
605a(b)‧‧‧導電層
605a(c)‧‧‧導電層
605a(d)‧‧‧導電層
605b(a)‧‧‧導電層
605b(b)‧‧‧導電層
605b(c)‧‧‧導電層
605b(d)‧‧‧導電層
606(a)‧‧‧絕緣層
606(b)‧‧‧絕緣層
612a(a)‧‧‧嵌入式絕緣體
612a(b)‧‧‧嵌入式絕緣體
612b(a)‧‧‧嵌入式絕緣體
612b(b)‧‧‧嵌入式絕緣體
616a(a)‧‧‧絕緣層
616a(b)‧‧‧絕緣層
616b(a)‧‧‧絕緣層
616b(b)‧‧‧絕緣層
151‧‧‧控制器
153‧‧‧延遲電路
155‧‧‧讀取電路
157‧‧‧第一電容器
159‧‧‧第一電晶體
161‧‧‧第二電容器
201‧‧‧二極體
202‧‧‧反相器
203‧‧‧第一開關電晶體
205‧‧‧電阻器
207‧‧‧電容器
209‧‧‧緩衝電路
301‧‧‧第二電晶體
303‧‧‧第三電晶體
305‧‧‧第四電晶體
307‧‧‧第三電容器
309‧‧‧反相器
503‧‧‧第二開關電晶體
701‧‧‧NOR電路
703‧‧‧延遲電路
在附圖中：圖1圖示根據本發明的實施例的記憶體裝置；圖2圖示根據本發明的實施例的記憶體裝置的一部分；圖3圖示根據本發明的實施例的記憶體裝置的一部分；圖4A和圖4B是根據本發明的記憶體裝置的時序圖；圖5圖示根據本發明的實施例的記憶體裝置的一部分；圖6圖示根據本發明的實施例的記憶體裝置的一部分； 圖7A至圖7E示出氧化物材料的晶體結構；圖8A至圖8C示出氧化物材料的晶體結構；圖9A至圖9C示出氧化物材料的晶體結構；圖10A和圖10B各圖示氧化物的結構；圖11示出透過計算獲得的遷移率的閘極電壓相關性；圖12A至圖12C示出透過計算獲得的汲極電流和遷移率的閘極電壓相關性；圖13A至圖13C示出透過計算獲得的汲極電流和遷移率的閘極電壓相關性；圖14A至圖14C示出透過計算獲得的汲極電流和遷移率的閘極電壓相關性；圖15A和圖15B圖示計算中使用的電晶體的橫截面結構；以及圖16A至圖16D圖示本發明的實施例中使用的電晶體的橫截面結構。
151‧‧‧控制器
153‧‧‧延遲電路
155‧‧‧讀取電路
157‧‧‧第一電容器
159‧‧‧第一電晶體
161‧‧‧第二電容器

Claims (31)

  1. 一種半導體裝置，包括：電晶體，包括閘極、第一端和第二端；電源，用於供應電源電位；自舉電路，用於將該電源電位輸入到該閘極，該自舉電路包括延遲電路和電容器；第一線路，用於輸入第一信號以控制該自舉電路；以及第二線路，用於將第二信號輸入到該第一端，其中該第一信號具有等於該電源電位的電位，其中該延遲電路配置成將該第一信號延遲並將所延遲的第一信號輸入到該電容器，以及其中該第二信號具有等於該電源電位或接地電位的電位。
  2. 如申請專利範圍第1項所述的半導體裝置，其中該自舉電路配置成在該電源電位被輸入到該閘極時透過該延遲的第一信號導致的該電容器的電容耦合來增大該閘極的電位。
  3. 如申請專利範圍第1項所述的半導體裝置，還包括：讀取電路，用於讀取該第二端連接的結點中存儲的資料；以及第三線路，用於輸入第三信號以控制該讀取電路，其中該第三信號具有等於該電源電位的電位。
  4. 如申請專利範圍第1項所述的半導體裝置，其中該電晶體具有包含氧化物半導體的通道形成區域。
  5. 如申請專利範圍第4項所述的半導體裝置，其中該氧化物半導體包含銦。
  6. 如申請專利範圍第1項所述的半導體裝置，其中該半導體裝置是記憶體裝置。
  7. 一種半導體裝置，包括：電源，用於供應電源電位；控制器，電連接到該電源；電晶體，包括閘極、第一端和第二端，該閘極電連接到該控制器；第一線路，電連接到該控制器；延遲電路，電連接到該第一線路；第一電容器，電連接在該延遲電路與該閘極之間；以及第二線路，電連接到該第一端。
  8. 如申請專利範圍第7項所述的半導體裝置，其中該控制器配置成將該電源電位輸入到該閘極。
  9. 如申請專利範圍第7項所述的半導體裝置，其中該第一線路配置成將第一信號輸入到該控制器和該延遲電路，以及其中該第一信號具有等於該電源電位的電位。
  10. 如申請專利範圍第7項所述的半導體裝置， 其中該第二線路配置成將第二信號輸入到該第一端，以及其中該第二信號具有等於該電源電位的電位。
  11. 如申請專利範圍第7項所述的半導體裝置，還包括：讀取電路，電連接到該第二端；以及第三線路，電連接到該讀取電路並配置成將第三信號輸入到該讀取電路，其中該第三信號具有等於該電源電位的電位。
  12. 如申請專利範圍第11項所述的半導體裝置，還包括：第二電容器，包括第一電極和第二電極，其中該第二電容器的該第一電極電連接到該第二端和該讀取電路。
  13. 如申請專利範圍第12項所述的半導體裝置，其中該第二電容器的該第二電極接地。
  14. 如申請專利範圍第12項所述的半導體裝置，其中該電晶體具有包含氧化物半導體的通道形成區域。
  15. 如申請專利範圍第14項所述的半導體裝置，其中該氧化物半導體包含銦。
  16. 如申請專利範圍第7項所述的半導體裝置，其中該半導體裝置是記憶體裝置。
  17. 一種半導體裝置，包括： 電源，用於供應電源電位；第一電晶體，包括閘極、第一端和第二端；控制器，包括：二極體，電連接在該電源與該第一電晶體的該閘極之間；以及第二電晶體，包括閘極、第一端和第二端，該第二電晶體的該第二端經由該二極體電連接到該電源；第一電容器，電連接到該第一電晶體的該閘極；第一線路，電連接到該第二電晶體的該閘極；第一延遲電路，電連接在該第一線路與該第一電容器之間；以及第二線路，電連接到該第一電晶體的該第一端。
  18. 如申請專利範圍第17項所述的半導體裝置，其中該第二電晶體的該第一端接地。
  19. 如申請專利範圍第17項所述的半導體裝置，其中該控制器還包括反相器，該反相器電連接在該第一線路與該第二電晶體的該閘極之間。
  20. 如申請專利範圍第17項所述的半導體裝置，其中該控制器還包括第三電晶體，該第三電晶體包括閘極、第一端和第二端，其中該第三電晶體的該第一端和該第二端分別電連接到該電源和該二極體，其中該第三電晶體的該閘極電連接到該第二電晶體的該閘極，以及 其中該第二電晶體的極性與該第三電晶體的極性不同。
  21. 如申請專利範圍第20項所述的半導體裝置，還包括反相器，其中該反相器電連接在該第一線路與該第二電晶體的該閘極之間。
  22. 如申請專利範圍第20項所述的半導體裝置，其中該控制器還包括：NOR電路，電連接在該第二電晶體的該閘極與該第一線路之間；以及第二延遲電路，電連接在該NOR電路與該第一線路之間。
  23. 如申請專利範圍第22項所述的半導體裝置，其中該NOR電路電連接到該第一延遲電路。
  24. 如申請專利範圍第17項所述的半導體裝置，其中該第一線路配置成將第一信號輸入到該控制器和該第一延遲電路，以及其中該第一信號具有等於該電源電位的電位。
  25. 如申請專利範圍第17項所述的半導體裝置，其中該第二線路配置成將第二信號輸入到該第一電晶體的該第一端，以及其中該第二信號具有等於該電源電位的電位。
  26. 如申請專利範圍第17項所述的半導體裝置，還包括： 讀取電路，電連接到該第一電晶體的該第二端；以及第三線路，電連接到該讀取電路並配置成將第三信號輸入到該讀取電路，其中該第三信號具有等於該電源電位的電位。
  27. 如申請專利範圍第26項所述的半導體裝置，還包括：第二電容器，包括第一電極和第二電極，其中該第二電容器的該第一電極電連接到該第一電晶體的該第二端和該讀取電路。
  28. 如申請專利範圍第27項所述的半導體裝置，其中該第二電容器的該第二電極接地。
  29. 如申請專利範圍第17項所述的半導體裝置，其中該第一電晶體具有包含氧化物半導體的通道形成區域。
  30. 如申請專利範圍第29項所述的半導體裝置，其中該氧化物半導體包含銦。
  31. 如申請專利範圍第17項所述的半導體裝置，其中該半導體裝置是記憶體裝置。
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