KR101990274B1 - 워드선 분할 회로, 및 기억 장치 - Google Patents

워드선 분할 회로, 및 기억 장치 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

회로 구성이 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로를 제공한다. 또한, 회로 구성이 간략화되고, 안정적으로 동작 가능한 기억 장치를 제공한다.
워드선과, 서브 워드선 사이에, 리크 전류가 매우 저감된 트랜지스터를 직렬로 접속하고, 워드선 분할 회로를 구성하면 좋다. 상기 트랜지스터에는, 채널이 형성되는 반도체층에 산화물 반도체를 포함하는 트랜지스터를 적용할 수 있다. 또한, 이러한 회로 구성이 간략화된 워드선 분할 회로를, 기억 장치에 적용하면 좋다.

Description

워드선 분할 회로, 및 기억 장치{WORD LINE DIVIDER AND STORAGE DEVICE}
본 발명은 반도체 소자가 적용된 기억 장치에 관한 것이다. 특히 선택 트랜지스터를 사용하여 기록, 판독을 행하는 기억 장치에 관한 것이다.
반도체 소자를 이용한 기억 장치에 있어서, 각 메모리 셀에 형성된 선택 트랜지스터를 사용하여 데이터의 기록이나 판독을 행하는 방법이 알려져 있다. 선택 트랜지스터를 사용하는 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등을 들 수 있다.
복수의 메모리 셀을 갖는 기억 장치의 경우, 각 메모리 셀에 형성된 선택 트랜지스터에는 워드선과 비트선이 접속되고, 워드선에 입력된 신호에 의해 상기 메모리 셀을 선택 상태, 또는 비선택 상태로 제어할 수 있다.
여기에서, 하나의 워드선을 선택하면, 상기 워드선에 접속된 복수의 메모리 셀은 모두 선택 상태로 전이되기 때문에, 이들 모든 메모리 셀에 접속된 비트선에 대해 처리를 행할 필요가 있다. 이로 인해 메모리 셀의 수(비트수라고도 한다)가 증대되면, 랜덤 액세스에 필요로 하는 사이클 타임이, 비트수의 증대에 따라 증대되어 버린다. 이러한 문제를 해결하기 위해서, 논리 회로를 사용하여 하나의 워드선을 분할하는 방법이 고안되어 있다(특허문헌 1). 또한, 트랜지스터를 사용하여 하나의 워드선을 분할하는 방법도 고안되어 있다(특허문헌 2).
일본 공개특허공보 제2004-171744호 일본 공개특허공보 제2004-234713호
그러나, 특허문헌 1에 나타내는 종래의 워드선의 분할 방법에서는, 각 워드선에 접속되는 분할 워드 라인(이후, 서브 워드선이라고도 한다)의 각각, CM0S 기술이 적용된 논리 회로를 접속할 필요가 있었다. 예를 들면, 각각의 서브 워드선에 대해 AND 회로를 접속하는 구성으로 한 경우, 4 내지 6개의 트랜지스터로 구성된 회로를 서브 워드선마다 형성할 필요가 있다.
특히 최근의 DRAM 등으로 대표되는 바와 같이, 셀 사이즈의 축소에 의한 메모리 셀의 집적화가 현저해지면, 각각의 서브 워드선에 접속하는 회로의 사이즈가 큰 경우, 집적화의 방해 요인이 되어 버린다.
또한, 특허문헌 2에 나타내는 워드선의 분할 방법에서는, 안정된 동작을 행할 수 없을 우려가 있다. 즉, 워드선(특허문헌 2의 주 워드선에 상당)과 서브 워드선(특허문헌 2의 부 워드선에 상당)에 접속되는 트랜지스터의 리크 전류에 의해, 서서히 서브 워드선의 전위가 변동되어 버려 서브 워드선에 접속되는 메모리 셀이 선택 상태가 되어 버린다. 특히 DRAM에서는 메모리 셀이 의도하지 않게 선택 상태가 되면, 유지되고 있던 데이터가 소실되어 버린다.
본 발명은 이러한 기술적 배경하에서 이루어진 것이다. 따라서 본 발명은, 회로 구성이 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로를 제공하는 것을 과제의 하나로 한다. 또한, 회로 구성이 간략화되고, 안정적으로 동작 가능한 기억 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 상기 과제의 적어도 하나를 해결하는 것이다.
본 발명의 일 형태의 워드선 분할 회로는, 워드선과, 복수의 서브 워드선과, 복수의 트랜지스터를 가진다. 또한 상기 트랜지스터는, 각각 소스 또는 드레인의 한쪽이 워드선과 전기적으로 접속되고, 소스 또는 드레인의 다른쪽이 서브 워드선의 하나와 전기적으로 접속되고, 또한, 오프 상태에 있어서의 리크 전류가 채널 폭 1㎛당 1×10-17A 이하이다.
상기 본 발명의 일 형태의 워드선 분할 회로는, 워드선과 서브 워드선 사이에 매우 리크 전류가 저감된 트랜지스터가 전기적으로 접속된다. 따라서, 상기 트랜지스터가 온 상태일 때에는, 워드선에 입력되는 신호가 서브 워드선에 입력된다. 한편, 상기 트랜지스터가 오프 상태일 때에는, 워드선에 입력되는 신호에 의하지 않고, 서브 워드선은 비선택 상태가 유지된다.
여기에서 예를 들면, 채널이 형성되는 반도체층으로서 실리콘을 사용한 트랜지스터를 상기 트랜지스터에 적용한 경우, 트랜지스터가 오프 상태로 유지되고 있어도, 그 리크 전류에 의해 서서히 서브 워드선의 전위가 변동되어 버린다. 이로 인해 결과적으로 서브 워드선에 접속되는 메모리 셀이 선택 상태가 되어 버릴 우려가 있기 때문에, 상기와 같은 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로를 실현할 수 없다. 여기에서, 리크 전류가 매우 저감된 트랜지스터를 사용함으로써, 상기한 바와 같은 매우 회로 구성이 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로를 실현할 수 있다.
또한, 본 발명의 일 형태는, 상기 워드선 분할 회로에 있어서, 상기 트랜지스터는, 채널이 형성되는 반도체층에 산화물 반도체가 적용되는 것을 특징으로 한다.
특히, 상기 트랜지스터로서, 실리콘보다도 밴드 갭이 넓은 산화물 반도체를 채널이 형성되는 반도체층에 사용한 전계 효과형의 트랜지스터를 적용하는 것이 바람직하다. 이러한 트랜지스터는, 오프 상태에 있어서의 리크 전류가 작은 특징을 가진다.
또한, 상기 트랜지스터를 구성하는 반도체는, 진성 캐리어 밀도가 매우 낮은 산화물 반도체를 사용하는 것이 바람직하다. 채널이 형성되는 반도체층의 진성 캐리어 밀도가 매우 낮기 때문에, 트랜지스터의 오프 상태에 있어서의 리크 전류는 매우 작은 것이 된다. 이러한 특징은, 다른 반도체(예를 들면 실리콘)에는 없는 산화물 반도체 특유의 특징이다.
또한, 본 발명의 일 형태의 기억 장치는, 비트선과, 워드선과, 복수의 서브 워드선과, 복수의 트랜지스터와, 복수의 메모리 셀을 가진다. 또한, 상기 메모리 셀의 각각은, 데이터 유지부와, 선택 트랜지스터를 가지며, 상기 선택 트랜지스터는, 소스 또는 드레인의 한쪽이 비트선에 전기적으로 접속되고, 소스 또는 드레인의 다른쪽이 데이터 유지부에 전기적으로 접속되고, 게이트가 서브 워드선의 하나와 전기적으로 접속된다. 또한, 트랜지스터는, 각각 소스 또는 드레인의 한쪽이 워드선과 전기적으로 접속되고, 소스 또는 드레인의 다른쪽이 서브 워드선의 하나와 전기적으로 접속되고, 또한, 오프 상태에 있어서의 리크 전류가 채널 폭 1㎛당 1×10-17A 이하인, 기억 장치이다.
이와 같이, 본 발명의 일 형태의 구성이 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로가 적용된 기억 장치는, 회로 구성을 간략화할 수 있기 때문에, 회로 면적이 작고, 고집적화에 적합한 기억 장치로 할 수 있다.
또한, 본 발명의 일 형태의 상기 기억 장치는, 메모리 셀로서 DRAM의 구성을 적용할 수도 있고, 또한 SRAM의 구성을 적용할 수도 있다.
따라서, 종래의 DRAM이나 SRAM에 비해 회로 면적의 증가를 억제하면서, 안정적으로 워드선을 분할하여 사용할 수 있다.
또한, 본 발명의 일 형태의 상기 기억 장치의 선택 트랜지스터로서, 오프 상태에 있어서의 리크 전류가 채널 폭 1㎛당 1×10-17A 이하인 트랜지스터를 적용할 수 있다.
선택 트랜지스터에 이러한 리크 전류가 매우 저감된 트랜지스터를 적용함으로써, 데이터 유지부에 유지된 데이터가 선택 트랜지스터를 통하여 소실되어 버리는 것이 억제되어, 데이터 유지 기간이 매우 긴 기억 장치, 바꿔 말하면 실질적으로 불휘발성 기억 장치를 실현할 수 있다. 특히, DRAM의 선택 트랜지스터에, 상기 리크 전류가 매우 낮은 트랜지스터를 적용함으로써, 리프레쉬의 빈도가 매우 저감되었거나, 또는 리프레쉬가 불필요한 기억 장치로서 사용할 수 있다.
또한, 본 발명의 일 형태는, 상기 기억 장치에 있어서, 상기 트랜지스터는, 채널이 형성되는 반도체층에 산화물 반도체가 적용되는 것을 특징으로 한다.
이와 같이, 본 발명의 일 형태의 워드선 분할 회로가 적용된 기억 장치는, 회로 구성을 간략화할 수 있기 때문에, 회로 면적이 작고, 고집적화에 적합한 기억 장치로 할 수 있다. 또한, 워드선 분할 회로를 구성하는 트랜지스터로서, 채널이 형성되는 반도체층에 산화물 반도체가 적용된 트랜지스터를 적용하는 것이 바람직하다.
또한, 본 명세서 등에 있어서, 워드선이란, 접속되는 셀의 선택 트랜지스터의 게이트에 전기적으로 접속되고, 상기 워드선에 접속되는 셀을 선택하기 위한 선택 신호선의 하나이다. 기억 장치에 있어서는, 상기 셀은 데이터 유지부를 갖는 메모리 셀이 된다.
또한, 본 명세서 등에 있어서, 비트선이란, 접속되는 셀로의 입력 신호, 또는 셀로부터의 출력 신호가 주어지는 신호선의 하나이다. 기억 장치에 있어서는, 상기 셀은, 데이터 유지부를 갖는 메모리 셀이며, 비트선에는 메모리 셀로부터의 데이터의 판독 신호와 메모리 셀로의 기록 신호 중 어느 하나, 또는 둘 다가 주어진다.
또한, 본 명세서 등에 있어서, 워드선 분할 회로란, 워드선에 접속된 복수의 서브 워드선의, 각각의 선택 상태를 제어 가능한 회로를 말한다. 여기에서, 상기 워드선 분할 회로는, 적어도 하나의 스위칭 소자(트랜지스터를 포함한다)를 포함하여 구성되는 것으로 한다. 또한 광의적으로, 워드선 및 복수의 서브 워드선을 워드선 분할 회로의 구성 요소로서 포함하는 것으로 한다.
또한, 본 발명의 일 형태의 워드선 분할 회로는, 기억 장치로 한정되는 것이 아니며, 워드선을 사용한 여러 가지 회로에 대해 적용할 수 있고, 간략화된 구성에 의해 안정적으로 워드선을 분할하여 제어할 수 있다. 워드선을 사용하는 다른 회로의 예로서는, 액정 표시 장치나, 전계 발광형의 표시 장치(유기 EL(Electroluminescence) 소자나 LED(Light Emitting Diode)가 적용된 표시 장치), 또는 FED(Field Emission Display) 등의 표시 장치를 들 수 있다.
본 발명의 일 형태에 의하면, 회로 구성이 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로를 제공할 수 있다. 또한, 회로 구성이 간략화되고, 안정적으로 동작 가능한 기억 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태의, 기억 장치를 설명하는 도면.
도 2는 본 발명의 일 형태의, 기억 장치를 설명하는 도면.
도 3은 본 발명의 일 형태의, 기억 장치의 동작을 설명하는 도면.
도 4는 본 발명의 일 형태의, 기억 장치를 설명하는 도면.
도 5는 본 발명의 일 형태의, 기억 장치를 설명하는 도면.
도 6은 본 발명의 일 형태의, 기억 장치를 설명하는 도면.
도 7은 본 발명의 일 형태의, 기억 장치를 설명하는 도면.
도 8은 본 발명의 일 형태의, 기억 장치를 설명하는 도면.
도 9는 본 발명의 일 형태의, 트랜지스터의 구성을 설명하는 도면.
도 10은 본 발명의 일 형태의, 트랜지스터의 제작 방법을 설명하는 도면.
도 11은 본 발명의 일 형태의, 기억 장치의 구성을 설명하는 도면.
도 12는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 13은 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 14는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 15는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지는 않는다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에 있어서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)이나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 트랜지스터의 소스 또는 드레인의 어느 한쪽을 「제 1 전극」이라고 부르고, 소스 또는 드레인의 다른쪽을 「제 2 전극」이라고도 부르는 경우가 있다. 또한, 이 때, 게이트에 관해서는 「게이트」또는 「게이트 전극」이라고도 부른다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 코일, 용량 소자, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서 노드란, 회로를 구성하는 소자의 전기적인 접속을 가능하게 하는 소자(예를 들면, 배선 등)를 말한다. 따라서, "A가 접속된 노드"란, A와 전기적으로 접속되고, 또한 A와 동전위로 간주할 수 있는 배선을 말한다. 또한, 배선의 도중에 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가 1개 이상 배치되어 있어도, A와 동전위이면, 그 배선은 A가 접속된 노드로 간주할 수 있다.
또한, 본 명세서에서 설명하는 회로도에 있어서는, 산화물 반도체 등을 사용한 오프 전류가 저감된 트랜지스터인 것을 나타내기 위해, 0S의 부호를 함께 붙이는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 워드선 분할 회로와, 상기 워드선 분할 회로가 적용된 기억 장치의 구성예에 관해서 도 1 내지 도 3을 사용하여 설명한다.
<구성예>
도 1에 도시하는 기억 장치(100)는, m행×(n×l)열(m 및 l은 1 이상의 정수이며, n은 2 이상의 정수이다.)의 매트릭스상으로 배치된 복수의 메모리 셀을 갖는 기억 장치이다. 또한, 도 1에는 명료화를 위해, m, n 및 l이 각각 2까지인 구성을 명시하고 있다.
기억 장치(100)는, m개의 워드선(WLm), n개의 선택 신호선(SGn), (n×l)개의 비트선(BLnl), 및 (m×n)개의 서브 워드선(SWLmn)을 가지며, 서브 워드선(SWLmn)과 비트선(BLnl)과 각각 접속하는 복수의 메모리 셀(110)을 가진다.
메모리 셀(110)은, 적어도 하나의 선택 트랜지스터(111)와, 데이터 유지부(113)를 가진다. 선택 트랜지스터(111)는, 게이트가 1개의 서브 워드선(SWLmn)과 접속하고, 제 1 전극이 1개의 비트선(BLnl)과 접속하고, 제 2 전극이 데이터 유지부(113)와 접속한다.
데이터 유지부(113)는, 선택 트랜지스터(111)를 통하여 입력된 데이터를 유지하는 기능을 가진다. 또한, 데이터 유지부(113)는 선택 트랜지스터(111)를 통하여 데이터를 출력할 수도 있다. 데이터 유지부(113)나 메모리 셀(110)의 구체적인 구성예에 관해서는 나중의 실시형태에서 예시한다.
서브 워드선(SWLmn)은, 트랜지스터(101)를 통하여 워드선(WLm)에 접속되어 있다. 트랜지스터(101)는, 제 1 전극이 워드선(WLm)과 접속하고, 제 2 전극이 서브 워드선(SWLmn)과 접속하고, 게이트가 선택 신호선(SGn)과 접속한다.
여기에서, 본 실시형태에서는, 트랜지스터(101) 및 선택 트랜지스터(111)는 모두 n채널형 트랜지스터로 한다.
여기에서, 트랜지스터(101)에는 오프 상태에 있어서의 리크 전류(오프 전류라고도 한다)가 저감된 트랜지스터가 적용된다. 트랜지스터(101)의 오프 전류는, 접속되는 서브 워드선과, 이것에 접속되는 복수의 메모리 셀 사이의 기생 용량의 값이나, 상기 서브 워드선의 선택 시간 등에 따라 요구되는 값이 상이하지만, 오프 전류가 낮을수록 비선택 상태에 있어서의 서브 워드선의 전위의 변동을 작은 것으로 할 수 있기 때문에 바람직하다. 예를 들면 트랜지스터(101)의 오프 전류의 값으로서는, 채널 폭 1㎛당 10aA(1×10-17A) 이하로 하면 좋다. 또한 일반적으로는, 채널이 형성되는 반도체층으로서 실리콘을 사용한 경우에는, 오프 전류는 채널 폭 1㎛당 수 pA(1×10-12A) 내지 수 nA(1×10-9A) 정도이다.
이러한 낮은 오프 전류를 실현하는 트랜지스터로서는, 예를 들면, 채널이 형성되는 반도체층에 실리콘보다도 밴드 갭이 넓은 반도체를 사용한 트랜지스터를 적용할 수 있다. 예를 들면 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는3.0eV 이상의 밴드 갭을 갖는 반도체를 사용할 수 있다. 이러한 반도체로서 산화물 반도체를 사용하는 것이 바람직하다.
또한, 상기 산화물 반도체를 포함하는 트랜지스터는, 오프 상태에 있어서의 리크 전류가 낮고, 채널 폭 1㎛당 10aA(1×10-17A) 이하, 바람직하게는 채널 폭 1㎛당 1aA(1×10-18A) 이하, 보다 바람직하게는 채널 폭 1㎛당 10zA(1×10-20A) 이하, 더욱 바람직하게는 채널 폭 1㎛당 1zA(1×10-21A) 이하, 더욱 바람직하게는 채널 폭 1㎛당 100yA(1×10-22A) 이하이다.
1개의 트랜지스터(101)에 접속되는 서브 워드선은, 상기 트랜지스터(101)의 온, 오프에 의해 워드선과의 도통, 비도통이 제어된다. 트랜지스터(101)가 온 상태일 때, 워드선과 서브 워드선은 도통하고, 한편 오프 상태일 때, 이들은 비도통이 된다. 또한 트랜지스터(101)의 리크 전류가 매우 작기 때문에, 상기 트랜지스터(101)가 오프 상태, 즉 서브 워드선이 비도통 상태인 경우에는 워드선에 입력되는 전위에 의한 서브 워드선의 전위의 변동이 매우 작은 것이 된다.
이와 같이, 매우 리크 전류가 작은 트랜지스터를 사용함으로써, 구성이 매우 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로를 실현할 수 있다. 본 실시형태에 있어서는, 워드선(WLm)과, 워드선(WLm)에 접속되는 복수의 서브 워드선(SWLmn)과, 이들에 직렬로 접속되는 복수의 트랜지스터를 포함하는 구성이 워드선 분할 회로에 상당한다.
<회로 동작예>
계속해서, 상기 기억 장치의 동작예에 관해서 설명한다. 여기에서는 간단하게 하기 위해, 도 2에 도시하는 바와 같이 1행×4열로 배치된 4개의 메모리 셀을 갖는 기억 장치(150)의 동작에 관해서 설명한다. 기억 장치(150)는, 상기 기억 장치(100)에 있어서, m을 1, n을 2, 또한 l을 2로 한 기억 장치이다.
도 3은, 기억 장치(150)의 동작에 있어서의 타이밍 차트의 일례이다. 도 3에는 위에서부터 순차적으로, 도 2에 도시하는 워드선(WL1), 선택 신호선(SG1), 선택 신호선(SG2), 서브 워드선(SWL11), 서브 워드선(SWL12), 비트선(BL11 및 BL12), 비트선(BL21 및 BL22)에 있어서의 전위의 시간 추이를 모식적으로 도시하고 있다.
또한, 워드선(WL1), 선택 신호선(SG1), 선택 신호선(SG2)에 입력되는 전위가 하이 레벨 전위일 때 이들은 선택 상태이며, 로우 레벨 전위일 때 이들은 비선택 상태인 것으로 한다. 또한, 트랜지스터(101) 및 선택 트랜지스터(111)는, 각각의 게이트에 입력되는 전위가 하이 레벨 전위일 때에 온 상태가 되고, 한편 로우 레벨 전위일 때에 오프 상태가 되는 것으로 한다.
이하에서는, 각 메모리 셀 내의 데이터 유지부(113)로 데이터를 기록하는 경우를 상정하여 설명한다.
기간(T0)에서는, 워드선(WL1)이 비선택 상태로 되어 있다. 또한 이 때, 선택 신호선(SG1 및 SG2)도 비선택 상태이다.
기간(T1)에서는, 워드선(WL1)이 선택 상태, 또한 선택 신호선(SG1 및 SG2)이 비선택 상태이다. 이 때, 선택 신호선(SG1) 및 선택 신호선(SG2)에 접속되는 트랜지스터(101)의 오프 전류는 매우 작기 때문에, 서브 워드선(SWL11 및 SWL12)의 전위는 변화되지 않는다.
기간(T2)에서는, 워드선(WL1) 및 선택 신호선(SG1)이 선택 상태이다. 따라서, 서브 워드선(SWL11)에는 워드선(WL1)의 전위가 입력되고, 서브 워드선(SWL11)에 접속되는 복수의 메모리 셀(110)은 선택 상태가 된다. 한편, 선택 신호선(SG2)은 비선택 상태이며, 또한 상기 선택 신호선(SG2)에 접속되는 트랜지스터(101)의 오프 전류는 매우 작기 때문에, 서브 워드선(SWL12)의 전위는 로우 레벨 전위 그대로로 유지된다.
여기에서, 비트선(BL11 및 BL12)에는 각각 접속되는 메모리 셀(110)로의 기록 데이터가 입력된다. 즉, 비트선(BL11 및 BL12)에는, 하이 레벨 전위, 또는 로우 레벨 전위 중 어느 하나가 입력된다. 이 때, 비트선(BL11 및 BL12)에 접속되는 각각의 메모리 셀(110) 내의 선택 트랜지스터(111)는 온 상태이기 때문에, 비트선(BL11 또는 BL12)의 전위가 선택 트랜지스터(111)를 통하여 데이터 유지부(113)에 입력된다. 이와 같이 하여, 서브 워드선(SWL11)에 접속되는 메모리 셀(110)에 데이터를 기록할 수 있다.
기간(T3)에서는, 워드선(WL1) 및 선택 신호선(SG2)이 선택 상태이다. 따라서, 서브 워드선(SWL12)에는 워드선(WL1)의 전위가 입력되고, 서브 워드선(SWL12)에 접속되는 복수의 메모리 셀(110)은 선택 상태가 된다. 한편, 선택 신호선(SG1)은 비선택 상태이며, 또한 상기 선택 신호선(SG1)에 접속되는 트랜지스터(101)의 오프 전류는 매우 작기 때문에, 서브 워드선(SWL11)의 전위는 로우 레벨 전위 그대로로 유지된다.
여기에서, 비트선(BL21 및 BL22)에는 각각 접속되는 메모리 셀(110)로의 기록 데이터가 입력된다. 즉, 비트선(BL21 및 BL22)에는, 하이 레벨 전위, 또는 로우 레벨 전위 중 어느 하나가 입력된다. 이 때, 비트선(BL21 및 BL22)에 접속되는 각각의 메모리 셀(110) 내의 선택 트랜지스터(111)는 온 상태이기 때문에, 비트선(BL21 또는 BL22)의 전위가 선택 트랜지스터(111)를 통하여 데이터 유지부(113)에 입력된다. 이와 같이 하여, 서브 워드선(SWL12)에 접속되는 메모리 셀(110)에 데이터를 기록할 수 있다.
기간(T4)에서는, 워드선(WL1) 및 선택 신호선(SG1 및 SG2)이 선택 상태이다. 따라서, 서브 워드선(SWL11 및 SWL12)에는 동시에 워드선(WL1)의 전위가 입력되고, 서브 워드선(SWL11 및 SWL12)에 접속되는 복수의 메모리 셀(110)은 선택 상태가 된다.
또한, 상기와 같이 비트선(BL11 내지 BL22)에는 각각 접속되는 메모리 셀(110)로의 기록 데이터가 입력되고, 각각의 메모리 셀(110) 내의 데이터 유지부(113)에 선택 트랜지스터(111)를 통하여 데이터가 기록된다.
또한, 상기에서는 메모리 셀(110)로의 데이터의 기록을 상정한 동작에 관해서 설명했지만, 판독에 관해서도 같은 동작으로 행할 수 있다. 판독 동작의 경우에는, 비트선(BL11 내지 BL22)에는, 메모리 셀(110) 내의 데이터 유지부(113)에 유지된 데이터에 따른 전위가 출력된다. 따라서, 판독 동작의 경우에는, 도 3에 도시하는 타이밍 차트 중, 비트선(BL11 내지 BL22)의 파형을 출력 전위로 치환할 수 있다.
또한, 여기에서는 데이터 유지부(113)에 기록되는 데이터를 하이 레벨 전위 또는 로우 레벨 전위의 2종류의 전위로서 설명했지만, 데이터 유지부(113)의 구성에 따라서는, 3종 이상의 복수의 레벨의 전위를 유지할 수도 있다. 예를 들면 4종류의 전위를 유지할 수 있으면, 1개의 메모리 셀에 2비트분의 데이터를 유지할 수 있다.
이상이 기억 장치(150)의 동작에 관한 설명이다.
이와 같이, 본 발명의 일 형태의 워드선 분할 회로는, 매우 리크 전류가 저감된 트랜지스터를 적용함으로써, 단 하나의 트랜지스터를 사용함으로써 안정적으로 워드선을 분할하여 사용할 수 있다. 이러한 간략화된 워드선 분할 회로는, 그 집적화를 저해하지 않기 때문에, 상기 워드선 분할 회로를 기억 장치에 적용함으로써, 고도로 집적화된 기억 장치를 실현할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 나타낸 기억 장치에 관해서, 보다 구체적인 구성예에 관해서 도 4 내지 도 7을 사용하여 설명한다.
또한, 실시형태 1에서 설명한 내용과 중복되는 부분에 관해서는, 설명을 생략하거나, 또는 간략화하여 설명한다.
<구성예 1>
도 4는, 실시형태 1에서 예시한 기억 장치(100) 내의 메모리 셀(110)에, DRAM의 메모리 셀을 적용한 예이다.
도 4에 도시하는 기억 장치(200)는, 복수의 메모리 셀(210)을 가진다. 또한, 기억 장치(200)의 구성은, 메모리 셀 이외에는 기억 장치(100)와 같은 구성이다.
메모리 셀(210)은, 선택 트랜지스터(211)와, 용량 소자(213)를 가진다. 선택 트랜지스터(211)의 제 2 전극은 용량 소자(213)의 한쪽의 전극에 접속되고, 용량 소자(213)의 다른쪽의 전극은 공통 전위가 주어진다. 본 구성예에서는, 선택 트랜지스터(211)는 n채널형 트랜지스터이다. 여기에서, 공통 전위 대신에, 기준 전위나 접지 전위를 사용해도 좋다. 또한, 기준 전위로서 비트선에 입력되는 2종류의 전위의 중간 전위를 사용하면, 용량 소자(213)에 가해지는 전압을 저감시킬 수 있고, 용량 소자(213)의 절연 파괴를 억제할 수 있기 때문에 바람직하다.
메모리 셀(210)로의 데이터의 기록은, 선택 트랜지스터(211)를 온 상태로 하고, 상기 선택 트랜지스터(211)가 접속되는 비트선에 기록 데이터를 입력한다. 이 때, 선택 트랜지스터(211)를 통하여 용량 소자(213)에 전하가 축적되고, 기록을 행할 수 있다.
또한, 데이터의 판독은, 선택 트랜지스터(211)를 온 상태로 함으로써, 용량 소자(213)에 유지되고 있던 전하에 따라, 상기 선택 트랜지스터(211)가 접속되는 비트선의 전위가 변동된다. 이 전위의 변동을 검지함으로써, 메모리 셀(210)에 유지되고 있던 데이터의 판독을 행할 수 있다. 또한, 판독을 행하면, 메모리 셀(210)에 유지되고 있던 데이터는 소실된다.
여기에서, 나중의 실시형태에서 예시하는 바와 같이, 트랜지스터(101)는 선택 트랜지스터(211) 및 용량 소자(213)에 적층하여 형성할 수 있다. 따라서, 메모리 셀(210)이 고도로 집적화되었다고 해도, 면적의 증대를 초래하지 않고 트랜지스터(101)를 구비하는 워드선 분할 회로를 기억 장치에 접속할 수 있다.
이와 같이, 단 하나의 트랜지스터를 사용하여 구성되는 본 발명의 일 형태의 워드선 분할 회로는, DRAM에 적용할 수 있다. 또한, 이러한 간략화된 워드선 분할 회로는, 그 집적화를 저해하지 않기 때문에, 상기 워드선 분할 회로를 DRAM에 적용함으로써, 고도로 집적화된 DRAM을 실현할 수 있다.
<변형예>
여기에서, 구성예 1에서 예시한 기억 장치(200)에 있어서, 메모리 셀(210) 내의 선택 트랜지스터(211)에, 상기에서 예시한 리크 전류가 매우 저감된 트랜지스터를 적용할 수 있다.
도 5에 도시하는 기억 장치(220)는, 상기 구성예 1에서 예시한 기억 장치(200) 내의 메모리 셀(210)을, 리크 전류가 매우 저감된 선택 트랜지스터(231)를 갖는 메모리 셀(230)로 치환한 것이다.
선택 트랜지스터(231)는, 리크 전류가 매우 저감되어 있기 때문에, 용량 소자(213)에 유지된 전하, 즉 메모리 셀(230)에 기록된 데이터를 매우 장기간 유지할 수 있다. 따라서, 데이터의 재기록 동작(리프레쉬 동작)을 행하지 않거나, 또는 그 빈도를 매우 저감시킬 수 있기 때문에, 종래의 DRAM에 비해 소비 전력이 매우 저감된 기억 장치로 할 수 있다.
또한, 선택 트랜지스터(231)의 리크 전류가 매우 낮은 점에서, 전하를 유지하기 위한 용량 소자(213)의 사이즈를 작게 할 수 있다. 또는, 용량 소자(213)를 형성하지 않고, 배선간의 기생 용량 등을 저장 용량으로서 이용할 수도 있다. 이로 인해, 메모리 셀 사이즈를 작게 할 수 있다.
<구성예 2>
도 6은, 실시형태 1에서 예시한 기억 장치(100) 내의 메모리 셀(110)에, SRAM의 메모리 셀을 적용한 예이다.
도 6에 도시하는 기억 장치(240)는, 메모리 셀의 구성이 상이한 점, 및 각 메모리 셀에 2개의 비트선이 접속되는 점 이외에는, 실시형태 1에서 예시한 기억 장치(100)와 동일한 구성이다.
메모리 셀(250)에는, 서브 워드선(SWLmn)과, 제 1 비트선(BLPn1)과 제 2 비트선(BLNn1)이 접속된다. 여기에서, 제 1 비트선(BLPn1)과 제 2 비트선(BLNn1)에는 각각 반전된 신호가 입력 또는 출력된다.
메모리 셀(250)은, 선택 트랜지스터(251), 선택 트랜지스터(253), 및 트랜지스터(255 내지 258)의 6개의 트랜지스터로 구성된다. 여기에서, 트랜지스터(255 및 256)는 p채널형 트랜지스터이며, 트랜지스터(257 및 258)는 n채널형 트랜지스터이다.
여기에서, 트랜지스터(255 및 256)의 각각의 제 1 전극에는 전원 전위(VDD)가, 또한 트랜지스터(257) 및 트랜지스터(258)의 각각의 제 2 전극에는 기준 전위(VSS)가 입력되어 있다. 트랜지스터(255)와 트랜지스터(257), 및 트랜지스터(256)와 트랜지스터(258)가 각각 인버터 회로를 구성하고, 또한 이 2개의 인버터 회로가 조합되어 플립플롭 회로가 구성되어 있다.
선택 트랜지스터(251)는 제 1 전극이 제 1 비트선에 접속되고, 제 2 전극이 플립플롭 회로의 한쪽의 입출력부에 접속되어 있다. 또한 선택 트랜지스터(253)는 제 1 전극이 플립플롭 회로의 다른쪽의 입출력부에 접속되고, 제 2 전극이 제 2 비트선에 접속되어 있다. 선택 트랜지스터(251 및 253)의 각각의 게이트는 모두, 서브 워드선에 접속되어 있다.
메모리 셀(250)로의 데이터의 기록은, 서브 워드선을 선택 상태로 함으로써 선택 트랜지스터(251) 및 선택 트랜지스터(253)를 모두 온 상태로 하고, 제 1 비트선 및 제 2 비트선에 각각 반전된 기록 데이터를 입력한다. 이 때, 선택 트랜지스터(251)와, 선택 트랜지스터(253)를 통하여, 메모리 셀(250) 내의 플립플롭 회로에 데이터가 유지된다.
또한, 데이터의 판독도 마찬가지로, 서브 워드선을 선택 상태로 함으로써 선택 트랜지스터(251) 및 선택 트랜지스터(253)를 모두 온 상태로 한다. 이 때, 제 1 비트선 및 제 2 비트선에 각각 반전된 데이터가 출력되고, 이들 전위가 변동된다. 이 전위의 변동을 검지함으로써, 메모리 셀(250)에 유지되어 있는 데이터의 판독을 행할 수 있다.
이와 같이, 단 하나의 트랜지스터를 사용하여 구성되는 본 발명의 일 형태의 워드선 분할 회로는, SRAM에 적용할 수 있다. 또한, 이러한 간략화된 워드선 분할 회로를 갖는 SRAM은, 회로 면적이 작은 SRAM으로 할 수 있다.
<구성예 3>
본 구성예에서는, 상기 구성예와는 상이한 형태의 기억 장치에 관해서 설명한다.
도 7에 도시하는 기억 장치(260)는, 메모리 셀의 구성이 상이한 점, 또한 m개의 용량선(CLm) 및 m개의 소스선(SLm)을 갖는 점 이외에는 실시형태 1에서 예시한 기억 장치(100)와 같은 구성이다.
메모리 셀(270)은, 리크 전류가 매우 저감된 선택 트랜지스터(271)와, 트랜지스터(273)와 용량 소자(275)를 가진다. 본 구성예에서는 선택 트랜지스터(271) 및 트랜지스터(273)는 각각 n채널형 트랜지스터이다.
선택 트랜지스터(271)는, 게이트가 서브 워드선에 접속되고, 제 1 전극이 비트선에 접속되고, 제 2 전극이 트랜지스터(273)의 게이트, 및 용량 소자(275)의 한쪽의 전극에 접속된다. 트랜지스터(273)는, 제 1 전극이 비트선에 접속되고, 제 2 전극이 소스선에 접속된다. 용량 소자(275)의 다른쪽의 전극은 용량선에 접속된다. 여기에서, 선택 트랜지스터(271)의 제 2 전극, 용량 소자(275)의 한쪽의 전극, 및 트랜지스터(273)의 게이트에 접속되는 노드(이하, 유지 노드라고도 한다)에 전위가 유지됨으로써 데이터를 기억할 수 있다.
메모리 셀(270)로의 데이터의 기록은, 서브 워드선을 선택 상태로 함으로써 선택 트랜지스터(271)를 온 상태로 하고, 비트선에 기록 데이터를 입력한다. 이 때, 선택 트랜지스터(271)를 통하여 용량 소자(275)에 전하가 축적되고, 기록을 행할 수 있다.
또한, 데이터의 판독은, 1개의 용량선에 접속되는 모든 메모리 셀에 관해서 행해진다. 모든 서브 워드선을 비선택 상태로 하고, 판독을 행하는 메모리 셀(270)이 접속된 소스선에 하이 레벨 전위를 주고, 판독을 행하는 메모리 셀(270)이 접속된 용량선 이외의 모든 용량선에 음의 전위를 준다. 여기에서, 용량선에 주는 음의 전위는, 유지 노드에 유지되어 있는 전위에 의하지 않고, 용량 소자(275)를 통하여 용량 결합에 의해 트랜지스터(273)의 게이트에 입력되고, 상기 트랜지스터(273)를 오프 상태로 하는 전위이다. 따라서, 판독을 행하지 않는 메모리 셀(270) 내의 트랜지스터(273)는 모두 오프 상태가 된다.
이 때, 판독을 행하는 메모리 셀(270)의 유지 노드에 하이 레벨 전위가 유지되어 있으면, 트랜지스터(273)는 온 상태가 되기 때문에, 비트선에는 트랜지스터(273)를 통하여 소스선에 주어지는 하이 레벨 전위가 출력된다. 한편, 상기 유지 노드에 로우 레벨 전위가 유지되어 있으면, 트랜지스터(273)는 오프 상태를 유지하기 때문에, 비트선의 전위는 변동되지 않는다. 따라서, 이 비트선의 전위의 변동의 유무를 검지함으로써, 메모리 셀(270)에 유지된 데이터를 판독할 수 있다.
여기에서, 선택 트랜지스터(271)로서, 리크 전류가 매우 저감된 트랜지스터를 적용한다. 따라서, 유지 노드에 유지된 전하가, 선택 트랜지스터(271)를 통하여 추출되어 버리는 것이 매우 억제되기 때문에, 데이터의 유지 기간을 매우 길게 할 수 있다. 이러한 리크 전류가 매우 저감된 선택 트랜지스터가 적용된 기억 장치(260)는, 실질적으로 불휘발성 기억 장치로서 사용할 수 있다.
또한, 본 구성예에서는 트랜지스터(273)에 n채널형 트랜지스터를 적용했지만, p채널형 트랜지스터로 해도 좋다. 그 경우, 음의 전위를 사용하지 않는 기억 장치의 구성으로 할 수 있어 장치를 간략화할 수 있기 때문에 바람직하다.
또한, 본 구성예에서는, 소스선을 1행당 1개 배치하는 구성으로 했지만, 소스선은 복수의 행에 공통적으로 사용해도 좋다. 또한, 소스선은 열 방향으로 배치해도 좋고, 복수의 열에 공통적으로 사용해도 좋다.
이와 같이, 단 하나의 트랜지스터를 사용하여 구성되는 본 발명의 일 형태의 워드선 분할 회로는, 선택 트랜지스터를 갖는 불휘발성 기억 장치에 적용할 수 있다. 또한, 이러한 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로가 적용됨으로써, 안정적으로 동작 가능하고 회로 면적이 작은 기억 장치를 실현할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 워드선 분할 회로가 적용된 기억 장치의 구성예에 관해서, 도 8을 사용하여 설명한다.
도 8은, 본 실시형태에서 예시하는 기억 장치(300)의 구성예를 도시하는 블록도이다.
기억 장치(300)는, 제어 회로(301), 구동 회로(302), 구동 회로(303), 및 메모리 셀 어레이(304)를 가진다.
제어 회로(301)에는, 기록 제어 신호, 판독 제어 신호, 및 어드레스 신호가 입력된다. 제어 회로(301)는, 입력되는 각 신호에 따라, 복수의 제어 신호를 생성하여 출력하는 기능을 가진다. 예를 들면, 제어 회로(301)는, 입력되는 어드레스 신호에 따라 행 어드레스 신호 및 열 어드레스 신호를 출력하는 기능을 가진다.
구동 회로(302)에는, 행 어드레스 신호가 입력된다. 구동 회로(302)는, 입력된 행 어드레스 신호를 따라 행 방향으로 형성된 배선(예를 들면 상기 실시형태에 있어서의 워드선, 용량선, 소스선 등)을 선택하고, 선택한 배선의 전압을 설정하는 기능을 가진다. 구동 회로(302)는, 예를 들면 제 1 디코더를 구비한다. 제 1 디코더는, 입력된 행 어드레스 신호에 따라서 행 방향으로 형성된 배선을 선택하는 기능을 가진다.
구동 회로(303)에는, 데이터 신호 및 열 어드레스 신호가 입력된다. 구동 회로(303)는, 열 방향으로 형성된 배선(예를 들면 상기 실시형태에 있어서의 비트선, 선택 신호선 등)을 선택하고, 선택한 배선의 전압을 설정하는 기능을 가진다. 구동 회로(303)는, 예를 들면 제 2 디코더 및 복수의 아날로그 스위치를 구비한다. 제 2 디코더는, 열 방향으로 형성된 배선을 선택하는 기능을 가지며, 복수의 아날로그 스위치는, 제 2 디코더로부터 입력되는 신호에 따라 데이터 신호를 출력할지 여부를 제어하는 기능을 가진다. 또한, 구동 회로(303)에 판독 회로를 형성해도 좋다. 판독 회로는, 선택한 배선에 접속된 메모리 셀(305)에 기억된 데이터를 판독하는 기능을 가진다.
메모리 셀 어레이(304)는, 매트릭스상으로 배치된 복수의 메모리 셀(305)로 구성된다. 메모리 셀(305)의 구성으로서는, 상기 실시형태에서 예시한 메모리 셀을 적용할 수 있다. 메모리 셀(305)은, 구동 회로(302) 및 구동 회로(303)에 의해 선택되고, 선택된 메모리 셀(305)에서는, 데이터의 기록 또는 판독이 행해진다.
도 8에 도시하는 기억 장치(300)는, 제어 회로에 입력되는 신호에 따라서 구동 회로에 의해 메모리 셀을 선택하고, 기록 동작 또는 판독 동작을 행한다.
본 실시형태에서 예시한 기억 장치(300)에는, 본 발명의 일 형태의 워드선 분할 회로가 적용되고 있다. 따라서, 회로 구성이 간략화되고, 또한 랜덤 액세스시의 사이클 타임이 저감된 기억 장치로 할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에 나타내는 기억 장치에 적용 가능한 산화물 반도체층을 포함하는 트랜지스터의 예에 관해서 설명한다.
상기 산화물 반도체층을 포함하는 트랜지스터의 구조예에 관해서, 도 9를 사용하여 설명한다. 도 9는, 본 실시형태에 있어서의 트랜지스터의 구조예를 도시하는 단면 모식도이다.
도 9a에 도시하는 트랜지스터는, 도전층(601)(a)과, 절연층(602)(a)과, 반도체층(603)(a)과, 도전층(605a)(a)과, 도전층(605b)(a)과, 절연층(606)(a)과, 도전층(608)(a)을 포함한다.
도전층(601)(a)은, 피소자 형성층(600)(a) 위에 형성된다.
절연층(602)(a)은, 도전층(601)(a) 위에 형성된다.
반도체층(603)(a)은, 절연층(602)(a)을 개재하여 도전층(601)(a)에 중첩된다.
도전층(605a)(a) 및 도전층(605b)(a)의 각각은, 반도체층(603)(a) 위에 형성되고, 반도체층(603)(a)에 전기적으로 접속된다.
절연층(606)(a)은, 반도체층(603)(a), 도전층(605a)(a), 및 도전층(605b)(a) 위에 형성된다.
도전층(608)(a)은, 절연층(606)(a)을 개재하여 반도체층(603)(a)에 중첩된다.
또한, 반드시 도전층(601)(a) 및 도전층(608)(a)의 한쪽을 형성하지는 않아도 좋다. 또한, 도전층(608)(a)을 형성하지 않는 경우에는, 절연층(606)(a)을 형성하지 않아도 좋다.
도 9b에 도시하는 트랜지스터는, 도전층(601)(b)과, 절연층(602)(b)과, 반도체층(603)(b)과, 도전층(605a)(b)과, 도전층(605b)(b)과, 절연층(606)(b)과, 도전층(608)(b)을 포함한다.
도전층(601)(b)은, 피소자 형성층(600)(b) 위에 형성된다.
절연층(602)(b)은, 도전층(601)(b) 위에 형성된다.
도전층(605a)(b) 및 도전층(605b)(b)의 각각은, 절연층(602)(b)의 일부 위에 형성된다.
반도체층(603)(b)은, 도전층(605a)(b) 및 도전층(605b)(b) 위에 형성되고, 도전층(605a)(b) 및 도전층(605b)(b)에 전기적으로 접속된다. 또한, 반도체층(603)(b)은, 절연층(602)(b)을 개재하여 도전층(601)(b)에 중첩된다.
절연층(606)(b)은, 반도체층(603)(b), 도전층(605a)(b), 및 도전층(605b)(b) 위에 형성된다.
도전층(608)(b)은, 절연층(606)(b)을 개재하여 반도체층(603)(b)에 중첩된다.
또한, 반드시 도전층(601)(b) 및 도전층(608)(b)의 한쪽을 형성하지는 않아도 좋다. 도전층(608)(b)을 형성하지 않는 경우에는, 절연층(606)(b)을 형성하지 않아도 좋다.
도 9c에 도시하는 트랜지스터는, 도전층(601)(c)과, 절연층(602)(c)과, 반도체층(603)(c)과, 도전층(605a)(c)과, 도전층(605b)(c)을 포함한다.
반도체층(603)(c)은, 영역(604a)(c) 및 영역(604b)(c)을 포함한다. 영역(604a)(c) 및 영역(604b)(c)은, 서로 이간되고, 각각 도판트가 첨가된 영역이다. 또한, 영역(604a)(c) 및 영역(604b)(c) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603)(c)은, 피소자 형성층(600)(c) 위에 형성된다. 또한, 반드시 영역(604a)(c) 및 영역(604b)(c)을 형성하지는 않아도 좋다.
도전층(605a)(c) 및 도전층(605b)(c)은, 반도체층(603)(c) 위에 형성되고, 반도체층(603)(c)에 전기적으로 접속된다. 또한, 도전층(605a)(c) 및 도전층(605b)(c)은, 테이퍼상이다.
또한, 도전층(605a)(c)은, 영역(604a)(c)의 일부에 중첩되지만, 반드시 이것으로 한정되지는 않는다. 도전층(605a)(c)을 영역(604a)(c)의 일부에 중첩시킴으로써, 도전층(605a)(c) 및 영역(604a)(c) 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605a)(c)에 중첩되는 반도체층(603)(c)의 영역 전체가 영역(604a)(c)이라도 좋다.
또한, 도전층(605b)(c)은, 영역(604b)(c)의 일부에 중첩되지만, 반드시 이것으로 한정되지 않는다. 도전층(605b)(c)을 영역(604b)(c)의 일부에 중첩시킴으로써, 도전층(605b)(c) 및 영역(604b)(c) 사이의 저항을 작게 할 수 있다. 또한, 도전층(605b)(c)에 중첩되는 반도체층(603)(c)의 영역 전체가 영역(604b)(c)이라도 좋다.
절연층(602)(c)은, 반도체층(603)(c), 도전층(605a)(c), 및 도전층(605b)(c) 위에 형성된다.
도전층(601)(c)은, 절연층(602)(c)을 개재하여 반도체층(603)(c)에 중첩된다. 절연층(602)(c)을 개재하여 도전층(601)(c)과 중첩되는 반도체층(603)(c)의 영역이 채널 형성 영역이 된다.
또한, 도 9d에 도시하는 트랜지스터는, 도전층(601)(d)과, 절연층(602)(d)과, 반도체층(603)(d)과, 도전층(605a)(d)과, 도전층(605b)(d)을 포함한다.
도전층(605a)(d) 및 도전층(605b)(d)은, 피소자 형성층(600)(d) 위에 형성된다. 또한, 도전층(605a)(d) 및 도전층(605b)(d)은, 테이퍼상이다.
반도체층(603)(d)은, 영역(604a)(d) 및 영역(604b)(d)을 포함한다. 영역(604a)(d) 및 영역(604b)(d)은, 서로 이간되고, 각각 도판트가 첨가된 영역이다. 또한, 영역(604a)(d) 및 영역(604b)(d) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603)(d)은, 예를 들면 도전층(605a)(d), 도전층(605b)(d), 및 피소자 형성층(600)(d) 위에 형성되고, 도전층(605a)(d) 및 도전층(605b)(d)에 전기적으로 접속된다. 또한, 반드시 영역(604a)(d) 및 영역(604b)(d)을 형성하지 않아도 좋다.
영역(604a)(d)은, 도전층(605a)(d)에 전기적으로 접속된다.
영역(604b)(d)은, 도전층(605b)(d)에 전기적으로 접속된다.
절연층(602)(d)은, 반도체층(603)(d) 위에 형성된다.
도전층(601)(d)은, 절연층(602)(d)을 개재하여 반도체층(603)(d)에 중첩된다. 절연층(602)(d)을 개재하여 도전층(601)(d)과 중첩되는 반도체층(603)(d)의 영역이 채널 형성 영역이 된다.
이하에서는, 도 9a 내지 도 9d에 도시하는 각 구성 요소에 관해서 설명한다.
피소자 형성층(600)(a) 내지 피소자 형성층(600)(d)으로서는, 예를 들면 절연층, 또는 절연 표면을 갖는 기판 등을 사용할 수 있다. 또한, 미리 소자가 형성된 층을 피소자 형성층(600)(a) 내지 피소자 형성층(600)(d)으로서 사용할 수도 있다.
도전층(601)(a) 내지 도전층(601)(d)의 각각은, 트랜지스터의 게이트로서의 기능을 가진다. 또한, 트랜지스터의 게이트로서의 기능을 갖는 층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(601)(a) 내지 도전층(601)(d)으로서는, 예를 들면 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(601)(a) 내지 도전층(601)(d)의 형성에 적용 가능한 재료의 층의 적층에 의해, 도전층(601)(a) 내지 도전층(601)(d)을 구성할 수도 있다.
절연층(602)(a) 내지 절연층(602)(d)의 각각은, 트랜지스터의 게이트 절연층으로서의 기능을 가진다.
절연층(602)(a) 내지 절연층(602)(d)으로서는, 예를 들면 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 산화하프늄층, 또는 산화란탄층을 사용할 수 있다.
또한, 절연층(602)(a) 내지 절연층(602)(d)으로서는, 예를 들면 원소주기표에 있어서의 제 13 족 원소 및 산소 원소를 함유하는 재료의 절연층을 사용할 수도 있다. 예를 들면, 반도체층(603)(a) 내지 반도체층(603)(d)이 제 13 족 원소를 함유하는 경우에, 반도체층(603)(a) 내지 반도체층(603)(d)에 접하는 절연층으로서 제 13 족 원소를 함유하는 절연층을 사용함으로써, 상기 절연층과 반도체층의 계면의 상태를 양호하게 할 수 있다.
제 13 족 원소 및 산소 원소를 함유하는 재료로서는, 예를 들면 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등을 들 수 있다. 또한, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 물질을 말하고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 물질을 말한다. 예를 들면, Al2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), Ga2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), 또는 GaxAl2-xO3+α(x는 0보다 크고 2보다 작은 값, α는 0보다 크고 1보다 작은 값)로 표기되는 재료를 사용할 수도 있다.
또한, 절연층(602)(a) 내지 절연층(602)(d)에 적용 가능한 재료의 층의 적층에 의해 절연층(602)(a) 내지 절연층(602)(d)을 구성할 수도 있다. 예를 들면, 복수의 Ga2Ox로 표기되는 산화갈륨을 함유하는 층의 적층에 의해 절연층(602)(a) 내지 절연층(602)(d)을 구성해도 좋다. 또한, Ga2Ox로 표기되는 산화갈륨을 함유하는 절연층 및 Al2Ox로 표기되는 산화알루미늄을 함유하는 절연층의 적층에 의해 절연층(602)(a) 내지 절연층(602)(d)을 구성해도 좋다.
반도체층(603)(a) 내지 반도체층(603)(d)의 각각은, 트랜지스터의 채널이 형성되는 층으로서의 기능을 가진다. 반도체층(603)(a) 내지 반도체층(603)(d)에 적용 가능한 산화물 반도체로서는, 예를 들면 4원계 금속의 산화물, 3원계 금속의 산화물, 또는 2원계 금속의 산화물 등을 함유하는 금속 산화물을 사용할 수 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
4원계 금속의 산화물로서는, 예를 들면 In-Sn-Ga-Zn-O계 금속 산화물, In-Sn-Al-Zn-O계 금속 산화물, In-Sn-Hf-Zn-O계 금속 산화물, 또는 In-Hf-Al-Zn-O계 금속 산화물 등을 사용할 수 있다.
3원계 금속의 산화물로서는, 예를 들면 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Hf-Zn-O계 금속 산화물, In-La-Zn-O계 금속 산화물, In-Ce-Zn-O계 금속 산화물, In-Pr-Zn-O계 금속 산화물, In-Nd-Zn-O계 금속 산화물, In-Pm-Zn-O계 금속 산화물, In-Sm-Zn-O계 금속 산화물, In-Eu-Zn-O계 금속 산화물, In-Gd-Zn-O계 금속 산화물, In-Tb-Zn-O계 금속 산화물, In-Dy-Zn-O계 금속 산화물, In-Ho-Zn-O계 금속 산화물, In-Er-Zn-O계 금속 산화물, In-Tm-Zn-O계 금속 산화물, In-Yb-Zn-O계 금속 산화물, 또는 In-Lu-Zn-O계 금속 산화물 등을 사용할 수 있다.
2원계 금속의 산화물로서는, 예를 들면 In-Zn-O계 금속 산화물, Sn-Zn-O계-금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물, In-Sn-O계 금속 산화물, 또는 In-Ga-O계 금속 산화물 등을 사용할 수 있다.
또한, 산화물 반도체로서는, 예를 들면 In-O계 금속 산화물, Sn-O계 금속 산화물, 또는 Zn-O계 금속 산화물 등을 사용할 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 산화실리콘을 함유하고 있어도 좋다.
반도체층에는, 예를 들면, In:Ga:Zn=1:1:1 또는 In:Ga:Zn=2:2:1의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3 또는 In:Sn:Zn=2:1:5의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체로서는, InLO3(ZnO)m(m은 0보다 크고, 또한 정수가 아니다.)로 표기되는 재료를 사용할 수도 있다. InLO3(ZnO)m의 L은, Ga, Al, Mn, 및 Co로부터 선택된 1개 또는 복수의 금속 원소를 나타낸다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, 반도체층(603)(a) 내지 반도체층(603)(d)의 적어도 채널이 형성되는 영역은, 결정성을 가지며, 비단결정이며, ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 가지며, 또한, c축 방향으로 금속 원자가 층상으로 배열된 상, 또는 c축 방향으로 금속 원자와 산소 원자가 층상으로 배열된 상을 가지고 있어도 좋다. 상기 상을 갖는 재료를 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라고도 한다.
또한, 결정성을 갖는 산화물 반도체를 사용한 트랜지스터는, 트랜지스터의 스트레스 열화(게이트 바이어스 스트레스 등에 의한 열화)나, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화가 억제되어 신뢰성이 높은 트랜지스터로 할 수 있다.
또한, 트랜지스터의 채널 길이를 30nm으로 했을 때, 반도체층(603)(a) 내지 반도체층(603)(d)의 두께를 예를 들면 5nm 정도로 해도 좋다. 이 때, 반도체층(603)(a) 내지 반도체층(603)(d)이 CAAC-OS인 산화물 반도체층이면, 트랜지스터에 있어서의 단채널 효과를 억제할 수 있다.
또한, CAAC-OS에 관해서는, 실시형태 6에서 상세하게 설명한다.
영역(604a)(c), 영역(604b)(c), 영역(604a)(d), 및 영역(604b)(d)은, n형 또는 p형의 도전성을 부여하는 도판트가 첨가되고, 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다. 도판트로서는, 예를 들면 원소주기표에 있어서의 13족의 원소(예를 들면 붕소 등), 또는, 원소주기표에 있어서의 15족의 원소(예를 들면 질소, 인, 또는 비소 등) 등을 사용할 수 있다. 또한, 트랜지스터의 소스로서의 기능을 갖는 영역을 소스 영역이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 영역을 드레인 영역이라고도 한다. 영역(604a)(c), 영역(604b)(c), 영역(604a)(d), 및 영역(604b)(d)에 도판트를 첨가함으로써 도전층과의 접촉 저항을 작게 할 수 있기 때문에, 트랜지스터를 미세화할 수 있다.
도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)의 각각은, 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다. 또한, 트랜지스터의 소스로서의 기능을 갖는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)으로서는, 예를 들면 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 예를 들면, 구리, 마그네슘, 및 알루미늄을 함유하는 합금 재료의 층에 의해, 도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)을 구성할 수 있다. 또한, 도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)에 적용 가능한 재료의 층의 적층에 의해, 도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)을 구성할 수도 있다. 예를 들면, 구리, 마그네슘, 및 알루미늄을 함유하는 합금 재료의 층과 구리를 함유하는 층의 적층에 의해, 도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)을 구성할 수 있다.
또한, 도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)으로서는, 도전성의 금속 산화물을 포함하는 층을 사용할 수도 있다. 도전성의 금속 산화물로서는, 예를 들면 산화인듐, 산화주석, 산화아연, 산화인듐산화주석, 또는 산화인듐산화아연을 사용할 수 있다. 또한, 도전층(605a)(a) 내지 도전층(605a)(d), 및 도전층(605b)(a) 내지 도전층(605b)(d)에 적용 가능한 도전성의 금속 산화물은, 산화실리콘을 함유하고 있어도 좋다.
절연층(606)(a) 및 절연층(606)(b)으로서는, 절연층(602)(a) 내지 절연층(602)(d)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(606)(a) 및 절연층(606)(b)에 적용 가능한 재료의 적층에 의해, 절연층(606)(a) 및 절연층(606)(b)을 구성해도 좋다. 예를 들면, 산화실리콘층, 산화알루미늄층 등에 의해 절연층(606)(a) 및 절연층(606)(b)을 구성해도 좋다. 예를 들면, 산화알루미늄층을 사용함으로써, 반도체층(603)(a) 및 반도체층(603)(b)으로의 불순물의 침입 억제 효과를 보다 높일 수 있고, 또한, 반도체층(603)(a) 및 반도체층(603)(b) 중의 산소의 탈리 억제 효과를 높일 수 있다.
도전층(608)(a) 및 도전층(608)(b)의 각각은, 트랜지스터의 게이트로서의 기능을 가진다. 또한, 트랜지스터가 도전층(601)(a) 및 도전층(608)(a)의 양자, 또는 도전층(601)(b) 및 도전층(608)(b)의 양자를 포함하는 구조인 경우, 도전층(601)(a) 및 도전층(608)(a)의 한쪽, 또는 도전층(601)(b) 및 도전층(608)(b)의 한쪽을, 백 게이트, 백 게이트 전극, 또는 백 게이트 배선이라고도 한다. 게이트로서의 기능을 갖는 도전층을, 채널 형성층을 개재하여 복수 형성함으로써, 트랜지스터의 임계값 전압을 제어하기 쉽게 할 수 있다.
도전층(608)(a) 및 도전층(608)(b)으로서는, 예를 들면 도전층(601)(a) 내지 도전층(601)(d)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(608)(a) 및 도전층(608)(b)에 적용 가능한 재료의 층의 적층에 의해 도전층(608)(a) 및 도전층(608)(b)을 구성해도 좋다.
또한, 본 실시형태의 트랜지스터를, 채널 형성층으로서의 기능을 갖는 반도체층의 일부 위에 절연층을 포함하고, 상기 절연층을 개재하여 반도체층에 중첩되도록, 소스 또는 드레인으로서의 기능을 갖는 도전층을 포함하는 구조로 해도 좋다. 상기 구조인 경우, 절연층은, 트랜지스터의 채널 형성층을 보호하는 층(채널 보호층이라고도 한다)으로서의 기능을 가진다. 채널 보호층으로서의 기능을 갖는 절연층으로서는, 예를 들면 절연층(602)(a) 내지 절연층(602)(d)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602)(a) 내지 절연층(602)(d)에 적용 가능한 재료의 적층에 의해 채널 보호층으로서의 기능을 갖는 절연층을 구성해도 좋다.
또한, 피소자 형성층(600)(a) 내지 피소자 형성층(600)(d) 위에 하지층을 형성하고, 상기 하지층 위에 트랜지스터를 형성해도 좋다. 이 때, 하지층으로서는, 예를 들면 절연층(602)(a) 내지 절연층(602)(d)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602)(a) 내지 절연층(602)(d)에 적용 가능한 재료의 적층에 의해 하지층을 구성해도 좋다. 예를 들면, 산화알루미늄층 및 산화실리콘층의 적층에 의해 하지층을 구성함으로써, 하지층에 함유되는 산소가 반도체층(603)(a) 내지 반도체층(603)(d)을 통하여 탈리하는 것을 억제할 수 있다.
계속해서, 이하에서는 본 실시형태에 있어서의 트랜지스터의 제작 방법예로서, 도 9a에 도시하는 트랜지스터의 제작 방법예에 관해서, 도 10을 사용하여 설명한다. 도 10은, 도 9a에 도시하는 트랜지스터의 제작 방법예를 설명하기 위한 단면 모식도이다.
우선, 도 10a에 도시하는 바와 같이, 피소자 형성층(600)(a)을 준비하고, 피소자 형성층(600)(a) 위에 제 1 도전막을 형성하고, 제 1 도전막의 일부를 에칭함으로써 도전층(601)(a)을 형성한다.
예를 들면, 스퍼터링법을 사용하여 도전층(601)(a)에 적용 가능한 재료의 막을 형성함으로써 제 1 도전막을 형성할 수 있다. 또한, 도전층(601)(a)에 적용 가능한 재료의 막을 적층시켜 제 1 도전막을 형성할 수도 있다.
또한, 스퍼터링 가스로서, 예를 들면 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용함으로써, 형성되는 막의 상기 불순물 농도를 저감시킬 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하기 전에, 스퍼터링 장치의 예비 가열실에 있어서 예비 가열 처리를 행해도 좋다. 상기 예비 가열 처리를 행함으로써, 수소, 수분 등의 불순물을 탈리할 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하기 전에, 예를 들면 아르곤, 질소, 헬륨, 또는 산소 분위기하에서, 타깃측에 전압을 인가하지 않고, 기판측에 RF 전원을 사용하여 전압을 인가하고, 플라즈마를 형성하여 피형성면을 개질하는 처리(역스퍼터링이라고도 한다)를 행해도 좋다. 역스퍼터링을 행함으로써, 피형성면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하는 경우, 흡착형의 진공 펌프 등을 사용하여 막을 형성하는 성막실 내의 잔류 수분을 제거할 수 있다. 흡착형의 진공 펌프로서는, 예를 들면 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프 등을 사용할 수 있다. 또한, 콜드 트랩을 설치한 터보 분자 펌프를 사용하여 성막실 내의 잔류 수분을 제거할 수도 있다. 상기 진공 펌프를 사용함으로써, 불순물을 함유하는 배기의 역류를 저감시킬 수 있다.
또한, 상기 도전층(601)(a)의 형성 방법과 같이, 본 실시형태에 있어서의 트랜지스터의 제작 방법예에 있어서, 막의 일부를 에칭하여 층을 형성하는 경우, 예를 들면, 포토리소그래피 공정에 의해 막의 일부 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 막을 에칭함으로써, 층을 형성할 수 있다. 또한, 이 경우, 층의 형성후에 레지스트 마스크를 제거한다.
또한, 잉크젯법을 사용하여 레지스트 마스크를 형성해도 좋다. 잉크젯법을 사용함으로써, 포토마스크가 불필요해지기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 투과율이 상이한 복수 영역을 갖는 노광 마스크(다계조 마스크라고도 한다)를 사용하여 레지스트 마스크를 형성해도 좋다. 다계조 마스크를 사용함으로써, 상이한 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있어 트랜지스터의 제작에 사용하는 레지스트 마스크의 수를 저감시킬 수 있다.
다음에, 도 10b에 도시하는 바와 같이, 도전층(601)(a) 위에 제 1 절연막을 형성함으로써 절연층(602)(a)을 형성한다.
예를 들면, 스퍼터링법이나 플라즈마 CVD법 등을 사용하여 절연층(602)(a)에 적용 가능한 재료의 막을 형성함으로써 제 1 절연막을 형성할 수 있다. 또한, 절연층(602)(a)에 적용 가능한 재료의 막을 적층시킴으로써 제 1 절연막을 형성할 수도 있다. 또한, 고밀도 플라즈마 CVD법(예를 들면 μ파(예를 들면, 주파수 2.45GHz의 μ파)를 사용한 고밀도 플라즈마 CVD법)을 사용하여 절연층(602)(a)에 적용 가능한 재료의 막을 형성함으로써, 절연층(602)(a)을 치밀하게 할 수 있고, 절연층(602)(a)의 절연 내압을 향상시킬 수 있다.
다음에, 도 10c에 도시하는 바와 같이, 절연층(602)(a) 위에 산화물 반도체막을 형성하고, 그 후 산화물 반도체막의 일부를 에칭함으로써 반도체층(603)(a)을 형성한다.
예를 들면, 스퍼터링법을 사용하여 반도체층(603)(a)에 적용 가능한 산화물 반도체 재료의 막을 형성함으로써 산화물 반도체막을 형성할 수 있다. 또한, 희가스 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기 하에서 산화물 반도체막을 형성해도 좋다. 또한, 반도체층(603)(a)으로서 CAAC-OS인 산화물 반도체층을 형성하는 경우, 스퍼터링법을 사용하여 산화물 반도체막이 형성되는 피소자 형성층의 온도를 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 하여 산화물 반도체막을 형성한다. 이 때, 스퍼터링 장치 내의 수소 또는 물 등의 불순물의 농도가 매우 낮은 것이 바람직하다. 예를 들면, 산화물 반도체막의 형성전에 열처리를 행함으로써, 스퍼터링 장치 내의 수소 또는 물 등의 불순물의 농도를 낮게 할 수 있다. 또한, 이 때, 절연층(602)(a)은 평탄한 것이 바람직하다. 예를 들면, 절연층(602)(a)의 평균 면 거칠기는, 0.5nm 미만, 또한 0.1nm 이하인 것이 바람직하다.
또한, 스퍼터링 타깃으로서, 예를 들면, In:Zn=50:1 내지 In:Zn=1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 In2O3:ZnO=1:4), 바람직하게는 In:Zn=20:1 내지 In:Zn=1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 In2O3:ZnO=1:2), 더욱 바람직하게는 In:Zn=15:1 내지 In:Zn=1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 In2O3:ZnO=3:4)의 조성비인 산화물 타깃을 사용하여 산화물 반도체막을 형성할 수 있다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=S:U:R일 때, R>1.5S+U로 한다. In의 양을 많게 함으로써, 트랜지스터의 이동도를 향상시킬 수 있다.
또한, In-Sn-Zn-O계 금속 산화물의 재료막을 스퍼터링법에 의해 형성하는 경우에 사용하는 산화물 반도체의 타깃의 조성비는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등을 사용할 수 있다.
또한, In-Ga-Zn-O계 금속 산화물의 재료막을 스퍼터링법에 의해 형성하는 경우에 사용하는 산화물 반도체의 타깃의 조성비는, In:Ga:Zn이 원자수비로, 1:1:0.5, 1:1:1, 또는 1:1:2 등을 사용할 수 있다.
또한, 스퍼터링법을 사용하는 경우, 예를 들면, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기 하에서 반도체층(603)(a)을 형성한다. 이 때, 희가스와 산소의 혼합 분위기 하에서 반도체층(603)(a)을 형성하는 경우에는, 희가스의 양에 대해 산소의 양이 많은 편이 바람직하다.
다음에, 도 10d에 도시하는 바와 같이, 절연층(602)(a) 및 반도체층(603)(a) 위에 제 2 도전막을 형성하고, 제 2 도전막의 일부를 에칭함으로써 도전층(605a)(a) 및 도전층(605b)(a)을 형성한다.
예를 들면, 스퍼터링법 등을 사용하여 도전층(605a)(a) 및 도전층(605b)(a)에 적용 가능한 재료의 막을 형성함으로써 제 2 도전막을 형성할 수 있다. 또한, 도전층(605a)(a) 및 도전층(605b)(a)에 적용 가능한 재료의 막을 적층시킴으로써 제 2 도전막을 형성할 수도 있다.
다음에, 도 10e에 도시하는 바와 같이, 반도체층(603)(a)에 접하도록 절연층(606)(a)을 형성한다.
예를 들면, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기 하에서, 스퍼터링법을 사용하여 절연층(606)(a)에 적용 가능한 막을 형성함으로써, 절연층(606)(a)을 형성할 수 있다. 스퍼터링법을 사용하여 절연층(606)(a)을 형성함으로써, 트랜지스터의 백 채널로서의 기능을 갖는 반도체층(603)(a)의 부분에 있어서의 저항의 저하를 억제할 수 있다. 또한, 절연층(606)(a)을 형성할 때의 기판 온도는, 실온 이상 300℃ 이하인 것이 바람직하다.
또한, 절연층(606)(a)을 형성하기 전에 N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하여 노출되어 있는 반도체층(603)(a)의 표면에 부착된 흡착수 등을 제거해도 좋다. 플라즈마 처리를 행한 경우, 그 후, 대기에 접촉되지 않고 절연층(606)(a)을 형성하는 것이 바람직하다.
또한, 도 9a에 도시하는 트랜지스터의 제작 방법의 일례에서는, 예를 들면 600℃ 이상 750℃ 이하, 또는 600℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행한다. 예를 들면, 산화물 반도체막을 형성한 후, 산화물 반도체막의 일부를 에칭한 후, 제 2 도전막을 형성한 후, 제 2 도전막의 일부를 에칭한 후, 또는 절연층(606)(a)을 형성한 후에 상기 가열 처리를 행한다.
또한, 상기 가열 처리를 행하는 가열 처리 장치로서는, 전기로, 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 사용할 수 있고, 예를 들면 GRTA(Gas Rapid Thermal Annealing) 장치 또는LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. LRTA 장치는, 예를 들면 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. 또한, GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스로서는, 예를 들면 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체(예를 들면 질소)를 사용할 수 있다.
또한, 상기 가열 처리를 행한 후, 상기 가열 처리를 행한 로와 동일한 로에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(이슬점이 -60℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입해도 좋다. 이 때, 산소 가스 또는 N2O 가스는, 물, 수소 등을 함유하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를, 6N 이상, 바람직하게는 7N 이상, 즉, 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 반도체층(603)(a)에 산소가 공급되고, 반도체층(603)(a) 중의 산소 결핍에 기인하는 결함을 저감시킬 수 있다. 또한, 상기 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어의 도입은, 상기 가열 처리시에 행해도 좋다.
또한, 절연층(602)(a) 형성후, 산화물 반도체막 형성후, 소스 전극 또는 드레인 전극이 되는 도전층 형성후, 소스 전극 또는 드레인 전극이 되는 도전층 위의 절연층 형성후, 또는 가열 처리후에 산소 플라즈마에 의한 산소 도핑 처리를 행해도 좋다. 예를 들면 2.45GHz의 고밀도 플라즈마에 의해 산소 도핑 처리를 행해도 좋다. 또한, 이온 주입법을 사용하여 산소 도핑 처리를 행해도 좋다. 산소 도핑 처리를 행함으로써, 제작되는 트랜지스터의 전기 특성의 편차를 저감시킬 수 있다. 예를 들면, 산소 도핑 처리를 행하여 절연층(602)(a) 및 절연층(606)(a)의 한쪽 또는 양쪽을, 화학량론적 조성비보다 산소가 많은 상태로 한다.
반도체층(603)(a)에 접하는 절연층 중의 산소를 과잉으로 함으로써, 반도체층(603)(a)에 공급되기 쉬워진다. 따라서, 반도체층(603)(a) 중, 또는 절연층(602)(a) 및 절연층(606)(a)의 한쪽 또는 양쪽과, 반도체층(603)(a)과의 계면에 있어서의 산소 결함을 저감시킬 수 있기 때문에, 반도체층(603)(a)의 캐리어 농도를 보다 저감시킬 수 있다. 또한, 이것으로 한정되지 않고, 제조 과정에 의해 반도체층(603)(a)에 함유되는 산소를 과잉으로 한 경우라도, 반도체층(603)(a)에 접하는 상기 절연층에 의해, 반도체층(603)(a)으로부터의 산소의 탈리를 억제할 수 있다.
예를 들면, 절연층(602)(a) 및 절연층(606)(a)의 한쪽 또는 양쪽으로서, 산화갈륨을 함유하는 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여 산화갈륨의 조성을 Ga2Ox로 할 수 있다.
또한, 절연층(602)(a) 및 절연층(606)(a)의 한쪽 또는 양쪽으로서, 산화알루미늄을 함유하는 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여 산화알루미늄의 조성을 Al2Ox로 할 수 있다.
또한, 절연층(602)(a) 및 절연층(606)(a)의 한쪽 또는 양쪽으로서, 산화갈륨알루미늄 또는 산화알루미늄갈륨을 함유하는 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하고, 산화갈륨알루미늄 또는 산화알루미늄갈륨의 조성을 GaxAl2-xO3+α로 할 수 있다.
이상의 공정에 의해, 반도체층(603)(a)으로부터, 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물을 배제하고, 또한 반도체층(603)(a)에 산소를 공급함으로써, 반도체층(603)(a)을 고순도화시킬 수 있다.
또한, 상기 가열 처리와는 별도로, 절연층(606)(a)을 형성한 후에, 불활성 가스 분위기하, 또는 산소 가스 분위기 하에서 가열 처리(바람직하게는 200℃ 이상600℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행해도 좋다.
또한, 도 10e에 도시하는 바와 같이, 절연층(606)(a) 위에 제 3 도전막을 형성하고, 제 3 도전막의 일부를 에칭함으로써 도전층(608)(a)을 형성한다.
예를 들면, 스퍼터링법을 사용하여 도전층(608)(a)에 적용 가능한 재료의 막을 형성함으로써 제 3 도전막을 형성할 수 있다. 또한, 제 3 도전막에 적용 가능한 재료의 막을 적층시켜 제 3 도전막을 형성할 수도 있다.
또한, 도 9a에 도시하는 트랜지스터의 제작 방법예를 나타냈지만, 이것으로 한정되지 않으며, 예를 들면 도 9b 내지 도 9d에 도시하는 각 구성 요소에 있어서, 명칭이 도 9a에 도시하는 각 구성 요소와 동일하고 또한 기능의 적어도 일부가 도 9a에 도시하는 각 구성 요소와 동일하면, 도 10a에 도시하는 트랜지스터의 제작 방법예의 설명을 적절히 원용할 수 있다.
또한, 도 9c 및 도 9d에 도시하는 바와 같이, 영역(604a)(c) 및 영역(604a)(d), 및 영역(604b)(c) 및 영역(604b)(d)을 형성하는 경우에는, 게이트로서의 기능을 갖는 도전층이 형성되는 쪽에서부터 반도체층에 도판트를 첨가함으로써, 게이트 절연층으로서의 기능을 갖는 절연층을 통하여 자기 정합적으로 영역(604a)(c) 및 영역(604a)(d), 및 영역(604b)(c) 및 영역(604b)(d)을 형성한다.
예를 들면, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 도판트를 첨가할 수 있다.
도 9 및 도 10을 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 트랜지스터의 일례는, 게이트로서의 기능을 갖는 도전층과, 게이트 절연층으로서의 기능을 갖는 절연층과, 게이트 절연층으로서의 기능을 갖는 절연층을 개재하여 게이트로서의 기능을 갖는 도전층에 중첩되고, 채널이 형성되는 산화물 반도체층과, 산화물 반도체층에 전기적으로 접속되고, 소스 및 드레인의 한쪽으로서의 기능을 갖는 도전층과, 산화물 반도체층에 전기적으로 접속되고, 소스 및 드레인의 다른쪽으로서의 기능을 갖는 도전층을 포함하는 구조이다.
상기 채널이 형성되는 산화물 반도체층은, 고순도화시킴으로써 I형 또는 실질적으로 I형이 된 산화물 반도체층이다. 산화물 반도체층을 고순도화시킴으로써, 산화물 반도체층의 캐리어 농도를 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 할 수 있다. 또한, 상기 구조로 함으로써, 채널 폭 1㎛당 오프 전류를 10aA(1×10-17A) 이하로 하는 것, 또한 채널 폭 1㎛당 오프 전류를 1aA(1×10-18A) 이하, 또한 채널 폭 1㎛당 오프 전류를 10zA(1×10-20A) 이하, 또한 채널 폭 1㎛당 오프 전류를 1zA(1×10-21A) 이하, 또한 채널 폭 1㎛당 오프 전류를 100yA(1×10-22A) 이하로 할 수 있다. 트랜지스터의 오프 전류는, 낮으면 낮을수록 좋지만, 본 실시형태에 있어서의 트랜지스터의 오프 전류의 하한값은, 약 10-30A/㎛인 것으로 추산된다.
본 실시형태의 산화물 반도체층을 포함하는 트랜지스터를, 예를 들면 상기 실시형태에 있어서의 워드선 분할 회로에 적용하는 트랜지스터로서 사용함으로써, 매우 간략화되고, 안정적으로 동작 가능한 워드선 분할 회로를 실현할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에 있어서의 기억 장치의 구조예에 관해서 설명한다.
본 실시형태에 있어서의 기억 장치는, 채널이 형성되고, 원소주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터와, 채널이 형성되는 산화물 반도체층을 포함하는 트랜지스터를 사용하여 구성된다. 이 때, 채널이 형성되는 산화물 반도체층을 포함하는 트랜지스터는, 원소주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터 위에 적층시킬 수 있다. 원소주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터는, 예를 들면 도 1에 있어서의 선택 트랜지스터(111)나, 도 8에 있어서의 제어 회로(301), 구동 회로(302) 및 구동 회로(303)를 구성하는 트랜지스터에 적용된다.
원소주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터 위에 채널이 형성되는 산화물 반도체층을 포함하는 트랜지스터를 적층하는 예에 관해서, 도 11에 도시한다. 또한, 도 11에서는, 실제의 치수와 상이한 구성 요소를 포함한다.
도 11에서는, 반도체층(780)과, 절연층(784)과, 도전층(785)과, 절연층(786a)과, 절연층(786b)과, 절연층(788)과, 반도체층(753)과, 도전층(754a)과, 도전층(754b)과, 절연층(755)과, 도전층(756)과, 절연층(757a)과, 절연층(757b)과, 절연층(758)과, 절연층(759)과, 도전층(760a)과, 도전층(760b)에 의해서 원소주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 n채널형 트랜지스터(예를 들면 도 1에 있어서의 선택 트랜지스터(111)에 상당)와 채널이 형성되는 산화물 반도체층을 포함하는 트랜지스터(예를 들면 도 1에 도시하는 트랜지스터(101)에 상당)가 구성된다.
또한, 반도체층(780)은, 영역(782a), 영역(782b)을 가진다. 또한, 반도체층(780)에는, 절연 영역(781a) 및 절연 영역(781b)이 형성되고, 인접하는 트랜지스터(도시하지 않음)가 전기적으로 분리되어 있다.
반도체층(780)으로서는, 예를 들면 반도체 기판을 사용할 수 있다. 또한, 다른 기판 위에 형성된 반도체층을 반도체층(780)으로서 사용할 수도 있다.
영역(782a) 및 영역(782b)은, 서로 이간되어 형성되고, n형의 도전성을 부여하는 도판트가 첨가된 영역이다. 영역(782a) 및 영역(782b)은, 상기 n채널형 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 가진다. 예를 들면, 영역(782a) 및 영역(782b)의 각각은, 별도 형성된 도전층에 전기적으로 접속되어도 좋다.
또한, 영역(782a) 및 영역(782b)에, p형의 도전성을 부여하는 도판트를 첨가함으로써, p채널형 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 갖게 할 수도 있다.
또한, 영역(782a) 및 영역(782b)의 일부에 저농도 영역을 형성해도 좋다. 이 때 저농도 영역의 깊이는, 그 이외의 영역(782a) 및 영역(782b)의 영역의 깊이보다 작아도 좋지만, 이것으로 한정되지 않는다.
절연층(784)은, 절연 영역(781a) 및 절연 영역(781b) 사이에 개재된 반도체층(780)의 영역 위에 형성된다. 절연층(784)은, 상기 n채널형 트랜지스터의 게이트 절연층으로서의 기능을 가진다.
절연층(784)으로서는, 예를 들면 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 유기 절연 재료(예를 들면 폴리이미드 또는 아크릴 등)의 재료의 층을 사용할 수 있다. 또한, 절연층(784)에 적용 가능한 재료의 적층에 의해 절연층(784)을 구성해도 좋다.
도전층(785)은, 절연층(784)을 개재하여 반도체층(780)에 중첩된다. 도전층(785)에 중첩되는 반도체층(780)의 영역이 상기 n채널형 트랜지스터의 채널 형성 영역이 된다. 도전층(785)은, 상기 n채널형 트랜지스터의 게이트로서의 기능을 가진다.
도전층(785)으로서는, 예를 들면 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(785)에 적용 가능한 재료의 적층에 의해, 도전층(785)을 구성할 수도 있다.
절연층(786a)은, 절연층(784) 위에 형성되고, 도전층(785)에 있어서의, 서로 대향하는 한 쌍의 측면의 한쪽에 접한다.
절연층(786b)은, 절연층(784) 위에 형성되고, 도전층(785)에 있어서의, 서로 대향하는 상기 한쌍의 측면의 다른쪽에 접한다.
절연층(788)은, 도전층(785), 절연층(786a), 및 절연층(786b) 위에 형성된다.
절연층(786a), 절연층(786b), 및 절연층(788)으로서는, 절연층(784)에 적용 가능한 재료 중, 절연층(784)에 적용한 재료와 동일한 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 절연층(786a), 절연층(786b), 및 절연층(788)에 적용 가능한 재료의 적층에 의해, 절연층(786a), 절연층(786b), 및 절연층(788)을 구성할 수도 있다.
반도체층(753)은, 절연층(788) 위에 형성된다. 반도체층(753)은, 영역(752a) 및 영역(752b)을 포함한다. 영역(752a) 및 영역(752b)은 도판트가 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서의 기능을 가진다. 도판트로서는, 상기 실시형태에 있어서의 산화물 반도체층을 포함하는 트랜지스터에 적용 가능한 도판트를 적절히 사용할 수 있다. 또한, 영역(752a) 및 영역(752b)은 반드시 형성하지 않아도 좋다.
반도체층(753)으로서는, 예를 들면 도 9a에 도시하는 반도체층(603)(a)에 적용 가능한 재료의 층을 사용할 수 있다.
절연층(755)은, 반도체층(753) 위에 형성된다. 또한 절연층(755)은, 트랜지스터의 게이트 절연층으로서의 기능을 가진다.
절연층(755)으로서는, 예를 들면 도 9a에 도시하는 절연층(602)(a)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(755)에 적용 가능한 재료의 적층에 의해 절연층(755)을 구성해도 좋다.
도전층(756)은, 절연층(755)을 개재하여 반도체층(753)에 중첩된다. 도전층(756)은, 트랜지스터의 게이트로서의 기능을 가진다.
도전층(756)으로서는, 예를 들면 도 9a에 도시하는 도전층(601)(a)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(756)에 적용 가능한 재료의 적층에 의해 도전층(756)을 구성해도 좋다.
절연층(757a) 및 절연층(757b)은, 도전층(756)의 측면에 접하여 절연층(755) 위에 형성된다. 또한, 절연층(757a) 및 절연층(757b)은 반드시 형성하지 않아도 좋다.
도전층(754a)은, 반도체층(753)에 접하여 전기적으로 접속된다. 또한, 도전층(754a)은, 도전층(785)에 전기적으로 접속된다. 도전층(754a)은, 상기 산화물 반도체층을 포함하는 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다.
도전층(754b)은, 반도체층(753)에 접하여 전기적으로 접속된다. 도전층(754b)은, 상기 산화물 반도체층을 포함하는 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다.
도전층(754a) 및 도전층(754b)으로서는, 예를 들면 도 9a에 도시하는 도전층(605a)(a) 및 도전층(605b)(a)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(754a) 및 도전층(754b)에 적용 가능한 재료의 적층에 의해 도전층(754a) 및 도전층(754b)을 구성해도 좋다.
절연층(758)은, 도전층(756), 절연층(757a), 절연층(757b), 도전층(754a), 및 도전층(754b) 위에 형성된다.
절연층(758)으로서는, 예를 들면 도 9a에 도시하는 절연층(602)(a)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(758)에 적용 가능한 재료의 적층에 의해 절연층(758)을 구성해도 좋다. 절연층(758)은, 불순물의 침입을 억제하는 보호층으로서의 기능을 가진다.
절연층(759)은, 절연층(758) 위에 형성된다.
절연층(759)으로서는, 예를 들면 도 9a에 도시하는 절연층(602)(a)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(759)에 적용 가능한 재료의 적층에 의해 절연층(759)을 구성해도 좋다.
도전층(760a)은, 절연층(758) 및 절연층(759)에 형성된 개구부를 통하여 도전층(754a)에 전기적으로 접속된다. 도전층(760a)은, 산화물 반도체층을 포함하는 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다.
도전층(760b)은, 절연층(758) 및 절연층(759)에 형성된 개구부를 통하여 도전층(754b)에 전기적으로 접속된다. 도전층(760b)은, 산화물 반도체층을 포함하는 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다.
도전층(760a) 및 도전층(760b)으로서는, 예를 들면 도 9a에 도시하는 도전층(605a)(a) 및 도전층(605b)(a)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(760a) 및 도전층(760b)에 적용 가능한 재료의 적층에 의해 도전층(760a) 및 도전층(760b)을 구성해도 좋다.
이상이 도 11에 도시하는 기억 장치의 구조예의 설명이다.
도 11을 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 기억 장치의 구조예에서는, 상이한 재료의 반도체층을 사용한 트랜지스터를 적층시켜 기억 장치를 구성함으로써, 회로 면적을 작게 할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
산화물 반도체막은, 단결정, 다결정(폴리크리스탈이라고도 한다.) 또는 비정질 등의 상태를 취한다. 바람직하게는, 산화물 반도체막은, CAAC-OS막으로 한다.
본 실시형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 포함하는 산화물(CAAC-OS)막에 관해서 설명한다.
CAAC-OS는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 함유되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직한 방향)으로 정렬되어 있어도 좋다. 또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측에서부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막으로 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS는, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
이러한 CAAC-OS의 예로서, 막 형상으로 형성되고, 막 표면 또는 막이 형성되는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되며, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 산화물을 들 수도 있다.
CAAC-OS에 관해서 도 12 내지 도 15를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 12 내지 도 14는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 12에 있어서 원으로 둘러싸인 O 원자는 4배위의 O 원자를 나타내고, 2중원은 3배위의 O 원자를 나타낸다.
도 12a에, 1개의 6배위의 In 원자와, In 원자에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O 원자)를 갖는 구조를 도시한다. 여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 한다. 도 12a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 12a의 상반분 및 하반분에는 각각 3개씩 4배위의 O 원자가 있다. 도 12a에 도시하는 소그룹은 전하가 0이다.
도 12b에, 1개의 5배위의 Ga 원자와, Ga 원자에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O 원자)와, Ga 원자에 근접한 2개의 4배위의 O 원자를 갖는 구조를 도시한다. 3배위의 O 원자는, 모두 ab면에 존재한다. 도 12b의 상반분 및 하반분에는 각각 1개씩 4배위의 O 원자가 있다. 또한, In 원자도 5배위를 취하기 때문에, 도 12b에 도시하는 구조를 취할 수 있다. 도 12b에 도시하는 소그룹은 전하가 0이다.
도 12c에, 1개의 4배위의 Zn 원자와, Zn 원자에 근접한 4개의 4배위의 O 원자를 갖는 구조를 도시한다. 도 12c의 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있다. 또는, 도 12c의 상반분에 3개의 4배위의 O 원자가 있고, 하반분에 1개의 4배위의 O 원자가 있어도 좋다. 도 12c에 도시하는 소그룹은 전하가 0이다.
도 12d에, 1개의 6배위의 Sn 원자와, Sn 원자에 근접한 6개의 4배위의 O 원자를 갖는 구조를 도시한다. 도 12d의 상반분에는 3개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있다. 도 12d에 도시하는 소그룹은 전하가 +1이 된다.
도 12e에, 2개의 Zn 원자를 함유하는 소그룹을 도시한다. 도 12e의 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 1개의 4배위의 O 원자가 있다. 도 12e에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 하고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다.)이라고 한다.
여기에서, 이들의 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 12a에 도시하는 6배위의 In 원자의 상반분의 3개의 O 원자는, 하방향에 각각 3개의 근접 In 원자를 가지고, 하반분의 3개의 O 원자는, 상방향에 각각 3개의 근접 In 원자를 가진다. 도 12b에 도시하는 5배위의 Ga 원자의 상반분의 1개의 O 원자는, 하방향에 1개의 근접 Ga 원자를 가지고, 하반분의 1개의 O 원자는, 상방향에 1개의 근접 Ga 원자를 가진다. 도 12c에 도시하는 4배위의 Zn 원자의 상반분의 1개의 O 원자는, 하방향에 1개의 근접 Zn 원자를 가지고, 하반분의 3개의 O 원자는, 상방향에 각각 3개의 근접 Zn 원자를 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O 원자의 수와, 그 O 원자의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O 원자의 수와, 그 O 원자의 상방향에 있는 근접 금속 원자의 수는 동일하다. O 원자는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O 원자의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O 원자의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O 원자를 통하여 결합하는 경우, 4배위의 O 원자가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O 원자를 통하여 결합한다. 또한, 이것 외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 13a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 13b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 13c는, 도 13b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 13a에 있어서는, 간단하게 하기 위해, 3배위의 O 원자는 생략하고, 4배위의 O 원자는 개수만 나타내고, 예를 들면, Sn 원자의 상반분 및 하반분에는 각각 3개씩 4배위의 O 원자가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 13a에 있어서, In 원자의 상반분 및 하반분에는 각각 1개씩 4배위의 O 원자가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 13a에 있어서, 하반분에는 1개의 4배위의 O 원자가 있고, 상반분에는 3개의 4배위의 O 원자가 있는 Zn 원자와, 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있는 Zn 원자를 도시하고 있다.
도 13a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 Sn 원자가, 4배위의 O 원자가 1개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가, 상반분에 3개의 4배위의 O 원자가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 1개의 4배위의 O 원자를 통하여 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가, 상반분에 1개의 4배위의 O 원자가 있는 Zn 원자 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O 원자를 통하여 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 Sn 원자와 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 원자 및 4배위의 O 원자의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위) 원자, Zn(4배위) 원자, Sn(5배위 또는 6배위) 원자의 전하는, 각각 +3, +2, +4이다. 따라서, Sn 원자를 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn 원자를 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 12e에 도시하는 바와 같이, 2개의 Zn 원자를 함유하는 소그룹을 들 수 있다. 예를 들면, Sn 원자를 함유하는 소그룹 1개에 대해, 2개의 Zn 원자를 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 13b에 도시한 대그룹으로 함으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)라는 조성식으로 나타낼 수 있다.
또한, 이것 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기한다.), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Pm-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O 계 산화물이나, In-Ga-O계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 14a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 14a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자가, 4배위의 O 원자가 1개 상반분에 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 3개의 4배위의 O 원자를 통하여, 4배위의 O 원자가 1개씩 상반분 및 하반분에 있는 Ga 원자와 결합하고, 그 Ga 원자의 하반분의 1개의 4배위의 O 원자를 통하여, 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 14b에 3개의 중그룹으로 구성되는 대그룹을 도시하다. 또한, 도 14c는, 도 14b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위) 원자, Zn(4배위) 원자, Ga(5배위) 원자의 전하는, 각각 +3, +2, +3이기 때문에, In 원자, Zn 원자 및 Ga 원자 중 어느 하나를 함유하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 14a에 도시한 중그룹으로 한정되지 않고, In 원자, Ga 원자, Zn 원자의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 14b에 도시한 대그룹으로 함으로써, In-Ga-Zn-O계의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계의 층 구조는, InGaO3(ZnO)n(n은 자연수.)라는 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)인 경우는, 예를 들면, 도 15a에 도시하는 결정 구조를 취할 수 있다. 또한, 도 15a에 도시하는 결정 구조에 있어서, 도 12b에 설명한 바와 같이, Ga 원자 및 In 원자는 5배위를 취하기 때문에, Ga 원자가 In 원자로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)인 경우에는, 예를 들면, 도 15b에 도시하는 결정 구조를 취할 수 있다. 또한, 도 15b에 도시하는 결정 구조에 있어서, 도 12b에서 설명한 바와 같이, Ga 원자 및 In 원자는 5배위를 취하기 때문에, Ga 원자가 In 원자로 치환된 구조도 취할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100; 기억 장치 101; 트랜지스터
110; 메모리 셀 111; 선택 트랜지스터
113; 데이터 유지부 150; 기억 장치
200; 기억 장치 210; 메모리 셀
211; 선택 트랜지스터 213; 용량 소자
220; 기억 장치 230; 메모리 셀
231; 선택 트랜지스터 240; 기억 장치
250; 메모리 셀 251; 선택 트랜지스터
253; 선택 트랜지스터 255; 트랜지스터
256; 트랜지스터 257; 트랜지스터
258; 트랜지스터 260; 기억 장치
270; 메모리 셀 271; 선택 트랜지스터
273; 트랜지스터 275; 용량 소자
300; 기억 장치 301; 제어 회로
302; 구동 회로 303; 구동 회로
304; 메모리 셀 어레이 305; 메모리 셀
600; 피소자 형성층 601; 도전층
602; 절연층 603; 반도체층
604a; 영역 604b; 영역
605a; 도전층 605b; 도전층
606; 절연층 608; 도전층
752a; 영역 752b; 영역
753; 반도체층 754a; 도전층
754b; 도전층 755; 절연층
756; 도전층 757a; 절연층
757b; 절연층

Claims (30)

  1. 삭제
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  5. 삭제
  6. 삭제
  7. 삭제
  8. 기억 장치에 있어서,
    제 1 비트선;
    제 2 비트선;
    워드선;
    제 1 서브 워드선;
    제 2 서브 워드선;
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 1 데이터 유지부 및 제 1 선택 트랜지스터를 포함하는 제 1 메모리 셀; 및
    제 2 데이터 유지부 및 제 2 선택 트랜지스터를 포함하는 제 2 메모리 셀을 포함하고,
    상기 제 1 선택 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 비트선에 전기적으로 접속되고,
    상기 제 2 선택 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 비트선에 전기적으로 접속되고,
    상기 제 1 선택 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 데이터 유지부에 전기적으로 접속되고,
    상기 제 2 선택 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 데이터 유지부에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나와 상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나와 상기 제 1 선택 트랜지스터의 게이트는 상기 제 1 서브 워드선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나와 상기 제 2 선택 트랜지스터의 게이트는 상기 제 2 서브 워드선에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은 산화물 반도체를 포함하는 채널을 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 오프-상태 리크 전류는 채널 폭 1㎛당 1×10-17A 이하이고,
    상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터의 각각은 실리콘을 포함하는 채널을 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터 위에 위치되는, 기억 장치.
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  27. 제 8 항에 있어서,
    상기 제 1 데이터 유지부 및 상기 제 2 데이터 유지부의 각각은 상기 제 1 선택 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 또는 상기 제 2 선택 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나에 전기적으로 접속된 용량 소자를 포함하는, 기억 장치.
  28. 제 8 항에 있어서,
    상기 제 1 데이터 유지부 및 상기 제 2 데이터 유지부의 각각은 제 3 트랜지스터 및 용량 소자를 포함하고,
    상기 제 3 트랜지스터의 게이트 및 상기 용량 소자는 상기 제 1 선택 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나 또는 상기 제 2 선택 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나에 전기적으로 접속되는, 기억 장치.
  29. 삭제
  30. 제 8 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 캐리어 농도는 1×1011/㎤ 이하인, 기억 장치.
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