JP6235093B2 - 半導体装置 - Google Patents
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Description
き込み、読み出しを行う記憶装置に関する。
を用いてデータの書き込みや読み出しを行う方法が知られている。選択トランジスタを用
いる記憶装置の代表的な例としては、DRAM(Dynamic Random Acc
ess Memory)やSRAM(Static Random Access Me
mory)などが挙げられる。
タにはワード線とビット線が接続され、ワード線に入力された信号により当該メモリセル
を選択状態、又は非選択状態に制御することができる。
全て選択状態に遷移するため、これら全てのメモリセルに接続されたビット線に対して処
理を行う必要がある。そのためメモリセルの数(ビット数ともいう)が増大すると、ラン
ダムアクセスに要するサイクルタイムが、ビット数の増大に応じて増大してしまう。この
ような問題を解決するため、論理回路を用いて一つのワード線を分割する方法が考案され
ている(特許文献1)。また、トランジスタを用いて一つのワード線を分割する方法も考
案されている(特許文献2)
れる分割ワードライン(以降、サブワード線ともいう)のそれぞれに、CMOS技術が適
用された論理回路を接続する必要があった。例えば、それぞれのサブワード線に対してA
ND回路を接続する構成とした場合、4〜6個ものトランジスタで構成された回路をサブ
ワード線ごとに設ける必要がある。
積化が顕著になると、それぞれのサブワード線に接続する回路のサイズが大きい場合、集
積化の妨げの要因となってしまう。
。すなわち、ワード線(特許文献2の主ワード線に相当)とサブワード線(特許文献2の
副ワード線に相当)に接続されるトランジスタのリーク電流により、徐々にサブワード線
の電位が変動してしまい、サブワード線に接続されるメモリセルが選択状態となってしま
う。特にDRAMではメモリセルが意図せずに選択状態になると、保持されていたデータ
が消失してしまう。
路構成が簡略化され、安定して動作可能なワード線分割回路を提供することを課題の一と
する。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供することを課題
の一とする。
ランジスタと、を有する。また上記トランジスタは、それぞれソース又はドレインの一方
がワード線と電気的に接続され、ソース又はドレインの他方がサブワード線の一つと電気
的に接続され、且つ、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−
17A以下である。
ーク電流の低減されたトランジスタが電気的に接続される。したがって、当該トランジス
タがオン状態の時には、ワード線に入力される信号がサブワード線に入力される。一方、
当該トランジスタがオフ状態の時には、ワード線に入力される信号によらず、サブワード
線は非選択状態が保持される。
上記トランジスタに適用した場合、トランジスタがオフ状態に保持されていても、そのリ
ーク電流によって徐々にサブワード線の電位が変動してしまう。そのため結果としてサブ
ワード線に接続されるメモリセルが選択状態となってしまう恐れがあるため、上記のよう
な簡略化され、安定して動作可能なワード線分割回路を実現することができない。ここで
、リーク電流の極めて低減されたトランジスタを用いることにより、上記のような極めて
回路構成が簡略化され、安定して動作可能なワード線分割回路を実現することができる。
ネルが形成される半導体層に酸化物半導体が適用されていることを特徴とする。
チャネルが形成される半導体層に用いた電界効果型のトランジスタを適用することが好ま
しい。このようなトランジスタは、オフ状態におけるリーク電流が小さい特徴を有する。
導体を用いることが好ましい。チャネルが形成される半導体層の真性キャリア密度が極め
て低いため、トランジスタのオフ状態におけるリーク電流は極めて小さいものとなる。こ
のような特徴は、他の半導体(例えばシリコン)にはない酸化物半導体に特有の特徴であ
る。
、複数のトランジスタと、複数のメモリセルと、を有する。また、上記メモリセルのそれ
ぞれは、データ保持部と、選択トランジスタと、を有し、上記選択トランジスタは、ソー
ス又はドレインの一方がビット線に電気的に接続され、ソース又はドレインの他方がデー
タ保持部に電気的に接続され、ゲートがサブワード線の一つと電気的に接続される。また
、トランジスタは、それぞれソース又はドレインの一方がワード線と電気的に接続され、
ソース又はドレインの他方がサブワード線の一つと電気的に接続され、且つ、オフ状態に
おけるリーク電流がチャネル幅1μmあたり1×10−17A以下である、記憶装置であ
る。
路が適用された記憶装置は、回路構成を簡略化することができるため、回路面積が小さく
、高集積化に適した記憶装置とすることができる。
こともできるし、またSRAMの構成を適用することもできる。
てワード線を分割して用いることができる。
ーク電流がチャネル幅1μmあたり1×10−17A以下であるトランジスタを適用でき
る。
ことにより、データ保持部に保持されたデータが選択トランジスタを介して消失してしま
うことが抑制され、データ保持期間の極めて長い記憶装置、言い換えると実質的に不揮発
性の記憶装置を実現できる。特に、DRAMの選択トランジスタに、上記リーク電流の極
めて低いトランジスタを適用することにより、リフレッシュの頻度が極めて低減された、
若しくはリフレッシュが不要な記憶装置として用いることができる。
成される半導体層に酸化物半導体が適用されていることを特徴とする。
簡略化することができるため、回路面積が小さく、高集積化に適した記憶装置とすること
ができる。また、ワード線分割回路を構成するトランジスタとして、チャネルが形成され
る半導体層に酸化物半導体が適用されたトランジスタを適用することが好ましい。
トに電気的に接続され、当該ワード線に接続されるセルを選択するための選択信号線の一
つである。記憶装置においては、上記セルはデータ保持部を有するメモリセルとなる。
からの出力信号が与えられる信号線のひとつである。記憶装置においては、上記セルは、
データ保持部を有するメモリセルであり、ビット線にはメモリセルからのデータの読み出
し信号とメモリセルへの書き込み信号のいずれか、又は両方が与えられる。
ワード線の、各々の選択状態を制御可能な回路のことを言う。ここで、当該ワード線分割
回路は、少なくとも一つのスイッチング素子(トランジスタを含む)を含んで構成される
ものとする。また広義に、ワード線及び複数のサブワード線をワード線分割回路の構成要
素として含むものとする。
ド線を用いた様々な回路に対して適用することができ、簡略化された構成により安定して
ワード線を分割して制御することができる。ワード線を用いる他の回路の例としては、液
晶表示装置や、電界発光型の表示装置(有機EL(Electroluminescen
ce)素子やLED(Light Emitting Diode)が適用された表示装
置)、又はFED(Field Emission Display)などの表示装置が
挙げられる。
路を提供できる。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供でき
る。
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、IGFET(Insulated Gate Field Effect Trans
istor)や薄膜トランジスタ(TFT:Thin Film Transistor
)を含む。
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
を「第1電極」と呼び、ソース又はドレインの他方を「第2電極」とも呼ぶことがある。
なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素
子などが含まれる。
る素子(例えば、配線など)のことをいう。したがって、”Aが接続されたノード”とは
、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途
中に電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、イン
ダクタ、抵抗素子、ダイオードなど)が1個以上配置されていても、Aと同電位であれば
、その配線はAが接続されたノードと見なせる。
減されたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
本実施の形態では、本発明の一態様のワード線分割回路と、当該ワード線分割回路が適
用された記憶装置の構成例について図1乃至図3を用いて説明する。
図1に示す記憶装置100は、m行×(n×l)列(m及びlは1以上の整数であり、
nは2以上の整数である。)のマトリクス状に配置された複数のメモリセルを有する記憶
装置である。なお、図1には明瞭化のため、m、n及びlがそれぞれ2までの構成を明示
している。
ビット線BLnl、及び(m×n)本のサブワード線SWLmnを有し、サブワード線S
WLmnとビット線BLnlとそれぞれ接続する複数のメモリセル110を有する。
3を有する。選択トランジスタ111は、ゲートが一本のサブワード線SWLmnと接続
し、第1電極が一本のビット線BLnlと接続し、第2電極がデータ保持部113と接続
する。
機能を有する。また、データ保持部113は選択トランジスタ111を介してデータを出
力することもできる。データ保持部113やメモリセル110の具体的な構成例について
は後の実施の形態で例示する。
いる。トランジスタ101は、第1電極がワード線WLmと接続し、第2電極がサブワー
ド線SWLmnと接続し、ゲートが選択信号線SGnと接続する。
チャネル型のトランジスタとする。
低減されたトランジスタが適用される。トランジスタ101のオフ電流は、接続されるサ
ブワード線と、これに接続される複数のメモリセルとの間の寄生容量の値や、当該サブワ
ード線の選択時間などに応じて要求される値が異なるが、オフ電流が低いほど非選択状態
におけるサブワード線の電位の変動を小さいものとすることができるため好ましい。例え
ばトランジスタ101のオフ電流の値としては、チャネル幅1μmあたり10aA(1×
10−17A)以下とすればよい。なお一般的には、チャネルが形成される半導体層とし
てシリコンを用いた場合には、オフ電流はチャネル幅1μmあたり数pA(1×10−1
2A)〜数nA(1×10−9A)程度である。
れる半導体層にシリコンよりもバンドギャップの広い半導体を用いたトランジスタを適用
することができる。例えば2eV以上、好ましくは2.5eV以上、より好ましくは3.
0eV以上のバンドギャップを有する半導体を用いることができる。このような半導体と
して酸化物半導体を用いることが好ましい。
、チャネル幅1μmあたり10aA(1×10−17A)以下、好ましくはチャネル幅1
μmあたり1aA(1×10−18A)以下、より好ましくはチャネル幅1μmあたり1
0zA(1×10−20A)以下、さらに好ましくはチャネル幅1μmあたり1zA(1
×10−21A)以下、さらに好ましくはチャネル幅1μmあたり100yA(1×10
−22A)以下である。
ン、オフによってワード線との導通、非導通が制御される。トランジスタ101がオン状
態のとき、ワード線とサブワード線とは導通し、一方オフ状態のとき、これらは非導通と
なる。またトランジスタ101のリーク電流が極めて小さいため、当該トランジスタ10
1がオフ状態、すなわちサブワード線が非導通状態ではワード線に入力される電位による
サブワード線の電位の変動が極めて小さいものとなる。
て簡略化され、安定して動作可能なワード線分割回路を実現することが出来る。本実施の
形態においては、ワード線WLmと、ワード線WLmに接続される複数のサブワード線S
WLmnと、これらに直列に接続される複数のトランジスタとを含む構成がワード線分割
回路に相当する。
続いて、上記記憶装置の動作例について説明する。ここでは簡単のため、図2に示すよ
うに1行×4列に配置された4つのメモリセルを有する記憶装置150の動作について説
明する。記憶装置150は、上記記憶装置100において、mを1、nを2、またlを2
とした記憶装置である。
から順に、図2に示すワード線WL1、選択信号線SG1、選択信号線SG2、サブワー
ド線SWL11、サブワード線SWL12、ビット線BL11及びBL12、ビット線B
L21及びBL22における電位の時間推移を模式的に示している。
レベル電位のときこれらは選択状態であり、ローレベル電位のときこれらは非選択状態で
あるとする。また、トランジスタ101及び選択トランジスタ111は、それぞれのゲー
トに入力される電位がハイレベル電位のときにオン状態となり、一方ローレベル電位のと
きにオフ状態となるものとする。
明する。
SG1及びSG2も非選択状態である。
状態である。このとき、選択信号線SG1及び選択信号線SG2に接続されるトランジス
タ101のオフ電流は極めて小さいため、サブワード線SWL11及びSWL12の電位
は変化しない。
サブワード線SWL11にはワード線WL1の電位が入力され、サブワード線SWL11
に接続される複数のメモリセル110は選択状態となる。一方、選択信号線SG2は非選
択状態であり、且つ当該選択信号線SG2に接続されるトランジスタ101のオフ電流は
極めて小さいため、サブワード線SWL12の電位はローレベル電位のまま保持される。
の書き込みデータが入力される。すなわち、ビット線BL11及びBL12には、ハイレ
ベル電位、又はローレベル電位のいずれかが入力される。このとき、ビット線BL11及
びBL12に接続されるそれぞれのメモリセル110内の選択トランジスタ111はオン
状態であるため、ビット線BL11又はBL12の電位が選択トランジスタ111を介し
てデータ保持部113に入力される。このようにして、サブワード線SWL11に接続さ
れるメモリセル110にデータを書き込むことができる。
サブワード線SWL12にはワード線WL1の電位が入力され、サブワード線SWL12
に接続される複数のメモリセル110は選択状態となる。一方、選択信号線SG1は非選
択状態であり、且つ当該選択信号線SG1に接続されるトランジスタ101のオフ電流は
極めて小さいため、サブワード線SWL11の電位はローレベル電位のまま保持される。
の書き込みデータが入力される。すなわち、ビット線BL21及びBL22には、ハイレ
ベル電位、又はローレベル電位のいずれかが入力される。このとき、ビット線BL21及
びBL22に接続されるそれぞれのメモリセル110内の選択トランジスタ111はオン
状態であるため、ビット線BL21又はBL22の電位が選択トランジスタ111を介し
てデータ保持部113に入力される。このようにして、サブワード線SWL12に接続さ
れるメモリセル110にデータを書き込むことができる。
したがって、サブワード線SWL11及びSWL12には同時にワード線WL1の電位が
入力され、サブワード線SWL11及びSWL12に接続される複数のメモリセル110
は選択状態となる。
セル110への書き込みデータが入力され、それぞれのメモリセル110内のデータ保持
部113に選択トランジスタ111を介してデータが書き込まれる。
たが、読み出しに関しても同様の動作で行うことができる。読み出し動作の場合は、ビッ
ト線BL11乃至BL22には、メモリセル110内のデータ保持部113に保持された
データに応じた電位が出力される。したがって、読み出し動作の場合は、図3に示すタイ
ミングチャートのうち、ビット線BL11乃至BL22の波形を出力電位に置き換えるこ
とができる。
ベル電位の2種類の電位として説明したが、データ保持部113の構成によっては、3種
類以上の複数のレベルの電位を保持することもできる。例えば4種類の電位を保持するこ
とができれば、一つのメモリセルに2ビット分のデータを保持することができる。
ランジスタを適用することにより、ただ一つのトランジスタを用いることで安定してワー
ド線を分割して用いることができる。このような簡略化されたワード線分割回路は、その
集積化を阻害することがないため、当該ワード線分割回路を記憶装置に適用することによ
り、高度に集積化された記憶装置を実現できる。
とができる。
本実施の形態では、実施の形態1で示した記憶装置について、より具体的な構成例につ
いて図4乃至図7を用いて説明する。
くは簡略化して説明する。
図4は、実施の形態1で例示した記憶装置100内のメモリセル110に、DRAMの
メモリセルを適用した例である。
0の構成は、メモリセル以外は記憶装置100と同様の構成である。
ンジスタ211の第2電極は容量素子213の一方の電極に接続され、容量素子213の
他方の電極は共通電位が与えられる。本構成例では、選択トランジスタ211はnチャネ
ル型のトランジスタである。ここで、共通電位に代えて、基準電位や接地電位を用いても
良い。また、基準電位としてビット線に入力される2種類の電位の中間の電位を用いると
、容量素子213にかかる電圧を低減でき、容量素子213の絶縁破壊を抑制できるため
好ましい。
当該選択トランジスタ211が接続されるビット線に書き込みデータを入力する。このと
き、選択トランジスタ211を介して容量素子213に電荷が蓄積され、書き込みを行う
ことができる。
量素子213に保持されていた電荷に応じて、当該選択トランジスタ211が接続される
ビット線の電位が変動する。この電位の変動を検知することにより、メモリセル210に
保持されていたデータの読み出しを行うことができる。なお、読み出しを行うと、メモリ
セル210に保持されていたデータは消失する。
11及び容量素子213に積層して形成することができる。したがって、メモリセル21
0が高度に集積化されたとしても、面積の増大を招くことなくトランジスタ101を備え
るワード線分割回路を記憶装置に接続することができる。
割回路は、DRAMに適用することができる。さらに、このような簡略化されたワード線
分割回路は、その集積化を阻害することがないため、当該ワード線分割回路をDRAMに
適用することにより、高度に集積化されたDRAMを実現できる。
ここで、構成例1で例示した記憶装置200において、メモリセル210内の選択トラ
ンジスタ211に、上記で例示したリーク電流の極めて低減されたトランジスタを適用す
ることができる。
210を、リーク電流の極めて低減された選択トランジスタ231を有するメモリセル2
30に置き換えたものである。
に保持された電荷、すなわちメモリセル230に書き込まれたデータを極めて長期間保持
することができる。したがって、データの再書き込み動作(リフレッシュ動作)を行わな
い、またはその頻度を極めて低減することができるため、従来のDRAMに比べて消費電
力が極めて低減された記憶装置とすることができる。
めの容量素子213のサイズを小さくすることができる。または、容量素子213を設け
ず、配線間の寄生容量などを保持容量として利用することもできる。そのため、メモリセ
ルサイズを小さくできる。
図6は、実施の形態1で例示した記憶装置100内のメモリセル110に、SRAMの
メモリセルを適用した例である。
のビット線が接続される点以外は、実施の形態1で例示した記憶装置100と同じ構成で
ある。
ット線BLNnlが接続される。ここで、第1ビット線BLPnlと第2ビット線BLN
nlにはそれぞれ反転した信号が入力又は出力される。
ンジスタ255乃至258の6個のトランジスタから構成される。ここで、トランジスタ
255及び256はpチャネル型のトランジスタであり、トランジスタ257及び258
はnチャネル型のトランジスタである。
またトランジスタ257及びトランジスタ258のそれぞれの第2電極には基準電位VS
Sが入力されている。トランジスタ255とトランジスタ257、及びトランジスタ25
6とトランジスタ258がそれぞれインバータ回路を構成し、さらにこの2つのインバー
タ回路が組み合わされてフリップフロップ回路が構成されている。
ロップ回路の一方の入出力部に接続されている。また選択トランジスタ253は第1電極
がフリップフロップ回路の他方の入出力部に接続され、第2電極が第2ビット線に接続さ
れている。選択トランジスタ251及び253のそれぞれのゲートは共に、サブワード線
に接続されている。
選択トランジスタ251及び選択トランジスタ253を共にオン状態とし、第1ビット線
及び第2ビット線にそれぞれ反転した書き込みデータを入力する。このとき、選択トラン
ジスタ251と、選択トランジスタ253を介して、メモリセル250内のフリップフロ
ップ回路にデータが保持される。
ンジスタ251及び選択トランジスタ253を共にオン状態とする。このとき、第1ビッ
ト線及び第2ビット線にそれぞれ反転したデータが出力され、これらの電位が変動する。
この電位の変動を検知することにより、メモリセル250に保持されているデータの読み
出しを行うことができる。
割回路は、SRAMに適用することができる。さらに、このような簡略化されたワード線
分割回路を有するSRAMは、回路面積の小さなSRAMとすることができる。
本構成例では、上記構成例とは異なる形態の記憶装置について説明する。
及びm本のソース線SLmを有する点以外は実施の形態1で例示した記憶装置100と同
様の構成である。
ンジスタ273と容量素子275を有する。本構成例では選択トランジスタ271及びト
ランジスタ273はそれぞれnチャネル型のトランジスタである。
接続され、第2電極がトランジスタ273のゲート、及び容量素子275の一方の電極に
接続される。トランジスタ273は、第1電極がビット線に接続され、第2電極がソース
線に接続される。容量素子275の他方の電極は容量線に接続される。ここで、選択トラ
ンジスタ271の第2電極、容量素子275の一方の電極、及びトランジスタ273のゲ
ートに接続されるノード(以下、保持ノードともいう)に電位が保持されることによりデ
ータを記憶することができる。
選択トランジスタ271をオン状態とし、ビット線に書き込みデータを入力する。このと
き、選択トランジスタ271を介して容量素子275に電荷が蓄積され、書き込みを行う
ことができる。
れる。全てのサブワード線を非選択状態とし、読み出しを行うメモリセル270が接続さ
れたソース線にハイレベル電位を与え、読み出しを行うメモリセル270が接続された容
量線以外の全ての容量線に負の電位を与える。ここで、容量線に与える負の電位は、保持
ノードに保持されている電位によらず、容量素子275を介して容量結合によりトランジ
スタ273のゲートに入力され、当該トランジスタ273をオフ状態とする電位である。
したがって、読み出しを行わないメモリセル270内のトランジスタ273は全てオフ状
態となる。
ていると、トランジスタ273はオン状態となるため、ビット線にはトランジスタ273
を介してソース線に与えられるハイレベル電位が出力される。一方、当該保持ノードにロ
ーレベル電位が保持されていると、トランジスタ273はオフ状態を維持するため、ビッ
ト線の電位は変動しない。したがって、このビット線の電位の変動の有無を検知すること
により、メモリセル270に保持されたデータを読み出すことができる。
を適用する。したがって、保持ノードに保持された電荷が、選択トランジスタ271を介
して抜けてしまうことが極めて抑制されるため、データの保持期間を極めて長くすること
ができる。このようなリーク電流が極めて低減された選択トランジスタが適用された記憶
装置260は、実質的に不揮発性の記憶装置として用いることができる。
pチャネル型のトランジスタとしてもよい。その場合、負の電位を用いない記憶装置の構
成とすることができ、装置が簡略化できるため好ましい。
複数の行に共通して用いてもよい。また、ソース線は列方向に配置してもよく、複数の列
に共通して用いても良い。
割回路は、選択トランジスタを有する不揮発性の記憶装置に適用することができる。さら
に、このような簡略化され、安定して動作可能なワード線分割回路が適用されることによ
り、安定して動作可能で回路面積の小さな記憶装置を実現できる。
とができる。
本実施の形態では、本発明の一態様のワード線分割回路が適用された記憶装置の構成例
について、図8を用いて説明する。
ルアレイ304を有する。
される。制御回路301は、入力される各信号に応じて、複数の制御信号を生成して出力
する機能を有する。例えば、制御回路301は、入力されるアドレス信号に応じて行アド
レス信号及び列アドレス信号を出力する機能を有する。
アドレス信号に従って行方向に設けられた配線(例えば上記実施の形態におけるワード線
、容量線、ソース線など)を選択し、選択した配線の電圧を設定する機能を有する。駆動
回路302は、例えば第1のデコーダを備える。第1のデコーダは、入力された行アドレ
ス信号に従って行方向に設けられた配線を選択する機能を有する。
、列方向に設けられた配線(例えば上記実施の形態におけるビット線、選択信号線など)
を選択し、選択した配線の電圧を設定する機能を有する。駆動回路303は、例えば第2
のデコーダ及び複数のアナログスイッチを備える。第2のデコーダは、列方向に設けられ
た配線を選択する機能を有し、複数のアナログスイッチは、第2のデコーダから入力され
る信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、駆動回路3
03に読み出し回路を設けても良い。読み出し回路は、選択した配線に接続されたメモリ
セル305に記憶されたデータを読み出す機能を有する。
成される。メモリセル305の構成としては、上記実施の形態で例示したメモリセルを適
用できる。メモリセル305は、駆動回路302及び駆動回路303により選択され、選
択されたメモリセル305では、データの書き込み又は読み出しが行われる。
リセルを選択し、書き込み動作又は読み出し動作を行う。
用されている。従って、回路構成が簡略化され、且つランダムアクセス時のサイクルタイ
ムが低減された記憶装置とすることができる。
とができる。
本実施の形態では、上記実施の形態に示す記憶装置に適用可能な酸化物半導体層を含む
トランジスタの例について説明する。
9は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
導体層603(a)と、導電層605a(a)と、導電層605b(a)と、絶縁層60
6(a)と、導電層608(a)と、を含む。
。
の上に設けられ、半導体層603(a)に電気的に接続される。
05b(a)の上に設けられる。
。
。また、導電層608(a)を設けない場合には、絶縁層606(a)を設けなくてもよ
い。
導体層603(b)と、導電層605a(b)と、導電層605b(b)と、絶縁層60
6(b)と、導電層608(b)と、を含む。
一部の上に設けられる。
られ、導電層605a(b)及び導電層605b(b)に電気的に接続される。また、半
導体層603(b)は、絶縁層602(b)を介して導電層601(b)に重畳する。
05b(b)の上に設けられる。
。
。導電層608(b)を設けない場合には、絶縁層606(b)を設けなくてもよい。
導体層603(c)と、導電層605a(c)と、導電層605b(c)と、を含む。
04a(c)及び領域604b(c)は、互いに離間し、それぞれドーパントが添加され
た領域である。なお、領域604a(c)及び領域604b(c)の間の領域がチャネル
形成領域になる。半導体層603(c)は、被素子形成層600(c)の上に設けられる
。なお、必ずしも領域604a(c)及び領域604b(c)を設けなくてもよい。
られ、半導体層603(c)に電気的に接続される。また、導電層605a(c)及び導
電層605b(c)は、テーパ状である。
れに限定されない。導電層605a(c)を領域604a(c)の一部に重畳させること
により、導電層605a(c)及び領域604a(c)の間の抵抗値を小さくすることが
できる。また、導電層605a(c)に重畳する半導体層603(c)の領域の全てが領
域604a(c)でもよい。
れに限定されない。導電層605b(c)を領域604b(c)の一部に重畳させること
により、導電層605b(c)及び領域604b(c)の間の抵抗を小さくすることがで
きる。また、導電層605b(c)に重畳する半導体層603(c)の領域の全てが領域
604b(c)でもよい。
05b(c)の上に設けられる。
。絶縁層602(c)を介して導電層601(c)と重畳する半導体層603(c)の領
域がチャネル形成領域になる。
と、半導体層603(d)と、導電層605a(d)と、導電層605b(d)と、を含
む。
設けられる。また、導電層605a(d)及び導電層605b(d)は、テーパ状である
。
域604a(d)及び領域604b(d)は、互いに離間し、それぞれドーパントが添加
された領域である。また、領域604a(d)及び領域604b(d)の間の領域がチャ
ネル形成領域になる。半導体層603(d)は、例えば導電層605a(d)、導電層6
05b(d)、及び被素子形成層600(d)の上に設けられ、導電層605a(d)及
び導電層605b(d)に電気的に接続される。なお、必ずしも領域604a(d)及び
領域604b(d)を設けなくてもよい。
。絶縁層602(d)を介して導電層601(d)と重畳する半導体層603(d)の領
域がチャネル形成領域になる。
は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被
素子形成層600(a)乃至被素子形成層600(d)として用いることもできる。
ての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又
はゲート配線ともいう。
ム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくは
スカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることがで
きる。また、導電層601(a)乃至導電層601(d)の形成に適用可能な材料の層の
積層により、導電層601(a)乃至導電層601(d)を構成することもできる。
層としての機能を有する。
リコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミ
ニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は
酸化ランタン層を用いることができる。
る第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体
層603(a)乃至半導体層603(d)が第13族元素を含む場合に、半導体層603
(a)乃至半導体層603(d)に接する絶縁層として第13族元素を含む絶縁層を用い
ることにより、該絶縁層と半導体層との界面の状態を良好にすることができる。
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸
化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(
原子%)が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(
原子%)がアルミニウムの含有量(原子%)以上の物質のことをいう。例えば、Al2O
x(x=3+α、αは0より大きく1より小さい値)、Ga2Ox(x=3+α、αは0
より大きく1より小さい値)、又はGaxAl2−xO3+α(xは0より大きく2より
小さい値、αは0より大きく1より小さい値)で表記される材料を用いることもできる。
絶縁層602(a)乃至絶縁層602(d)を構成することもできる。例えば、複数のG
a2Oxで表記される酸化ガリウムを含む層の積層により絶縁層602(a)乃至絶縁層
602(d)を構成してもよい。また、Ga2Oxで表記される酸化ガリウムを含む絶縁
層及びAl2Oxで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層602
(a)乃至絶縁層602(d)を構成してもよい。
ルが形成される層としての機能を有する。半導体層603(a)乃至半導体層603(d
)に適用可能な酸化物半導体としては、例えば四元系金属の酸化物、三元系金属の酸化物
、又は二元系金属の酸化物などを含む金属酸化物を用いることができる。
含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(S
n)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有する
ことが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ま
しい。
(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウ
ム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホ
ルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、
ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
−Sn−Al−Zn―O系金属酸化物、In−Sn−Hf−Zn―O系金属酸化物、また
はIn−Hf−Al−Zn―O系金属酸化物などを用いることができる。
−Zn−O系金属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系
金属酸化物、Al−Ga−Zn−O系金属酸化物、Sn−Al−Zn−O系金属酸化物、
In−Hf−Zn−O系金属酸化物、In−La−Zn−O系金属酸化物、In−Ce−
Zn−O系金属酸化物、In−Pr−Zn−O系金属酸化物、In−Nd−Zn−O系金
属酸化物、In−Pm−Zn−O系金属酸化物、In−Sm−Zn−O系金属酸化物、I
n−Eu−Zn−O系金属酸化物、In−Gd−Zn−O系金属酸化物、In−Tb−Z
n−O系金属酸化物、In−Dy−Zn−O系金属酸化物、In−Ho−Zn−O系金属
酸化物、In−Er−Zn−O系金属酸化物、In−Tm−Zn−O系金属酸化物、In
−Yb−Zn−O系金属酸化物、又はIn−Lu−Zn−O系金属酸化物などを用いるこ
とができる。
金属酸化物、Al−Zn−O系金属酸化物、Zn−Mg−O系金属酸化物、Sn−Mg−
O系金属酸化物、In−Mg−O系金属酸化物、In−Sn−O系金属酸化物、又はIn
−Ga−O系金属酸化物などを用いることができる。
又はZn−O系金属酸化物などを用いることもできる。また、上記酸化物半導体として適
用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
:2:1の原子比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることが
できる。あるいは、In:Sn:Zn=1:1:1、In:Sn:Zn=2:1:3ある
いはIn:Sn:Zn=2:1:5の原子比のIn−Sn−Zn系酸化物やその組成の近
傍の酸化物を用いるとよい。
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
でない。)で表記される材料を用いることもできる。InLO3(ZnO)mのLは、G
a、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好
ましくは0.1nm以下の表面上に形成するとよい。
れる領域は、結晶性を有し、非単結晶であって、ab面に垂直な方向から見て、三角形、
六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に金属原子が層状に
配列した相、又はc軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。上
記相を有する材料をCAAC−OS(C Axis Aligned Crystall
ine Oxide Semiconductor)ともいう。
劣化(ゲートバイアスストレスなどによる劣化)や、可視光や紫外光の照射よるトランジ
スタの電気的特性変化が抑制され、信頼性の高いトランジスタとすることができる。
導体層603(d)の厚さを例えば5nm程度にしてもよい。このとき、半導体層603
(a)乃至半導体層603(d)がCAAC−OSである酸化物半導体層であれば、トラ
ンジスタにおける短チャネル効果を抑制することができる。
d)は、n型又はp型の導電性を付与するドーパントが添加され、トランジスタのソース
又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における1
3族の元素(例えば硼素など)、又は、元素周期表における15族の元素(例えば窒素、
リン、又は砒素など)などを用いることができる。なお、トランジスタのソースとしての
機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する
領域をドレイン領域ともいう。領域604a(c)、領域604b(c)、領域604a
(d)、及び領域604b(d)にドーパントを添加することにより導電層との接触抵抗
を小さくすることができるため、トランジスタを微細化することができる。
層605b(d)のそれぞれは、トランジスタのソース又はドレインとしての機能を有す
る。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線と
もいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配
線ともいう。
層605b(d)としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル
、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を
主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアル
ミニウムを含む合金材料の層により、導電層605a(a)乃至導電層605a(d)、
及び導電層605b(a)乃至導電層605b(d)を構成することができる。また、導
電層605a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層6
05b(d)に適用可能な材料の層の積層により、導電層605a(a)乃至導電層60
5a(d)、及び導電層605b(a)乃至導電層605b(d)を構成することもでき
る。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積
層により、導電層605a(a)乃至導電層605a(d)、及び導電層605b(a)
乃至導電層605b(d)を構成することができる。
至導電層605b(d)としては、導電性の金属酸化物を含む層を用いることもできる。
導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジ
ウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層605
a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層605b(d
)に適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
602(d)に適用可能な材料の層を用いることができる。また、絶縁層606(a)及
び絶縁層606(b)に適用可能な材料の積層により、絶縁層606(a)及び絶縁層6
06(b)を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより
絶縁層606(a)及び絶縁層606(b)を構成してもよい。例えば、酸化アルミニウ
ム層を用いることにより、半導体層603(a)及び半導体層603(b)への不純物の
侵入抑制効果をより高めることができ、また、半導体層603(a)及び半導体層603
(b)中の酸素の脱離抑制効果を高めることができる。
ての機能を有する。なお、トランジスタが導電層601(a)及び導電層608(a)の
両方、又は導電層601(b)及び導電層608(b)の両方を含む構造である場合、導
電層601(a)及び導電層608(a)の一方、又は導電層601(b)及び導電層6
08(b)の一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう
。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより
、トランジスタの閾値電圧を制御しやすくすることができる。
導電層601(d)に適用可能な材料の層を用いることができる。また、導電層608(
a)及び導電層608(b)に適用可能な材料の層の積層により導電層608(a)及び
導電層608(b)を構成してもよい。
の一部の上に絶縁層を含み、該絶縁層を介して半導体層に重畳するように、ソース又はド
レインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁
層は、トランジスタのチャネル形成層を保護する層(チャネル保護層ともいう)としての
機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層60
2(a)乃至絶縁層602(d)に適用可能な材料の層を用いることができる。また、絶
縁層602(a)乃至絶縁層602(d)に適用可能な材料の積層によりチャネル保護層
としての機能を有する絶縁層を構成してもよい。
、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶
縁層602(a)乃至絶縁層602(d)に適用可能な材料の層を用いることができる。
また、絶縁層602(a)乃至絶縁層602(d)に適用可能な材料の積層により下地層
を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層
を構成することにより、下地層に含まれる酸素が半導体層603(a)乃至半導体層60
3(d)を介して脱離するのを抑制することができる。
に示すトランジスタの作製方法例について、図10を用いて説明する。図10は、図9(
A)に示すトランジスタの作製方法例を説明するための断面模式図である。
600(a)の上に第1の導電膜を形成し、第1の導電膜の一部をエッチングすることに
より導電層601(a)を形成する。
ることにより第1の導電膜を形成することができる。また、導電層601(a)に適用可
能な材料の膜を積層させ、第1の導電膜を形成することもできる。
物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減す
ることができる。
において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分
などの不純物を脱離することができる。
、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電
圧を印加し、プラズマを形成して被形成面を改質する処理(逆スパッタともいう)を行っ
てもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質(パーティク
ル、ごみともいう)を除去することができる。
、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとして
は、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用
いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内
の残留水分を除去することもできる。上記真空ポンプを用いることにより、不純物を含む
排気の逆流を低減することができる。
タの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォト
リソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用い
て膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形
成後にレジストマスクを除去する。
を用いることにより、フォトマスクが不要になるため、製造コストを低減することができ
る。また、透過率の異なる複数の領域を有する露光マスク(多階調マスクともいう)を用
いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの
領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジ
ストマスクの数を低減することができる。
ことにより絶縁層602(a)を形成する。
可能な材料の膜を形成することにより第1の絶縁膜を形成することができる。また、絶縁
層602(a)に適用可能な材料の膜を積層させることにより第1の絶縁膜を形成するこ
ともできる。また、高密度プラズマCVD法(例えばμ波(例えば、周波数2.45GH
zのμ波)を用いた高密度プラズマCVD法)を用いて絶縁層602(a)に適用可能な
材料の膜を形成することにより、絶縁層602(a)を緻密にすることができ、絶縁層6
02(a)の絶縁耐圧を向上させることができる。
、その後酸化物半導体膜の一部をエッチングすることにより半導体層603(a)を形成
する。
料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲
気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよ
い。また、半導体層603(a)としてCAAC−OSである酸化物半導体層を形成する
場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を10
0℃以上500℃以下、好ましくは200℃以上350℃以下にして酸化物半導体膜を形
成する。このとき、スパッタリング装置内の水素又は水などの不純物の濃度が極めて低い
ことが好ましい。例えば、酸化物半導体膜の形成前に熱処理を行うことにより、スパッタ
リング装置内の水素又は水などの不純物の濃度を低くすることができる。また、このとき
、絶縁層602(a)は平坦であることが好ましい。例えば、絶縁層602(a)の平均
面粗さは、0.5nm未満、さらには0.1nm以下であることが好ましい。
n=1:2(モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:Zn
O=1:4)、好ましくはIn:Zn=20:1乃至In:Zn=1:1(モル数比に換
算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2)、さらに好ま
しくはIn:Zn=15:1乃至In:Zn=1.5:1(モル数比に換算するとIn2
O3:ZnO=15:2乃至In2O3:ZnO=3:4)の組成比である酸化物ターゲ
ットを用いて酸化物半導体膜を形成することができる。例えば、In−Zn−O系酸化物
半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=S:U:Rのとき、R
>1.5S+Uとする。Inの量を多くすることにより、トランジスタの移動度を向上さ
せることができる。
る場合に用いる酸化物半導体のターゲットの組成比は、In:Sn:Znが原子数比で、
1:2:2、2:1:3、1:1:1、或いは20:45:35などを用いることができ
る。
る場合に用いる酸化物半導体のターゲットの組成比は、In:Ga:Znが原子数比で、
1:1:0.5、1:1:1、或いは1:1:2などを用いることができる。
下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層603(a)を形成する
。このとき、希ガスと酸素の混合雰囲気下で半導体層603(a)を形成する場合には、
希ガスの量に対して酸素の量が多い方が好ましい。
に第2の導電膜を形成し、第2の導電膜の一部をエッチングすることにより導電層605
a(a)及び導電層605b(a)を形成する。
)に適用可能な材料の膜を形成することにより第2の導電膜を形成することができる。ま
た、導電層605a(a)及び導電層605b(a)に適用可能な材料の膜を積層させる
ことにより第2の導電膜を形成することもできる。
(a)を形成する。
混合雰囲気下で、スパッタリング法を用いて絶縁層606(a)に適用可能な膜を形成す
ることにより、絶縁層606(a)を形成することができる。スパッタリング法を用いて
絶縁層606(a)を形成することにより、トランジスタのバックチャネルとしての機能
を有する半導体層603(a)の部分における抵抗の低下を抑制することができる。また
、絶縁層606(a)を形成する際の基板温度は、室温以上300℃以下であることが好
ましい。
プラズマ処理を行い、露出している半導体層603(a)の表面に付着した吸着水などを
除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層6
06(a)を形成することが好ましい。
50℃以下、又は600℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化
物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第2の導電膜を形
成した後、第2の導電膜の一部をエッチングした後、又は絶縁層606(a)を形成した
後に上記加熱処理を行う。
体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばG
RTA(Gas Rapid Thermal Annealing)装置又はLRTA
(Lamp Rapid Thermal Annealing)装置などのRTA(R
apid Thermal Annealing)装置を用いることができる。LRTA
装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボ
ンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光
(電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温
のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加
熱処理によって被処理物と反応しない不活性気体(例えば窒素)を用いることができる。
高純度のN2Oガス、又は超乾燥エア(露点が−60℃以下、好ましくは−60℃以下の
雰囲気)を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含ま
ないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、
6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1
ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガ
スの作用により、半導体層603(a)に酸素が供給され、半導体層603(a)中の酸
素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度の
N2Oガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
極となる導電層形成後、ソース電極又はドレイン電極となる導電層の上の絶縁層形成後、
又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば2.4
5GHzの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入
法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、
作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ド
ーピング処理を行い、絶縁層602(a)及び絶縁層606(a)の一方又は両方を、化
学量論的組成比より酸素が多い状態にする。
3(a)に供給されやすくなる。よって、半導体層603(a)中、又は絶縁層602(
a)及び絶縁層606(a)の一方又は両方と、半導体層603(a)との界面における
酸素欠陥を低減することができるため、半導体層603(a)のキャリア濃度をより低減
することができる。また、これに限定されず、製造過程により半導体層603(a)に含
まれる酸素を過剰にした場合であっても、半導体層603(a)に接する上記絶縁層によ
り、半導体層603(a)からの酸素の脱離を抑制することができる。
ウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をGa
2Oxにすることができる。
ニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成
をAl2Oxにすることができる。
ムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に
酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をGax
Al2−xO3+αとすることができる。
素化合物ともいう)などの不純物を排除し、且つ半導体層603(a)に酸素を供給する
ことにより、半導体層603(a)を高純度化させることができる。
気下、又は酸素ガス雰囲気下で加熱処理(好ましくは200℃以上600℃以下、例えば
250℃以上350℃以下)を行ってもよい。
、第3の導電膜の一部をエッチングすることにより導電層608(a)を形成する。
ることにより第3の導電膜を形成することができる。また、第3の導電膜に適用可能な材
料の膜を積層させ、第3の導電膜を形成することもできる。
えば図9(B)乃至図9(D)に示す各構成要素において、名称が図9(A)に示す各構
成要素と同じであり且つ機能の少なくとも一部が図9(A)に示す各構成要素と同じであ
れば、図10(A)に示すトランジスタの作製方法例の説明を適宜援用することができる
。
(d)、並びに領域604b(c)及び領域604b(d)を形成する場合には、ゲート
としての機能を有する導電層が形成される側から半導体層にドーパントを添加することに
より、ゲート絶縁層としての機能を有する絶縁層を介して自己整合で領域604a(c)
及び領域604a(d)、並びに領域604b(c)及び領域604b(d)を形成する
。
ができる。
、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、
ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に
重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、
ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接
続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
的にI型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、
酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/
cm3未満、さらに好ましくは1×1011/cm3未満にすることができる。また、上
記構造にすることにより、チャネル幅1μmあたりのオフ電流を10aA(1×10−1
7A)以下にすること、さらにはチャネル幅1μmあたりのオフ電流を1aA(1×10
−18A)以下、さらにはチャネル幅1μmあたりのオフ電流を10zA(1×10−2
0A)以下、さらにはチャネル幅1μmあたりのオフ電流を1zA(1×10−21A)
以下、さらにはチャネル幅1μmあたりのオフ電流を100yA(1×10−22A)以
下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の
形態におけるトランジスタのオフ電流の下限値は、約10−30A/μmであると見積も
られる。
ワード線分割回路に適用するトランジスタとして用いることにより、極めて簡略化され、
安定して動作可能なワード線分割回路を実現することができる。
とができる。
本実施の形態では、上記実施の形態における記憶装置の構造例について説明する。
の半導体(シリコンなど)を含有する半導体層を含むトランジスタと、チャネルが形成さ
れる酸化物半導体層を含むトランジスタを用いて構成される。このとき、チャネルが形成
される酸化物半導体層を含むトランジスタは、元素周期表における第14族の半導体(シ
リコンなど)を含有する半導体層を含むトランジスタの上に積層させることができる。元
素周期表における第14族の半導体(シリコンなど)を含有する半導体層を含むトランジ
スタは、例えば図1における選択トランジスタ111や、図8における制御回路301、
駆動回路302及び駆動回路303を構成するトランジスタに適用される。
ンジスタの上にチャネルが形成される酸化物半導体層を含むトランジスタを積層する例に
ついて、図11に示す。なお、図11では、実際の寸法と異なる構成要素を含む。
、絶縁層786bと、絶縁層788と、半導体層753と、導電層754aと、導電層7
54bと、絶縁層755と、導電層756と、絶縁層757aと、絶縁層757bと、絶
縁層758と、絶縁層759と、導電層760aと、導電層760bと、により元素周期
表における第14族の半導体(シリコンなど)を含有する半導体層を含むnチャネル型ト
ランジスタ(例えば図1における選択トランジスタ111に相当)とチャネルが形成され
る酸化物半導体層を含むトランジスタ(例えば図1に示すトランジスタ101に相当)が
構成される。
80には、絶縁領域781a及び絶縁領域781bが設けられ、隣接するトランジスタ(
図示しない)が電気的に分離されている。
上に設けられた半導体層を半導体層780として用いることもできる。
ドーパントが添加された領域である。領域782a及び領域782bは、上記nチャネル
型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域78
2a及び領域782bのそれぞれは、別途設けられた導電層に電気的に接続されてもよい
。
ることにより、pチャネル型トランジスタのソース領域又はドレイン領域としての機能を
もたせることもできる。
濃度領域の深さは、それ以外の領域782a及び領域782bの領域の深さより小さくて
もよいが、これに限定されない。
領域の上に設けられる。絶縁層784は、上記nチャネル型トランジスタのゲート絶縁層
としての機能を有する。
酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化
アルミニウム、酸化ハフニウム、有機絶縁材料(例えばポリイミド又はアクリルなど)な
どの材料の層を用いることができる。また、絶縁層784に適用可能な材料の積層により
絶縁層784を構成してもよい。
畳する半導体層780の領域が上記nチャネル型トランジスタのチャネル形成領域になる
。導電層785は、上記nチャネル型トランジスタのゲートとしての機能を有する。
、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、
又はこれらを主成分とする合金材料の層を用いることができる。また、導電層785に適
用可能な材料の積層により、導電層785を構成することもできる。
する一対の側面の一方に接する。
する上記一対の側面の他方に接する。
る。
能な材料のうち、絶縁層784に適用した材料と同じ材料の層又は異なる材料の層を用い
ることができる。また、絶縁層786a、絶縁層786b、及び絶縁層788に適用可能
な材料の積層により、絶縁層786a、絶縁層786b、及び絶縁層788を構成するこ
ともできる。
及び領域752bを含む。領域752a及び領域752bはドーパントが添加された領域
であり、ソース領域又はドレイン領域としての機能を有する。ドーパントとしては、上記
実施の形態における酸化物半導体層を含むトランジスタに適用可能なドーパントを適宜用
いることができる。なお、領域752a及び領域752bは必ずしも設けなくともよい。
材料の層を用いることができる。
タのゲート絶縁層としての機能を有する。
の層を用いることができる。また、絶縁層755に適用可能な材料の積層により絶縁層7
55を構成してもよい。
トランジスタのゲートとしての機能を有する。
の層を用いることができる。また、導電層756に適用可能な材料の積層により導電層7
56を構成してもよい。
に設けられる。なお、絶縁層757a及び絶縁層757bは必ずしも設けなくてもよい。
aは、導電層785に電気的に接続される。導電層754aは、上記酸化物半導体層を含
むトランジスタのソース又はドレインとしての機能を有する。
上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
(a)及び導電層605b(a)に適用可能な材料の層を用いることができる。また、導
電層754a及び導電層754bに適用可能な材料の積層により導電層754a及び導電
層754bを構成してもよい。
及び導電層754bの上に設けられる。
の層を用いることができる。また、絶縁層758に適用可能な材料の積層により絶縁層7
58を構成してもよい。絶縁層758は、不純物の侵入を抑制する保護層としての機能を
有する。
の層を用いることができる。また、絶縁層759に適用可能な材料の積層により絶縁層7
59を構成してもよい。
754aに電気的に接続される。導電層760aは、酸化物半導体層を含むトランジスタ
のソース又はドレインとしての機能を有する。
754bに電気的に接続される。導電層760bは、酸化物半導体層を含むトランジスタ
のソース又はドレインとしての機能を有する。
(a)及び導電層605b(a)に適用可能な材料の層を用いることができる。また、導
電層760a及び導電層760bに適用可能な材料の積層により導電層760a及び導電
層760bを構成してもよい。
材料の半導体層を用いたトランジスタを積層させて記憶装置を構成することにより、回路
面積を小さくすることができる。
とができる。
酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの
状態をとる。好ましくは、酸化物半導体膜は、CAAC−OS膜とする。
または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素
原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を
中心に回転した)結晶を含む酸化物(CAAC−OS)膜について説明する。
AAC−OS膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸
化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大
きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission
Electron Microscope)による観察像では、CAAC−OS膜に含ま
れる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜
には粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−O
S膜は、粒界に起因する電子移動度の低下が抑制される。
トルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸
およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
5°以上5°以下の範囲も含まれることとする。
Sを構成する個々の結晶部分のc軸は一定の方向(例えば、CAAC−OSが形成される
基板面、CAAC−OSの表面などに垂直な方向)に揃っていてもよい。または、CAA
C−OSを構成する個々の結晶部分のab面の法線は一定の方向(例えば、CAAC−O
Sが形成される基板面、CAAC−OSの表面などに垂直な方向)を向いていてもよい。
AC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、C
AAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
トルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形
成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。
なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明
であったりする。
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその
膜断面を観察すると金属原子または金属原子および酸素原子(または窒素原子)の層状配
列が認められる酸化物を挙げることもできる。
ない限り、図12乃至図14は上方向をc軸方向とし、c軸方向と直交する面をab面と
する。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分を
いう。また、図12において丸で囲まれたO原子は4配位のO原子を示し、二重丸は3配
位のO原子を示す。
子(以下4配位のO原子)と、を有する構造を示す。ここでは、金属原子が1個に対して
、近接の酸素原子のみ示した構造を小グループと呼ぶ。図12(A)の構造は、八面体構
造をとるが、簡単のため平面構造で示している。なお、図12(A)の上半分および下半
分にはそれぞれ3個ずつ4配位のO原子がある。図12(A)に示す小グループは電荷が
0である。
子(以下3配位のO原子)と、Ga原子に近接の2個の4配位のO原子と、を有する構造
を示す。3配位のO原子は、いずれもab面に存在する。図12(B)の上半分および下
半分にはそれぞれ1個ずつ4配位のO原子がある。また、In原子も5配位をとるため、
図12(B)に示す構造をとりうる。図12(B)に示す小グループは電荷が0である。
と、を有する構造を示す。図12(C)の上半分には1個の4配位のO原子があり、下半
分には3個の4配位のO原子がある。または、図12(C)の上半分に3個の4配位のO
原子があり、下半分に1個の4配位のO原子があってもよい。図12(C)に示す小グル
ープは電荷が0である。
と、を有する構造を示す。図12(D)の上半分には3個の4配位のO原子があり、下半
分には3個の4配位のO原子がある。図12(D)に示す小グループは電荷が+1となる
。
1個の4配位のO原子があり、下半分には1個の4配位のO原子がある。図12(E)に
示す小グループは電荷が−1となる。
を大グループ(ユニットセルともいう。)と呼ぶ。
す6配位のIn原子の上半分の3個のO原子は、下方向にそれぞれ3個の近接In原子を
有し、下半分の3個のO原子は、上方向にそれぞれ3個の近接In原子を有する。図12
(B)に示す5配位のGa原子の上半分の1個のO原子は下方向に1個の近接Ga原子を
有し、下半分の1個のO原子は上方向に1個の近接Ga原子を有する。図12(C)に示
す4配位のZn原子の上半分の1個のO原子は、下方向に1個の近接Zn原子を有し、下
半分の3個のO原子は、上方向にそれぞれ3個の近接Zn原子を有する。この様に、金属
原子の上方向の4配位のO原子の数と、そのO原子の下方向にある近接金属原子の数は等
しく、同様に金属原子の下方向の4配位のO原子の数と、そのO原子の上方向にある近接
金属原子の数は等しい。O原子は4配位なので、下方向にある近接金属原子の数と、上方
向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のO
原子の数と、別の金属原子の下方向にある4配位のO原子の数との和が4個のとき、金属
原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子
(InまたはSn)が下半分の4配位のO原子を介して結合する場合、4配位のO原子が
3個であるため、5配位の金属原子(GaまたはIn)、4配位の金属原子(Zn)のい
ずれかと結合することになる。
する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結
合して中グループを構成する。
示す。図13(B)に、3つの中グループで構成される大グループを示す。なお、図13
(C)は、図13(B)の層構造をc軸方向から観察した場合の原子配列を示す。
数のみ示し、例えば、Sn原子の上半分および下半分にはそれぞれ3個ずつ4配位のO原
子があることを丸枠の3として示している。同様に、図13(A)において、In原子の
上半分および下半分にはそれぞれ1個ずつ4配位のO原子があり、丸枠の1として示して
いる。また、同様に、図13(A)において、下半分には1個の4配位のO原子があり、
上半分には3個の4配位のO原子があるZn原子と、上半分には1個の4配位のO原子が
あり、下半分には3個の4配位のO原子があるZn原子とを示している。
から順に4配位のO原子が3個ずつ上半分および下半分にあるSn原子が、4配位のO原
子が1個ずつ上半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に3
個の4配位のO原子があるZn原子と結合し、そのZn原子の下半分の1個の4配位のO
原子を介して4配位のO原子が3個ずつ上半分および下半分にあるIn原子と結合し、そ
のIn原子が、上半分に1個の4配位のO原子があるZn原子2個からなる小グループと
結合し、この小グループの下半分の1個の4配位のO原子を介して4配位のO原子が3個
ずつ上半分および下半分にあるSn原子と結合している構成である。この中グループが複
数結合して大グループを構成する。
れ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)
原子、Zn(4配位)原子、Sn(5配位または6配位)原子の電荷は、それぞれ+3、
+2、+4である。従って、Sn原子を含む小グループは電荷が+1となる。そのため、
Sn原子を含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。
電荷−1をとる構造として、図12(E)に示すように、2個のZn原子を含む小グルー
プが挙げられる。例えば、Sn原子を含む小グループが1個に対し、2個のZn原子を含
む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とするこ
とができる。
の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Zn
−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)とする
組成式で表すことができる。
や、三元系金属の酸化物であるIn−Ga−Zn−O系酸化物(IGZOとも表記する。
)、In−Al−Zn−O系酸化物、Sn−Ga−Zn−O系酸化物、Al−Ga−Zn
−O系酸化物、Sn−Al−Zn−O系酸化物や、In−Hf−Zn−O系酸化物、In
−La−Zn−O系酸化物、In−Ce−Zn−O系酸化物、In−Pr−Zn−O系酸
化物、In−Nd−Zn−O系酸化物、In−Pm−Zn−O系酸化物、In−Sm−Z
n−O系酸化物、In−Eu−Zn−O系酸化物、In−Gd−Zn−O系酸化物、In
−Tb−Zn−O系酸化物、In−Dy−Zn−O系酸化物、In−Ho−Zn−O系酸
化物、In−Er−Zn−O系酸化物、In−Tm−Zn−O系酸化物、In−Yb−Z
n−O系酸化物、In−Lu−Zn−O系酸化物や、二元系金属の酸化物であるIn−Z
n−O系酸化物、Sn−Zn−O系酸化物、Al−Zn−O系酸化物、Zn−Mg−O系
酸化物、Sn−Mg−O系酸化物、In−Mg−O系酸化物や、In−Ga−O系酸化物
などを用いた場合も同様である。
デル図を示す。
から順に4配位のO原子が3個ずつ上半分および下半分にあるIn原子が、4配位のO原
子が1個上半分にあるZn原子と結合し、そのZn原子の下半分の3個の4配位のO原子
を介して、4配位のO原子が1個ずつ上半分および下半分にあるGa原子と結合し、その
Ga原子の下半分の1個の4配位のO原子を介して、4配位のO原子が3個ずつ上半分お
よび下半分にあるIn原子と結合している構成である。この中グループが複数結合して大
グループを構成する。
は、図14(B)の層構造をc軸方向から観察した場合の原子配列を示している。
の電荷は、それぞれ+3、+2、+3であるため、In原子、Zn原子およびGa原子の
いずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合
わせであれば中グループの合計の電荷は常に0となる。
た中グループに限定されず、In原子、Ga原子、Zn原子の配列が異なる中グループを
組み合わせた大グループも取りうる。
の結晶を得ることができる。なお、得られるIn−Ga−Zn−O系の層構造は、InG
aO3(ZnO)n(nは自然数。)とする組成式で表すことができる。
る。なお、図15(A)に示す結晶構造において、図12(B)で説明したように、Ga
原子及びIn原子は5配位をとるため、Ga原子がIn原子に置き換わった構造も取りう
る。
を取りうる。なお、図15(B)に示す結晶構造において、図12(B)で説明したよう
に、Ga原子及びIn原子は5配位をとるため、Ga原子がIn原子に置き換わった構造
も取りうる。
とができる。
101 トランジスタ
110 メモリセル
111 選択トランジスタ
113 データ保持部
150 記憶装置
200 記憶装置
210 メモリセル
211 選択トランジスタ
213 容量素子
220 記憶装置
230 メモリセル
231 選択トランジスタ
240 記憶装置
250 メモリセル
251 選択トランジスタ
253 選択トランジスタ
255 トランジスタ
256 トランジスタ
257 トランジスタ
258 トランジスタ
260 記憶装置
270 メモリセル
271 選択トランジスタ
273 トランジスタ
275 容量素子
300 記憶装置
301 制御回路
302 駆動回路
303 駆動回路
304 メモリセルアレイ
305 メモリセル
600 被素子形成層
601 導電層
602 絶縁層
603 半導体層
604a 領域
604b 領域
605a 導電層
605b 導電層
606 絶縁層
608 導電層
752a 領域
752b 領域
753 半導体層
754a 導電層
754b 導電層
755 絶縁層
756 導電層
757a 絶縁層
757b 絶縁層
758 絶縁層
759 絶縁層
760a 導電層
760b 導電層
780 半導体層
781a 絶縁領域
781b 絶縁領域
782a 領域
782b 領域
784 絶縁層
785 導電層
786a 絶縁層
786b 絶縁層
788 絶縁層
WL ワード線
SG 選択信号線
BL ビット線
SWL サブワード線
CL 容量線
SL ソース線
Claims (2)
- 複数のビット線と、ワード線と、サブワード線と、トランジスタと、複数のメモリセルと、を有し、
前記複数のメモリセルのそれぞれは、データ保持部と、選択トランジスタと、を有し、
前記トランジスタは、前記選択トランジスタの一つと積層されており、
前記選択トランジスタは、ソース又はドレインの一方が前記複数のビット線の一つと電気的に接続され、ソース又はドレインの他方が前記データ保持部と電気的に接続され、ゲートが前記サブワード線と電気的に接続され、
前記トランジスタは、ソース又はドレインの一方が前記ワード線と電気的に接続され、ソース又はドレインの他方が前記サブワード線と電気的に接続されていることを特徴とする半導体装置。 - 複数のビット線と、ワード線と、サブワード線と、トランジスタと、複数のメモリセルと、を有し、
前記複数のメモリセルのそれぞれは、選択トランジスタと、容量素子と、を有し、
前記トランジスタは、前記選択トランジスタの一つ及び前記容量素子の一つと積層されており、
前記選択トランジスタは、ソース又はドレインの一方が前記複数のビット線の一つと電気的に接続され、ソース又はドレインの他方が前記容量素子と電気的に接続され、ゲートが前記サブワード線と電気的に接続され、
前記トランジスタは、ソース又はドレインの一方が前記ワード線と電気的に接続され、ソース又はドレインの他方が前記サブワード線と電気的に接続されていることを特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011113011 | 2011-05-20 | ||
JP2011113011 | 2011-05-20 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012111813A Division JP6091083B2 (ja) | 2011-05-20 | 2012-05-15 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017016728A JP2017016728A (ja) | 2017-01-19 |
JP6235093B2 true JP6235093B2 (ja) | 2017-11-22 |
Family
ID=47174809
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012111813A Expired - Fee Related JP6091083B2 (ja) | 2011-05-20 | 2012-05-15 | 記憶装置 |
JP2016195544A Active JP6235093B2 (ja) | 2011-05-20 | 2016-10-03 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012111813A Expired - Fee Related JP6091083B2 (ja) | 2011-05-20 | 2012-05-15 | 記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9697878B2 (ja) |
JP (2) | JP6091083B2 (ja) |
KR (1) | KR101990274B1 (ja) |
TW (1) | TW201312581A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10014068B2 (en) | 2011-10-07 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2014195241A (ja) | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9607991B2 (en) | 2013-09-05 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP6537264B2 (ja) * | 2013-12-12 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9589611B2 (en) | 2015-04-01 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
JP6858549B2 (ja) | 2015-12-28 | 2021-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置、記憶装置 |
US10032492B2 (en) | 2016-03-18 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, driver IC, computer and electronic device |
Family Cites Families (133)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59155954A (ja) | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法 |
JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
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CN102938420B (zh) | 2004-11-10 | 2015-12-02 | 佳能株式会社 | 无定形氧化物和场效应晶体管 |
CA2585071A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
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JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
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JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
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JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
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JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnOフィルム及びこれを用いたTFTの製造方法 |
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KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ZnO TFT |
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JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Nec液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
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JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
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JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーelディスプレイおよびその製造方法 |
KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
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KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
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KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ZnO 계 박막 트랜지스터 및 그 제조방법 |
JP2008310840A (ja) | 2007-06-12 | 2008-12-25 | Toshiba Corp | 半導体記憶装置 |
JP5430846B2 (ja) * | 2007-12-03 | 2014-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
KR101515468B1 (ko) * | 2008-12-12 | 2015-05-06 | 삼성전자주식회사 | 표시장치 및 그 동작방법 |
JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
US8927981B2 (en) * | 2009-03-30 | 2015-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
KR101073542B1 (ko) * | 2009-09-03 | 2011-10-17 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
CN103794612B (zh) * | 2009-10-21 | 2018-09-07 | 株式会社半导体能源研究所 | 半导体装置 |
SG10201910510UA (en) | 2009-10-29 | 2020-01-30 | Semiconductor Energy Lab | Semiconductor device |
WO2011052386A1 (en) | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR20200096317A (ko) | 2009-11-20 | 2020-08-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR101762316B1 (ko) | 2009-12-28 | 2017-07-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
CN102714184B (zh) | 2009-12-28 | 2016-05-18 | 株式会社半导体能源研究所 | 半导体器件 |
KR101800850B1 (ko) | 2010-01-29 | 2017-11-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
KR102094131B1 (ko) | 2010-02-05 | 2020-03-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치를 구동하는 방법 |
JP5846789B2 (ja) | 2010-07-29 | 2016-01-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2012
- 2012-05-15 JP JP2012111813A patent/JP6091083B2/ja not_active Expired - Fee Related
- 2012-05-16 TW TW101117387A patent/TW201312581A/zh unknown
- 2012-05-16 US US13/472,789 patent/US9697878B2/en not_active Expired - Fee Related
- 2012-05-17 KR KR1020120052392A patent/KR101990274B1/ko active IP Right Grant
-
2016
- 2016-10-03 JP JP2016195544A patent/JP6235093B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US20120294061A1 (en) | 2012-11-22 |
JP2013008434A (ja) | 2013-01-10 |
JP6091083B2 (ja) | 2017-03-08 |
US9697878B2 (en) | 2017-07-04 |
JP2017016728A (ja) | 2017-01-19 |
KR101990274B1 (ko) | 2019-06-19 |
TW201312581A (zh) | 2013-03-16 |
KR20120130127A (ko) | 2012-11-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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