KR100512936B1 - 반도체 메모리 장치 및 이 장치의 배치방법 - Google Patents

반도체 메모리 장치 및 이 장치의 배치방법 Download PDF

Info

Publication number
KR100512936B1
KR100512936B1 KR10-2002-0071707A KR20020071707A KR100512936B1 KR 100512936 B1 KR100512936 B1 KR 100512936B1 KR 20020071707 A KR20020071707 A KR 20020071707A KR 100512936 B1 KR100512936 B1 KR 100512936B1
Authority
KR
South Korea
Prior art keywords
cell array
memory cell
array blocks
word lines
address
Prior art date
Application number
KR10-2002-0071707A
Other languages
English (en)
Other versions
KR20040043453A (ko
Inventor
성낙우
최현수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0071707A priority Critical patent/KR100512936B1/ko
Priority to US10/676,797 priority patent/US6765845B2/en
Priority to JP2003378798A priority patent/JP4245148B2/ja
Publication of KR20040043453A publication Critical patent/KR20040043453A/ko
Application granted granted Critical
Publication of KR100512936B1 publication Critical patent/KR100512936B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 배치방법을 공개한다. 이 장치는 k ×m의 매트릭스 형태로 배열되고 k개의 x 블록 선택신호들과 m개의 y 블록 선택신호들에 의해서 나뉘어지고 수평으로 배치된 복수개의 분할 워드 라인들을 구비한 km개의 메모리 셀 어레이 블록들, km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 m개씩 나뉘어서 배치된 km개의 xy 어드레스 워드 라인들, 및 각각이 km개의 xy 어드레스 워드 라인들 각각으로부터 분기되고 km개의 메모리 셀 어레이 블록들의 대응하는 블록으로 수직으로 배치된 km개의 분할 y 어드레스 워드 라인들을 구비하는 것을 특징으로 한다. 따라서, 분할 y 어드레스 워드 라인을 배치함으로써 y 어드레스 워드 라인에서 소모되는 전력을 줄일 수 있다.

Description

반도체 메모리 장치 및 이 장치의 배치방법{Semiconductor memory device and layout method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 전력 소모를 줄일 수 있는 반도체 메모리 장치 및 이 장치의 배치방법에 관한 것이다.
종래의 일반적인 반도체 메모리 장치는 워드 라인이 수평으로 배치되고, 비트 라인이 수직으로 배치되고, 워드 라인과 비트 라인사이에 메모리 셀이 배치된다. 그리고, 로우 어드레스를 디코딩하여 워드 라인을 선택하고, 컬럼 어드레스를 디코딩하여 비트 라인을 선택한다. 이와같이 구성된 종래의 일반적인 반도체 메모리 장치의 수직으로 배치된 비트 라인은 전원전압의 20%범위에서 스윙하도록 설계된다. 그래서, 비트 라인의 캐패시턴스를 C, 전원전압을 VDD라고 하고, 비트 라인의 개수를 y개라 할 때, 비트 라인에서 소모되는 전력을 계산하여 보면 y ×C ×0.2(VDD)2이 된다.
그런데, 종래의 일반적인 반도체 메모리 장치는 하나의 워드 라인이 선택되는 경우에는 워드 라인에 연결된 모든 메모리 셀들과 비트 라인들사이에 전하 공유 동작이 수행됨으로 인해서 비트 라인들의 수가 증가함에 따라 많은 전력 소모를 유발하게 된다는 문제점이 있었다.
그래서, 상술한 문제점을 해소하기 위하여 분할 워드 라인 구조를 가진 반도체 메모리 장치가 등장하게 되었다.
분할 워드 라인 구조를 가진 반도체 메모리 장치는 메인 워드 라인 및 분할 워드 라인이 수평으로 배치되고, 비트 라인이 수직으로 배치되고, 분할 워드 라인과 비트 라인사이에 메모리 셀이 배치되고, 메모리 셀 어레이 블록을 선택하기 위한 블록 선택신호들이 전송되는 y 어드레스 워드 라인이 수직으로 배치된다. 분할 워드 라인은 메모리 셀 어레이 블록단위로 분할되고, 메인 워드 라인을 선택하기 위한 신호와 해당 메모리 셀 어레이 블록을 선택하기 위한 블록 선택신호를 조합함에 의해서 선택된다. 그래서, 분할 워드 라인 구조를 가진 반도체 메모리 장치는 선택된 메모리 셀 어레이 블록의 선택된 분할 워드 라인에 연결된 메모리 셀들과 선택된 메모리 셀 어레이 블록의 비트 라인들사이에 전하 공유 동작이 수행된다.
따라서, 분할 워드 라인 구조를 가지는 반도체 메모리 장치는 선택된 메모리 셀 어레이 블록의 비트 라인들만 동작을 수행하기 때문에 비트 라인들에서 소모되는 전력이 줄어들게 된다.
일반적으로, 분할 워드 라인 구조를 가진 반도체 메모리 장치는 수직으로 배치된 비트 라인이 전원전압의 20%범위에서 스윙하도록 설계되고, y 어드레스 워드 라인이 전원전압으로 풀 스윙하도록 설계된다. 그리고, 비트 라인의 캐패시턴스를 C라고 할 때, y 어드레스 워드 라인의 캐패시턴스는 비트 라인의 캐패시턴스의 약 4배가 된다. 그래서, 비트 라인의 캐패시턴스를 C, 전원전압을 VDD, 비트 라인의 개수를 y개라 하고, 메모리 셀 어레이 블록을 m개로 분리하고 z개의 메모리 셀 어레이 블록이 동시에 선택되도록 설계된 경우의 비트 라인에서 소모되는 전력을 계산하여 보면 y/m ×C ×0.2(VDD)2이 되고, y 어드레스 워드 라인에서 소모되는 전력을 계산하여 보면 z ×4C ×(VDD)2이 된다.
따라서, 분할 워드 라인 구조를 가지는 반도체 메모리 장치는 비트 라인에서 소모되는 전력은 줄어들게 되지만, 동시에 동작되는 y 어드레스 워드 라인들의 수가 많아지는 경우에는 오히려 일반적인 반도체 메모리 장치에 비해서 전력 소모가 증가하게 된다는 문제점이 있다.
본 발명의 목적은 분할 워드 라인 구조에서 y 어드레스 워드 라인에서 발생되는 전력 소모를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 배치방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 k ×m의 매트릭스 형태로 배열되고 k개의 x 블록 선택신호들과 m개의 y 블록 선택신호들에 의해서 나뉘어지고 수평으로 배치된 복수개의 분할 워드 라인들을 구비한 km개의 메모리 셀 어레이 블록들, 상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 m개씩 나뉘어서 배치된 km개의 xy 어드레스 워드 라인들, 및 각각이 상기 km개의 xy 어드레스 워드 라인들 각각으로부터 분기되고 상기 km개의 메모리 셀 어레이 블록들의 대응하는 블록으로 수직으로 배치된 km개의 분할 y 어드레스 워드 라인들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 한 형태는 k ×m의 매트릭스 형태로 배열되고 x 블록 선택신호들과 y 블록 선택신호들에 의해서 나뉘어지고 수평으로 배치된 복수개의 분할 워드 라인들을 구비한 km개의 메모리 셀 어레이 블록들, 상기 km개의 메모리 셀 어레이 블록들의 수직으로 배치된 k개의 메모리 셀 어레이 블록들 각각에 대하여 수직으로 배치된 복수개의 비트 라인들, 상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개의 메모리 셀 어레이 블록들 각각에 대하여 수평으로 배치된 복수개의 메인 워드 라인들, 상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 상기 m개의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 m개씩 나뉘어서 배치된 km개의 xy 어드레스 워드 라인들, 상기 x 블록 어드레스를 디코딩하여 발생되는 k개의 x 블록 선택신호들중 해당 x 블록 선택신호와 상기 y 블록 어드레스를 디코딩하여 발생되는 m개의 y 블록 선택신호들을 디코딩하여 해당하는 m개의 xy 어드레스 워드 라인들을 선택하는 상기 km개의 메모리 셀 어레이 블록들중 수평방향으로 배치된 m개의 메모리 셀 어레이 블록들에 대하여 각각 구비된 디코딩 수단, 각각이 상기 km개의 xy 어드레스 워드 라인들 각각으로부터 분기되고, 상기 km개의 메모리 셀 어레이 블록들의 대응하는 블록으로 수직으로 배치된 km개의 분할 y어드레스 워드 라인들, 및 상기 km개의 메모리 셀 어레이 블록들 각각에 해당하는 상기 복수개의 메인 워드 라인들과 상기 km개의 분할 y어드레스 워드 라인들중 해당 분할 y어드레스 워드 라인으로 전송되는 신호를 조합하여 상기 km개의 메모리 셀 어레이 블록들중 해당하는 메모리 셀 어레이 블럭의 상기 복수개의 분할 워드 라인들을 선택하는 상기 km개의 메모리 셀 어레이 블록들 각각에 대하여 구비된 워드 라인 구동수단을 구비하는 것을 특징으로 한다.그리고, 상기 m개의 y 블록 선택신호들을 전송하기 위한 y 어드레스 워드 라인들이 좌측(또는, 우측)에 몰려서 수직으로 배치된 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치방법은 x 블록 선택신호들과 y 블록 선택신호들에 의해서 나뉘어지는 km개의 메모리 셀 어레이 블록들을 매트릭스 형태로 배치하고, 상기 km개의 메모리 셀 어레이 블록들 각각의 복수개의 분할 워드 라인들을 수평으로 배치하고, 상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 km개의 xy 어드레스 워드 라인들을 배치하고, 상기 km개의 xy 어드레스 워드 라인들 각각으로부터 수직으로 연결되는 km개의 분할 y 어드레스 워드 라인들 각각을 상기 km개의 메모리 셀 어레이 블록들 각각의 좌측(또는, 우측)에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치방법의 한 형태는 k개의 x 블록 선택신호들과 m개의 y 블록 선택신호들에 의해서 나뉘어지는 km개의 메모리 셀 어레이 블록들을 k ×m의 매트릭스 형태로 배치하고, 상기 km개의 메모리 셀 어레이 블록들의 복수개의 메인 워드 라인들을 수평으로 배치하고 복수개의 비트 라인들을 수직으로 배치하고, 상기 km개의 메모리 셀 어레이 블록들 각각의 복수개의 분할 워드 라인들을 수평으로 배치하고, 상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개씩의 메모리 셀 어레이 블록들의 m개의 xy 어드레스 워드 라인들을 상기 수평으로 배치된 m개씩의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 수평으로 배치하고, 상기 km개의 메모리 셀 어레이 블록들 각각의 xy 어드레스 워드 라인에 연결된 상기 km개의 메모리 셀 어레이 블록들 각각의 분할 y 어드레스 워드 라인을 상기 km개의 메모리 셀 어레이 블록들 각각의 좌측(또는, 우측)에 수직으로 배치하는 것을 특징으로 한다.그리고, 상기 m개의 y 블록 선택신호들을 전송하기 위한 m개의 y 어드레스 워드 라인들을 상기 km개의 메모리 셀 어레이 블록들의 좌측(또는, 우측)으로 몰아서 수직으로 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 배치방법을 설명하기 전에 종래의 분할 워드 라인 구조를 가진 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 분할 워드 라인 구조를 가진 반도체 메모리 장치의 구성을 나타내는 블록도로서, m개의 메모리 셀 어레이 블록들(YBK1 ~ YBKm), 및 m개의 워드 라인 드라이버들(WD1 ~ WDm)로 구성되어 있다.
도1에서, 메인 워드 라인들(MWL)이 수평으로 배치되고, 메인 워드 라인들(MWL) 각각으로부터 분리된 분할 워드 라인들((WL11 ~ WL1m), (WL21 ~ WL2m), ..., (WLn1 ~ WLnm))이 수평으로 배치되고, 비트 라인들(BL)이 수직으로 배치되고, 블록 선택신호들(YBL1 ~ YBLm)을 전송하기 위한 y 어드레스 워드 라인들(YWL1 ~ YWLm)이 m개의 메모리 셀 어레이 블록들(YBL1 ~ YBLm) 각각의 좌측에 수직으로 배치되어 있다.
그리고, 도시하지는 않았지만, 메인 워드 라인들(MWL)을 선택하기 위한 메인 워드 라인 선택신호들(WL1 ~ WLn)은 로우 디코더가 로우 어드레스를 디코딩함에 의해서 발생되고, 블록 선택신호들(YBL1 ~ YBLm)은 블록 어드레스 디코더가 블록 어드레스를 디코딩함에 의해서 발생된다.
워드 라인 드라이버(WD1)는 메인 워드 라인 선택신호들(WL1 ~ WLn) 각각과 블록 선택신호(YBL1)를 논리곱하여 분할 워드 라인들(WL11 ~ WLn1) 각각을 선택하는 AND게이트들로 구성되어 있다. 마찬가지로, 워드 라인 드라이버들(WD2 ~ WDm) 각각은 메인 워드 라인 선택신호들(WL1 ~ WLn) 각각과 블록 선택신호들(YBL2 ~ YBLm) 각각을 논리곱하여 분할 워드 라인들((WL12 ~ WLn2) ~ (WL1m ~ WLnm)) 각각을 선택하는 AND게이트들로 구성되어 있다.
도1에 나타낸 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
외부로부터 로우 어드레스 및 블록 어드레스가 인가되면 로우 디코더가 로우 어드레스를 디코딩하여 워드 라인 선택신호들(WL1 ~ WLn)을 발생하고, 블록 어드레스 디코더가 블록 어드레스를 디코딩하여 블록 선택신호들(YBL1 ~ YBLm)을 발생한다.
이때, 로우 디코더가 로우 어드레스를 디코딩함에 의해서 "하이"레벨의 워드 라인 선택신호(WL1)를 발생하고, 블록 어드레스 디코더가 블록 어드레스를 디코딩함에 의해서 블록 선택신호(YBL1)를 발생한다면, 워드 라인 드라이버(WD1)의 AND게이트가 분할 워드 라인(WL11)을 선택한다.
그러면, 분할 워드 라인(WL11)에 연결된 메모리 셀들이 선택되어 메모리 셀 어레이 블록(YBK1)의 비트 라인들(BL)과 분할 워드 라인(WL11)에 연결된 메모리 셀들사이에 전하 공유 동작이 수행된다.
이때, 분할 워드 라인(WL11)이외의 다른 분할 워드 라인들은 선택되지 않게 됨으로써 메모리 셀 어레이 블록(YBK1)이외의 다른 메모리 셀 어레이 블록들(YBK2 ~ YBKm)의 비트 라인들(BL)이 동작을 수행하지 않게 된다.
따라서, 종래의 분할 워드 라인 구조를 가진 반도체 메모리 장치는 비트 라인들에서 소모되는 전력을 일반적인 반도체 메모리 장치에 비해서 1/m로 줄일 수 있다는 장점이 있다.
그러나, 종래의 분할 워드 라인 구조를 가진 반도체 메모리 장치는 수직으로 비트 라인들뿐만 아니라 y 어드레스 워드 라인들이 배치되어 있으므로, y 어드레스 워드 라인에서 소모되는 전력도 무시할 수가 없다. 또한, y 어드레스 워드 라인은 전원전압으로 풀 스윙을 하기 때문에 비트 라인에서 소모되는 전력보다 전력 소모가 크다.
비트 라인의 캐패시턴스를 C, 전원전압을 VDD, 비트 라인의 개수를 y개라 하고, 메모리 셀 어레이 블록을 m개로 분리하고 z개의 메모리 셀 어레이 블록이 동시에 선택되도록 설계된 경우의 비트 라인들에서 소모되는 전력을 계산하여 보면 y/m ×C ×0.2(VDD)2이 되고, y 어드레스 워드 라인에서 소모되는 전력을 계산하여 보면 z ×4C ×(VDD)2이 된다. 식으로부터 알 수 있듯이, 하나의 y 어드레스 워드 라인에서 소모되는 전력이 하나의 비트 라인에서 소모되는 전력의 20배가 된다. 이는 20개의 비트 라인들이 동작됨에 의해서 소모되는 전력과 하나의 y 어드레스 워드 라인이 동작됨에 의해서 소모되는 전력이 동일하다는 것이다.
결과적으로, 하나의 블록 선택신호에 의해서 동시에 선택되는 메모리 셀 어레이 블록들의 수가 많아지게 되면 동시에 동작되는 y 어드레스 워드 라인들의 수가 많아지게 되고, 이에 따라 y 어드레스 워드 라인들에서 소모되는 전력이 증가하게 된다.
따라서, 도1에 나타낸 반도체 메모리 장치는 일반적인 반도체 메모리 장치에 비해서 비트 라인들에서 소모되는 전력을 줄일 수 있으나, 비트 라인들과 동시에 동작되는 y 어드레스 워드 라인들의 수가 많아지는 경우에는 y 어드레스 워드 라인들에서 소모되는 전력이 증가하여 반도체 메모리 장치의 전력 소모가 증가하게 된다.
도2는 본 발명의 분할 워드 라인 구조를 가진 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, km개의 메모리 셀 어레이 블록들(XYBK11 ~ XYBKkm), km개의 워드 라인 드라이버들(WD11 ~ WDkm), k개의 디코더들(10-1 ~ 10-k), 및 km개의 드라이버들(12-11 ~ 12-km)로 구성되어 있다.
도1에서와 마찬가지로, 메인 워드 라인들(MWL)이 수평으로 배치되고, 메인 워드 라인들(MWL) 각각으로부터 분리된 분할 워드 라인들((WL111 ~ WL1i1), (WL112 ~ WL1i2), ..., (WLk1m ~ WLkim))이 수평으로 배치되고, 비트 라인들(BL)이 수직으로 배치되어 있다. y 블록 선택신호들(YBL1 ~ YBLm)을 전송하기 위한 y 어드레스 워드 라인들(YWL ~ YWLm)이 한쪽으로 몰아서 수직으로 배치되고, 분할 y 어드레스 워드 라인들(YWL11 ~ YWL1m, YWL21 ~ YWL2m, ..., YWLk1 ~ YWLkm)은 대응하는 k개의 메모리 셀 어레이 블록들(XYBK11 ~ XYBKkm) 각각에 수직으로 배치되고, xy 어드레스 워드 라인들(XY11 ~ XY1m, XY21 ~ XY2m, ..., XYk1 ~ XYkm)은 상하로 위치한 메모리 셀 어레이 블록들사이에 수평으로 배치되어 있다.
그리고, 도1에서와 마찬가지로, 메인 워드 라인들(MWL)을 선택하기 위한 메인 워드 라인 선택신호들(WL1 ~ WLn)은 로우 디코더가 로우 어드레스를 디코딩함에 의해서 발생되고, y방향의 메모리 셀 어레이 블록들을 선택하기 위한 y 블록 선택신호들(YBL1 ~ YBLm)은 y 블록 어드레스 디코더가 y 블록 어드레스를 디코딩함에 의해서 발생된다. x방향의 메모리 셀 어레이 블록들을 선택하기 위한 x 블록 선택신호들(XBL1 ~ XBLk)은 x 블록 어드레스 디코더가 x 블록 어드레스를 디코딩함에 의해서 발생된다.
디코더(10-1)는 x 블록 선택신호(XBL1)과 y 블록 선택신호들(YBL1 ~ YBLm) 각각을 디코딩함에 의해서 xy 어드레스 워드 라인들(XY11 ~ XY1m)을 선택한다. 즉, 디코더(10-1)는 x 블록 선택신호(XBL1)에 응답하여 y 블록 선택신호들(YBL1 ~ YBLm)을 출력하여 xy 어드레스 워드 라인들(XY11 ~ XY1m)을 선택한다. 다른 디코더들(10-2 ~ 10-k) 각각은 x 블록 선택신호들(XBL2 ~ XBLk)과 y 블록 선택신호들(YBL1 ~ YBLm) 각각을 디코딩함에 의해서 xy 어드레스 워드 라인들((XY21 ~ XY2m) ~ (XYk1 ~ XYkm))을 선택한다.
워드 라인 드라이버(WD11)는 메인 워드 라인 선택신호들(WL11 ~ WL1i) 각각과 xy 어드레스 워드 라인(XY11)의 신호를 논리곱하여 분할 워드 라인들(WL111 ~ WL1i1) 각각을 선택하는 AND게이트들로 구성되어 있다. 마찬가지로, 워드 라인 드라이버들(WD12 ~ WD1m) 각각은 메인 워드 라인 선택신호들(WL11 ~ WL1i) 각각과 xy 어드레스 워드 라인들(XY12 ~ XY1m) 각각을 논리곱하여 분할 워드 라인들((WL112 ~ WL1i2) ~ (WL11m ~ WL1im)) 각각을 선택하는 AND게이트들로 구성되어 있다. 다른 워드 라인 드라이버들(WD21 ~ WDkm) 또한 워드 라인 드라이버들(WD11 ~ WD1i)과 동일한 방법으로 구성되어 있다.
드라이버들(12-11 ~ 12km) 각각은 xy 어드레스 워드 라인들(XY11 ~ XYkm) 각각의 신호를 구동한다. 도2에서는 드라이버들(12-11 ~ 12-km) 각각을 구비하는 구성을 나타내었으나, 경우에 따라서는 구비하지 않더라도 상관없다.
상술한 바와 같이 도2에 나타낸 반도체 메모리 장치는 메모리 셀 어레이를 y 블록 어드레스에 의해서만 블록단위로 나누는 것이 아니라, xy 블록 어드레스에 의해서 블록단위로 나누어 구성하고, 상하로 배치된 메모리 셀 어레이 블록들사이에 xy 어드레스 워드 라인들을 배치하고, y 어드레스 워드 라인들을 한쪽으로 몰아서 배치하고, xy 어드레스 워드 라인들 각각으로부터 분할된 y 어드레스 워드 라인들을 배치한 것이다.
이와같이 분할 y 어드레스 워드 라인 구조로 구성함으로써 분할 y 어드레스 워드 라인의 캐패시턴스가 줄어들게 되어 y 어드레스 워드 라인에서 소모되는 전력이 줄어들게 된다. 즉, 분할 y 어드레스 워드 라인 구조로 구성함으로써 도2에 나타낸 바와 같이 메모리 셀 어레이를 수직으로 k개로 분할하였을 경우에 도1에 나타낸 장치에 비해서 분할 y 어드레스 워드 라인의 캐패시턴스가 1/k로 줄어들게 되며, 이에 따라, 전력 소모가 1/k로 줄어들게 된다. 물론, 하나의 y 어드레스 워드 라인에서 소모되는 전력도 있으나, 이는 도1에 나타낸 종래의 장치의 y 어드레스 워드 라인의 캐패시턴스만큼 크지가 않으므로 무시할 만하다. 즉, 도1에 나타낸 종래의 장치에서는 y 어드레스 워드 라인에 분할 워드 라인들의 수 만큼의 게이트들이 연결되어 있으므로 y 어드레스 워드 라인의 캐패시턴스가 컸으나, 본 발명에서는 y 어드레스 워드 라인에 디코더들만 연결되어 있으므로 y 어드레스 워드 라인의 캐패시턴스가 줄어들게 된다.
도2에 나타낸 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
외부로부터 로우 어드레스 및 y 블록 어드레스가 인가되면 로우 디코더가 로우 어드레스를 디코딩하여 워드 라인 선택신호들(WL1 ~ WLn)을 발생하고, y 블록 어드레스 디코더가 y 블록 어드레스를 디코딩하여 y 블록 선택신호들(YBL1 ~ YBLm)을 발생한다. 그리고, x 블록 어드레스 디코더가 로우 어드레스중 x 블록 어드레스를 디코딩하여 x 블록 선택신호들(XBL1 ~ XBLk)을 발생한다.
이때, 로우 디코더가 로우 어드레스를 디코딩함에 의해서 "하이"레벨의 워드 라인 선택신호(WL11)를 발생하고, y 블록 어드레스 디코더가 y 블록 어드레스를 디코딩함에 의해서 블록 선택신호(YBL1)를 발생하고, x 블록 어드레스 디코더가 x 블록 어드레스를 디코딩함에 의해서 블록 선택신호(XBL1)를 발생한다면, 디코더(10-1)가 xy 어드레스 워드 라인(XY11)을 선택한다. 그리고, 드라이버(12-11)가 xy 어드레스 워드 라인(XY11)의 신호를 구동하여 분할 y 어드레스 워드 라인(YWL11)을 선택한다. 그러면, 워드 라인 드라이버(WD11)의 AND게이트가 분할 워드 라인(WL111)을 선택한다.
그러면, 분할 워드 라인(WL111)에 연결된 메모리 셀들이 선택되어 메모리 셀 어레이 블록(XYBK11)의 비트 라인들(BL)과 분할 워드 라인(WL111)에 연결된 메모리 셀들사이에 전하 공유 동작이 수행된다.
이때, 분할 워드 라인(WL111)이외의 다른 분할 워드 라인들은 선택되지 않게 됨으로써 메모리 셀 어레이 블록(XYBK11)이외의 다른 메모리 셀 어레이 블록들(XYBK12 ~ YBKkm)의 비트 라인들(BL)이 동작을 수행하지 않게 된다.
따라서, 본 발명의 분할 워드 라인 구조를 가진 반도체 메모리 장치는 비트 라인들에서 소모되는 전력은 도1에 나타낸 종래의 장치의 비트 라인들에서 소모되는 전력과 동일하다. 그러나, 분할 y 어드레스 워드 라인에서 소모되는 전력은 줄어들게 된다.
비트 라인의 캐패시턴스를 C, 전원전압을 VDD, 비트 라인의 개수를 y개라 하고, 메모리 셀 어레이 블록을 km개로 분리하고 z개의 메모리 셀 어레이 블록이 동시에 선택되도록 설계된 경우의 비트 라인들에서 소모되는 전력을 계산하여 보면 y/m ×C ×0.2(VDD)2이 되고, 분할 y 어드레스 워드 라인에서 소모되는 전력을 계산하여 보면 z ×4C/k ×(VDD)2이 된다. 식으로부터 알 수 있듯이, 분할 y 어드레스 워드 라인에서 소모되는 전력이 도1에 나타낸 장치에 비해서 1/k만큼 줄어들게 된다.
도3은 도2에 나타낸 디코더(10-1)의 실시예의 구성을 나타내는 것으로, m개의 AND게이트들(AND1 ~ ANDm)로 구성되어 있다.
도3에 나타낸 구성의 기능을 설명하면 다음과 같다.
AND게이트(AND1)는 x 블록 선택신호(XBL1)와 y 블록 선택신호(YBL1)를 논리곱하여 xy 어드레스 워드 라인(XY11)을 선택하기 위한 신호를 발생한다. AND게이트들(AND2 ~ ANDm) 각각은 x 블록 선택신호(XBL1)와 y 블록 선택신호들(YBL2 ~ YBLm) 각각을 논리곱하여 xy 어드레스 워드 라인들(XY12 ~ XY1m) 각각을 선택하기 위한 신호를 발생한다.
그리고, 도시하지는 않았지만 다른 디코더들(10-2 ~ 10-k) 또한, 디코더(10-1)와 동일하게 구성된다.
실시예에서는 디코더들 각각이 AND게이트들로 구성되는 것을 나타내었다. 이 경우에, 드라이버들(12-11 ~ 12-km) 각각은 버퍼와 같은 논리 게이트로 구성될 수 있다.
그러나, 만일 디코더들 각각이 AND게이트들이 아니라 NAND게이트로 구성된다면, 드라이버들(12-11 ~ 12-km) 각각은 인버터와 같은 논리 게이트로 구성될 수 있다.
즉, 디코더들 및 드라이버들의 구성은 다양한 방법으로 구성하는 것이 가능하다.
상술한 바와 같이 본 발명의 분할 워드 라인 구조를 가지는 반도체 메모리 장치는 y 어드레스 워드 라인을 분할하여 분할 y 어드레스 워드 라인을 배치함으로써 분할 y 어드레스 워드 라인에서 소모되는 전력 소모를 줄일 수 있다. 또한, 본 발명의 y 어드레스 워드 라인에는 디코더들만 연결되어 있으므로 종래의 y 어드레스 워드 라인에 비해서 y 어드레스 워드 라인의 캐패시턴스가 줄어들게 되어 전력 소모를 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 배치방법은 y 어드레스 워드 라인을 분할하여 분할 y 어드레스 워드 라인으로 배치함으로써 분할 y 어드레스 워드 라인에서 소모되는 전력을 줄일 수 있다.
도1은 종래의 분할 워드 라인 구조를 가진 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 본 발명의 분할 워드 라인 구조를 가진 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 디코더의 실시예의 구성을 나타내는 것이다.

Claims (7)

  1. k ×m의 매트릭스 형태로 배열되고 k개의 x 블록 선택신호들과 m개의 y 블록 선택신호들에 의해서 나뉘어지고 수평으로 배치된 복수개의 분할 워드 라인들을 구비한 km개의 메모리 셀 어레이 블록들;
    상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 m개씩 나뉘어서 배치된 km개의 xy 어드레스 워드 라인들; 및
    각각이 상기 km개의 xy 어드레스 워드 라인들 각각으로부터 분기되고 상기 km개의 메모리 셀 어레이 블록들의 대응하는 블록으로 수직으로 배치된 km개의 분할 y 어드레스 워드 라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. k ×m의 매트릭스 형태로 배열되고 x 블록 선택신호들과 y 블록 선택신호들에 의해서 나뉘어지고 수평으로 배치된 복수개의 분할 워드 라인들을 구비한 km개의 메모리 셀 어레이 블록들;
    상기 km개의 메모리 셀 어레이 블록들의 수직으로 배치된 k개의 메모리 셀 어레이 블록들 각각에 대하여 수직으로 배치된 복수개의 비트 라인들;
    상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개의 메모리 셀 어레이 블록들 각각에 대하여 수평으로 배치된 복수개의 메인 워드 라인들;
    상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 상기 m개의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 m개씩 나뉘어서 배치된 km개의 xy 어드레스 워드 라인들;
    상기 x 블록 어드레스를 디코딩하여 발생되는 k개의 x 블록 선택신호들중 해당 x 블록 선택신호와 상기 y 블록 어드레스를 디코딩하여 발생되는 m개의 y 블록 선택신호들을 디코딩하여 해당하는 m개의 xy 어드레스 워드 라인들을 선택하는 상기 km개의 메모리 셀 어레이 블록들중 수평방향으로 배치된 m개의 메모리 셀 어레이 블록들에 대하여 각각 구비된 디코딩 수단;
    각각이 상기 km개의 xy 어드레스 워드 라인들 각각으로부터 분기되고, 상기 km개의 메모리 셀 어레이 블록들의 대응하는 블록으로 수직으로 배치된 km개의 분할 y어드레스 워드 라인들; 및
    상기 km개의 메모리 셀 어레이 블록들 각각에 해당하는 상기 복수개의 메인 워드 라인들과 상기 km개의 분할 y어드레스 워드 라인들중 해당 분할 y어드레스 워드 라인으로 전송되는 신호를 조합하여 상기 km개의 메모리 셀 어레이 블록들중 해당하는 메모리 셀 어레이 블럭의 상기 복수개의 분할 워드 라인들을 선택하는 상기 km개의 메모리 셀 어레이 블록들 각각에 대하여 구비된 워드 라인 구동수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 m개의 y 블록 선택신호들을 전송하기 위한 y 어드레스 워드 라인들이 좌측(또는, 우측)에 몰려서 수직으로 배치된 것을 특징으로 하는 반도체 메모리 장치.
  4. x 블록 선택신호들과 y 블록 선택신호들에 의해서 나뉘어지는 km개의 메모리 셀 어레이 블록들을 매트릭스 형태로 배치하고, 상기 km개의 메모리 셀 어레이 블록들 각각의 복수개의 분할 워드 라인들을 수평으로 배치하고,
    상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 km개의 xy 어드레스 워드 라인들을 배치하고,
    상기 km개의 xy 어드레스 워드 라인들 각각으로부터 수직으로 연결되는 km개의 분할 y 어드레스 워드 라인들 각각을 상기 km개의 메모리 셀 어레이 블록들 각각의 좌측(또는, 우측)에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
  5. k개의 x 블록 선택신호들과 m개의 y 블록 선택신호들에 의해서 나뉘어지는 km개의 메모리 셀 어레이 블록들을 k ×m의 매트릭스 형태로 배치하고, 상기 km개의 메모리 셀 어레이 블록들의 복수개의 메인 워드 라인들을 수평으로 배치하고 복수개의 비트 라인들을 수직으로 배치하고, 상기 km개의 메모리 셀 어레이 블록들 각각의 복수개의 분할 워드 라인들을 수평으로 배치하고,
    상기 km개의 메모리 셀 어레이 블록들의 수평으로 배치된 m개씩의 메모리 셀 어레이 블록들의 m개의 xy 어드레스 워드 라인들을 상기 수평으로 배치된 m개씩의 메모리 셀 어레이 블록들의 상측(또는, 하측)에 수평으로 배치하고,
    상기 km개의 메모리 셀 어레이 블록들 각각의 xy 어드레스 워드 라인에 연결된 상기 km개의 메모리 셀 어레이 블록들 각각의 분할 y 어드레스 워드 라인을 상기 km개의 메모리 셀 어레이 블록들 각각의 좌측(또는, 우측)에 수직으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
  6. 제5항에 있어서, 상기 m개의 y 블록 선택신호들을 전송하기 위한 m개의 y 어드레스 워드 라인들을 상기 km개의 메모리 셀 어레이 블록들의 좌측(또는, 우측)으로 몰아서 수직으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
  7. 제5항에 있어서, 상기 x 블록 어드레스를 디코딩하여 발생되는 상기 k개의 x 블록 선택신호들중 해당 x 블록 선택신호와 상기 y 블록 어드레스를 디코딩하여 발생되는 상기 m개의 y 블록 선택신호들을 디코딩하여 상기 km개의 메모리 셀 어레이 블록들 각각의 상측(또는, 하측)에 수평으로 배치된 해당 xy 어드레스 워드 라인들을 선택하는 상기 km개의 메모리 셀 어레이 블록들중 수평방향으로 배치된 m개의 메모리 셀 어레이 블록들에 대하여 각각 구비된 디코딩 수단을 상기 해당 xy 어드레스 워드 라인들의 좌측(또는, 우측)에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
KR10-2002-0071707A 2002-11-18 2002-11-18 반도체 메모리 장치 및 이 장치의 배치방법 KR100512936B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0071707A KR100512936B1 (ko) 2002-11-18 2002-11-18 반도체 메모리 장치 및 이 장치의 배치방법
US10/676,797 US6765845B2 (en) 2002-11-18 2003-10-01 Hierarchical word line scheme with decoded block selecting signals and layout method of the same
JP2003378798A JP4245148B2 (ja) 2002-11-18 2003-11-07 半導体メモリー装置及びこの装置の配置方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0071707A KR100512936B1 (ko) 2002-11-18 2002-11-18 반도체 메모리 장치 및 이 장치의 배치방법

Publications (2)

Publication Number Publication Date
KR20040043453A KR20040043453A (ko) 2004-05-24
KR100512936B1 true KR100512936B1 (ko) 2005-09-07

Family

ID=32291774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0071707A KR100512936B1 (ko) 2002-11-18 2002-11-18 반도체 메모리 장치 및 이 장치의 배치방법

Country Status (3)

Country Link
US (1) US6765845B2 (ko)
JP (1) JP4245148B2 (ko)
KR (1) KR100512936B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033740B1 (ko) * 2010-10-20 2011-05-09 주원테크 주식회사 발광 볼라드
JP6091083B2 (ja) 2011-05-20 2017-03-08 株式会社半導体エネルギー研究所 記憶装置
US9042150B2 (en) 2013-01-09 2015-05-26 Cypress Semiconductor Corporation Programmable and flexible reference cell selection method for memory devices
CN103985407A (zh) * 2013-02-07 2014-08-13 辉达公司 采用分段式页面配置的dram
US20140219007A1 (en) * 2013-02-07 2014-08-07 Nvidia Corporation Dram with segmented page configuration
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
CN111863068B (zh) 2020-06-29 2023-01-20 上海兆芯集成电路有限公司 存储器装置和存储器装置的操作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274597A (en) * 1990-10-04 1993-12-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of driving divided word lines at high speed
JPH07235185A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体記憶装置
US5517456A (en) * 1993-11-02 1996-05-14 Nec Corporation Semiconductor memory device including a word line driving circuit of the divisional decoding type
JPH11203858A (ja) * 1998-01-05 1999-07-30 Mitsubishi Electric Corp ワード線駆動回路および半導体記憶装置
US6452862B1 (en) * 2000-10-23 2002-09-17 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having hierarchical word line structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3937475B2 (ja) * 1996-06-14 2007-06-27 キヤノン株式会社 アクセス制御システムおよびその方法
KR100230393B1 (ko) * 1996-12-05 1999-11-15 윤종용 반도체 메모리장치
US6314042B1 (en) * 1998-05-22 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Fast accessible semiconductor memory device
KR100374632B1 (ko) * 1999-08-09 2003-03-04 삼성전자주식회사 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274597A (en) * 1990-10-04 1993-12-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of driving divided word lines at high speed
US5517456A (en) * 1993-11-02 1996-05-14 Nec Corporation Semiconductor memory device including a word line driving circuit of the divisional decoding type
JPH07235185A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体記憶装置
JPH11203858A (ja) * 1998-01-05 1999-07-30 Mitsubishi Electric Corp ワード線駆動回路および半導体記憶装置
US6452862B1 (en) * 2000-10-23 2002-09-17 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having hierarchical word line structure

Also Published As

Publication number Publication date
KR20040043453A (ko) 2004-05-24
JP2004171744A (ja) 2004-06-17
JP4245148B2 (ja) 2009-03-25
US20040095836A1 (en) 2004-05-20
US6765845B2 (en) 2004-07-20

Similar Documents

Publication Publication Date Title
KR100481857B1 (ko) 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치
US5315548A (en) Column selecting circuit in semiconductor memory device
US5933387A (en) Divided word line architecture for embedded memories using multiple metal layers
US7274584B2 (en) Semiconductor memory device having wordline enable signal line and method of arranging the same
KR100512936B1 (ko) 반도체 메모리 장치 및 이 장치의 배치방법
US7898898B2 (en) Semiconductor memory apparatus having a sub-word line driver for increasing an area margin in the memory core area
JP3938803B2 (ja) ダイナミック型ｒａｍ
JP2008071375A (ja) 半導体装置
KR100596434B1 (ko) 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치
US6747908B2 (en) Semiconductor memory device and method of selecting word line thereof
JP3105001B2 (ja) 集積回路メモリ及び集積回路メモリアレイを構成する方法
US6493284B2 (en) Semiconductor memory device having hierarchical wordline structure
KR0172352B1 (ko) 반도체 메모리 장치의 컬럼 리던던시 제어회로
JPH11110963A (ja) 半導体集積回路装置
JP2006215854A (ja) 半導体メモリシステム
KR19990086099A (ko) 반도체 메모리장치
KR100549013B1 (ko) 반도체 메모리 장치 및 이 장치의 신호라인 배치 방법
KR20000027609A (ko) 반도체 메모리 장치
US8588011B2 (en) Semiconductor device and method
US7558147B2 (en) Semiconductor memory device
KR20020096411A (ko) 메모리 어레이별 센스 앰프의 구동이 가능한 분할워드라인 구조의 반도체 메모리 장치
KR20000051037A (ko) 소비전력을 최소화하는 프리디코더 회로
KR20030002985A (ko) 메모리 어레이별 구동이 가능한 분할 워드라인 구조의반도체 메모리 장치
JP2004247044A (ja) ダイナミック型半導体記憶装置
JP2003123481A (ja) 半導体記憶装置及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee