KR20000051037A - 소비전력을 최소화하는 프리디코더 회로 - Google Patents

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Abstract

프리디코더 회로가 개시된다. 본 발명은 다수의 뱅크들로 이루어진 메모리 셀 블락 내 하나 이상의 뱅크를 선택하여 뱅크내의 메모리 셀의 워드라인을 선택하거나 프리차아지하는 로우 프리디코더를 갖는 반도체 메모리 장치에 있어서, 로우 프리디코더는 행 어드레스군들 중의 하나의 어드레스군인 예비디코딩 어드레스 및 로우 액티브 구간에서 자신의 뱅크가 선택됨을 나타내는 로우 프리디코더 인에이블 신호에 응답하여 메모리 셀의 워드라인을 선택하는 셀 어드레스 신호를 발생하는 다수의 제1 로우 프리디코더과, 행 어드레스군 중에서 뱅크 내의 서브 블락들을 선택하는 행 어드레스군, 로우 프리디코더 인에이블 신호 및 프리차아지 리셋 구간을 나타내는 로우 프리디코더 리셋 신호를 수신하며, 로우 프리디코더 리셋 신호에 응답하여 선택된 뱅크의 서브 블락 내 메모리 셀의 워드라인들을 프리차아지시키는 서브 블락 어드레스 신호들을 발생하는 다수의 제2 로우 프리디코더를 구비한다.

Description

소비전력을 최소화하는 프리디코더 회로{Predecoder circuit capable of decreasing power consumption}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 프리디코더 회로에 관한 것이다.
반도체 메모리 장치는 고성능화, 고집적화와 아울러 저전력화 및 고속화를 추구하고 있다. 그 대표적인 예로 클락(clock)에 동기되어 동작하는 동기식 반도체 메모리 장치를 들 수 있다.
일반적으로 동기식 반도체 메모리 장치는 1개 이상의 뱅크를 구비한다. 각각의 뱅크 내에는 복수의 행과 열로 배열된 메모리 셀 블락이 존재한다. 메모리 셀 블락 내의 메모리 행 또는 열은 순차적인 액티브 신호와 프리차아지 신호에 제어되어 선택된다.
동기식 반도체 메모리 장치는 외부 클락 신호에 동기되어 외부로부터 입력되는 동작제어 신호들의 조합에 의하여 액티브 신호가 활성화된다. 액티브 신호의 활성화 구간에 외부로부터 입력되는 다수의 어드레스 신호들에 대응하여 각 뱅크내의 특정한 메모리 행 또는 열이 선택된다.
또한, 동기식 반도체 메모리 장치는 외부 클락 신호에 동기되어 외부로부터 입력되는 동작제어 신호들의 다른 조합에 의하여 프리차아지 신호가 활성화된다. 프리차아지 신호의 활성구간에서, 외부로부터 입력되는 뱅크 어드레스 신호들의 조합에 해당하는 뱅크내의 메모리 행 또는 열들이 프리차아지된다.
이러한 동기식 반도체 메모리 장치의 행 또는 열을 선택하는 동작은 다음과 같이 기술된다. 즉, 액티브 신호에 의하여 메모리 행 또는 열이 선택되고, 프리차아지 신호에 의하여 행 또는 열이 리셋되어 프리차아지된다. 그 후, 다시 액티브 신호에 의하여 행 또는 열이 선택된다. 이러한 동기식 반도체 메모리 장치의 행 또는 열을 선택 및 프리차아지 동작은 프리디코더로부터 발생되는 출력신호에 의하여 수행된다. 그리고, 프리차아지 동작을 수행할 때에는 행 또는 열에 충전된 정보들을 방전함으로써 많은 전류를 소비하게 된다.
그런데 기존의 프리디코더는 데이터가 입출력되는 메모리 블락인지 여부에 관계없이 행 또는 열을 선택하는 모든 출력신호들을 프리차아지시킨다. 이러한 프리디코더는 리프레시와 같이 연속해서 메모리 행 또는 열을 선택하는 동작에서 소비 전력을 증가시키는 문제점이 있다.
본 발명의 목적은 소비 전력을 최소화하는 프리디코더 회로를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 프리디코더를 포함하는 반도체 메모리 장치의 디코딩을 수행하는 경로를 나타내는 블락도이다.
도 2는 도 1의 로우 프리디코더 인에이블 신호 발생회로를 나타낸다.
도 3은 도 1의 로우 프리디코더 리셋신호 발생회로를 나타낸다.
도 4는 도 1의 제1 로우 프리디코더를 나타내는 회로도이다.
도 5는 도 1의 제2 로우 프리디코더를 나타내는 회로도이다.
상기의 목적을 달성하기 위하여 본 발명에 따른 프리디코더 회로는 다수의 뱅크들로 이루어진 메모리 셀 블락 내 하나 이상의 뱅크를 선택하여 상기 뱅크내의 메모리 셀의 워드라인을 선택하거나 프리차아지하는 로우 프리디코더를 갖는 반도체 메모리 장치에 있어서, 로우 프리디코더는 행 어드레스군들 중의 하나의 어드레스군인 예비디코딩 어드레스 및 로우 액티브 구간에서 자신의 뱅크가 선택됨을 나타내는 로우 프리디코더 인에이블 신호에 응답하여 메모리 셀의 워드라인을 선택하는 셀 어드레스 신호를 발생하는 다수의 제1 로우 프리디코더과, 행 어드레스군 중에서 뱅크 내의 서브 블락들을 선택하는 행 어드레스군, 로우 프리디코더 인에이블 신호 및 프리차아지 리셋 구간을 나타내는 로우 프리디코더 리셋 신호를 수신하며, 로우 프리디코더 리셋 신호에 응답하여 선택된 뱅크의 서브 블락 내 메모리 셀의 워드라인들을 프리차아지시키는 서브 블락 어드레스 신호들을 발생하는 다수의 제2 로우 프리디코더를 구비한다.
이와 같은 본 발명에 의하면, 프리차아지 신호가 활성일 때 제2 로우 프리디코더에 의하여 메모리 셀 워드라인 또는 비트라인을 선별적으로 프리차아지시킴으로써 전력 소모를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 프리디코더를 포함하는 반도체 메모리 장치의 디코딩을 수행하는 경로를 나타내는 블락도이다. 본 명세서에서는 최근에 널리 이용되고 있는 동기식 반도체 메모리 장치를 예로서 기술한다. 그리고 또한 로우 프리디코딩 경로를 예로서 개시한다.
도 1을 참조하면, 반도체 메모리 장치(100)는 다수의 뱅크(10), 클락 버퍼회로(15), 동작제어신호 발생회로(20), 어드레스 버퍼회로(30), 뱅크 버퍼회로(40), 어드레스 저장회로(50), 로우 프리디코더 인에이블 신호 발생회로(60), 로우 프리디코더 리셋 신호 발생회로(70) 및 로우 프리디코더(80)를 구비한다.
다수의 뱅크(10)는 뱅크들(12,14,16,18)을 구비한다. 본 명세서에서는 설명의 편의상, 4개의 뱅크를 예를 들어 설명하며 각각의 뱅크(12,14,16,18)는 첨자 i로 표시된 A,B,C,D 뱅크를 나타낸다. 각각의 뱅크(12,14,16,18)는 행들 및 열들로 배열되는 복수개의 메모리 셀들로 구성된다.
클락 버퍼회로(15)는 외부 클락 신호(CLK)를 입력하여 동기식 반도체 메모리 장치의 기준 동작 신호로 작용하는 펄스 클락 신호(PCLK)를 발생한다.
동작제어신호 발생회로(20)는 펄스 클락 신호(PCLK)에 동기되어 외부로부터 입력되는 제어신호들(/CS,/RAS,/CAS,/WE)을 조합하여 로우 액티브 동작을 지시하는 로우 액티브 신호(PRA) 및 로우 프리차아지 동작을 지시하는 로우 프리차아지 신호(PRP)를 발생한다. 여기서, 제어 신호 /CS는 칩(chip)을 선택하는 신호이고, 제어신호 /RAS는 외부로부터 입력되는 어드레스가 로우 어드레스임을 지시하는 로우 어드레스 스트로브 신호이다. 그리고, 제어신호 /CAS는 외부로부터 입력되는 어드레스가 칼럼 어드레스임을 지시하는 칼럼 어드레스 스트로브 신호이며, 제어신호 /WE는 외부로부터 입력되는 데이터를 동기식 반도체 메모리 장치 내 메모리 셀로 기입하도록 지시하는 신호이다.
어드레스 버퍼회로(30)는 펄스 클락 신호(PCLK)에 동기되어 외부로부터 입력되는 어드레스군(Am, m=0~n-1)을 버퍼링하여 예비 어드레스군(FAm, m=0~n-1)를 발생한다.
뱅크 버퍼회로(40)는 펄스 클락 신호(PCLK)에 동기되어 외부로부터 입력되는 뱅크 신호들(Bl, l=0,1)을 버퍼링하여 예비 뱅크신호들(FBl, l=0,1)을 발생한다. 본 발명에서는 4개의 뱅크를 예로 들어 설명하므로 2개의 뱅크 신호(Bl, l=0,1)를 필요로 한다.
어드레스 저장회로(50)는 로우 액티브 신호(PRA) 및 예비 어드레스군(FAm, m=0~n-1)에 응답하여 로우 액티브 동작에 사용되는 어드레스인 예비 디코딩 어드레스(RAm, m=0~n-1)을 발생한다.
로우 프리디코더 인에이블 신호 발생회로(60)는 로우 액티브 신호(PRA) 및 예비 뱅크 신호(FBl, l=0,1)에 응답하여 뱅크(10) 내의 특정 뱅크를 선택하는 로우 프리디코더 인에이블 신호(PDRAEi, i=A~D)를 발생한다.
로우 프리디코더 리셋 신호 발생회로(70)는 로우 프리차아지 신호(PRP) 및 예비 뱅크 신호 (FBl, l=0~1)에 응답하여 선택된 뱅크 내의 서브 블락을 리셋으로 프리차아지시키는 로우 프리차아지 리셋 신호(PDRAPi, i=A~D)를 발생한다.
로우 프리디코더(80)는 예비 디코딩 어드레스(RAm, m=0~n-1), 로우 프리디코더 인에이블 신호(PDRAEi, i=A~D) 및 로우 프리차아지 리셋 신호(PDRAPi, i=A~D)를 수신하여 선택된 뱅크 내의 메모리 셀 워드라인을 선택하거나 프리차아지시킨다.
로우 프리디코더(80)는 구체적으로, 각 뱅크내의 메모리 셀 워드라인을 선택하는 셀 어드레스 신호(DRAxy_i, i=A~D)를 발생하는 다수의 제1 로우 프리디코더(81,82,83,84) 및 각 뱅크내의 서브 블락을 선택하는 서브 블락 어드레스 신호들(DRAijk_i, i=A~D)을 발생하는 다수의 제2 로우 프리디코더(91,92,93,94)를 구비한다.
제1 로우 프리디코더(81,82,83,84)는 예비 디코딩 어드레스들(RAm, m=0~n-1) 및 로우 프리디코더 인에이블 신호(PDRAEi, i=A~D)에 응답하여 선택된 뱅크 내의 메모리 셀 워드라인을 선택하는 셀 어드레스 신호(DRAxy_i, i=A~D)를 발생한다. 여기서, 셀 어드레스 신호(DRAxy_i, i=A~D) 중 xy는 예비 디코딩 어드레스들(RAm, m=0~n-1) 중 2개의 어드레스를 조합함을 의미한다. 본 발명은 2개의 어드레스로만 조합되는 셀 어드레스 신호(DRAxy_i, i=A~D)를 설명하지만, 2개 이상의 어드레스를 조합하여 셀 어드레스 신호를 구현할 수도 있다.
제2 로우 프리디코더(91,92,93,94)는 각 뱅크(12,14,16,18) 내의 서브 블락을 선택하는 예비 디코딩 어드레스들(RAi, RAj, RAk), 로우 프리디코더 인에이블 신호(PDRAEi, i=A~D) 및 로우 프리차아지 리셋 신호(PDRAPi, i=A~D)를 수신하며, 로우 프리차아지 리셋 신호(PDRAPi, i=A~D)에 응답하여 서브 블락 어드레스 신호들(DRAijk_i, i=A~D)을 리셋시킨다. 여기서, 본 발명은 예비 디코딩 어드레스들(RAm, m=0~n-1) 중 3개의 어드레스(RAi, RAj, RAk)를 이용하여 각 뱅크(12,14,16,18) 내의 서브 블락을 선택하는 서브 블락 어드레스 신호들(DRAijk_i, i=A~D)을 설명하지만, 각 뱅크(12,14,16,18) 내의 서브 블락을 선택하는 서브 블락 어드레스 신호들을 제공하기 위하여 소정의 어드레스들을 사용할 수도 있다.
도 2는 도 1의 로우 프리디코더 인에이블 신호 발생회로(60)를 나타낸다. 이를 참조하면, 로우 프리디코더 인에이블 신호 발생회로(60)는 디코더부(62) 및 드라이버부(64)를 구비한다. 디코더부(62)는 예비 뱅크신호들(FBl, l=0,1)을 디코딩하여 뱅크 디코딩 신호(FB0B1B, FB01B, FB0B1, FB1)를 발생한다. 드라이버부(64)는 로우 액티브 신호(PRA)의 활성에 응답하여 뱅크 디코딩 신호(FB0B1B, FB01B, FB0B1, FB1)를 로우 프리디코더 인에이블 신호(PDRAEi, i=A~D)로 전달한다. 로우 프리디코더 인에이블 신호(PDRAEi, i=A~D)는 뱅크 디코딩 신호(FB0B1B, FB01B, FB0B1, FB1)에 의하여 뱅크들(12,14,16,18, 도 1 참조) 중의 하나의 뱅크를 선택한다.
도 3은 도 1의 로우 프리디코더 리셋신호 발생회로(70)를 나타낸다. 이를 참조하면, 디코더부(72) 및 드라이버부(74)를 구비한다. 디코더부(72)는 예비 뱅크신호들(FBl, l=0,1)을 디코딩하여 뱅크 디코딩 신호(FB0B1B, FB01B, FB0B1, FB1)를 발생한다. 드라이버부(74)는 로우 프리차아지 신호(PRP)의 활성에 응답하여 뱅크 디코딩 신호(FB0B1B, FB01B, FB0B1, FB1)를 로우 프리디코더 프리차아지 신호(PDRAPi, i=A~D)로 전달한다.
도 4는 도 1의 제1 로우 프리디코더(81)를 나타내는 회로도이다. 이를 참조하면, 예비 디코딩 어드레스(RAm, m=0~n-1) 중 두 개의 어드레스 RA0, RA1를 예로 들어, 선택된 뱅크(12) 내의 셀 어드레스 신호(DRA0B1B_A, DRA01B_A, DRA0B1_A, DRA01_A)를 발생한다.
제1 로우 프리디코더(81)는 구체적으로, 디코더부(85) 및 드라이버부(86)를 구비한다. 디코더부(82)는 예비 디코딩 어드레스들 RA0, RA1을 디코딩하여 디코딩 어드레스들(RA0B1B, RAO1B, RA0B1, RA1)을 발생한다. 드라이버부(86)는 로우 프리디코더 인에이블 신호(PDRAEA)에 응답하여 디코딩 어드레스들(RA0B1B, RAO1B, RA0B1, RA1)을 셀 어드레스 선택 신호(DRA0B1B-A, DRAO1B_A, DRA0B1_A, DRA01_A)로 전달한다.
도 5는 도 1의 제2 로우 프리디코더(91)를 나타내는 회로도이다. 이를 참조하면, 제2 로우 프리디코더(91)는 예비 디코딩 어드레스(RAm, m=0~n-1) 중 3개의 어드레스(RAi, RAj, RAk) 및 로우 프리차아지 리셋 신호(PDRAPA)에 의하여 선택된 뱅크(A) 내 서브 블락 어드레스 신호들(DRAiBjBkB_A, DRAiBjBk_, DRAiBjkB_A, DRAiBjk_A, DRAijBkB_A, DRAijBk_, DRAijkB_A, DRAijk_A)을 리셋시킨다.
제2 로우 프리디코더(91)는 구체적으로, 디코더부(95) 및 드라이버부(96)를 구비한다. 디코더부(95)는 예비 디코딩 어드레스들(RAi, RAj, RAK)을 디코딩하여 디코딩 어드레스들을 발생한다. 드라이버부(96)는 로우 프리디코더 인에이블 신호(PDRAEA)의 활성에 응답하여 디코딩 어드레스들을 서브 블락 어드레스 신호들(DRAiBjBkB_A, DRAiBjBk_, DRAiBjkB_A, DRAiBjk_A, DRAijBkB_A, DRAijBk_, DRAijkB_A, DRAijk_A)로 전달하며, 로우 프리디코더 리셋 신호(PDRAPA)의 활성에 응답하여 서브 블락 어드레스 신호들(DRAiBjBkB_A, DRAiBjBk_, DRAiBjkB_A, DRAiBjk_A, DRAijBkB_A, DRAijBk_, DRAijkB_A, DRAijk_A)을 리셋시킨다.
이와 같은 본 발명의 프리차아지 제어 회로는 프리차아지 신호가 활성일 때 종래의 프리차아지 방식과는 달리 뱅크 내의 모든 메모리 행을 프리차아지시키지 않는다. 즉, 제2 로우 프리디코더에 의하여 뱅크 내의 서브 블락만을 프리차아지시키고, 제1 로우 프리디코더의 셀 어드레스 선택 신호는 프라차아지시키지 않는다. 따라서, 프리차아지 신호가 활성일 때 선별적으로 메모리 셀 워드라인을 프리차아지시킴으로써 전력 소모를 감소시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 명세서에서는 워드라인을 선택하거나 프리차아지시키는 로우 프리디코더가 기술된다. 그러나, 본 발명의 사상은 비트라인을 선택하거나 프리차아지시키는 칼럼 로우 프리디코더에 대해서도 적용될 수 있다는 것은 당업자에게는 자명하다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 프리차아지 신호가 활성일 때 종래의 모든 메모리 셀 워드라인 또는 비트라인을 리셋시키는 방식과는 달리 제2 프리디코더에 의하여 선별적으로 메모리 셀 워드라인 또는 비트라인을 선별적으로 리셋시킴으로써 전력 소모를 감소시킬 수 있다.

Claims (4)

  1. 다수의 뱅크들로 이루어진 메모리 셀 블락 내 하나 이상의 뱅크를 선택하여 상기 뱅크내의 메모리 셀의 워드라인을 선택하거나 프리차아지하는 로우 프리디코더를 갖는 반도체 메모리 장치에 있어서, 상기 로우 프리디코더는
    행 어드레스군들 중의 하나의 어드레스군인 예비디코딩 어드레스 및 로우 액티브 구간에서 자신의 뱅크가 선택됨을 나타내는 로우 프리디코더 인에이블 신호에 응답하여 상기 메모리 셀의 워드라인을 선택하는 셀 어드레스 신호를 발생하는 다수의 제1 로우 프리디코더; 및
    상기 행 어드레스군 중에서 상기 뱅크 내의 서브 블락들을 선택하는 행 어드레스군, 상기 로우 프리디코더 인에이블 신호 및 프리차아지 리셋 구간을 나타내는 로우 프리디코더 리셋 신호를 수신하며, 상기 로우 프리디코더 리셋 신호에 응답하여 상기 선택된 뱅크의 서브 블락 내 메모리 셀의 워드라인들을 프리차아지시키는 서브 블락 어드레스 신호들을 발생하는 다수의 제2 로우 프리디코더를 구비하는 것을 특징으로 하는 로우 프리디코더 회로.
  2. 제1항에 있어서, 상기 제1 로우 프리디코더는
    상기 예비 디코딩 어드레스들을 디코딩하여 디코딩 어드레스들을 발생하는 디코더부; 및
    상기 로우 프리디코더 인에이블 신호에 응답하여 상기 디코딩 어드레스들을 상기 셀 어드레스 선택 신호로 전달하는 드라이버부를 구비하는 것을 특징으로 하는 로우 프리디코더 회로.
  3. 제1항에 있어서, 상기 제2 로우 프리디코더는
    상기 뱅크 내의 서브 블락들을 선택하는 행 어드레스군을 디코딩하여 디코딩 어드레스를 발생하는 디코더부; 및
    상기 로우 프리디코더 인에이블 신호의 활성에 응답하여 상기 디코딩 어드레스를 서브 블락 어드레스 신호들로 전달하며, 상기 로우 프리디코더 리셋 신호의 활성에 응답하여 상기 서브 블락 어드레스 신호들을 리셋시키는 드라이버부을 구비하는 것을 특징으로 하는 로우 프리디코더 회로.
  4. 다수의 뱅크들로 이루어진 메모리 셀 블락 내 하나 이상의 뱅크를 선택하여 상기 뱅크내의 메모리 셀의 비트라인을 선택하거나 프리차아지하는 칼럼 로우 프리디코더를 갖는 반도체 메모리 장치에 있어서,
    열 어드레스군들 중의 하나의 어드레스군인 예비디코딩 어드레스 및 칼럼 액티브 구간에서 자신의 뱅크가 선택됨을 나타내는 로우 프리디코더 인에이블 신호에 응답하여 상기 메모리 셀 비트라인을 선택하는 셀 어드레스 신호를 발생하는 제1 로우 프리디코더; 및
    상기 열 어드레스군 중에서 상기 뱅크 내의 서브 블락들을 선택하는 열 어드레스군, 상기 로우 프리디코더 인에이블 신호 및 프리차아지 리셋 구간을 나타내는 로우 프리디코더 리셋 신호를 수신하며, 상기 로우 프리디코더 리셋 신호에 응답하여 상기 선택된 뱅크의 서브 블락 내 메모리 셀 비트라인들을 프리차아지시키는 서브 블락 어드레스 신호들을 발생하는 제2 로우 프리디코더를 구비하는 것을 특징으로 하는 칼럼 프리디코더 회로.
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* Cited by examiner, † Cited by third party
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KR100700160B1 (ko) * 2005-08-23 2007-03-28 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 워드라인활성화 방법
KR100939116B1 (ko) * 2003-07-23 2010-01-28 주식회사 하이닉스반도체 프리차지 시 전류소모를 줄일 수 있는 반도체 메모리 소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939116B1 (ko) * 2003-07-23 2010-01-28 주식회사 하이닉스반도체 프리차지 시 전류소모를 줄일 수 있는 반도체 메모리 소자
KR100700160B1 (ko) * 2005-08-23 2007-03-28 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 워드라인활성화 방법

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