KR20060102670A - 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법 - Google Patents

반도체 기억 소자의 워드 라인 인에이블 회로 및 방법 Download PDF

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Abstract

본 발명은 반도체 기억 소자에서 셀프 리프레쉬 모드시 워드 라인 선택 신호의 토글링을 줄임으로써 전력 소모를 줄일 수 있도록 함에 목적이 있다.
본원의 제1 발명에 따른 워드 라인 인에이블 회로는, 제1 및 제2 워드 라인 인에이블신호 발생부와 제1 및 제2 워드 라인 블럭 인에이블부를 포함하는 반도체 기억 소자에 있어서, 워드 라인 선택 확인신호, 셀프 리프레쉬 모드 신호, 및 토글링하는 워드 라인 콘트롤 신호를 이용하여 셀프 리프레쉬 모드시 단위 워드 라인 블럭을 인에이블시키는 동안 토글링하지 않는 워드 라인 콘트롤 신호를 출력하기 위한 워드 라인 콘트롤 신호 발생부; 상기 토글링하지 않는 워드 라인 콘트롤 신호와 토글링하는 어드레스신호에 제어되어 제1 워드 라인 인에이블 제어신호를 발생시키고, 상기 토글링하는 워드 라인 콘트롤 신호와 순차적으로 1번씩 인에이블되는 개별 어드레스 신호에 제어되어 순차적으로 1번씩 로우 펄스 형태를 가진 제1 내지 제n 워드 라인 인에이블 전원공급신호를 출력하기 위한 상기 제1 워드 라인 인에이블신호 발생부; 및 상기 제1 워드 라인 인에이블 제어신호와 상기 제1 내지 제n 워드 라인 인에이블 전원공급신호에 제어되어 개별 워드 라인을 순차적으로 인에이블시키기 위한 상기 제1 워드 라인 블럭 인에이블부를 포함한다.
반도체 기억 소자, 워드 라인, 셀프 리프레쉬 모드, 토글링

Description

반도체 기억 소자의 워드 라인 인에이블 회로 및 방법{WORD LINE ENABLE CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE AND ITS METHOD}
도 1은 종래 기술에 따른 반도체 기억 소자의 전체 블럭 구성도,
도 2는 종래 기술에 따른 워드 라인 인에이블 회로의 세부 구성도,
도 3은 도 2에 보이는 신호들의 타이밍도,
도 4는 본 발명에 따른 워드 라인 인에이블 회로의 세부 구성도,
도 5는 도 4에 보이는 신호들의 타이밍도.
* 도면의 주요 부분에 대한 설명 *
410: 워드 라인 인에이블신호 발생부
420: 워드 라인 블럭 인에이블부
430: 워드 라인 콘트롤 신호 발생부
본 발명은 반도체 기억 소자에 관한 것으로, 구체적으로는 셀프 리프레쉬 모드시 워드 라인 인에이블 신호를 제어함으로써 인에이블 신호가 토글링할 때의 전류의 줄일 수 있는 기술에 관한 것이다.
도 1은 종래 기술에 따른 반도체 기억 소자의 전체 블럭 구성도이다.
반도체 기억 소자는, 컬럼 어드레스 스트로브 신호(/CAS)나 로우 어드레스 스트로브 신호(/RAS)나 라이트 인에이블 신호(/WE)나 출력 인에이블 신호(/OE) 등의 제어 신호를 수신하는 제어 신호 입력 단자(10)와, 어드레스 신호 A1～An(n: 자연수)을 수신하는 어드레스 입력 단자(12)와, 입출력 데이터 DQ1～DQi(i: 자연수)를 전달하는 데이터 입력 단자(14)를 포함한다.
반도체 기억 소자(1)는 제어 회로(20)와, 메모리 셀 어레이(30)와, 어드레스 버퍼(35)와, 로우 디코더(40) 및 컬럼 디코더(45)와, 센스 앰프 회로(50)와, 입출력 회로(60)와, 입력 버퍼(70)와, 출력 버퍼(75)를 더 포함한다.
제어 회로(20)는 제어 신호 입력 단자(10)에 입력된 제어 신호에 응답하여 반도체 기억 소자(1)의 전체 동작을 제어한다.
메모리 셀 어레이(30)는 매트릭스 형상으로 배치된 복수의 메모리 셀을 갖는다. 메모리 셀의 각 행마다 워드 라인이 배치되고, 메모리 셀의 각 열마다 비트 라인이 배치된다. 각 메모리 셀은 워드 라인과 비트 라인과의 교점 각각에 배치된다.
어드레스 버퍼(35)는 외부로부터 입력된 어드레스 신호를 로우 디코더(40)와 컬럼 디코더(45)에 선택적으로 공급한다. 로우 디코더(40)는 어드레스 버퍼(35)로 부터 공급된 로우 어드레스 신호에 응답하여 복수의 워드 라인 중의 적어도 하나를 구동시킨다. 컬럼 디코더(45)는 어드레스 버퍼(35)로부터 공급된 컬럼 어드레스 신호에 응답하여 복수의 비트 라인쌍 중의 적어도 하나를 구동시킨다. 센스 앰프 회로(50)는 복수의 센스 앰프를 포함한다. 2개의 비트 라인쌍에 대하여 하나의 센스 앰프가 설치되어, 비트 라인쌍 사이에 발생하는 전위차를 증폭한다.
입출력 회로(60)는 컬럼 디코더(45)가 선택한 비트 라인쌍의 전위 레벨을 출력 버퍼(75)에 공급한다. 출력 버퍼(75)는 공급된 전위 레벨을 증폭하여 출력 데이터 DQ1～DQi로서 외부에 출력한다. 입력 버퍼(70)는, 외부로부터 입력데이터 DQ1～DQi가 입력되었을 때, 입력 데이터 DQ1～DQi를 증폭한다. 입출력 회로(60)는 증폭된 입력 데이터 DQ1～DQi를 수신하여, 컬럼 디코더(45)에 의해 선택된 비트 라인쌍에 입력 데이터 DQ1～DQi를 공급한다.
이와 같은 반도체 기억 소자에서 리프레쉬 동작은 액티브 및 프리차지 동작과 기본적으로 동일하다. 액티브 동작은 인가되는 어드레스 신호에 대응되는 워드 라인을 인에이블시켜 당해 워드 라인에 연결된 셀의 데이터를 센스 앰프로 증폭시키는 과정이다. 현재 반도체 기억 소자에서는 입력되는 어드레스 신호를 디코딩하여 워드 라인을 인에이블시키게 되는데, 보다 효과적인 디코딩 작업을 위해서는 프리 디코딩된 신호들을 조합하여 하나의 워드 라인을 인에이블시키는 방식을 이용한다. 즉, 워드 라인 하나를 인에이블시키기 위하여 두개 이상의 신호가 토글링되는 것이 필수적이다. 이와 같이 두개 이상의 신호의 조합으로 워드 라인을 선택하는 방식은 반도체 기억 소자의 정상 동작시 인가되는 어드레스 신호로부터 하나의 워 드 라인을 선택하는 디코딩 과정의 효율을 향상시키기 위한 하나의 방법으로서 사용되고 있다.
그런데, 저전력 고집적 반도체 기억 소자의 개발에 있어서, 셀프 리프레쉬 모드에서 흐르는 전류량은 매우 중요한 이슈로 떠오르고 있다. 앞서 언급한 바와 같이 리프레쉬 동작은 정상 동작시 액티브 및 프리차지 동작과 동일하다. 즉, 액티브 동작시 워드 라인을 인에이블시키기 위하여 두개의 신호가 동일 타이밍에 제어되어야 하고, 프리자치 동작시에는 두 신호 중 하나만 디스에이블되면 워드라인이 디스에이블될 수 있다.
도 2는 종래 기술에 따른 워드 라인 인에이블 회로의 세부 구성도이고, 도 3은 도 2에 보이는 신호들의 타이밍도이다.
종래 기술의 워드 라인 인에이블 회로는, 제1 워드 라인 인에이블신호 발생부(210-1), 제2 워드 라인 인에이블신호 발생부(210-2), 제1 워드 라인 블럭 인에이블부(220-1), 및 제2 워드 라인 블럭 인에이블부(220-2)를 포함한다.
종래기술에 따르면, 워드 라인의 인에이블 순서는 외부 칩셋에서 결정되기 때문에 하나의 워드 라인이 인에이블되고 디스에이블되는 때에는 다음에 액티브되는 워드 라인의 정상 동작을 위하여 워드 라인 인에이블 신호(WL_en0)는 토글링되어야 한다.
이를 위하여 도 3에 도시된 바와 같이, n개의 워드 라인을 인에이블 시키기 위해서 토글링되는 워드 라인 컨트롤 신호(WL_ctrl)가 인가되면, 제1 워드 라인 인 에이블신호 발생부(210-1)는 n번 토글링되는 어드레스0 신호(address0)에 제어되어 n번 토글링되는 제1 워드 라인 인에이블 제어신호(WL_en0)를 출력하고, 어드레스0 신호(address0)에 동기되고 순차적으로 1번씩 인에이블되는 개별 어드레스 신호(address0_1, ..., address0_n)에 제어되어 순차적으로 1번씩 로우 펄스 형태를 가진 제1 내지 제n 워드 라인 인에이블 전원공급신호(WL_en0_1, ..., WL_en0_n)를 출력한다.
제2 워드 라인 인에이블신호 발생부(210-2) 또한 위에서 설명한 동일한 동작 방식을 가지고 n번 동안 토글링되는 어드레스1 신호(address1)에 제어되어 n번 토글링되는 제2 워드 라인 인에이블 제어신호(WL_en1)를 출력하고, 어드레스1 신호(address1)에 동기되고 순차적으로 1번씩 인에이블되는 개별 어드레스 신호(address1_1, ..., address1_n)에 제어되어 순차적으로 1번씩 로우 펄스 형태의 제1 내지 제n 워드 라인 인에이블 전원공급신호(WL_en1_1, ..., WL_en1_n)를 출력한다.
제1 워드 라인 블럭 인에이블부(220-1)는 인에이블되는 제1 워드 라인 인에이블 제어신호(WL_en0)와 제1 내지 제n 워드 라인 인에이블 전원공급신호(WL_en0_1 ..., WL_en0_n)에 제어되어 개별 워드 라인을 외부 입력 어드레스에 따라서 순차적으로 인에이블시킨다. 예를 들어, 인에이블되는 제1 워드 라인 인에이블 제어신호(WL_en0)와 제1 워드 라인 인에이블 전원공급신호(WL_en0_1)을 이용하여 워드 라인1(WL1)을 인에이블시킨다.
제2 워드 라인 블럭 인에이블부(220-2)는 제1 워드 라인 블럭 인에이블부 (220-1)의 동작과 동일하다. 여기서, 어드레스1_1신호(address1_1)는 어드레스0_1신호(address0_1)와 동일하다. 한편, 설명의 편의를 위하여 워드 라인은 순차적으로 인에이블되는 것으로 설정한다.
한편, 제1 워드 라인 인에이블 제어신호(WL_en0)와 제1 내지 제n 워드 라인 인에이블 전원공급신호(WL_en0_1 ..., WL_en0_n)가 동시에 토글링하게 되면 그 전류 사용량은 하나의 신호가 토글링하는 경우에 요구되는 전류량의 두배가 되고 이러한 전류량은 셀프 리프레쉬 모드시의 전류 소모량의 상당한 부분을 차지하게 된다. 위에서도 언급한 바와 같이, 모바일용으로 이용되는 저전력 고집적 반도체 기억 소자의 경우에는 전력 절감이 중요한 과제이므로 이러한 문제는 더욱 심각해진다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 반도체 기억 소자에서 셀프 리프레쉬 모드시 워드 라인 선택 신호의 토글링을 줄임으로써 전력 소모를 줄일 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 워드 라인 인에이블 회로는, 제1 및 제2 워드 라인 인에이블신호 발생부와 제1 및 제2 워드 라인 블럭 인에이블부를 포함하는 반도체 기억 소자에 있어서, 워드 라인 선택 확인신호, 셀프 리프레쉬 모드 신호, 및 토글링하는 워드 라인 콘트롤 신호를 이용하여 셀프 리프레쉬 모드시 단위 워드 라인 블럭을 인에이블시키는 동안 토글링하지 않는 워드 라인 콘트롤 신호를 출력하기 위한 워드 라인 콘트롤 신호 발생부; 상기 토글링하지 않는 워드 라인 콘트롤 신호와 토글링하는 어드레스신호에 제어되어 제1 워드 라인 인에이블 제어신호를 발생시키고, 상기 토글링하는 워드 라인 콘트롤 신호와 순차적으로 1번씩 인에이블되는 개별 어드레스 신호에 제어되어 순차적으로 1번씩 로우 펄스 형태를 가진 제1 내지 제n 워드 라인 인에이블 전원공급신호를 출력하기 위한 상기 제1 워드 라인 인에이블신호 발생부; 및 상기 제1 워드 라인 인에이블 제어신호와 상기 제1 내지 제n 워드 라인 인에이블 전원공급신호에 제어되어 개별 워드 라인을 순차적으로 인에이블시키기 위한 상기 제1 워드 라인 블럭 인에이블부를 포함한다.
바람직하게는, 상기 워드 라인 콘트롤 신호발생부는, 상기 워드 선택 확인신호, 및 셀프 리프레쉬 모드 신호를 논리곱하기 위한 앤드게이트; 상기 셀프 리프레쉬 모드 신호를 반전시키기 위한 제1 인버터; 상기 앤드게이트의 출력과 상기 제1 인버터의 출력을 입력으로 하는 제1 노아게이트; 상기 제1 노아게이트의 출력과 상기 토글링하는 워드 라인 콘트롤 신호를 입력으로 하는 제2 노아게이트; 및 상기 제2 노아게이트의 출력을 반전시키기 위한 제2 인버터를 포함한다.
또한, 본원의 제2 발명에 따른 워드 라인 인에이블 방법은, 반도체 기억 소자의 셀프 리프레쉬 모드시, 워드 라인 선택 확인신호, 셀프 리프레쉬 모드 신호, 및 토글링하는 워드 라인 콘트롤 신호를 이용하여 단위 워드 라인 블럭을 인에이블 시키는 동안 토글링하지 않는 워드 라인 콘트롤 신호를 출력하는 단계; 상기 토글링하지 않는 워드 라인 콘트롤 신호와 토글링하는 어드레스신호에 제어되어 제1 워드 라인 인에이블 제어신호를 발생시키고, 상기 토글링하는 워드 라인 콘트롤 신호와 순차적으로 1번씩 인에이블되는 개별 어드레스 신호에 제어되어 순차적으로 1번씩 로우 펄스 형태를 가진 제1 내지 제n 워드 라인 인에이블 전원공급신호를 출력하는 단계; 및 상기 제1 워드 라인 인에이블 제어신호와 상기 제1 내지 제n 워드 라인 인에이블 전원공급신호에 제어되어 개별 워드 라인을 순차적으로 인에이블시키는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명에 따른 워드 라인 인에이블 회로의 세부 구성도이고, 도 5는 도 4에 보이는 신호들의 타이밍도이다.
본 발명에 따른 워드 라인 인에이블 회로는, 제1 워드 라인 인에이블신호 발생부(410-1), 제2 워드 라인 인에이블신호 발생부(410-2), 제1 워드 라인 블럭 인에이블부(420-1), 제2 워드 라인 블럭 인에이블부(420-2) 및 워드 라인 콘트롤 신호 발생부(430)를 포함한다. 여기서, 제1 워드 라인 인에이블신호 발생부(410-1), 제2 워드 라인 인에이블신호 발생부(410-2), 제1 워드 라인 블럭 인에이블부(420-1), 및 제2 워드 라인 블럭 인에이블부(420-2)는 종래 기술의 그것들과 동일하다.
즉, 본 발명에 따른 워드 라인 인에이블 회로는, 워드 라인 콘트롤 신호 발생부(430)를 포함한다는 데에 특징이 있다.
워드 라인 콘트롤 신호 발생부(430)는 워드 라인 선택 확인신호(WL sel check), 셀프 리프레쉬 모드 신호(Sref), 및 워드 라인 콘트롤 신호(WL ctrl)를 이용하여 토글링 없는 워드 라인 콘트롤 신호(WL_ctrl1)를 출력한다. 토글링 없는 워드 라인 콘트롤 신호(WL_ctrl1)는 제1 내지 제n 워드 라인을 인에이블시키는 동안 토글링하지 않고 동일한 논리상태를 갖는다. 여기서, 워드 라인 선택 확인신호(WL sel check)는 인에이블되는 어드레스 #_n신호(address#_n)를 이용하여 생성되는 신호로서, 단위 어드레스군의 워드 라인이 모두 인에이블되면 인에이블되는 펄스 신호이다. 즉, 워드 라인 선택 확인신호(WL sel check)는 셀프 리프레쉬 모드시 제1 워드 라인 인에이블 전원공급신호(WL_en0_1)가 인에이블되기 전에 "H" to "L"로 천이하였다가 제n 워드 라인 인에이블 전원공급신호(WL_en0_n-1)가 인에이블되면 "L" to "H"로 천이함으로써 다음 제2 워드 라인 인에이블 제어신호(WL_en1)이 인에이블 되는 때에 두개의 워드 라인이 인에이블되는 것을 방지한다. 그러나, 셀프 리프레쉬 모드를 탈출하게 되면 워드 라인 인에이블 제어신호(WL_en#)는 각 워드 라인이 인에이블과 디스에이블될 때마다 토글링하게 된다. 한편, 워드 라인 콘트롤 신호(WL ctrl)신호는 도 2의 그것과 동일한 신호이다.
제1 워드 라인 인에이블신호 발생부(410-1)는 토글링 없는 워드 라인 콘트롤 신호(WL_ctrl1)와 어드레스0신호를 이용하여 토글링 없는 제1 워드 라인 인에이블 제어신호(WL_en0)를 발생시키는 한편, 토글링되는 워드 라인 컨트롤 신호(WL_ctrl)와 순차적으로 1번씩 인에이블되는 개별 어드레스 신호(address0_1, ..., address0_n)에 제어되어 순차적으로 1번씩 로우 펄스 형태를 가진 제1 내지 제n 워드 라인 인에이블 전원공급신호(WL_en0_1, ..., WL_en0_n)를 출력한다.
제2 워드 라인 인에이블신호 발생부(410-2)의 동작은 제1 워드 라인 인에이블신호 발생부(410-1)의 그것과 동일하다.
제1 워드 라인 블럭 인에이블부(420-1)는 인에이블되는 토글링 없는 제1 워드 라인 인에이블 제어신호(WL_en0)와 제1 내지 제n 워드 라인 인에이블 전원공급신호(WL_en0_1 ..., WL_en0_n)에 제어되어 개별 워드 라인을 순차적으로 인에이블시킨다. 예를 들어, 인에이블되는 제1 워드 라인 인에이블 제어신호(WL_en0)와 제1 워드 라인 인에이블 전원공급신호(WL_en0_1)을 이용하여 워드 라인1(WL1)을 인에이블시킨다.
제2 워드 라인 블럭 인에이블부(420-2)의 동작은 제1 워드 라인 블럭 인에이블부(420-1)의 그것과 동일하다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 워드 라인이 인에이블되는 순간마다 토글링 하지 않기 때문에 셀프 리프레쉬 모드에서 사용되는 전류의 양을 줄일 수 있다. 특히, 본 발명은 모바일 등 저전력용 소자에 적용하는 경우에 유리하다.

Claims (3)

  1. 제1 및 제2 워드 라인 인에이블신호 발생부와 제1 및 제2 워드 라인 블럭 인에이블부를 포함하는 반도체 기억 소자에 있어서,
    워드 라인 선택 확인신호, 셀프 리프레쉬 모드 신호, 및 토글링하는 워드 라인 콘트롤 신호를 이용하여 셀프 리프레쉬 모드시 단위 워드 라인 블럭을 인에이블시키는 동안 토글링하지 않는 워드 라인 콘트롤 신호를 출력하기 위한 워드 라인 콘트롤 신호 발생부;
    상기 토글링하지 않는 워드 라인 콘트롤 신호와 토글링하는 어드레스신호에 제어되어 제1 워드 라인 인에이블 제어신호를 발생시키고, 상기 토글링하는 워드 라인 콘트롤 신호와 순차적으로 1번씩 인에이블되는 개별 어드레스 신호에 제어되어 순차적으로 1번씩 로우 펄스 형태를 가진 제1 내지 제n 워드 라인 인에이블 전원공급신호를 출력하기 위한 상기 제1 워드 라인 인에이블신호 발생부; 및
    상기 제1 워드 라인 인에이블 제어신호와 상기 제1 내지 제n 워드 라인 인에이블 전원공급신호에 제어되어 개별 워드 라인을 순차적으로 인에이블시키기 위한 상기 제1 워드 라인 블럭 인에이블부
    를 포함하는 워드 라인 인에이블 회로.
  2. 제1항에 있어서, 상기 워드 라인 콘트롤 신호발생부는,
    상기 워드 선택 확인신호, 및 셀프 리프레쉬 모드 신호를 논리곱하기 위한 앤드게이트;
    상기 셀프 리프레쉬 모드 신호를 반전시키기 위한 제1 인버터;
    상기 앤드게이트의 출력과 상기 제1 인버터의 출력을 입력으로 하는 제1 노아게이트;
    상기 제1 노아게이트의 출력과 상기 토글링하는 워드 라인 콘트롤 신호를 입력으로 하는 제2 노아게이트; 및
    상기 제2 노아게이트의 출력을 반전시키기 위한 제2 인버터
    를 포함하는 워드 라인 인에이블 회로.
  3. 반도체 기억 소자의 셀프 리프레쉬 모드시,
    워드 라인 선택 확인신호, 셀프 리프레쉬 모드 신호, 및 토글링하는 워드 라인 콘트롤 신호를 이용하여 단위 워드 라인 블럭을 인에이블시키는 동안 토글링하지 않는 워드 라인 콘트롤 신호를 출력하는 단계;
    상기 토글링하지 않는 워드 라인 콘트롤 신호와 토글링하는 어드레스신호에 제어되어 제1 워드 라인 인에이블 제어신호를 발생시키고, 상기 토글링하는 워드 라인 콘트롤 신호와 순차적으로 1번씩 인에이블되는 개별 어드레스 신호에 제어되어 순차적으로 1번씩 로우 펄스 형태를 가진 제1 내지 제n 워드 라인 인에이블 전원공급신호를 출력하는 단계; 및
    상기 제1 워드 라인 인에이블 제어신호와 상기 제1 내지 제n 워드 라인 인에이블 전원공급신호에 제어되어 개별 워드 라인을 순차적으로 인에이블시키는 단계
    를 포함하는 워드 라인 인에이블 방법.
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