KR100630733B1 - 전력소모를 감소시킬 수 있는 워드라인 인에이블 신호라인 배치 구조를 갖는 반도체 메모리장치 및 이의워드라인 인에이블 신호 라인 배치방법 - Google Patents

전력소모를 감소시킬 수 있는 워드라인 인에이블 신호라인 배치 구조를 갖는 반도체 메모리장치 및 이의워드라인 인에이블 신호 라인 배치방법 Download PDF

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Abstract

VPP 전력 소모를 감소시키고 서브 워드라인에 대한 구동속도를 향상시킬 수 있는 워드라인 인에이블 신호 라인 배치 구조를 갖는 반도체 메모리장치 및 이의 워드라인 인에이블 신호 라인 배치방법이 개시된다. 상기 반도체 메모리장치에서는, 워드라인 인에이블 드라이버들이 메모리 어레이 영역 밖의 로우 디코더 영역에 배치되고 워드라인 인에이블 신호 라인들이 3개 메탈 층들중 최상위 메탈로 형성된다. 그리고 상기 워드라인 인에이블 신호 라인들 각각이, 수평 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들중 한쪽에 대한 서브 워드라인 드라이버에만 연결된다. 즉 워드라인 인에이블 신호 라인들이 "ㄱ" 형태로 배치된다. 따라서 워드라인 인에이블 신호 라인들의 길이가 짧아지고 또한 워드라인 인에이블 신호 라인들이 저항이 작은 최상위 메탈로 형성되므로 워드라인 인에이블 신호 라인들의 부하가 작아진다. 그 결과 워드라인 인에이블 드라이버들에 의한 VPP 전력 소모가 감소되고 서브 워드라인에 대한 구동속도가 향상된다.

Description

전력소모를 감소시킬 수 있는 워드라인 인에이블 신호 라인 배치 구조를 갖는 반도체 메모리장치 및 이의 워드라인 인에이블 신호 라인 배치방법{Semiconductor memory device having wordline enable signal line arrangement scheme for reducing power consumption}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리장치에서 워드라인 선택과 관련된 배치를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리장치에서 워드라인 선택과 관련된 배치를 나타내는 도면이다.
도 3은 도 2에 도시된 워드라인 인에이블 드라이버(PXi Driver)의 일예를 나타내는 회로도이다.
도 4는 도 2에 도시된 서브 워드라인 드라이버(SWD)의 일예를 나타내는 회로도이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 워드라인 인에이블 신호(PXi) 라인 배치 구조 및 배치방법에 관한 것이다.
반도체 메모리장치의 집적도가 증가함에 따라 근래에는 계층적으로 분할된 워드라인(Hierarchical divided word line) 구조가 이용된다. 계층적으로 분할된 워드라인 구조(scheme)에서는 워드라인을 적당한 길이로 분할해서 서브 워드라인(Sub-Word Line, SWL)들을 만들고 로우(row) 디코더와 서브 워드라인 드라이버(Sub-Word Line Driver, SWD)로 이들 서브 워드라인들을 구동한다. 서브 워드라인 드라이버(SWD)는 메인 워드라인 드라이버로부터 출력되는 메인 워드라인 신호(NWE)와 워드라인 인에이블 드라이버로부터 출력되는 워드라인 인에이블 신호(PXi)에 의해 제어된다.
도 1은 종래의 반도체 메모리장치에서 워드라인 선택과 관련된 배치를 나타내는 도면이다.
도 1을 참조하면, 복수개의 메모리셀 어레이들(101-109)이 수직 방향 및 수평 방향으로 배열된다. 워드라인 인에이블 신호들(PXi<0-3>)을 구동하는 워드라인 인에이블 드라이버들(PXi Driver)(110,111)은 메모리 코어(core) 영역의 접합(conjuction) 영역에 배치된다. 워드라인 인에이블 드라이버들(PXi Driver)(110,111)은 고전압(VPP 전압이라 함)을 전원전압으로서 사용하고 출력신호들을 고전압(VPP) 레벨로 구동한다.
서브 워드라인 드라이버(SWD)(112)는 수직 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들, 예컨대 메모리셀 어레이들(105,108) 사이에 배치된다. 서브 워드라인 드라이버(SWD)(112)는 메인 워드라인(NWE)을 통해 입력되는 신호 및 워드라인 인에이블 드라이버(PXi Driver)(110)의 출력신호들, 즉 워드라인 인에이블 신호들(PXi<0-3>)에 응답하여 서브 워드라인(미도시)을 구동한다.
상기 종래의 반도체 메모리장치에서는 워드라인 인에이블 드라이버들(PXi Driver)(110,111)이 번갈아 가며 배치되고 워드라인 인에이블 드라이버들(PXi Driver)(110,111)의 출력라인들, 즉 워드라인 인에이블 신호(PXi<1,3>, PXi<0,2>) 라인들이 수평방향 및 수직방향으로 양팔을 벌린 형태(T자 형태)로 배치된다. 따라서 워드라인 인에이블 드라이버들(PXi Driver)(110,111)의 출력라인들, 즉 워드라인 인에이블 신호(PXi<1,3>, PXi<0,2>) 라인들의 길이가 길고 워드라인 인에이블 신호(PXi<1,3>, PXi<0,2>) 라인들의 부하가 비교적 크다. 이로 인하여 워드라인 인에이블 드라이버들(PXi Driver)(110,111)에 의한 VPP 전력 소모가 크고 서브 워드라인에 대한 구동속도가 느려질 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, VPP 전력 소모를 감소시키고 서브 워드라인에 대한 구동속도를 향상시킬 수 있는 워드라인 인에이블 신호 라인 배치 구조를 갖는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 반도체 메모리장치에서 VPP 전력 소모를 감소시키고 서브 워드라인에 대한 구동속도를 향상시킬 수 있는 워드라인 인에이블 신호 라인 배치방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 수직 방향 및 수평 방향으로 배열되는 복수개의 메모리셀 어레이들을 포함하는 어레 이 영역, 소정의 어드레스 신호들에 응답하여 복수개의 워드라인 인에이블 신호들을 발생하여 복수개의 워드라인 인에이블 신호 라인들로 출력하는 워드라인 인에이블 드라이버, 및 메인 워드라인을 통해 입력되는 신호 및 상기 복수개의 워드라인 인에이블 신호 라인들중 해당되는 것을 통해 입력되는 워드라인 인에이블 신호에 응답하여 서브 워드라인을 구동하는 서브 워드라인 드라이버를 구비하고, 상기 복수개의 워드라인 인에이블 신호 라인들 각각은, 상기 수평 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들중 한쪽에 대한 서브 워드라인 드라이버에만 연결되는 것을 특징으로 한다.
상기 워드라인 인에이블 드라이버는 상기 어레이 영역 밖의 로우 디코더 영역에 배치된다.
상기 반도체 메모리장치의 제조공정은 3개 메탈 층(metal layer)들을 사용하고, 상기 복수개의 워드라인 인에이블 신호 라인들은 상기 3개 메탈 층들중 최상위 메탈로 형성된다.
상기 서브 워드라인 드라이버는 상기 어레이 영역 내의 상기 수직 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들 사이에 배치된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 워드라인 인에이블 신호 라인 배치방법은, 수직 방향 및 수평 방향으로 배열되는 복수개의 메모리셀 어레이들을 포함하는 어레이 영역, 소정의 어드레스 신호들에 응답하여 복수개의 워드라인 인에이블 신호들을 발생하여 복수개의 워드라인 인에이블 신호 라인들로 출력하는 워드라인 인에이블 드라이버, 및 메인 워드라인을 통해 입력되는 신호 및 상기 복수개의 워드라인 인에이블 신호 라인들중 해당되는 것을 통해 입력되는 워드라인 인에이블 신호에 응답하여 서브 워드라인을 구동하는 서브 워드라인 드라이버를 구비하는 반도체 메모리장치에서 상기 워드라인 인에이블 신호 라인들 배치방법에 있어서, 상기 워드라인 인에이블 드라이버를 상기 어레이 영역 밖의 로우 디코더 영역에 배치하는 단계; 상기 서브 워드라인 드라이버를 상기 어레이 영역 내의 상기 수직 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들 사이에 배치하는 단계; 및 상기 복수개의 워드라인 인에이블 신호 라인들 각각을, 상기 워드라인 인에이블 드라이버의 출력단으로부터 상기 수평 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들중 한쪽에 대한 서브 워드라인 드라이버까지 연결시키는 단계를 구비하는 것을 특징으로 한다.
상기 반도체 메모리장치의 제조공정은 3개 메탈 층(metal layer)들을 사용하고, 상기 복수개의 워드라인 인에이블 신호 라인들은 상기 3개 메탈 층들중 최상위 메탈로 형성된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리장치에서 워드라인 선택과 관련된 배치를 나타내는 도면이다. 상기 반도체 메모리장치는 본 발명에 따른 워드라인 인에이블 신호 라인 배치방법에 따라 배치된다.
도 2를 참조하면, 복수개의 메모리셀 어레이들(201-209)이 어레이 영역(200)내에서 수직 방향 및 수평 방향으로 배열된다. 특히 워드라인 인에이블 드라이버들(PXi Driver)(211,212)은 상기 어레이 영역(200) 밖의 로우 디코더 영역(300)에 배치된다.
워드라인 인에이블 드라이버(PXi Driver)(211)은 소정의 어드레스 신호들(RA0B1B,RA01B,RA0B1,RA01,RA8b)에 응답하여 복수개의 워드라인 인에이블 신호들을 발생하여 복수개의 워드라인 인에이블 신호 라인들(PXi<0-3>)로 출력한다. 워드라인 인에이블 드라이버(PXi Driver)(212)은 소정의 어드레스 신호들(RA0B1B,RA01B,RA0B1,RA01,RA8)에 응답하여 복수개의 다른 워드라인 인에이블 신호들을 발생하여 복수개의 다른 워드라인 인에이블 신호 라인들(PXi<0-3>)로 출력한다.
상기와 같이 워드라인 인에이블 드라이버(PXi Driver)(211)와 워드라인 인에이블 드라이버(PXi Driver)(212)는 어드레스 신호(RA8)에 의해 구별되어 선택된다. 상기 반도체 메모리장치의 제조공정은 3개 메탈 층(metal layer)들을 사용하고, 특히 상기 복수개의 워드라인 인에이블 신호 라인들(PXi<0-3>)은 상기 3개 메탈 층들중 최상위 메탈로 형성된다.
서브 워드라인 드라이버(SWD)(210)는 수직 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들, 예컨대 메모리셀 어레이들(205,208) 사이에 배치된다. 서브 워 드라인 드라이버(SWD)(210)는 메인 워드라인(NWE)을 통해 입력되는 신호 및 워드라인 인에이블 신호 라인들(PXi<0-3>)중 해당되는 것을 통해 입력되는 신호에 응답하여 서브 워드라인(미도시)을 구동한다.
이상에서와 같이 본 발명에 따른 반도체 메모리장치에서는, 워드라인 인에이블 드라이버들(PXi Driver)(211,212)이 상기 어레이 영역(200) 밖의 로우 디코더 영역(300)에 배치되고, 워드라인 인에이블 드라이버들(PXi Driver)(211,212)의 출력라인들, 즉 워드라인 인에이블 신호 라인들(PXi<0-3>)이 상기 3개 메탈 층들중 최상위 메탈로 형성되며 또한 워드라인 인에이블 드라이버들(PXi Driver)(211,212)이 어드레스 신호(RA8)에 의해 구별되도록 구성된다.
따라서 이러한 구성에 의해 상기 워드라인 인에이블 신호 라인들(PXi<0-3>) 각각이, 상기 수평 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들, 예컨대 두개의 메모리셀 어레이들(204,205)중 해당되는 한쪽 메모리셀 어레이(205)의 서브 워드라인(미도시)을 구동하는 서브 워드라인 드라이버(210)에만 연결된다. 즉 도 1의 종래의 반도체 메모리장치에서는 워드라인 인에이블 신호 라인들(PXi)이 수직방향 및 수평방향으로 양팔을 벌린 형태(T자 형태)로 배치되는 반면에 도 2의 본 발명에 따른 반도체 메모리장치에서는 워드라인 인에이블 신호 라인들(PXi)이 "ㄱ" 형태로 배치된다.
따라서 본 발명에 따른 반도체 메모리장치에서는 워드라인 인에이블 신호 라인들(PXi)의 길이가 종래기술에 비해 짧고 또한 워드라인 인에이블 신호 라인들(PXi)이 저항이 작은 최상위 메탈로 형성되므로 워드라인 인에이블 신호 라인들(PXi)의 부하가 작아진다. 그 결과 워드라인 인에이블 드라이버들(PXi Driver)(211,212)에 의한 VPP 전력 소모가 감소되고 서브 워드라인에 대한 구동속도가 향상된다.
한편 스페어 워드라인(SWL) 드라이버(213)는 워드라인 인에이블 드라이버들(PXi Driver)(211,212) 사이에 배치된다.
도 3은 도 2에 도시된 워드라인 인에이블 드라이버(PXi Driver)의 일예를 나타내는 회로도이다.
도 3을 참조하면, 워드라인 인에이블 드라이버(PXi Driver)는 피모스 트랜지스터들(301,302), 엔모스 트랜지스터들(303,304), 앤드(AND) 게이트(305), 인버터(306), 및 드라이버(307)를 구비한다.
워드라인 인에이블 드라이버(PXi Driver)는 예컨대 어드레스 신호들(RA01,RA8B)에 응답하여 활성화되고 고전압(VPP 전압)을 전원전압으로서 사용하고 출력신호, 즉 워드라인 인에이블 신호(PXi0)를 고전압(VPP) 레벨로 구동한다.
도 3에 도시된 회로는 워드라인 인에이블 드라이버(PXi Driver)의 일예이며 다양한 다른 형태로 구성될 수 있음은 자명하다.
도 4는 도 2에 도시된 서브 워드라인 드라이버(SWD)의 일예를 나타내는 회로도이다.
도 4를 참조하면, 서브 워드라인 드라이버(SWD)는 피모스 트랜지스터(401) 및 엔모스 트랜지스터들(402,403)을 구비한다. 서브 워드라인 드라이버(SWD)는 메인 워드라인(NWE)을 통해 입력되는 신호, 워드라인 인에이블 신호 라인(PXi0) 및 상보 워드라인 인에이블 신호 라인(PXiB0)을 통해 입력되는 신호에 응답하여 서브 워드라인(SWL)을 구동한다.
도 4에 도시된 회로는 서브 워드라인 드라이버(SWD)의 일예이며 다양한 다른 형태로 구성될 수 있음은 자명하다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치에서는 워드라인 인에이블 신호 라인들(PXi)의 길이가 종래기술에 비해 짧고 또한 워드라인 인에이블 신호 라인들(PXi)이 저항이 작은 최상위 메탈로 형성되므로 워드라인 인에이블 신호 라인들(PXi)의 부하가 작아진다. 그 결과 워드라인 인에이블 드라이버들(PXi Driver)에 의한 VPP 전력 소모가 감소되고 서브 워드라인에 대한 구동속도가 향상되는 장점이 있다.

Claims (6)

  1. 수직 방향 및 수평 방향으로 배열되는 복수개의 메모리셀 어레이들을 포함하는 어레이 영역;
    소정의 어드레스 신호들에 응답하여 복수개의 워드라인 인에이블 신호들을 발생하여 복수개의 워드라인 인에이블 신호 라인들로 출력하는 워드라인 인에이블 드라이버; 및
    메인 워드라인을 통해 입력되는 신호 및 상기 복수개의 워드라인 인에이블 신호 라인들중 해당되는 것을 통해 입력되는 워드라인 인에이블 신호에 응답하여 서브 워드라인을 구동하는 서브 워드라인 드라이버를 구비하고,
    상기 복수개의 워드라인 인에이블 신호 라인들 각각은, 상기 수평 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들중 해당되는 한쪽 메모리셀 어레이의 서브 워드라인을 구동하는 서브 워드라인 드라이버에만 연결되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 워드라인 인에이블 드라이버는 상기 어레이 영역 밖의 로우 디코더 영역에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 반도체 메모리장치의 제조공정은 3개 메탈 층(metal layer)들을 사용하고, 상기 복수개의 워드라인 인에이블 신호 라인들은 상기 3개 메탈 층들중 최상위 메탈로 형성되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 서브 워드라인 드라이버는 상기 어레이 영역 내의 상기 수직 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들 사이에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  5. 수직 방향 및 수평 방향으로 배열되는 복수개의 메모리셀 어레이들을 포함하는 어레이 영역, 소정의 어드레스 신호들에 응답하여 복수개의 워드라인 인에이블 신호들을 발생하여 복수개의 워드라인 인에이블 신호 라인들로 출력하는 워드라인 인에이블 드라이버, 및 메인 워드라인을 통해 입력되는 신호 및 상기 복수개의 워드라인 인에이블 신호 라인들중 해당되는 것을 통해 입력되는 워드라인 인에이블 신호에 응답하여 서브 워드라인을 구동하는 서브 워드라인 드라이버를 구비하는 반도체 메모리장치에서 상기 워드라인 인에이블 신호 라인들 배치방법에 있어서,
    상기 워드라인 인에이블 드라이버를 상기 어레이 영역 밖의 로우 디코더 영역에 배치하는 단계;
    상기 서브 워드라인 드라이버를 상기 어레이 영역 내의 상기 수직 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들 사이에 배치하는 단계; 및
    상기 복수개의 워드라인 인에이블 신호 라인들 각각을, 상기 워드라인 인에이블 드라이버의 출력단으로부터 상기 수평 방향으로 배치되는 양쪽 두개의 메모리셀 어레이들중 해당되는 한쪽 메모리셀 어레이의 서브 워드라인을 구동하는 서브 워드라인 드라이버까지 연결시키는 단계를 구비하는 것을 특징으로 하는 워드라인 인에이블 신호 라인들 배치방법.
  6. 제5항에 있어서, 상기 반도체 메모리장치의 제조공정은 3개 메탈 층(metal layer)들을 사용하고, 상기 복수개의 워드라인 인에이블 신호 라인들은 상기 3개 메탈 층들중 최상위 메탈로 형성되는 것을 특징으로 하는 워드라인 인에이블 신호 라인들 배치방법.
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KR1020050002875A KR100630733B1 (ko) 2005-01-12 2005-01-12 전력소모를 감소시킬 수 있는 워드라인 인에이블 신호라인 배치 구조를 갖는 반도체 메모리장치 및 이의워드라인 인에이블 신호 라인 배치방법

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640786B1 (ko) * 2005-03-24 2006-10-31 주식회사 하이닉스반도체 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법
KR100772104B1 (ko) * 2006-04-11 2007-11-01 주식회사 하이닉스반도체 뱅크 영역 확보를 위한 반도체 메모리 장치
KR101311713B1 (ko) 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치
KR101291723B1 (ko) 2007-08-03 2013-08-07 삼성전자주식회사 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의배치구조
KR100934858B1 (ko) * 2008-03-19 2009-12-31 주식회사 하이닉스반도체 반도체 메모리 장치
KR100945804B1 (ko) * 2008-06-24 2010-03-08 주식회사 하이닉스반도체 반도체 메모리 장치
KR101623080B1 (ko) * 2010-01-18 2016-05-23 삼성전자주식회사 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법
KR20110090625A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 서브 워드라인 구동회로, 이를 포함하는 반도체 메모리 장치 및 서브 워드라인 구동회로의 제어 방법
KR20220036753A (ko) 2020-09-16 2022-03-23 삼성전자주식회사 로우 디코더를 포함하는 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06195964A (ja) 1992-10-01 1994-07-15 Nec Corp 半導体メモリ
EP0624844A2 (en) * 1993-05-11 1994-11-17 International Business Machines Corporation Fully integrated cache architecture
JP3781793B2 (ja) * 1995-01-10 2006-05-31 株式会社ルネサステクノロジ ダイナミック型半導体記憶装置
JPH0936328A (ja) * 1995-07-14 1997-02-07 Hitachi Ltd ダイナミック型ｒａｍ
JPH0945077A (ja) 1995-07-25 1997-02-14 Hitachi Ltd 半導体記憶装置
KR100205007B1 (ko) * 1995-12-04 1999-06-15 윤종용 멀티-워드라인 드라이버를 갖는 반도체 메모리장치
KR0172376B1 (ko) 1995-12-06 1999-03-30 김광호 서브워드라인 드라이버 구조를 가지는 반도체 메모리장치
JP3408724B2 (ja) * 1997-08-15 2003-05-19 株式会社日立製作所 半導体記憶装置
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2000049307A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
KR100388319B1 (ko) 1998-12-30 2003-10-10 주식회사 하이닉스반도체 로우디코딩어레이의출력신호배치구조
JP4439082B2 (ja) * 2000-06-05 2010-03-24 株式会社ルネサステクノロジ 半導体記憶装置
JP4936582B2 (ja) * 2000-07-28 2012-05-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2004071023A (ja) * 2002-08-05 2004-03-04 Elpida Memory Inc 半導体記憶装置
JP2004158519A (ja) * 2002-11-05 2004-06-03 Hitachi Ltd 半導体集積回路装置
US20050247981A1 (en) * 2004-05-10 2005-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device having shielded access lines

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