DE102006002522A1 - Halbleiterspeicherbauelement, Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen und Betriebsverfahren - Google Patents
Halbleiterspeicherbauelement, Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen und Betriebsverfahren Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000002184 metal Substances 0.000 title claims abstract description 10
- 238000003491 array Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 12
- 230000004044 response Effects 0.000 claims description 21
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000011017 operating method Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Y10S81/00—Tools
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Abstract
Die
Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit
einem Feldbereich (200), der mehrere Speicherzellenfelder (201 bis
209) umfasst, einem Wortleitungsfreigabetreiber (211, 212) zur Erzeugung
eines Wortleitungsfreigabesignals auf einer Wortleitungsfreigabesignalleitung
(PXi<0-3>) in Reaktion auf mehrere
Adresssignale und mit einem Subwortleitungstreiber (210) zum Treiben
einer Subwortleitung in Reaktion auf ein angelegtes Wortleitungssignal
und das angelegte Wortleitungsfreigabesignal. Weiter bezieht sich
die Erfindung auf ein zugehöriges
Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen und
auf ein zugehöriges
Betriebsverfahren.
Erfindungsgemäß verläuft die jeweilige Wortleitungsfreigabesignalleitung L-förmig vertikal und dann in einer Richtung horizontal vom Wortleitungsfreigabetreiber zum Subwortleitungstreiber.
Verwendung in der Halbleiterspeichertechnologie.
Erfindungsgemäß verläuft die jeweilige Wortleitungsfreigabesignalleitung L-förmig vertikal und dann in einer Richtung horizontal vom Wortleitungsfreigabetreiber zum Subwortleitungstreiber.
Verwendung in der Halbleiterspeichertechnologie.
Description
- Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen in einem Halbleiterspeicherbauelement sowie auf ein Betriebsverfahren hierfür.
- Mit zunehmender Integrationsdichte von Halbleiterspeicherbauelementen kommt vermehrt ein hierarchisch aufgeteiltes Wortleitungsschema zum Einsatz. Dabei wird eine Wortleitung in mehrere Subwortleitungen von jeweils vorgegebener Länge unterteilt, die mittels eines Zeilendecoders und eines Subwortleitungstreibers angesteuert werden. Der Subwortleitungstreiber wird unter Verwendung eines von einem Hauptwortleitungstreiber abgegebenen Hauptwortleitungssignals und eines von einem Wortleitungsfreigabetreiber abgegebenen Wortleitungsfreigabesignals gesteuert.
-
1 veranschaulicht das Auswählen und Anordnen von Wortleitungen in einem herkömmlichen Halbleiterspeicherbauelement, bei dem eine Mehrzahl von Speicherzellenfeldern101 bis109 matrixförmig in einer vertikalen Richtung bzw. Spaltenrichtung und einer horizontalen Richtung bzw. Zeilenrichtung angeordnet sind. Wortleitungsfreigabetreiber (PXi-Treiber)110 ,111 sind in einer jeweiligen Verbindungs- bzw. Kreuzungszone eines Speicherkernbereichs angeordnet. Die Wortleitungsfreigabetreiber110 ,111 verwenden eine hohe Spannung VPP als Versorgungsspannung und treiben ihre Ausgangssignale mit der VPP-Spannung. Ein Subwortleitungstreiber (SWD)112 ist zwischen einem Paar vertikal benachbarter Speicherzellenfelder angeordnet, z.B. wie gezeigt zwischen den Speicherzellenfeldern105 und108 . Der Subwortleitungstreiber112 treibt eine nicht gezeigte Subwortleitung in Reaktion auf ein Signal, das ihm über eine Hauptwortleitung NWE zugeführt wird, und in Reaktion auf die Ausgangssignale des Wortleitungsfreigabetreibers110 . - Genauer gesagt sind die Wortleitungsfreigabetreiber
110 ,111 im herkömmlichen Halbleiterspeicherbauelement alternierend angeordnet, d.h. jeweils an jeder übernächsten Kreuzungszone, und zugehörige Wortleitungsfreigabesignalleitungen PXi<1,3> bzw. PXi<0,2> erstrecken sich in vertikale Richtung und verzweigen T-förmig beim jeweiligen Wortleitungsfreigabetreiber110 ,111 in beide entgegengesetzte horizontale Richtungen. Folglich sind die Wortleitungsfreigabesignalleitungen PXi<1,3> und PXi<0,2> entsprechend lang und stellen eine relativ hohe Last dar. Die Wortleitungsfreigabetreiber110 ,111 verbrauchen dementsprechend viel Leistung, und die Treibergeschwindigkeit für die Subwortleitungen ist entsprechend begrenzt. - Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art und eines zugehörigen Betriebsverfahrens sowie eines Verfahrens zum Anordnen von Wortleitungsfreigabesignalleitungen zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik reduzieren oder eliminieren lassen und mit denen insbesondere ein Anordnungsschema für Wortleitungsfreigabesignalleitungen erzielbar ist, das mit vergleichsweise weniger VPP-Leistung auskommt und eine hohe Subwortleitungstreibergeschwindigkeit ermöglicht.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1, eines Verfahrens zum Anordnen von Wortleitungsfreigabesignalleitungen mit den Merkmalen des Anspruchs 8 und eines Betriebsverfahrens mit den Merkmalen des Anspruchs 10.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
-
1 ein Blockdiagramm eines Teils eines herkömmlichen Halbleiterspeicherbauelements zur Veranschaulichung einer zugehörigen Auswahl und Anordnung von Wortleitungen, -
2 ein Blockdiagramm entsprechend1 für ein erfindungsgemäßes Halbleiterspeicherbauelement mit zugehörigem Wortleitungsfreigabesignalleitungs-Anordnungsschema, -
3 ein Schaltbild eines Ausführungsbeispiels eines Wortleitungsfreigabetreibers von2 und -
4 ein Schaltbild eines Ausführungsbeispiels eines Subwortleitungstreibers von2 . -
2 veranschaulicht ein erfindungsgemäßes Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen eines erfindungsgemäßen Halbleiterspeicherbauelements mit einer Mehrzahl von Speicherzellenfeldern201 bis209 , die matrixförmig vertikal und horizontal innerhalb eines Feldbereichs200 angeordnet sind. Wortleitungsfreigabetreiber (PXi/PXiB-Treiber)211 und212 sind in einem Zeilendecoderbereich300 angeordnet, der im gezeigten Beispiel außerhalb des Feldbereichs200 liegt, in alternativen Ausführungsformen aber auch ganz oder teilweise im Feldbereich200 liegen kann. - Der Wortleitungsfreigabetreiber
211 erzeugt mehrere Wortleitungsfreigabesignale in Reaktion auf mehrere Adresssignale RA0B1B, RA01B, RA0B1, RA01 und RA8B und gibt die Wortleitungsfreigabesignale an jeweilige Wortleitungsfreigabesignalleitungen PXi<0-3> ab. Der Wortleitungsfreigabetreiber212 erzeugt mehrere Wortleitungsfreigabesignale in Reaktion auf die Adresssignale RA0B1B, RA01B, RA0B1 und RA01 sowie in Reaktion auf ein Adresssignal RA8 und gibt die Wortleitungsfreigabesignale an jeweilige Wortleitungsfreigabesignalleitungen PXi<0-3> ab. Die Wortleitungsfreigabetreiber211 und212 werden in Reaktion auf das Adresssignal RA8B bzw. RA8 ausgewählt. Das Halbleiterspeicherbauelement wird unter Verwendung von drei Metallschichtebenen hergestellt, wobei die Wortleitungsfreigabesignalleitungen PXi<0-3> von einer dieser drei Metallschichtebenen gebildet werden, im Beispiel von2 von einer obersten der drei Metallschichtebenen. - Subwortleitungstreiber (SWD)
210 sind zwischen einem Paar vertikal benachbarter Speicherzellenfelder angeordnet, z.B. wie gezeigt zwischen den Speicherzellenfeldern205 und208 . Jeder Subwortleitungstreiber210 treibt eine nicht gezeigte Subwortleitung in Reaktion auf ein ihm über eine Hauptwortleitung NWE zugeführtes Signal und ein ihm über eine entsprechende Wortleitungsfreigabesignalleitung PXi<0-3> zugeführtes Wortleitungsfreigabesignal. - Wie oben erwähnt, sind die Wortleitungsfreigabetreiber
211 und212 im Zeilendecoderbereich300 angeordnet, und die Wortleitungsfreigabesignalleitungen PXi<0-3> sind von der obersten der drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet, und es wird in Reaktion auf das Adresssignal RA8 bestimmt, ob der Wortleitungsfreigabetreiber211 oder der Wortleitungsfreigabetreiber212 ausgewählt wird. - Jede Wortleitungsfreigabesignalleitung PXi<0-3> ist jeweils nur mit dem zugehörigen Subwortleitungstreiber
210 verbunden. Dementsprechend erstreckt sich jede Wortleitungsfreigabesignalleitung PXi<0-3> vertikal und dann in einer umgekehrten L-Form horizontal, im Gegensatz zur T-förmigen Anordnung der Wortleitungsfreigabesignalleitungen PXi<0,3> und PXi<0,2> beim Stand der Technik von1 mit Erstreckung in vertikaler Richtung und Verzweigung in die beiden entgegengesetzten horizontalen Richtungen. - Dementsprechend sind gemäß der Erfindung die Wortleitungsfreigabesignalleitungen PXi<0-3> kürzer als beim Stand der Technik von
1 , und sie sind aus einem Metallmaterial und folglich mit geringerem Widerstand gebildet als die Wortleitungsfreigabesignalleitungen PXi beim Stand der Technik von1 . Somit weisen die Wortleitungsfreigabesignalleitungen PXi<0-3> gemäß der Erfindung eine niedrigere Last auf als die Wortleitungsfreigabesignalleitungen PXi des Standes der Technik von1 , so dass die Wortleitungsfreigabetreiber211 und212 gemäß der Erfindung weniger Leistung verbrauchen als die Wortleitungsfreigabetreiber110 ,111 beim Stand der Technik von1 . Das erfindungsgemäße Halbleiterspeicherbauelement ist daher in der Lage, eine Subwortleitung schneller zu treiben als das herkömmliche Halbleiterspeicherbauelement von1 . - Zwischen den Wortleitungsfreigabetreibern
211 und212 ist beim erfindungsgemäßen Halbleiterspeicherbauelement von2 ein Ersatzwortleitungstreiber (SWL-Treiber)213 angeordnet. -
3 veranschaulicht eine mögliche Realisierung für den Wortleitungsfreigabetreiber211 und/oder den Wortleitungsfreigabetreiber212 von2 . Wie aus3 ersichtlich, umfasst der Wortleitungsfreigabetreiber in diesem Fall PMOS-Transistoren301 und302 , NMOS-Transistoren303 und304 , ein UND-Gatter305 , einen Inverter306 und eine Treibereinheit307 . Der Wortleitungsfreigabetreiber wird beispielsweise in Reaktion auf die Adresssignale RA01 und RA8B aktiviert und verwendet eine hohe Spannung VPP als Versorgungsspannung und treibt mit der VPP-Spannung ein Ausgangssignal, wie das Wortleitungsfreigabesignal PXi0. -
4 veranschaulicht eine mögliche Realisierung für den Ersatzwortleitungstreiber213 von2 . Wie aus4 ersichtlich, umfasst der Ersatzwortleitungstreiber in diesem Fall einen PMOS-Transistor401 sowie NMOS-Transistoren402 und403 . Der Ersatzwortleitungstreiber treibt eine nicht gezeigte Subwortleitung in Reaktion auf Signale, die ihm über die Hauptwortleitung NW1 zugeführt werden, und in Reaktion auf eine jeweilige Wortleitungsfreigabesignalleitung PXi0 und eine zugehörige komplementäre Wortleitungsfreigabesignalleitung PXiB0. - Wie aus der obigen Erläuterung vorteilhafter Ausführungsbeispiele deutlich wird, stellt die Erfindung ein Halbleiterspeicherbauelement mit Wortleitungsfreigabesignalleitungen zur Verfügung, die kürzer als diejenigen des eingangs erwähnten herkömmlichen Halbleiterspeicherbauelements sind und aus metallischem Material gebildet sind, so dass sie einen geringeren Widerstand als diejenigen des herkömmlichen Halbleiterspeicherbauelements haben. Die Wortleitungsfreigabesignalleitungen des erfindungsgemäßen Halbleiterspeicherbauelements besitzen folglich ei ne niedrigere Last als diejenigen des herkömmlichen Halbleiterspeicherbauelements, so dass erfindungsgemäß der VPP-Leistungsverbrauch zugehöriger Wortleitungsfreigabetreiber gering gehalten werden kann und eine relativ hohe Subwortleitungstreibergeschwindigkeit erzielbar ist.
Claims (13)
- Halbleiterspeicherbauelement mit – einem Feldbereich (
200 ), der mehrere Speicherzellenfelder (201 bis209 ) umfasst, – einem Wortleitungsfreigabetreiber (211 ,212 ) zur Erzeugung eines Wortleitungsfreigabesignals auf einer Wortleitungsfreigabesignalleitung (PXi<0-3>) in Reaktion auf eine Mehrzahl von Adresssignalen und – einem Subwortleitungstreiber (210 ) zum Treiben einer Subwortleitung in Reaktion auf ein angelegtes Wortleitungssignal und das über die Wortleitungsfreigabesignalleitung angelegte Wortleitungsfreigabesignal, dadurch gekennzeichnet, dass – sich die Wortleitungsfreigabesignalleitung (PXi<0-3>) L-förmig vertikal und dann in einer Richtung horizontal vom Wortleitungsfreigabetreiber (211 ,212 ) zum Subwortleitungstreiber (210 ) erstreckt. - Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Wortleitungsfreigabetreiber in einem Zeilendecoderbereich (
300 ) außerhalb des Feldbereichs angeordnet ist. - Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Wortleitungsfreigabesignalleitung von einer obersten von drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet ist.
- Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Speicherzellenfelder matrixförmig in vertikaler und horizontaler Richtung angeordnet sind und der Subwortleitungstreiber zwischen einem Paar vertikal benachbarter Speicherzellenfelder im Feldbereich angeordnet ist.
- Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass – ein erster Wortleitungsfreigabetreiber zur Erzeugung eines ersten Wortleitungsfreigabesignals auf einer ersten Wortleitungsfreigabesignalleitung in Reaktion auf die mehreren Adresssignale und ein zweiter Wortleitungsfreigabetreiber zur Erzeugung eines zweiten Wortleitungsfreigabesignals auf einer zweiten Wortleitungsfreigabesignalleitung in Reaktion auf die Adresssignale vorgesehen sind, – ein erster Subwortleitungsfreigabetreiber zwischen einem Paar von vertikal benachbarten Speicherzellenfeldern zum Treiben einer ersten Subwortleitung in Reaktion auf ein erstes angelegtes Wortleitungssignal und das über die erste Wortleitungsfreigabesignalleitung angelegte erste Wortleitungsfreigabesignal angeordnet ist und ein zweiter Subwortleitungsfreigabetreiber zwischen dem gleichen Paar vertikal benachbarter Speicherzellenfelder zum Treiben einer zweiten Subwortleitung in Reaktion auf ein zweites angelegtes Wortleitungssignal und das über die zweite Wortleitungsfreigabesignalleitung angelegte zweite Wortleitungsfreigabesignal angeordnet ist, und – sich die erste und zweite Wortleitungsfreigabesignalleitung vom ersten bzw. zweiten Wortleitungsfreigabetreiber vertikal und dann in einer Richtung horizontal zum ersten bzw. zweiten Subwortleitungsfreigabetreiber erstrecken.
- Halbleiterspeicherbauelement nach Anspruch 5, weiter dadurch gekennzeichnet, dass der erste und der zweite Wortleitungsfreigabetreiber im Zeilendecoderbereich außerhalb des Feldbereichs angeordnet sind.
- Halbleiterspeicherbauelement nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die erste und zweite Wortleitungsfreigabesignalleitung von der obersten der drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet sind.
- Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen in einem Halbleiterspeicherbauelement mit einem Feldbereich (
200 ), der mehrere Speicherzellenfelder (201 bis209 ) umfasst, die in vertikaler und horizontaler Richtung matrixförmig angeordnet sind, einem Wortleitungsfreigabetreiber zur Erzeugung mehrerer Wortleitungsfreigabesignale in Reaktion auf mehrere Adresssignale und zum Ausgeben der Wortleitungsfreigabesignale zu den Wortleitungsfreigabesignalleitungen und mit einem Subwortleitungstreiber zum Treiben einer Subwortleitung in Reaktion auf ihm über eine Hauptwortleitung zugeführte Signale und ein ihm über die jeweilige Wortleitungsfreigabesignalleitung zugeführtes Wortleitungsfreigabesignal, mit folgenden Schritten: – Anordnen der Wortleitungsfreigabetreiber (211 ,212 ) in einem Zeilendecoderbereich (300 ) außerhalb des Feldbereichs (200 ), – Anordnen des Subwortleitungstreibers (210 ) zwischen einem Paar vertikal benachbarter Speicherzellenfelder im Feldbereich und – Verbinden des Wortleitungsfreigabetreibers mit dem Subwortleitungstreiber durch L-förmig verlaufende Wortleitungsfreigabesignalleitungen. - Verfahren nach Anspruch 8, weiter dadurch gekennzeichnet, dass die Wortleitungsfreigabesignalleitungen in einer obersten von drei Metallebenen des Halbleiterspeicherbauelements vorgesehen werden.
- Verfahren zum Betrieb eines Halbleiterspeicherbauelements, mit folgenden Schritten: – Erzeugen eines Wortleitungsfreigabesignals in Reaktion auf mehrere Adresssignale auf einer Wortleitungsfreigabesignalleitung, die sich L-förmig vertikal und dann horizontal von einem Wortleitungsfreigabetreiber zu einem Subwortleitungstreiber erstreckt, und – Treiben einer Subwortleitung für eine Mehrzahl von Speicherzellenfeldern mit dem Subwortleitungstreiber in Reaktion auf ein angelegtes Wortleitungssignal und das angelegte Wortleitungsfreigabesignal.
- Verfahren nach Anspruch 10, weiter dadurch gekennzeichnet, dass der Subwortleitungstreiber zwischen einem Paar vertikal benachbarter Speicherzellenfelder angeordnet ist.
- Verfahren nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass die Wortleitungsfreigabesignalleitung durch eine oberste von drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet ist.
- Verfahren nach einem der Ansprüche 10 bis 12, weiter dadurch gekennzeichnet, dass die Speicherzellenfelder in einem Feldbereich angeordnet sind und der Wortleitungsfreigabetreiber in einem Zeilendecoderbereich außerhalb des Feldbereichs angeordnet ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050002875A KR100630733B1 (ko) | 2005-01-12 | 2005-01-12 | 전력소모를 감소시킬 수 있는 워드라인 인에이블 신호라인 배치 구조를 갖는 반도체 메모리장치 및 이의워드라인 인에이블 신호 라인 배치방법 |
KR10-2005-0002875 | 2005-01-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102006002522A1 true DE102006002522A1 (de) | 2006-07-27 |
Family
ID=36650782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006002522A Ceased DE102006002522A1 (de) | 2005-01-12 | 2006-01-12 | Halbleiterspeicherbauelement, Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen und Betriebsverfahren |
Country Status (4)
Country | Link |
---|---|
US (1) | US7274584B2 (de) |
JP (1) | JP4989077B2 (de) |
KR (1) | KR100630733B1 (de) |
DE (1) | DE102006002522A1 (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100640786B1 (ko) * | 2005-03-24 | 2006-10-31 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법 |
KR100772104B1 (ko) * | 2006-04-11 | 2007-11-01 | 주식회사 하이닉스반도체 | 뱅크 영역 확보를 위한 반도체 메모리 장치 |
KR101311713B1 (ko) | 2007-07-31 | 2013-09-26 | 삼성전자주식회사 | 메모리 코어, 이를 포함하는 반도체 메모리 장치 |
KR101291723B1 (ko) | 2007-08-03 | 2013-08-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의배치구조 |
KR100934858B1 (ko) * | 2008-03-19 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
KR100945804B1 (ko) * | 2008-06-24 | 2010-03-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
KR101623080B1 (ko) * | 2010-01-18 | 2016-05-23 | 삼성전자주식회사 | 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법 |
KR20110090625A (ko) * | 2010-02-04 | 2011-08-10 | 삼성전자주식회사 | 서브 워드라인 구동회로, 이를 포함하는 반도체 메모리 장치 및 서브 워드라인 구동회로의 제어 방법 |
KR20220036753A (ko) | 2020-09-16 | 2022-03-23 | 삼성전자주식회사 | 로우 디코더를 포함하는 메모리 장치 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06195964A (ja) | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
EP0624844A2 (de) * | 1993-05-11 | 1994-11-17 | International Business Machines Corporation | Völlig integrierte Cache-Speicherarchitektur |
JP3781793B2 (ja) * | 1995-01-10 | 2006-05-31 | 株式会社ルネサステクノロジ | ダイナミック型半導体記憶装置 |
JPH0936328A (ja) * | 1995-07-14 | 1997-02-07 | Hitachi Ltd | ダイナミック型ram |
JPH0945077A (ja) | 1995-07-25 | 1997-02-14 | Hitachi Ltd | 半導体記憶装置 |
KR100205007B1 (ko) * | 1995-12-04 | 1999-06-15 | 윤종용 | 멀티-워드라인 드라이버를 갖는 반도체 메모리장치 |
KR0172376B1 (ko) * | 1995-12-06 | 1999-03-30 | 김광호 | 서브워드라인 드라이버 구조를 가지는 반도체 메모리장치 |
JP3408724B2 (ja) * | 1997-08-15 | 2003-05-19 | 株式会社日立製作所 | 半導体記憶装置 |
JPH11354744A (ja) * | 1998-06-09 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
JP2000049307A (ja) * | 1998-07-29 | 2000-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100388319B1 (ko) | 1998-12-30 | 2003-10-10 | 주식회사 하이닉스반도체 | 로우디코딩어레이의출력신호배치구조 |
JP4439082B2 (ja) * | 2000-06-05 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP4936582B2 (ja) * | 2000-07-28 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2004071023A (ja) * | 2002-08-05 | 2004-03-04 | Elpida Memory Inc | 半導体記憶装置 |
JP2004158519A (ja) * | 2002-11-05 | 2004-06-03 | Hitachi Ltd | 半導体集積回路装置 |
US20050247981A1 (en) * | 2004-05-10 | 2005-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device having shielded access lines |
-
2005
- 2005-01-12 KR KR1020050002875A patent/KR100630733B1/ko not_active IP Right Cessation
-
2006
- 2006-01-11 US US11/330,819 patent/US7274584B2/en not_active Expired - Fee Related
- 2006-01-11 JP JP2006004186A patent/JP4989077B2/ja not_active Expired - Fee Related
- 2006-01-12 DE DE102006002522A patent/DE102006002522A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
KR20060082499A (ko) | 2006-07-19 |
JP2006196161A (ja) | 2006-07-27 |
US20060152992A1 (en) | 2006-07-13 |
KR100630733B1 (ko) | 2006-10-02 |
US7274584B2 (en) | 2007-09-25 |
JP4989077B2 (ja) | 2012-08-01 |
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OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R002 | Refusal decision in examination/registration proceedings | ||
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R003 | Refusal decision now final |
Effective date: 20150410 |