JP4989077B2 - 省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 - Google Patents

省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 Download PDF

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Description

本発明は、半導体メモリ装置に係り、特にワードラインイネーブル信号(ＰＸｉ)ラインの配置構造及び配置方法に関する。
半導体メモリ装置の集積度の増加につれて、近年は階層的に分割されたワードライン(Ｈｉｅｒａｃｈｉｃａｌ ｄｉｖｉｄｅｄ ｗｏｒｄ ｌｉｎｅ)構造が用いられる。階層的に分割されたワードライン構造ではワードラインを所定の長さに分割してサブワードライン(Ｓｕｂ−Ｗｏｒｄ Ｌｉｎｅ、ＳＷＬ)を作り、ローデコーダとサブワードラインドライバ(Ｓｕｂ−Ｗｏｒｄ Ｄｒｉｖｅｒ、ＳＷＤ)でこれらサブワードラインを駆動する。サブワードラインドライバ(ＳＷＤ)は、メインワードラインドライバから出力されるメインワードライン信号(ＮＷＥ)と、ワードラインイネーブルドライバから出力されるワードラインイネーブル信号(ＰＸｉ)とにより制御される。
図１は、従来の半導体メモリ装置におけるワードライン選択と関連した配置を示す図面である。
図１を参照すれば、複数個のメモリセルアレイ１０１ないし１０９が垂直方向及び水平方向に配列される。ワードラインイネーブル信号(ＰＸｉ＜０-３＞)を駆動するワードラインイネーブルドライバ (ＰＸｉ Ｄｒｉｖｅｒ)１１０、１１１は、メモリコア領域の接合領域に配置される。ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)１１０、１１１は、高電圧(ＶＰＰ電圧という)を電源電圧として使用し、出力信号を高電圧(ＶＰＰ)レベルで駆動する。
サブワードラインドライバ(ＳＷＤ)１１２は、垂直方向に配置される両側のメモリセルアレイ、例えばメモリセルアレイ１０５、１０８の間に配置される。サブワードラインドライバ(ＳＷＤ)１１２は、メインワードライン(ＮＷＥ)を通じて入力される信号及びワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)１１０の出力信号に応じてサブワードライン(図示せず)を駆動する。
前記従来の半導体メモリ装置ではワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)１１０、１１１が交互に配置され、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)１１０、１１１の出力ラインがＴ字状に配置される。したがって、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)１１０、１１１の出力ラインが長く、負荷が比較的大きい。これによって、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)１１０、１１１によるＶＰＰ電力消耗が大きくてサブワードラインに対する駆動速度が遅くなるおそれがある。
本発明が解決しようとする技術的課題は、ＶＰＰ電力消耗を減少させ、サブワードラインに対する駆動速度を向上させうるワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置を提供することである。
本発明が解決しようとする他の技術的課題は、前記半導体メモリ装置でＶＰＰ電力消耗を減少させ、サブワードラインに対する駆動速度を向上させうるワードラインイネーブル信号ラインの配置方法を提供することである。
前記技術的課題を達成するための本発明の一面による半導体メモリ装置は、垂直方向及び水平方向に配列される複数個のメモリセルアレイを含むアレイ領域と、所定のアドレス信号に応じて複数個のワードラインイネーブル信号を発生させて、複数本のワードラインイネーブル信号ラインに出力するワードラインイネーブルドライバと、メインワードラインを通じて入力される信号及び前記複数本のワードラインイネーブル信号ラインのうちの該当ラインを通じて入力されるワードラインイネーブル信号に応じてサブワードラインを駆動するサブワードラインドライバとを備え、前記複数本のワードラインイネーブル信号ラインのそれぞれは、前記水平方向に配置される両側のメモリセルアレイのうちの一方に対するサブワードラインドライバにだけ連結されることを特徴とする。
前記ワードラインイネーブルドライバは、前記アレイ領域の外側のローデコーダ領域に配置される。
前記半導体メモリ装置の製造工程は、３枚のメタル層を使用し、前記複数本のワードラインイネーブル信号ラインは、前記３枚のメタル層のうちの最上層のメタルで形成される。
前記サブワードラインドライバは、前記アレイ領域内の前記垂直方向に配置される両側のメモリセルアレイの間に配置される。
前記技術的課題を達成するための本発明の他の一面による半導体メモリ装置は、アレイ領域に垂直方向及び水平方向に配置される複数個のメモリセルアレイと、複数個のアドレス信号に応じて第１ワードラインイネーブル信号ライン上に第１ワードラインイネーブル信号を発生させる第１ワードラインイネーブルドライバと、前記複数個のアドレス信号に応じて第２ワードラインイネーブル信号ライン上に第２ワードラインイネーブル信号を発生させる第２ワードラインイネーブルドライバと、第１ワードライン信号と前記第１ワードラインイネーブル信号とに応じて第１サブワードラインを駆動するために前記垂直方向に隣接する一対のメモリセルアレイの間に配置される第１サブワードラインイネーブルドライバと、第２ワードライン信号と前記第２ワードラインイネーブル信号とに応じて第２サブワードラインを駆動するために前記垂直方向に隣接する一対のメモリセルアレイの間に配置される第２サブワードラインイネーブルドライバとを備え、前記第１及び第２ワードラインイネーブル信号ラインは、前記第１及び第２ワードラインイネーブルドライバから、前記それぞれの第１及び第２サブワードラインイネーブルドライバに垂直に拡張され、それから水平に拡張されることを特徴とする。
前記第１及び第２ワードラインイネーブルドライバは、前記アレイ領域の外側のローデコーダ領域に配置される。
前記半導体メモリ装置の製造工程は、３枚のメタル層を使用し、前記第１及び第２ワードラインイネーブル信号ラインは、前記３枚のメタル層のうちの最上層のメタルで形成される。
前記他の技術的課題を達成するための本発明に係るワードラインイネーブル信号ラインの配置方法は、垂直方向及び水平方向に配列される複数個のメモリセルアレイを含むアレイ領域と、所定のアドレス信号に応じて複数個のワードラインイネーブル信号を発生させて、複数本のワードラインイネーブル信号ラインに出力するワードラインイネーブルドライバと、メインワードラインを通じて入力される信号及び前記複数本のワードラインイネーブル信号ラインのうちの該当ラインを通じて入力されるワードラインイネーブル信号に応じてサブワードラインを駆動するサブワードラインドライバとを備える半導体メモリ装置における前記ワードラインイネーブル信号ラインの配置方法において、前記ワードラインイネーブルドライバを前記アレイ領域の外側のローデコーダ領域に配置する段階と、前記サブワードラインドライバを前記アレイ領域内の前記垂直方向に配置される両側のメモリセルアレイの間に配置する段階と、前記複数本のワードラインイネーブル信号ラインのそれぞれを、前記ワードラインイネーブルドライバの出力端から、前記水平方向に配置される両側のメモリセルアレイのうちの一方に対するサブワードラインドライバまで連結させる段階と、を含むことを特徴とする。
前記半導体メモリ装置の製造工程は、３枚のメタル層を使用し、前記複数本のワードラインイネーブル信号ラインは前記３枚のメタル層のうちの最上層のメタルで形成される。
本発明に係る半導体メモリ装置では、ワードラインイネーブル信号ライン(ＰＸｉ)の長さが従来技術に比べて短く、ワードラインイネーブル信号ライン(ＰＸｉ)が抵抗の小さい最上層のメタルで形成されるので、ワードラインイネーブル信号ライン(ＰＸｉ)の負荷が小さくなる。その結果、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)によるＶＰＰ電力消耗が減少し、サブワードラインに対する駆動速度が向上する長所がある。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面に基づき、本発明の望ましい実施形態を説明することにより本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。
図２は、本発明の一実施例による半導体メモリ装置におけるワードライン選択と関連した配置を示す図面である。前記半導体メモリ装置は、本発明に係るワードラインイネーブル信号ラインの配置方法によって配置される。
図２を参照すれば、複数個のメモリセルアレイ２０１ないし２０９がアレイ領域２００内で垂直方向及び水平方向に配列される。特に、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１１、２１２は、前記アレイ領域２００の外側のローデコーダ領域３００に配置される。
ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１１は、所定のアドレス信号ＲＡ０Ｂ１Ｂ、ＲＡ０１Ｂ、ＲＡ０Ｂ１、ＲＡ０１、ＲＡ８Ｂに応じて複数個のワードラインイネーブル信号を発生させて、複数本のワードラインイネーブル信号ライン(ＰＸｉ＜０-３＞)に出力する。ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１２は、所定のアドレス信号ＲＡ０Ｂ１Ｂ、ＲＡ０１Ｂ、ＲＡ０Ｂ１、ＲＡ０１、ＲＡ８に応じて複数個の他のワードラインイネーブル信号を発生させて、複数個の他のワードラインイネーブル信号ライン(ＰＸｉ＜０-３＞)に出力する。
前記のように、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１１とワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１２とはアドレス信号(ＲＡ８)により区別されて選択される。前記半導体メモリ装置の製造工程は、３枚のメタル層を使用し、特に前記複数本のワードラインイネーブル信号ライン(ＰＸｉ＜０-３＞)は、前記３枚のメタル層のうちの最上層のメタルで形成される。
サブワードラインドライバ(ＳＷＤ)２１０は、垂直方向に配置される両側のメモリセルアレイ、例えばメモリセルアレイ２０５、２０８の間に配置される。サブワードラインドライバ(ＳＷＤ)２１０は、メインワードライン(ＮＷＥ)を通じて入力される信号及びワードラインイネーブル信号ライン(ＰＸｉ＜０-３＞)のうちの該当ラインを通じて入力される信号に応じてサブワードライン(図示せず)を駆動する。
前記のように、本発明に係る半導体メモリ装置では、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１１、２１２が前記アレイ領域２００の外側のローデコーダ領域３００に配置され、ワードラインイネーブル信号ライン(ＰＸｉ＜０-３＞)が前記３枚のメタル層のうちの最上層のメタルで形成され、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１１、２１２がアドレス信号(ＲＡ８)により区別されるように構成される。
したがって、このような構成により前記ワードラインイネーブル信号ライン(ＰＸｉ＜０-３＞)のそれぞれが、前記水平方向に配置される両側のメモリセルアレイ(例えば、２０４、２０５)のうちの一方のメモリセルアレイ２０５に対するサブワードラインドライバ２１０にだけ連結される。すなわち、図１の従来の半導体メモリ装置ではワードラインイネーブル信号ライン(ＰＸｉ)がＴ字状に配置される一方、図２の本発明に係る半導体メモリ装置ではワードラインイネーブル信号ライン(ＰＸｉ)が“Ｌ字状”に配置される。
従って、本発明に係る半導体メモリ装置では、ワードラインイネーブル信号ライン(ＰＸｉ)の長さが従来技術に比べて短く、ワードラインイネーブル信号ライン(ＰＸｉ)が抵抗の小さい最上層のメタルで形成されるので、ワードラインイネーブル信号ライン(ＰＸｉ)の負荷が小さくなる。その結果、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１１、２１２によるＶＰＰ電力消耗が減少し、サブワードラインに対する駆動速度が向上する。
一方、スペアワードライン(ＳＷＬ)ドライバ２１３は、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)２１１、２１２の間に配置される。
図３は、図２に示されたワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)の一例を示す回路図である。
図３を参照すれば、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)は、ＰＭＯＳトランジスタ３０１、３０２、ＮＭＯＳトランジスタ３０３、３０４、ＡＮＤゲート３０５、インバータ３０６、及びドライバ３０７を備える。
ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)は、例えばアドレス信号ＲＡ０１、ＲＡ８Ｂに応じて活性化され、高電圧(ＶＰＰ電圧)を電源電圧として使用し、出力信号、すなわちワードラインイネーブル信号(ＰＸｉ０)を高電圧(ＶＰＰ)レベルで駆動する。
図３に示された回路は、ワードラインイネーブルドライバ(ＰＸｉ Ｄｒｉｖｅｒ)の一例であり、多様な他の形態で構成できるということは自明である。
図４は、図２に示されたサブワードラインドライバ(ＳＷＤ）の一例を示す回路図である。
図４を参照すれば、サブワードラインドライバ(ＳＷＤ)は、ＰＭＯＳトランジスタ４０１及びＮＭＯＳトランジスタ４０２、４０３を備える。サブワードラインドライバ(ＳＷＤ)は、メインワードライン(ＮＷＥ)を通じて入力される信号と、ワードラインイネーブル信号ライン(ＰＸｉ０)及び相補ワードラインイネーブル信号ライン(ＰＸｉＢ０)を通じて入力される信号とに応じてサブワードライン(ＳＷＬ)を駆動する。
図４に示された回路は、サブワードラインドライバ(ＳＷＤ)の一例であり、多様な他の形態で構成できることは自明である。
以上、図面及び明細書で最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的として使われたものに過ぎず、意味限定や特許請求の範囲上に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施例が可能であるという点を理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
本発明は、半導体メモリ装置の関連技術分野に好適に用いられる。
従来の半導体メモリ装置におけるワードライン選択と関連した配置を示す図面である。 本発明の一実施例による半導体メモリ装置におけるワードライン選択と関連した配置を示す図面である。 図２に示されたワードラインイネーブルドライバの一例を示す回路図である。 図２に示されたサブワードラインドライバの一例を示す回路図である。
符号の説明
２００ アレイ領域
３００ ローデコーダ領域
２０１〜２０９ 複数個のメモリセルアレイ
２１０ サブワードラインドライバ
２１１、２１２ ワードラインイネーブルドライバ
２１３ スペアワードラインドライバ

Claims (9)

  1. 垂直方向及び水平方向に配列される複数個のメモリセルアレイを含むアレイ領域と、
    所定のアドレス信号に応じて複数個のワードラインイネーブル信号を発生させて、複数本のワードラインイネーブル信号ラインに出力するワードラインイネーブルドライバと、
    それぞれ、対応されるメインワードラインを通じて入力される信号及び前記複数本のワードラインイネーブル信号ラインのうちの該当ラインを通じて入力されるワードラインイネーブル信号に応じてサブワードラインを駆動する複数のサブワードラインドライバと、を備え、
    前記複数のサブワードラインドライバのそれぞれは、前記対応されるメインワードラインと連結されるように一対の前記垂直方向に隣り合うメモリセルアレイの間で前記水平方向に配置され、
    前記複数本のワードラインイネーブル信号ラインのそれぞれは、前記水平方向に配置される前記サブワードラインドライバのうちいずれか一方で一つのメインワードラインと連結される前記サブワードラインドライバにだけ連結される
    ことを特徴とする半導体メモリ装置。
  2. 前記ワードラインイネーブルドライバは、前記アレイ領域の外側のローデコーダ領域に配置される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記半導体メモリ装置の製造工程は、３枚のメタル層を使用し、前記複数本のワードラインイネーブル信号ラインは、前記３枚のメタル層のうちの最上層のメタルで形成される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記サブワードラインドライバは、前記アレイ領域内の前記垂直方向に配置される両側メモリセルアレイの間に配置される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  5. アレイ領域に垂直方向及び水平方向に配置される複数個のメモリセルアレイと、
    複数個のアドレス信号に応じて第１ワードラインイネーブル信号ライン上に第１ワードラインイネーブル信号を発生させる第１ワードラインイネーブルドライバと、
    前記複数個のアドレス信号に応じて第２ワードラインイネーブル信号ライン上に第２ワードラインイネーブル信号を発生させる第２ワードラインイネーブルドライバと、
    第１ワードライン信号と前記第１ワードラインイネーブル信号とに応じて第１サブワードラインを駆動するために前記垂直方向に隣接する一対のメモリセルアレイの間に配置される第１サブワードラインイネーブルドライバと、
    第２ワードライン信号と前記第２ワードラインイネーブル信号とに応じて第２サブワードラインを駆動するために前記垂直方向に隣接する一対のメモリセルアレイの間に配置される第２サブワードラインイネーブルドライバと、を備え、
    前記第１及び第２ワードラインイネーブル信号ラインは、前記第１及び第２ワードラインイネーブルドライバから、前記それぞれの第１及び第２サブワードラインイネーブルドライバに垂直に拡張され、それから水平に拡張され、
    前記第１サブワードラインイネーブルドライバと前記第２サブワードラインイネーブルドライバとは、対応されるメインワードラインと連結されるように一対の前記垂直方向に隣り合うメモリセルアレイの間で前記水平方向に配置され、
    前記第１ワードラインイネーブル信号ラインと前記第２ワードラインイネーブル信号ラインとは、前記水平方向に配置される前記第１サブワードラインイネーブルドライバと前記第２サブワードラインイネーブルドライバとのうちいずれか一方で一つのメインワードラインと連結されるサブワードラインイネーブルドライバにだけ連結される
    ことを特徴とする半導体メモリ装置。
  6. 前記第１及び第２ワードラインイネーブルドライバは、前記アレイ領域の外側のローデコーダ領域に配置される
    ことを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記半導体メモリ装置の製造工程は、３枚のメタル層を使用し、前記第１及び第２ワードラインイネーブル信号ラインは、前記３枚のメタル層のうちの最上層のメタルで形成される
    ことを特徴とする請求項５に記載の半導体メモリ装置。
  8. 垂直方向及び水平方向に配列される複数個のメモリセルアレイを含むアレイ領域と、所定のアドレス信号に応じて複数個のワードラインイネーブル信号を発生させて、複数本のワードラインイネーブル信号ラインに出力するワードラインイネーブルドライバと、それぞれ、対応されるメインワードラインを通じて入力される信号及び前記複数本のワードラインイネーブル信号ラインのうちの該当ラインを通じて入力されるワードラインイネーブル信号に応じてサブワードラインを駆動する複数のサブワードラインドライバとを備える半導体メモリ装置における前記ワードラインイネーブル信号ラインの配置方法において、
    前記ワードラインイネーブルドライバを前記アレイ領域の外側のローデコーダ領域に配置する段階と、
    前記サブワードラインドライバを前記アレイ領域内の前記垂直方向に配置される両側のメモリセルアレイの間に配置する段階と、
    前記複数のサブワードラインドライバのそれぞれは、前記対応されるメインワードラインと連結されるように一対の前記垂直方向に隣り合うメモリセルアレイの間で前記水平方向に配置され、
    前記複数本のワードラインイネーブル信号ラインのそれぞれは、前記水平方向に配置される前記サブワードラインドライバのうちいずれか一方で一つのメインワードラインと連結される前記サブワードラインドライバにだけ連結させる段階と、を含む
    ことを特徴とするワードラインイネーブル信号ラインの配置方法。
  9. 前記半導体メモリ装置の製造工程は、３枚のメタル層を使用し、前記複数本のワードラインイネーブル信号ラインは、前記３枚のメタル層のうちの最上層のメタルで形成される
    ことを特徴とする請求項８に記載のワードラインイネーブル信号ラインの配置方法。
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