KR101291723B1 - 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의배치구조 - Google Patents

반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의배치구조 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 서브 워드라인 제어 신호 발생기의 배치구조에 관한 것으로, 본 발명에 따른 메모리 셀 어레이를 구성하는 서브 워드라인의 인에이블을 위해 제1전압레벨의 서브 워드라인 제어 신호를 서브워드라인드라이버에 공급하는 서브 워드라인 제어 신호 발생기의 배치구조는, 하나의 선택된 서브워드라인 드라이버에 상기 서브 워드라인 제어 신호를 직접 공급하기 위해 적어도 두 개의 서브 워드라인 제어 신호 발생기를 배치하되, 상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는 상기 메모리 셀 어레이 영역의 양쪽 에지영역에 적어도 하나씩 배치됨을 특징으로 한다. 본 발명에 따르면, VPP전압을 포함하여 전력소모를 줄일 수 있으며, VPP 파워 라인을 줄일 수 있어 노이즈가 감소된다.
Figure R1020070077956
서브워드라인, PXI, VPP, 디코딩, 드라이버

Description

반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의 배치구조{Semiconductor memory device and layout structure of sub-word line control signal generator}
본 발명은 반도체 메모리 장치 및 서브 워드라인 제어 신호 발생기의 배치구조에 관한 것으로, 보다 구체적으로는 서브 워드라인 제어 신호의 배치 및 서브 워드라인 제어 신호 공급라인의 배치를 달리함에 의해 전력소모를 줄이고, 노이즈를 줄이며, 서브 워드라인 인에이블 스피드를 개선한 반도체 메모리 장치 및 서브 워드라인 제어 신호 발생기의 배치구조에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory;DRAM)이 고집적화되고 대용량화됨에 따라 배선의 저항 문제로 인해 메모리 셀 어레이 자체에서의 지연 시간보다 신호를 전달하는데 걸리는 시간이 더 증가한다. 따라서, 배선의 길이를 적절히 분할하여 지연 시간을 최적화할 필요가 생기게 되었다. 이러한 측면에서, 메모리 셀 어레이에서 로우(row)를 선택하기 위한 워드라인(word line)도 적절하게 분할하 게 되었다.
워드라인은 메모리 셀을 구성하는 액세스 트랜지스터의 게이트 단자에 연결되며, 대개 폴리 실리콘으로 형성된다. 폴리실리콘의 비저항은 상당히 크며, 더구나 워드라인이 셀 트랜지스터의 게이트 옥사이드 위를 지나므로 커패시턴스(capacitance)도 매우 크다.
따라서, 워드라인의 저항이 커지면 RC 딜레이가 증가하고 워드라인을 구동하는 디코더 출력단이 커야 하므로 면적 소모도 증가하며, 워드라인 전체를 높은 전압으로 충전하고 방전하는데 많은 전력이 소모된다. 따라서 워드라인의 길이를 최적화하여 저항을 감소시킬 필요가 있게 되었다.
이를 해결하기 위해 워드라인을 적절한 길이로 분할해서 서브 워드라인들(sub word lines)을 형성하고, 로우 디코더의 메인 워드라인과 서브 워드라인 드라이버의 서브 워드라인의 조합으로 서브 워드라인을 구동하는 구조의 계층적 워드라인(Hierarchical divided word line)구조가 도입되었다.
계층적 워드라인 구조에서는 워드라인을 적당한 길이로 분할해서 서브 워드라인(Sub-Word Line, SWL)들을 구성하고, 로우(row) 디코더와 서브 워드라인 드라이버(Sub-Word Line Driver, SWD)로 이들 서브 워드라인들(SWL)을 구동한다. 상기 로우 디코더는 메인워드라인 드라이버(MWD)와 서브워드라인 제어신호 발생기(PXI generator 또는 sub-wordline control signal generator)(이하 '서브 워드라인 제어신호 발생기(PXI generator)'로 통칭함)로 구분될 수 있다.
상기 서브 워드라인 드라이버(SWD)는 메인 워드라인 드라이버(MWD)로부터 출 력되는 메인 워드라인 신호(NWE)와 서브 워드라인 제어신호 발생기(PXI generator)부터 출력되는 서브 워드라인 제어신호(PXI)에 의해 제어된다.
도 1은 종래의 반도체 메모리장치에서 워드라인 선택과 관련된 배치를 나타내는 도면이다.
도 1에 도시된 바와 같이, 복수개의 메모리 블록들(MBi,MBj,MBk)이 수평방향인 제2방향으로 배치된다. 상기 메모리 블록들(MBi,MBj,MBk) 각각은, 수직방향인 제1방향으로 배열되는 복수의 서브 메모리 블록들(SMB)이 배치된다.
그리고, 로우디코더 영역에 서브워드라인 제어신호(PXI<0-3>)을 발생하는 서브워드라인 제어신호 발생기(PG13,PG02)가 구비된다. 서브워드라인 제어신호 발생기(PG13,PG02)에 인접하여 메인워드라인 드라이버(MWD)가 배치된다. 또한, 상기 서브 워드라인 제어신호 발생기(PG13,PG02)에서 발생되는 서브 워드라인 제어신호(PXI<0-3))를 증폭하여 서브워드라인 드라이버(SWD)에 공급하는 서브 워드라인 제어 드라이버(PXI Driver)(PD)가 메모리 코어(core) 영역의 접합(conjuction) 영역에 배치된다.
상기 서브 워드라인 제어드라이버들(PD)은 고전압(VPP 레벨전압)을 전원전압으로서 사용하고 출력신호들을 고전압(VPP) 레벨로 구동한다.
서브 워드라인 드라이버(SWD)는 수직 방향으로 배치되는 양쪽 두개의 서브 메모리셀 블록들(SMB) 사이의 영역에 배치된다. 서브 워드라인 드라이버(SWD)는 메인 워드라인드라이버(MWD)에서 발생된 메인 워드라인 신호(NWE) 및 상기 서브 워드라인 제어 드라이버(PD)의 출력신호들(PXID)에 응답하여 서브워드라인(미도시)을 구동한다.
여기서 상기 서브 워드라인 제어 드라이버(PD)의 출력신호들(PXID)과 상기 서브 워드라인 제어신호(PXI)는 전압레벨이 동일하고, 상기 서브 워드라인 제어 드라이버(PD)의 출력신호들(PXID)은 상기 서브 워드라인 제어신호(PXI)에서 증폭된 신호이므로 서브 워드라인 제어신호(PXI)로 통칭하여 부르기로 한다.
여기서 서브워드라인을 구동하기 위한 동작을 알아보자.
우선 원하는 서브워드라인을 선택하기 위하여 로우 어드레스(RA)가 인가된다. 상기 로우 어드레스(RA)를 14비트라고 가정할 경우에, 일부 로우 어드레스(RA13~2)는 상기 메인 워드라인 드라이버(MWD)(예를 들면, 10)로 입력되고, 나머지 로우 어드레스(RA1~0)는 상기 서브 워드라인 제어신호 발생기(PG13,PG02)에 인가된다. 상기 메인 워드라인 드라이버(10)에서는 상기 서브 워드라인 제어신호 발생기(PG13,PG02)로 블록선택신호(BS)를 발생하여 특정 메모리 블록(예를 들면,MBj)에 대응되는 서브 워드라인 제어신호 발생기(예를 들면, 12,14)가 활성화 또는 선택되도록 한다.
상기 서브 워드라인 제어신호 발생기(12,14)에서는 상기 로우 어드레스(RA1~0)에 응답하여, 복수(예를 들면, 4개)의 서브워드라인 제어신호 공급라인들 중 어느 하나의 공급라인으로 상기 서브워드라인 제어신호(PXI)를 발생시킨다. 예를 들어, 상기 서브 워드라인 제어신호 발생기(12)에서 제1서브워드라인 제어신호(PXI1)를 발생시킨다. 그리고 상기 제1서브 워드라인 제어신호(PXI1)는 상기 서브 워드라인 제어드라이버(30)에 의해 증폭되어 서브 워드라인 드라이버(40)로 공 급된다. 상기 서브워드라인 드라이버(40)에서는 상기 메인 워드라인 드라이버(10)에서 메인워드라인(MWL)을 통하여 공급되는 메인 워드라인 신호(NWE) 및 상기 제1서브 워드라인 제어신호(PXI1)에 응답하여 하나의 서브 워드라인을 인에이블 시킨다. 상기 메인 워드라인 신호(NWE)는 로우 인에이블 상태를 가질 수 있다. 그리고, 상기 서브 워드라인의 인에이블은 상기 제1서브워드라인 제어신호(PXI1)를 선택된 서브워드라인에 공급하도록 스위칭 함에 의해 수행될 수 있다.
상술한 바와 같은 구조를 가지는 종래의 반도체 메모리장치에서는 서브 워드라인 제어드라이버들(PD)이 2개의 서브 어레이 블록(SMB)마다 하나씩 번갈아 가며 배치된다. 또한 서브 워드라인 제어 드라이버들(PD)출력라인들, 즉 서브 워드라인 제어신호(PXI<1,3>, PXI<0,2>) 공급 라인들이 수평방향 및 수직방향으로 양팔을 벌린 형태(T자 형태)로 배치된다. 따라서 서브 워드라인 제어신호(PXI<1,3>, PXI<0,2>) 라인들의 길이가 길고 부하가 비교적 크다. 이로 인하여 서브 워드라인 제어 드라이버들(PD)에 의한 VPP 전력 소모가 크고 서브 워드라인에 대한 구동 스피드가 느려질 수 있다.
또한, 하나의 서브 워드라인 제어신호(PXI)가 선택되지 않은 메모리 블록(예를 들어, MBi)쪽에도 공급되는 구조를 가지므로 VPP 전력 소모가 크다.
그리고, 서브워드라인 제어 드라이버(PD))가 메모리 코어(core) 영역의 접합(conjuction) 영역에 배치됨에 따라, 상기 서브 워드라인 제어드라이버(PD)의 VPP 전원공급을 위한 복수의 VPP 파워 라인들이 배치되어야 한다. 이들 VPP 파워 라인들은 메모리블록의 상부에 중첩 배치되거나 상기 코어영역에 배치될 수 있다. 상기 VPP 파워 라인들은 반도체 메모리 장치 내의 노이즈 소스로서 작용하기 때문에 노이즈 발생의 문제점이 있어왔다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의 배치구조를 제공하는 데 있다.
본 발명의 다른 목적은 전력소모를 줄일 수 있는 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 노이즈를 감소시킬 수 있는 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 서브워드라인 인에이블 스피드를 개선할 수 있는 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 VPP 전압 소모를 줄일 수 있는 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 고집적화를 이룰 수 있는 반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의 배치구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 메모리 셀 어레이를 구성하는 서브 워드라인의 인에이블을 위해 제1전압레벨의 서브 워드라인 제어 신호를 서브워드라인드라이버에 공급하는 서브 워드라인 제어 신호 발생기의 배치구조는, 하나의 선택된 서브워드라인 드라이버에 상기 서브 워드라인 제어 신호를 직접 공급하기 위해 적어도 두 개의 서브 워드라인 제어 신호 발생기를 배치하되, 상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는 상기 메모리 셀 어레이 영역의 양쪽 에지영역에 적어도 하나씩 배치됨을 특징으로 한다.
상기 서브 워드라인 제어 신호는, 별도의 드라이버나 리피터없이 상기 서브 워드라인 제어 신호 발생기에서 상기 서브 워드라인 드라이버에 직접 공급됨을 특징으로 한다. 그리고, 상기 메모리 셀 어레이는, 제1방향으로 배열되는 복수의 서브 메모리 블록들을 구비하여 상기 제1방향과는 교차되는 제2방향으로 배열되는 복수의 메모리 블록들을 구비하며, 상기 서브워드라인 드라이버들은 메모리 블록 영역내의 상기 서브메모리 블록들 사이의 코어영역들에 각각 배치될 수 있다.
상기 서브 워드라인 제어 신호가 하나의 메모리 블록 영역내의 적어도 하나의 서브워드라인 드라이버에만 공급되도록 하기위하여, 제1방향을 길이방향으로 하여 상기 메모리 블록 배치영역의 상부에 중첩되도록 상기 서브 워드라인 제어 신호의 공급라인을 배치할 수 있다. 그리고, 상기 제1전압레벨은 상기 메모리 셀 어레이에 공급되는 어레이 전압보다 레벨이 더 높은 VPP 전압레벨일 수 있다.
상기 서브 워드라인 제어 신호 발생기는 소정의 어드레스 신호에 응답하여 상기 서브 워드라인 제어 신호를 발생할 수 있으며, 상기 서브 워드라인 제어 신호가 적어도 두 개의 메모리 블록들 내의 서브 워드라인 드라이버들에 동시에 공급되도록, 상기 서브 워드라인 제어 신호 공급라인이 배치될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 제1방향으로 배열되는 복수의 서브 메모리 블록들을 구비하여, 상기 제1방향과는 교차되는 제2방향으로 배열되는 복수의 메모리 블록들과; 상기 서브 메모리 블록 내의 하나의 서브워드라인에 적어도 두 개씩 대응되도록 복수로 배치되며, 상기 하나의 서브워드라인에 대응되는 적어도 두 개는 상기 메모리 블록들의 제1방향으로의 양쪽 에지영역에 적어도 하나씩 배치되어 서브 워드라인 제어 신호를 발생하는 복수의 서브 워드라인 제어 신호 발생기들과; 상기 서브 워드라인 제어 신호에 응답하여 상기 서브워드라인 제어신호와 동일레벨의 신호를 대응되는 서브워드라인에 공급하며, 제1방향으로 인접하는 서브메모리 블록들 사이의 코어 영역에 배치되는 복수의 서브워드라인 드라이버들과; 상기 서브 워드라인 제어 신호발생기에서 발생되며 제1전압레벨을 갖는 상기 서브워드라인 제어신호를, 별도의 드라이버나 리피터없이 직접 상기 서브워드라인 드라이버에 공급하는 제어신호 공급라인들을 구비한다.
상기 서브 워드라인 제어 신호 발생기들 각각은, 소정의 어드레스 신호에 응답하여 제1전압레벨의 서브 워드라인 제어 신호를 발생할 수 있으며, 상기 서브 워드라인 제어 신호는 다른 메모리 블록과의 공유됨이 없이 선택된 하나의 메모리 블록내의 적어도 하나의 서브워드라인 드라이버에 공급되는 구조를 가질 수 있다.
상기 제어신호 공급라인들 중 하나의 서브 워드라인 제어 신호에 대응되는 공급라인들은, 제1방향을 길이방향으로 하여 배치되는 제1공급라인 및 제2방향을 길이방향으로 하여 배치되는 제2공급라인을 구비할 수 있으며, 상기 제1공급라인은 상기 메모리 블록들의 제1방향으로의 양쪽 에지영역에 배치되는 적어도 두 개의 서브 워드라인 제어 신호 발생기들을 서로 연결하도록 배치되며, 상기 제2공급라인은 대응되는 적어도 하나의 서브워드라인 드라이버들과 상기 제1공급라인을 서로 연결하도록 배치될 수 있다. 또한, 상기 제1공급라인은 상기 메모리 블록 영역의 상부에 중첩되도록 배치될 수 있다.
상기 서브 워드라인 제어 신호 발생기는, 상기 소정의 어드레스 및 메모리 블록의 선택을 위한 블록선택신호에 응답하여 상기 서브 워드라인 제어 신호를 발생할 수 있으며, 상기 서브 워드라인 제어 신호는 서로 인접하는 적어도 두 개의 메모리 블록들내의 서브 어레이 블록들에 공급될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 메모리 셀 어레이를 구성하는 서브 워드라인의 인에이블을 위해 서브 워드라인 제어 신호를 서브워드라인드라이버에 공급하는 서브 워드라인 제어 신호 발생기의 배치구조는, 하나의 서브워드라인 드라이버에 대응하여 배치되는 상기 서브 워드라인 제어 신호발생기는, 하나의 공급라인에 상기 서브 워드라인 제어 신호를 동시에 공급하는 메인 발생기와 서브발생기로 구분되어 상기 메모리 셀 어레이 영역의 양쪽 에지영역에 분리되어 배치될 수 있다.
상기 메인발생기는 상기 메모리 셀 어레이 영역의 에지영역 내의 로우 디코 더 영역에 배치되며, 상기 서브 발생기는 상기 메모리 셀 어레이 영역을 기준으로 상기 메인발생기 배치영역의 반대편 영역에 배치될 수 있다. 그리고, 상기 메모리 셀 어레이는, 제1방향으로 배열되는 복수의 서브 메모리 블록들을 구비하여 상기 제1방향과는 교차되는 제2방향으로 배열되는 복수의 메모리 블록들을 구비하며, 상기 서브워드라인 드라이버는 메모리 블록 영역내의 서브어레이 블록들 사이의 코어영역들에 각각 배치될 수 있다.
상기 공급라인은 제1방향을 길이방향으로 하여 상기 메모리 블록 배치영역의 상부에 중첩되도록 배치될 수 있다.
본 발명에 따르면, VPP전압을 포함하여 전력소모를 줄일 수 있으며, VPP 파워 라인을 줄일 수 있어 노이즈가 감소된다. 또한, 메모리 코어영역의 활용이 가능하므로 고집적화가 가능하다. 또한 서브워드라인 제어드라이버 없이도, 스피드 손실없이 워드라인의 인에이블이 가능해진다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 배치구조를 나타 낸 것이고, 도 3은 도 2의 일부 확대도이다. 도 3은 도 2의 제1메모리 블록(MB1) 영역의 일부를 확대한 것으로, 이해의 편의를 위해 설명되는 부분만을 자세히 나타내고, 설명되지 않거나 핵심을 벗어나는 부분은 축소되거나 생략되어 도시되었다.
도 2 및 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수의 메모리 블록들(MB1~MBn), 복수의 서브 워드라인 제어신호 발생기들(PG13,PG02), 복수의 서브 워드라인 드라이버들(SWD), 제어신호 공급라인들(L1,L2)을 구비한다.
상기 복수의 메모리 블록들(MB1~MBn)은 제1방향으로 배열되는 복수의 서브 메모리 블록들(SMB)을 구비하여, 상기 제1방향과는 교차되는 제2방향으로 배열된다. 다시 말하면, 복수의 서브 메모리 블록들(SMB)이 규칙적으로 배열되는 구조에서, 제1방향으로 배열되는 서브메모리 블록들(SMB)을 하나의 메모리 블록(예를 들면, MB1)으로 정의하여 제2방향으로 복수로 배치되는 구조를 가질 수 있다. 여기서 상기 복수의 메모리 블록들(MB1~MBn)은 상기 반도체 메모리 장치의 메모리 셀 어레이를 구성할 수 있다. 즉 상기 복수의 메모리 블록들(MB1~MBn)은 상기 메모리 셀 어레이 영역에 배치될 수 있다.
상기 서브 워드라인 제어신호 발생기들(PG13,PG02)은 상기 서브 메모리 블록(SMB) 내의 하나의 서브워드라인(SWL)에 적어도 두 개씩 대응되도록 복수로 배치된다. 상기 하나의 서브워드라인에 대응되는 적어도 두 개의 서브 워드라인 제어신호 발생기들은 는 상기 메모리 블록들(MB1~MBn))의 제1방향으로의 양쪽 에지영역에 적어도 하나씩 배치되는 구조를 가진다.
여기서 상기 서브 워드라인 제어신호 발생기(PG13,PG02)은 제1서브워드라인 제어신호(PXI1) 및 제3서브워드라인 제어신호(PXI3) 발생을 위한 서브워드라인 제어신호 발생기(PG13)과, 제0서브워드라인 제어신호(PXI0) 및 제2서브워드라인 제어신호(PXI2) 발생을 위한 서브워드라인 제어신호 발생기(PG02)로 구분될 수 있다. 여기서 서브 워드라인 제어신호(PXI)는 4개의 신호라고 가정한다. 이때 하나의 서브 워드라인 제어신호(PXI)의 발생을 위해 본 발명에서는 두 개의 서브워드라인 제어신호 발생기(PG13, 또는 PG02)가 배치되는 구조를 가진다.
예를 들어, 도 3에 도시된 바와 같이, 하나의 서브 워드라인 드라이버(140)에 서브 워드라인 제어신호(PXI1)를 공급하는 서브 워드라인 제어신호 발생기(112a,112b)는 적어도 두 개(112a,112b)가 구비된다. 또한 상기 서브 워드라인 제어신호 발생기(112a,112b)는 상기 메모리 블록(MB1)의 양쪽 에지 영역에 배치된다. 상기 서브워드라인 제어신호 발생기(112a,112b)는 소정의 로우 어드레스(RA1)에 응답하여 동작하며, 그 동작은 종래와 동일할 수 있다.
상기 복수의 서브 워드라인 드라이버들(SWD)은 상기 서브 워드라인 제어 신호(PXI)에 응답하여 이와 동일레벨의 신호를 대응되는 서브워드라인에 공급한다. 또한 상기 서브 워드라인 드라이버들(SWD)은 제1방향으로 인접되는 서브메모리 블록들(SMB) 사이의 코어영역에 배치된다. 예를 들어, 하나의 서브 워드라인 드라이버(140)는 제1방향으로 인접하는 서브어레이 블록들(120,122) 사이의 코어 영역에 될 수 있다. 상기 서브 워드라인 드라이벌(SWD)의 배치나 그 동작은 종래와 다르지 않다. 상기 서브 워드라인 드라이버(SWD)의 동작 및 구조는 도 4에서 설명하기로 한다.
제어신호 공급라인들(L1,L2)은 상기 서브 워드라인 제어 신호발생기(PG13,PG02)에서 발생되며 제1전압레벨(예를들면, VPP 전압레벨)을 갖는 상기 서브워드라인 제어신호를, 별도의 드라이버나 리피터없이 직접 상기 서브워드라인 드라이버(SWD)에 공급한다. 상기 제어신호 공급라인들(L1,L2)은 제1공급라인(L1)과 제2공급라인(L2)로 구분된다. 제1공급라인(L1)은 메모리 블록(MB)의 양쪽 에지 영역에 구비되는 서브워드라인 제어신호 발생기들(PG13 또는 PG02)을 서로 연결하도록 제1방향을 길이방향으로 하여 배치되는 구조를 가진다. 또한 제2공급라인(L2)은 상기 제1공급라인(L1)의 신호를 상기 서브워드라인 드라이버(SWD)에 공급하도록 제2방향으로 배치된다.
즉, 도 3에 도시된 바와 같이, 상기 제1공급라인(L1)은 상기 메모리 블록(MB1)의 제1방향으로의 양쪽 에지영역에 배치되는 적어도 두 개의 서브 워드라인 제어 신호 발생기들(P112a,112b)을 서로 연결하도록 배치되며, 상기 제2공급라인(L2)은 대응되는 적어도 하나의 서브워드라인 드라이버들(140)과 상기 제1공급라인(L1)을 서로 연결하도록 배치되는 구조를 가진다. 여기서는 상기 제2공급라인은 하나의 메모리 블록(MB1) 내의 서브 워드라인 드라이버(140)에만 연결되는 구조를 가진다. 즉 선택된 메모리 블록(MB1)내의 서브 워드라인 드라이버(140)에만 연결되는 구조를 가진다. 이 경우에 상기 제1공급라인(L1)은 코어영역에 배치되지 않고, 상기 메모리 블록 영역의 상부에 중첩되도록 배치되는 구조를 가질 수 있다.
상술한 바와 같이, 본 발명에서는 종래와 달리, 서브워드라인 제어신호(PXI) 를 서브워드라인 드라이버(SWD)에 공급하기 위하여, 별도의 서브 워드라인 제어드라이버나 리피터 등을 구비하지 않는다. 이에 따라 별도의 서브 워드라인 제어드라이버나 리피터를 위한 배치공간을 절약하여 고집적화에 기여할 수 있다. 또한, 상기 별도의 서브 워드라인 제어드라이버나 리피터의 구동을 위한 제1전압레벨의 파워라인의 배치를 생략할 수 있어 배치공간 절약 및 노이즈 감소효과를 얻을 수 있다.
이하에서는, 도 2의 제1메모리 블록(MB1)내의 서브 메모리 블록(120, 122)의 코어 영역, 제1메모리 블록(MB1)의 에지 영역에 배치된 서브워드라인 제어신호 발생기(112a,112b)의 배치영역, 및 제어신호 공급라인들(L1,L2)을 확대하여 표시한 도 3을 통하여 배치구조를 좀 더 상세하게 설명하기로 한다. 도 3에서는 복수의 서브워드라인 드라이버들(SWD)들 중 특정 서브 메모리 블록(120, 122) 사이의 하나의 서브 워드라인 드라이버(140)만을 표시하였으며, 상기 서브 워드라인 드라이버(140)에 대응되는 서브워드라인 제어신호(PXI1) 및 대응되는 제어신호 공급라인(L1,L2)만을 표시하였다. 도 3의 배치구조는 다른 메모리 블록들(MB2~MBn)에도 동일하게 적용될 수 있다.
도 3에 도시된 바와 같이, 서브 워드라인 제어신호 발생기(112a, 112b)가 제1메모리 블록(MB1)의 양쪽 에지 영역에 배치된다. 여기서 상기 메모리 블록(MB1)의 상부에지영역에 배치되는 서브워드라인 제어신호 발생기(112b)를 서브 발생기라고 칭하고, 상기 메모리 블록(MB1)의 하부에지영역인 로우디코더 영역(150)에 배치되는 서브워드라인 제어신호 발생기(112a)를 메인 발생기라고 칭하기로 한다.
상기 메인 발생기(112a)와 상기 서브발생기(112b)는 동일구조 및 동일 동작을 수행하며, 소정의 로우 어드레스(RA1) 및 블록선택신호(BS)에 응답하여 서브 워드라인 제어신호(PXI1)를 발생한다. 이의 동작을 위해 본 발명에서는 상기 서브 발생기(112b)로 블록선택신호(BS)의 공급을 위한 상기 블록선택신호(BS)의 공급라인 및 소정의 로우 어드레스(RA1) 공급라인이 추가로 배치될 필요가 있다.
부가적으로 상기 메모리 블록(MB1)의 하부 에지영역인 로우 디코더 영역(150)에는 상기 메인 발생기(112a)외에도 메인워드라인 신호(NWE)를 상기 서브워드라인 드라이버(140)에 제공하기 위한 메인워드라인 드라이버(110)가 배치될 수 있다. 상기 메인워드라인 신호(NWE)는 메인 워드라인(MWL)을 통하여 공급될 수 있다. 상기 메인 워드라인 드라이버(110)는 또한 상기 블록선택신호(BS)를 상기 메인 발생기(112a) 및 상기 서브발생기(112b)에 제공한다.
그리고, 상기 메인 발생기(112a)와 상기 서브발생기(112b)를 서로 연결하며, 제1방향을 길이방향으로 하여 제1공급라인(L1)이 배치된다. 상기 제1공급라인(L1)은 종래에는 코어영역에 배치되었으나, 여기서는 상기 메모리 블록(MB1)의 상부영역에 중첩 배치되는 구조를 가진다. 이에 따라 코어영역의 활용도가 높아질 수 있다.
그리고 상기 제1공급라인(L1)의 서브워드라인 제어신호(PXI1)를 상기 서브워드라인 드라이버(140)에 공급하기 위하여 제2방향을 길이방향으로 하여 제2공급라인(L2)이 배치될 수 있다. 상기 제2공급라인(L2)은 종래와 달리 하나의 메모리 블록(MB1)내의 서브워드라인 드라이버(140)에만 공급되도록 배치된다. 종래의 'T' 자 형 구조가 아니라, 하나의 메모리 블록(MB1) 내부의 서브워드라인 드라이버(140)에만 연결되는 배치구조를 가진다. 즉 상기 메인 발생기(112a), 및 상기 서브발생기(112b)에서 발생되는 서브워드라인 제어신호(PXI1)는, 하나의 메모리 블록(MB1) 내의 서브워드라인 드라이버(140)에만 공급되고, 다른 메모리 블록내의 서브워드라인 드라이버(SWD)에는 공급되지 않는 구조를 가진다. 이에 따라 종래와 달리 제2공급라인의 길이를 줄여 부하를 줄일 수 있으며, VPP 전하의 소모 등 전력소모를 줄일 수 있다.
여기서 상기 제2공급라인(L2)을 통하여 제공되는 서브워드라인 제어신호(PXID1)를 편의상 제1공급라인(L1)을 통하여 서브워드라인 제어신호(PXI1)와 구분하기 위하여'PXID1' 이라 칭한다.
부가적으로 상기 서브워드라인 드라이버(140)에 연결된 서브 워드라인의 플로팅 방지를 위해 공급되는 플로팅 방지 신호(PXIB1)는 상기 서브워드라인 제어신호(PXI1)를 반전시키는 드라이버(D1)를 통하여 공급된다.
도 4는 도 3에 도시된 서브 워드라인 드라이버(140)의 일예를 나타내는 회로도이다.
도 4에 도시된 바와 같이, 서브 워드라인 드라이버(140)는 피모스 트랜지스터(P142) 및 엔모스 트랜지스터들(N144,N146)을 구비한다.
상기 서브 워드라인 드라이버(140)는 메인 워드라인(NWL)을 통해 입력되는 메인 워드라인 신호(NWE), 서브 워드라인 제어신호(PXID1), 및 상보 서브 워드라인 제어신호 인 상기 플로 플로팅 방지 신호(PXIB1)에 응답하여 서브 워드라인(SWL)을 구동한다. 상기 서브 워드라인 드라이버(140)의 자세한 동작은 이미 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려져 있으므로 그 설명을 생략한다. 도 4에 도시된 회로는 서브 워드라인 드라이버(SWD)의 일예이며 다양한 다른 형태로 구성될 수 있음은 자명하다.
여기서 도 3 및 도 4를 참고로 하여 서브워드라인을 구동하기 위한 동작을 설명하기로 한다.
우선 원하는 서브워드라인을 선택하기 위하여 로우 어드레스(RA)가 인가된다. 상기 로우 어드레스(RA)를 14비트라고 가정할 경우에, 일부 로우 어드레스(RA2)는 상기 메인 워드라인 드라이버(MWD)(예를 들면, 110)로 입력되고, 나머지 로우 어드레스(RA1)는 상기 메인발생기(112a) 및 서브발생기(112b)에 인가된다. 상기 메인 워드라인 드라이버(110)에서는 상기 메인발생기(112a) 및 서브발생기(112b)로 블록선택신호(BS)를 발생하여 제1메모리 블록(MB1)에 대응되는 상기 메인발생기(112a) 및 서브발생기(112b)가 활성화 또는 선택되도록 한다. 상기 블록선택신호(BS)는 제1메모리 블록(MB1)선택을 위한 신호라고 가정한다.
상기 메인발생기(112a) 및 서브발생기(112b)에서는 상기 로우 어드레스(RA1)에 응답하여, 복수(예를 들면, 4개)의 서브워드라인 제어신호(PXI0~PXI3) 중 상기 로우어드레스(RA1)에 대응되는 제1공급라인(L1)으로 상기 서브워드라인 제어신호(PXI1)를 동시에 발생시킨다. 상기 제1서브 워드라인 제어신호(PXI1)는 별도의 드라이버나 리피터를 거침이 없이 상기 제1공급라인(L1)에 연결된 제2공급라인(L2)을 통하여 상기 서브 워드라인 드라이버(140)로 공급된다.
상기 서브워드라인 드라이버(140)에서는 상기 메인 워드라인 드라이버(110)에서 메인워드라인(MWL)을 통하여 공급되는 메인 워드라인 신호(NWE) 및 상기 서브 워드라인 제어신호(PXID1)에 응답하여 하나의 서브 워드라인(SWL)을 인에이블 시킨다.
도 5는 본 발명의 다른 실시예에 따른 반도체메모리 장치의 배치구조를 나타낸 도면이다
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 도 2 및 도 3에서 설명된 배치구조와는 다른 구조를 가진다.
도 2 및 도 3에서 설명한 바와 달리, 도 5에서는 하나의 메인 발생기(예를 들면, 212a) 및 하나의 서브 발생기(예를 들면, 212b)가 적어도 두 개의 메모리 블록들 내의 서브 워드라이 드라이버에 신호를 공급하는 배치구조를 가진다. 즉 하나의 서브워드라인 제어신호(PXI)는 적어도 두 개의 메모리 블록들(예를 들면, MBi,MBj)에 동시에 공급되는 구조를 가진다. 여기서 공급되는 신호의 활용여부는 논하지 않는다. 이때 상기 서브워드라인 제어신호(PXI)의 공급과정에서 별도의 리피터나 드라이버는 구비되지 않는다.
그리고, 도 2 및 도 3에서는 하나의 메모리 블록에 대하여 하나씩의 메인 발생기 및 서브발생기가 배치되는 구조를 가지고 있으나, 도 5에서는 두 개의 메모리 블록들(예를 들면, MBi,MBj)이 하나씩의 메인 발생기(212a) 및 서브발생기(212b)를 공유하는 배치구조를 가지도록 구성된다. 이에 따라 서브워드라인 제어신호(PXI1~PXI3)의 공급을 위한 공급라인들은 메모리 블록들(MBi,MBj) 사이의 코어 영역에 제1방향을 길이방향으로 하여 배치된다. 이점에서 상기 공급라인들의 배치구조는 종래와 유사할 수 있다. 상기 공급라인들에 인접하여 상기 서브발생기(212b)에 블록선택신호(BS)를 공급하기 위한 라인들이 배치될 수 있다. 이외에 메인워드라인 드라이버(210)의 배치는 도 2 및 도 3에서와 동일할 수 있으며, 메모리 블록들(MBi,MBj,MBk) 및 서브 메모리 블록들(SMB)의 배치구조는 도 2와 동일할 수 있다.
상술한 바와 같이, 본 발명은 하나의 서브워드라인 또는 하나의 서브워드라인 드라이버에 대응되는 서브워드라인 제어신호를, 메모리 블록의 양쪽 에지영역에 배치된 메인 발생기 및 서브발생기를 이용하여 동시에 발생시키는 구조를 가진다. 또한 상기 메인 발생기 및 서브발생기에서 발생된 서브워드라인 제어신호는 별도의 리피터나 드라이버 없이 직접 서브워드라인 드라이버에 공급되는 배치구조를 가진다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
도 1은 종래의 반도체 메모리장치에서 워드라인 선택과 관련된 배치를 나타내는 도면이고,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 배치구조를 나타낸 도면이고,
도 3은 도 2의 일부 확대도이고,
도 4는 도 2 및 도 3의 서브 워드라인드라이버의 구현 회로도이고,
도 5는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 배치구조를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
MB : 메모리 블록 SMB : 서브메모리 블록
MWD : 메인 워드라인 드라이버 SWD : 서브 워드라인 드라이버
PG13,PG02 : 서브 워드라인 제어신호 발생기
RA : 로우 어드레스

Claims (26)

  1. 메모리 셀 어레이를 구성하는 서브 워드라인의 인에이블을 위해 제1전압 레벨의 서브 워드라인 제어 신호를 서브 워드라인 드라이버에 공급하는 적어도 두 개의 서브 워드라인 제어 신호 발생기를 포함하되,
    상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는 상기 메모리 셀 어레이 영역의 에지 영역에 각각 배치되고,
    상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는 하나의 선택된 서브 워드라인 드라이버에 서로 동일한 상기 서브 워드라인 제어 신호를 직접 공급하는 반도체 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 서브 워드라인 제어 신호는, 별도의 드라이버나 리피터없이 상기 서브 워드라인 제어 신호 발생기에서 상기 서브 워드라인 드라이버에 직접 공급됨을 특징으로 하는 반도체 메모리 장치.
  3. 청구항 2에 있어서,
    상기 메모리 셀 어레이는, 제1방향으로 배열되는 복수의 서브 메모리 블록들을 구비하여 상기 제1방향과는 교차되는 제2방향으로 배열되는 복수의 메모리 블록들을 구비하며, 상기 서브워드라인 드라이버들은 메모리 블록 영역내의 상기 서브메모리 블록들 사이의 코어영역들에 각각 배치됨을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 3에 있어서,
    상기 서브 워드라인 제어 신호가 하나의 메모리 블록 영역내의 적어도 하나의 서브워드라인 드라이버에만 공급되도록 하기위하여, 제1방향을 길이방향으로 하여 상기 메모리 블록 배치영역의 상부에 중첩되도록 상기 서브 워드라인 제어 신호의 공급라인을 배치함을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 4에 있어서,
    상기 제1전압레벨은 상기 메모리 셀 어레이에 공급되는 어레이 전압보다 레벨이 더 높은 VPP 전압레벨임을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 서브 워드라인 제어 신호 발생기는 소정의 어드레스 신호에 응답하여 상기 서브 워드라인 제어 신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 3에 있어서,
    상기 서브 워드라인 제어 신호가 적어도 두 개의 메모리 블록들 내의 서브 워드라인 드라이버들에 동시에 공급되도록, 상기 서브 워드라인 제어 신호의 공급라인이 배치됨을 특징으로 하는 반도체 메모리 장치.
  8. 반도체 메모리 장치에 있어서:
    제1방향으로 배열되는 복수의 서브 메모리 블록들을 구비하여, 상기 제1방향과는 교차되는 제2방향으로 배열되는 복수의 메모리 블록들과;
    상기 서브 메모리 블록 내의 하나의 서브워드라인에 적어도 두 개씩 대응되도록 복수로 배치되며, 상기 하나의 서브워드라인에 대응되는 적어도 두 개는 상기 메모리 블록들의 제1방향으로의 양쪽 에지영역에 적어도 하나씩 배치되어 서브 워드라인 제어 신호를 발생하는 복수의 서브 워드라인 제어 신호 발생기들과;
    상기 서브 워드라인 제어 신호에 응답하여 상기 서브워드라인 제어신호와 동일레벨의 신호를 대응되는 서브워드라인에 공급하며, 제1방향으로 인접하는 서브메모리 블록들 사이의 코어 영역에 배치되는 복수의 서브워드라인 드라이버들과;
    상기 서브 워드라인 제어 신호발생기에서 발생되며 제1전압레벨을 갖는 상기 서브워드라인 제어신호를, 별도의 드라이버나 리피터없이 직접 상기 서브워드라인 드라이버에 공급하는 제어신호 공급라인들을 구비함을 특징으로 하는 반도체 메모 리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 서브 워드라인 제어 신호 발생기들 각각은, 소정의 어드레스 신호에 응답하여 제1전압레벨의 서브 워드라인 제어 신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 서브 워드라인 제어 신호는 다른 메모리 블록과의 공유됨이 없이 선택된 하나의 메모리 블록내의 적어도 하나의 서브워드라인 드라이버에 공급됨을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 10에 있어서,
    상기 제어신호 공급라인들 중 하나의 서브 워드라인 제어 신호에 대응되는 공급라인들은, 제1방향을 길이방향으로 하여 배치되는 제1공급라인 및 제2방향을 길이방향으로 하여 배치되는 제2공급라인을 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 11에 있어서,
    상기 제1공급라인은 상기 메모리 블록들의 제1방향으로의 양쪽 에지영역에 배치되는 적어도 두 개의 서브 워드라인 제어 신호 발생기들을 서로 연결하도록 배치되며, 상기 제2공급라인은 대응되는 적어도 하나의 서브워드라인 드라이버들과 상기 제1공급라인을 서로 연결하도록 배치됨을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 12에 있어서,
    상기 제1공급라인은 상기 메모리 블록 영역의 상부에 중첩되도록 배치됨을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 13에 있어서,
    상기 서브 워드라인 제어 신호 발생기는, 상기 소정의 어드레스 및 메모리 블록의 선택을 위한 블록선택신호에 응답하여 상기 서브 워드라인 제어 신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1전압레벨은 상기 반도체 메모리 장치의 동작전압보다 레벨이 더 높은 VPP 전압레벨임을 특징으로 하는 반도체 메모리 장치.
  16. 청구항 9에 있어서,
    상기 서브 워드라인 제어 신호는 서로 인접하는 적어도 두 개의 메모리 블록들내의 서브 어레이 블록들에 공급됨을 특징으로 하는 반도체 메모리 장치.
  17. 메모리 셀 어레이를 구성하는 서브 워드라인의 인에이블을 위해 서브 워드라인 제어 신호를 서브 워드라인 드라이버에 공급하는 서브 워드라인 제어 신호 발생기를 포함하되,
    하나의 서브 워드라인 드라이버에 대응하여 배치되는 상기 서브 워드라인 제어 신호 발생기는, 하나의 공급 라인에 상기 서브 워드라인 제어 신호를 동시에 공급하는 메인 발생기와 서브 발생기로 구분되고,
    상기 메인 발생기와 서브 발생기는 상기 메모리 셀 어레이 영역의 에지영역에 분리되어 배치되고,
    상기 메인 발생기와 서브 발생기는 서로 동일한 상기 서브 워드라인 제어 신호를 발생시키는 반도체 메모리 장치.
  18. 청구항 17에 있어서,
    상기 메인발생기는 상기 메모리 셀 어레이 영역의 에지영역 내의 로우 디코더 영역에 배치되며, 상기 서브 발생기는 상기 메모리 셀 어레이 영역을 기준으로 상기 메인발생기 배치영역의 반대편 영역에 배치됨을 특징으로 하는 반도체 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    청구항 18에 있어서,
    상기 메모리 셀 어레이는, 제1방향으로 배열되는 복수의 서브 메모리 블록들을 구비하여 상기 제1방향과는 교차되는 제2방향으로 배열되는 복수의 메모리 블록들을 구비하며, 상기 서브워드라인 드라이버는 메모리 블록 영역내의 서브 메모리 블록들 사이의 코어영역들에 각각 배치됨을 특징으로 하는 반도체 메모리 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    청구항 19에 있어서,
    상기 공급라인은 제1방향을 길이방향으로 하여 상기 메모리 블록 배치영역의 상부에 중첩되도록 배치됨을 특징으로 하는 반도체 메모리 장치.
  21. 메모리 셀 어레이를 구성하는 서브 워드라인의 인에이블을 위해 서브 워드라인 제어 신호를 서브 워드라인 드라이버에 공급하는 적어도 두 개의 서브 워드라인 제어 신호 발생기를 포함하되,
    상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는 메인 워드라인 드라이버와 구분되어 상기 메모리 셀 어레이 영역의 에지 영역에 각각 배치되고,
    상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는 하나의 선택된 서브 워드라인 드라이버에 하나의 신호 라인을 통해 서로 동일한 상기 서브 워드라인 제어 신호를 직접 공급하고,
    상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는 메인 발생기와 서브 발생기를 포함하는 반도체 메모리 장치.
  22. 제 21항에 있어서,
    상기 적어도 두 개의 서브 워드라인 제어 신호 발생기는, 상기 적어도 두 개의 서브 워드라인 제어 신호 발생기에 입력되는 로우 어드레스 신호와 블록 선택 신호에 응답하여 상기 서브 워드라인 제어 신호를 발생하는 반도체 메모리 장치.
  23. 제 22항에 있어서,
    상기 메인 워드라인 드라이버는 상기 로우 어드레스 신호 중 제1 부분을 제공받고 이를 바탕으로 상기 블록 선택 신호를 생성하여 이를 상기 적어도 두 개의 서브 워드라인 제어 신호 발생기에 제공하는 반도체 메모리 장치.
  24. 제 23항에 있어서,
    상기 로우 어드레스 신호 중 제2 부분은 상기 적어도 두 개의 서브 워드라인 제어 신호 발생기에 제공되는 반도체 메모리 장치.
  25. 제 21항에 있어서,
    상기 메인 워드라인 드라이버는 메인 워드라인 신호를 상기 서브 워드라인 드라이버에 제공하는 반도체 메모리 장치.
  26. 제 21항에 있어서,
    상기 메인 워드라인 드라이버는 상기 메인 발생기와 서브 발생기 중 상기 메인 발생기에 인접하여 배치되는 반도체 메모리 장치.
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