JP2019169525A - 半導体記憶装置 - Google Patents

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Abstract

【課題】微細化可能な半導体記憶装置を提供する。【解決手段】 実施形態の半導体記憶装置は、基板と、基板上に設けられ、トランジスタを含んだ制御回路と、基板の上方のパッドを含んだ第１パッド領域と、基板の上方のパッドを含んだ第２パッド領域と、ｎ個の配線層と、第１配線領域と、を含む。ｎ個の配線層は、基板の上方のｎ（ｎは３以上の自然数）個の配線層であって、ｎ個の配線層はｎ個の配線層は基板から互いに異なる高さに位置し、ｎ個の配線層の各々は配線を含む。第１配線領域は、第１軸の延びる方向において制御回路の端と基板との端との間に位置するとともに第２軸の延びる方向において第１パッド領域と並び、トランジスタを含まず、基板と接続されたコンタクトを含まず、ｎ個の配線層のうちのｍ（ｍは３以上且つｎ／２超且つｎ以下の自然数）個の配線層において第２軸に沿って延びる配線を含む。【選択図】 図３

Description

実施形態は、半導体記憶装置に関する。
近年、半導体記憶装置の微細化が求められている。
微細化可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板と、上記基板上に設けられ、トランジスタを含んだ制御回路と、上記基板の上方のパッドを含んだ第１パッド領域と、上記基板の上方のパッドを含んだ第２パッド領域と、ｎ個の配線層と、第１配線領域と、を含む。ｎ個の配線層は、上記基板の上方のｎ（ｎは３以上の自然数）個の配線層であって、上記ｎ個の配線層は上記ｎ個の配線層は基板から互いに異なる高さに位置し、上記ｎ個の配線層の各々は配線を含む。第１配線領域は、第１軸の延びる方向において上記制御回路の端と上記基板との端との間に位置するとともに第２軸の延びる方向において上記第１パッド領域と並び、トランジスタを含まず、上記基板と接続されたコンタクトを含まず、上記ｎ個の配線層のうちのｍ（ｍは３以上且つｎ／２超且つｎ以下の自然数）個の配線層において上記第２軸に沿って延びる配線を含む。
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示す平面図。 第１実施形態に係るメモリセルアレイの要素及び接続を示す図。 第１実施形態に係る半導体記憶装置の周辺回路の一部の平面構造を示す図。 第１実施形態に係る半導体記憶装置の一部の断面構造を示す図。 第１実施形態に係る半導体記憶装置の制御回路の一部の平面構造を示す図。 第１実施形態の配線領域一部の構造の例の斜視図。 配線領域の一部の平面構造を示す図。 配線領域の一部の断面構造を示す図。 配線領域の一部の平面構造を示す図。 比較例に係る半導体記憶装置の周辺回路の一部の平面構造を示す図。 比較例に係る半導体記憶装置の制御回路の一部の平面構造を示す図。 第１実施形態の第１変形例に係る半導体記憶装置の周辺回路の一部の平面構造を示す図。 第１実施形態の第１変形例に係る半導体記憶装置の制御回路の一部の平面構造を示す図。 第１実施形態の第２変形例に係る半導体記憶装置の周辺回路の一部の平面構造を示す図。 第１実施形態の第２変形例に係る半導体記憶装置の制御回路の一部の平面構造を示す図。 第２実施形態に係る半導体記憶装置の周辺回路の一部の平面構造を示す図。 第２実施形態に係る半導体記憶装置の制御回路の一部の平面構造を示す図。 第２実施形態の変形例に係る半導体記憶装置の制御回路の一部の平面構造を示す図。
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する数字の後ろの“−Ｘ（Ｘは任意の数字）”は、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号１００−１、１００−２を付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号１００として参照する。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、後述の半導体基板Ｓｕｂの上面に平行で且つ相互に直交する２つの軸をＤ１軸（Ｘ）及びＤ２軸（Ｙ）とし、Ｄ１軸及びＤ２軸の双方に対して直交する軸、すなわち各層の積層される方向に沿う軸をＤ３軸（Ｚ）とする。以下では”高さ”と表記する場合は、Ｄ３軸に沿った長さを意味する。
＜１＞第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
＜１−１＞メモリシステムの構成
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステムを示し、特に、半導体記憶装置のいくつかの要素及びそのレイアウトを示す。
図１に示すようにメモリシステムは、ＮＡＮＤ型フラッシュメモリ１及びメモリコントローラ２を含んでいる。メモリコントローラ２とＮＡＮＤ型フラッシュメモリ１は、例えばそれらの組み合わせにより１つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステムは、ホスト（不図示）を更に含んでいても良い。
ＮＡＮＤ型フラッシュメモリ１は、半導体基板Ｓｕｂ（不図示）上に形成され、複数のメモリセルを含み、データを不揮発に記憶する。メモリコントローラ２は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１に接続され、ホストバスによってホストに接続される。メモリコントローラ２は、ＮＡＮＤ型フラッシュメモリ１を制御し、またホストから受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１にアクセスする。ホストは、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤインターフェースに従ったバスである。
ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号を伝送する。この信号の具体例は、チップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ、ライトプロテクト信号ＢＷＰ、及びデータストローブ信号ＤＱＳ、ＢＤＱＳ、レディビジー信号ＲＢ、及び入出力信号ＤＱ（ＤＱ０〜ＤＱ７）である。データストローブ信号ＢＤＱＳは、データストローブ信号ＤＱＳの相補信号である。
＜１−１−１＞ＮＡＮＤ型フラッシュメモリの全体構成
図１を用いて、実施形態に係るＮＡＮＤ型フラッシュメモリ（半導体記憶装置）１の構成を説明する。
図１はまた、実施形態に係るＮＡＮＤフラッシュメモリ１のＤ１軸及びＤ２軸に沿ったレイアウトを示す。図１に示すように、ＮＡＮＤ型フラッシュメモリ１は、例えば、矩形の形状を有する。ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１００−１及び１００−２、ロウデコーダ１１０−１〜１１０−４、ビット線フックアップ回路１２０−１及び１２０−２、センスアンプ１３０−１及び１３０−２、周辺回路１４０、並びにフックアップ領域１６０−１〜１６０−４及び１７０−１〜１７０−４を含んでいる。
周辺回路１４０は、例えば矩形の形状を有し、ＮＡＮＤ型フラッシュメモリ１の１辺（Ｄ１軸に沿った辺（例えば図１での下辺））に沿って延伸し、ＮＡＮＤ型フラッシュメモリ１の縁に設けられている。周辺回路１４０は、ＮＡＮＤ型フラッシュメモリ１のＤ２軸に沿って延びる２つの辺の両方に亘る。メモリコントローラ２とＮＡＮＤ型フラッシュメモリ１とは、周辺回路１４０を介して接続される。周辺回路１４０は、制御信号及びコマンドを受け取り、受け取った制御信号及びコマンドに応じてＮＡＮＤ型フラッシュメモリ１を制御する。具体的には、周辺回路１４０は、メモリセルアレイ１００と、ロウデコーダ１１０と、ビット線フックアップ回路１２０と、センスアンプ１３０と、を制御する。
周辺回路１４０は、制御回路１４１、カラム制御回路１４２、ドライバ１４３、パッド領域１４４及び１４５、配線領域（配線専用通路）１４６、及び電圧生成回路１４７を含んでいる。電圧生成回路１４７は、周辺回路１４０の左端に位置する。電圧生成回路１４７は、例えばチャージポンプを含んでおり、制御回路１４１の命令に基づいて電源電圧を昇圧し、昇圧した電圧をＮＡＮＤ型フラッシュメモリ１内の各要素に供給する。
パッド領域１４４及び１４５は、例えば矩形の形状を有し、周辺回路１４０の下端に位置し、Ｄ１軸に沿う方向において間隔を有して並ぶ。パッド領域１４４は、左端において、電圧生成回路１４７の右端と接する。パッド領域１４５は、周辺回路１４０の右端に位置する。パッド領域１４４及び１４５は、複数のパッドＰＤ（不図示）を含む。各パッドＰＤは、チップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ及びＢＲＥ、ライトプロテクト信号ＢＷＰ、データストローブ信号ＤＱＳ及びＢＤＱＳ、レディビジー信号ＲＢ、入出力信号ＤＱ、並びに電源電圧のいずれかを受け取り、又は出力する。
カラム制御回路１４２は、例えば矩形の形状を有し、周辺回路１４０の上端に位置し、パッド領域１４４と間隔を有してＤ２軸に沿う方向において並ぶ。カラム制御回路１４２は、メモリセルアレイ１００−１及び１００−２のカラムを制御するための信号を生成及び出力する。
ドライバ１４３は、例えば矩形の形状を有し、周辺回路１４０の上端に位置し、パッド領域１４５と間隔を有してＤ２軸に沿う方向において並ぶ。ドライバ１４３は、メモリセルアレイ１００−１及び１００−２のワード線及び選択ゲート線へ電圧を転送する。
制御回路１４１は、例えば矩形の形状を有し、カラム制御回路１４２とドライバ１４３との間の領域とパッド領域１４４とパッド領域１４５との間の領域に位置する。制御回路１４１は、パッド領域１４４及びパッド領域１４５から制御信号及びコマンドを受け取り、受け取った制御信号及びコマンドに応じてＮＡＮＤ型フラッシュメモリ１を制御する。具体的には、制御回路１４１は、制御信号及びコマンドに基づいて内部制御信号を生成し、内部制御信号をカラム制御回路１４２及びドライバ１４３に送信する。また、制御回路１４１は、ＮＡＮＤ型フラッシュメモリ１から出力される外部出力信号を生成する。外部出力信号は、例えば、レディビジー信号ＲＢ、入出力信号ＤＱ、及びデータストローブ信号並びにＢＤＱＳを含む。
配線領域１４６は、周辺回路１４０のうち、制御回路１４１、カラム制御回路１４２、ドライバ１４３、パッド領域１４４及び１４５、及び電圧生成回路１４７以外の領域を含む。より具体的には、配線領域１４６は、以下の領域を含む。配線領域１４６は、カラム制御回路１４２の下端とパッド領域１４４の上端との間の部分の領域を含む。配線領域１４６はまた、ドライバ１４３の下端とパッド領域１４５の上端との間の部分の領域を含む。
配線領域１４６は更に、制御回路１４１の周囲に沿った領域を含む。より具体的には、配線領域１４６は、制御回路１４１の左端とカラム制御回路１４２の右端の間の領域を含む。配線領域１４６は、制御回路１４１とカラム制御回路１４２とパッド領域１４４に囲まれた領域を含む。配線領域１４６は、制御回路１４１の下端とパッド領域１４４の右端とパッド領域１４５の左端に囲まれた領域を含む。配線領域１４６は、制御回路１４１とドライバ１４３とパッド領域１４５に囲まれた領域を含む。配線領域１４６は、制御回路１４１の右端とドライバ１４３の左端との間の領域を含む。
配線領域１４６は、周辺回路１４０中の要素の間で信号及び電圧を伝送するための配線を含む。また、配線領域１４６は、トランジスタを含まず、且つ基板Ｓｕｂと接続されたコンタクトを含まない。
メモリセルアレイ１００（１００−１及び１００−２）は、例えば矩形の形状を有し、ＮＡＮＤ型フラッシュメモリ１の上端に位置する。メモリセルアレイ１００は、図２に示すように、複数のメモリストリングＭＳを含む。各メモリストリングＭＳは、直列に接続された選択トランジスタＳＴと、複数のメモリセルトランジスタＭＣと、選択トランジスタＳＴとを含む。一方の選択トランジスタＳＴはソース線ＳＬに接続され、他方の選択トランジスタＳＴはビット線ＢＬに接続される。各メモリセルトランジスタＭＣは、データを不揮発に記憶し、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、或いは多値データを記憶する。メモリセルトランジスタＭＣの制御ゲート電極はワード線ＷＬに接続され、選択トランジスタＳＴのゲート電極は選択ゲート線ＳＧＬに接続される。メモリセルトランジスタＭＣは、２次元に配列されていても、３次元に配列されていても良い。
図１に戻る。ロウデコーダ１１０−１及び１１０−２は、例えば矩形の形状を有し、Ｄ２軸に沿う方向に延伸し、Ｄ１軸に沿う方向においてメモリセルアレイ１００−１を挟む。ロウデコーダ１１０−１及び１１０−２は、データの読出し動作、書込み動作、或いは消去動作時にメモリセルアレイ１００−１のブロックＢＬＫを選択する。ロウデコーダ１１０−１及び１１０−２は、メモリセルアレイ１００−１のワード線ＷＬ及び選択ゲート線ＳＧＬに、読出し動作、書込み動作、或いは消去動作において必要な電圧を転送する。
ロウデコーダ１１０−３及び１１０−４は、例えば矩形の形状を有し、Ｄ２軸に沿って延び、Ｄ１軸に沿う方向においてメモリセルアレイ１００−２を挟む。ロウデコーダ１１０−１及び１１０−２と同様に、ロウデコーダ１１０−３及び１１０−４は、データの読出し動作、書込み動作、或いは消去動作時にメモリセルアレイ１００−２のブロックＢＬＫを選択する。ロウデコーダ１１０−３及び１１０−４は、メモリセルアレイ１００−２のワード線ＷＬ及び選択ゲート線ＳＧＬに、読出し動作、書込み動作、或いは消去動作において必要な電圧を転送する。
ビット線フックアップ回路１２０−１は、Ｄ２軸に沿う方向においてメモリセルアレイ１００−１と並んでメモリセルアレイ１００−１に沿って配置されている。ビット線フックアップ回路１２０−１は、メモリセルアレイ１００−１中のビット線ＢＬとセンスアンプ１３０−１との間で信号を転送する転送トランジスタを含む。ビット線フックアップ回路１２０−１は、フックアップ領域１７０−１及び１７０−２を介して受信する制御信号に基づいて、ビット線ＢＬとセンスアンプ１３０−１との接続を制御する。
同様に、ビット線フックアップ回路１２０−２は、Ｄ２軸に沿う方向においてメモリセルアレイ１００−２と並んでメモリセルアレイ１００−２に沿って配置されている。ビット線フックアップ回路１２０−２は、メモリセルアレイ１００−２中のビット線ＢＬとセンスアンプ１３０−２との間で信号を転送する転送トランジスタを含む。ビット線フックアップ回路１２０−２は、フックアップ領域１７０−３及び１７０−４を介して受信する制御信号に基づいて、ビット線ＢＬとセンスアンプ１３０−２との接続を制御する。
センスアンプ１３０−１は、ビット線フックアップ回路１２０−１に沿って設けられ、Ｄ２軸に沿う方向においてメモリセルアレイ１００−１とともにビット線フックアップ回路１２０−１を挟む。センスアンプ１３０−２は、ビット線フックアップ回路１２０−２に沿って設けられ、Ｄ２軸に沿う方向においてメモリセルアレイ１００−２とともにビット線フックアップ回路１２０−２を挟む。センスアンプ１３０は、メモリセルアレイ１００中のビット線ＢＬの電圧をセンスするセンス回路（不図示）と、読出したデータまたは書込みを行うためのデータをラッチするためのデータ記憶回路（不図示）等を有している。センスアンプ１３０−１は、ビット線ＢＬを介してメモリセルアレイ１００−１中のメモリセルトランジスタＭＣのデータをセンスする。センスアンプ１３０−２は、ビット線ＢＬを介してメモリセルアレイ１００−２中のメモリセルトランジスタＭＣのデータをセンスする。
フックアップ領域１７０（１７０−１〜１７０−４）は、ワード線駆動信号を周辺回路１４０から受信し、受信したワード線駆動信号をロウデコーダ１１０に送信する。
フックアップ領域１６０−１及び１６０−２は、周辺回路１４０からカラム制御信号を受信し、受信したカラム制御信号をセンスアンプ１３０−１に送信する。フックアップ領域１６０−３及び１６０−４は、周辺回路１４０からカラム制御信号を受信し、受信したカラム制御信号をセンスアンプ１３０−２に送信する。
＜１−１−２＞周辺回路の構成
次に、図３を用いて、周辺回路１４０について説明する。図３は、第１実施形態の周辺回路１４０の一部、特に制御回路１４１の周辺をＤ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。
図３に示すように、パッド領域１４４及び１４５は、複数のパッドＰＤを含んでいる。パッドＰＤは、Ｄ１軸に沿って間隔を有して並ぶ。パッド領域１４４及び１４５は、パッドＰＤにおいてデータストローブ信号ＤＱＳ及びＢＤＱＳ、並びに出力信号ＤＱを出力する。また、パッド領域１４４及び１４５は、パッドＰＤにおいてチップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ及びＢＲＥ、ライトプロテクト信号ＢＷＰ、並びにデータストローブ信号ＤＱＳ及びＢＤＱＳを受け取る。
配線領域１４６は、配線領域１４６−１、１４６−２、１４６−３、１４６−４、１４６−５、１４６−６、１４６−７、及び１４６−８からなる。まず、配線領域１４６−１〜１４６−８の配置について説明する。
配線領域１４６−１、１４６−２、１４６−３、及び１４６−４は、ＮＡＮＤ型フラッシュメモリ１の下端ＣＥに位置する。配線領域１４６−３、１４６−２、１４６−１、及び１４６−４は、この順に左から並んで隣接する。配線領域１４６−３は、パッド領域１４４に接する。配線領域１４６−２及び１４６−１は、制御回路１４１に接し、制御回路１４１及び下端ＣＥの間に位置する。配線領域１４６−４は、パッド領域１４５に接する。
配線領域１４６−５は、制御回路１４１の左側に位置し、制御回路１４１の左端に沿って延び、配線領域１４６−３の上側においてパッド領域１４４と制御回路１４１の間の領域からカラム制御回路１４２と制御回路１４１の間の領域に亘る。
配線領域１４６−６は、制御回路１４１の右側に位置し、制御回路１４１の右端に沿って延び、配線領域１４６−４の上側においてパッド領域１４５と制御回路１４１の間の領域からドライバ１４３と制御回路１４１の間の領域に亘る。
配線領域１４６−７は、カラム制御回路１４２とパッド領域１４４の間の領域を占める。配線領域１４６−８は、ドライバ１４３とパッド領域１４５の間の領域を占める。
配線領域１４６−１〜１４６−８は、以下に示す配線を含み、配線領域１４６−１〜１４６−８のいくつかの対の各々における２つの配線領域１４６は以下に示す配線により互いに電気的に接続されている。
配線領域１４６−１は、配線群Ｍ４を含んでいる。配線群Ｍ４は、相違する高さに位置する３つ以上の配線層の１つ以上の配線層の各々に位置する任意の１又は複数の配線からなる。
ここで、配線層について記述される。ＮＡＮＤ型フラッシュメモリ１は、図４に示すように、複数の配線層ＭＬを含む。図４は、第１実施形態のＮＡＮＤ型フラッシュメモリ１の一部の断面構造を示し、例として計４つの配線層ＭＬ１〜ＭＬ４の場合を示す。配線層ＭＬ１は、基板Ｓｕｂの上方に位置し、配線Ｌ１を含む。配線層ＭＬ２は、配線層ＭＬ１より高い場所（基板Ｓｕｂからより離れた場所）に位置し、配線Ｌ２を含む。配線層ＭＬ３は、配線層ＭＬ２より高い場所に位置し、配線Ｌ３を含む。配線層ＭＬ４は、配線層ＭＬ４より高い場所に位置し、配線Ｌ４を含む。配線層ＭＬ１とＭＬ２の間、配線層ＭＬ２とＭＬ３の間、及び配線層ＭＬ３とＭＬ４の間には、絶縁体Ｉが設けられている。すなわち、配線層ＭＬ（ＭＬ１〜ＭＬ４のいずれか）の各々は、上下の絶縁体Ｉの間の領域で且つ配線Ｌ（Ｌ１〜Ｌ４のいずれか）を含む層を指す。この定義から、３又は５以上の配線層の場合も容易に類推されることが可能である。ここでの配線層は、ＮＡＮＤ型フラッシュメモリ１中のいずれの要素とも電気的に接続されない再配線が設けられる層を含まない。
以下、記述の簡略化及び理解の促進の目的で、例として、ＮＡＮＤ型フラッシュメモリ１が４つの配線層を含む例が記述される。ＮＡＮＤ型フラッシュメモリ１は、３又は５以上の配線層を含んでいても良い。４つの配線層は、第１配線層、第２配線層、第３配線層、及び第４配線層を含む。第１配線層、第２配線層、第３配線層、及び第４配線層は、それぞれ、図４の配線層ＭＬ１、ＭＬ２、ＭＬ３、及びＭＬ４に相当し、以下、第１配線層ＭＬ１、第２配線層ＭＬ２、第３配線層ＭＬ３、及び第４配線層ＭＬ４と称される場合がある。同様に、第１配線層ＭＬ１中の配線も第１配線Ｌ１と称され、第２配線層ＭＬ２中の配線も第２配線Ｌ２と称され、第３配線層ＭＬ３中の配線も第３配線Ｌ３と称され、第４配線層ＭＬ４中の配線も第４配線Ｌ４と称される場合がある。第１配線層ＭＬ１〜第４配線層ＭＬ４のいずれかに限定されずに第１配線層ＭＬ１〜第４配線層ＭＬ４の任意の１つ以上を表す配線層は、配線層ＭＬと称される。第１配線Ｌ１〜第４配線Ｌ４のいずれかに限定されずに第１配線Ｌ１〜第４配線Ｌ４の任意の１つ以上を表す配線は、配線Ｌと称される。
配線群Ｍ４の全配線層の数（現行の例では４つ）の半分超の数（現行の例では３つ）の配線層ＭＬにおいて、全ての配線ＬがＤ１軸に沿って延びる。すなわち、例えば、第２配線層ＭＬ２を除いて、第１配線層ＭＬ１の全ての第１配線Ｌ１、第３配線層ＭＬ３の全ての第３配線Ｌ３、及び第４配線層ＭＬ４の全ての第４配線Ｌ４は、いずれもＤ１軸に沿って延びる。一方、第２配線層ＭＬ２の第２配線Ｌ２の少なくとも幾つかは、Ｄ１軸と異なる軸、例えばＤ２軸に沿って延びる。
又は、配線群Ｍ４の全ての配線層において全ての配線ＬがＤ１軸に沿って延びていてもよい。
ＮＡＮＤ型フラッシュメモリ１が計３つの第１配線層ＭＬ１、第２配線層ＭＬ２、及び第３配線層ＭＬ３のみを含む場合は、配線群Ｍ４の第１配線層ＭＬ１〜第３配線層ＭＬ３の全てにおいて全ての配線ＬがＤ１軸に沿って延びる。
一般化された特徴として、ＮＡＮＤ型フラッシュメモリ１がｎ（３≦ｎ）個の配線層ＭＬを含む場合にｍ（ｎ／２＜ｍ≦ｎ且つ３≦ｎ）個の配線層ＭＬの全ての配線ＬがＤ１軸に沿って延びることができる。特にｎが奇数の場合は、ｍ（ｎ／２＋１＜ｍ≦ｎ且つ３≦ｎ）個の配線層Ｍｌの全ての配線ＬがＤ１軸に沿って延びることができる。
図３に戻る。配線領域１４６−１中の配線Ｌは、制御回路１４１に電気的に接続されている配線Ｌと、制御回路１４１に電気的に接続されていない配線Ｌとを含む。
配線領域１４６−１は、制御回路１４１とともに配線群Ｍ１を共有する。すなわち、配線群Ｍ１の各配線Ｌは、ある部分（例えば一端）において、制御回路１４１中に位置し、別の部分（例えば他端）において、配線領域１４６−１中に位置する。配線群Ｍ１は、Ｄ２軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ１のいくつかの第１配線Ｌ１の各々は、配線群Ｍ４の１つの第１配線と直接接続され得る。同様に、配線群Ｍ１のいくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ４の１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続され得る。なお、図は、配線群Ｍ１の位置を必ずしも表しておらず、単に、配線群Ｍ１の配線Ｌが延びる方向、配線群Ｍ１の配線Ｌが配置される領域、及び（又は）配線群Ｍ１の配線Ｌが亘る２つの領域を模式的に示している。すなわち、配線群Ｍ１が配線領域１４６と制御回路１４１の境界のどの位置に位置するかは図に記載の位置に限られない。後述の配線群Ｍα（αは１以上の自然数又は１以上の自然数とアルファベットの組）のいずれについても、同じことが当てはまる。
配線領域１４６−１はまた複数のコンタクトＣを含み、各コンタクトＣは、配線群Ｍ１の１つの配線Ｌを配線群Ｍ４の１つの配線Ｌと接続する。配線群Ｍ１のいくつかの配線Ｌはまた、コンタクトＣによって制御回路１４１中の要素と接続され得る。
配線領域１４６−２は、配線群Ｍ５を含んでいる。配線群Ｍ５は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ５の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線３、及び１つの第４配線Ｌ４は、配線群Ｍ４の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。上記されるとともに後述のように、αが１以上の自然数又は１以上の自然数とアルファベットの組の全てのケースについて、配線群Ｍαは第１配線Ｌ１〜第４配線Ｌ４のいずれか１つ以上を含まない場合がある。しかしながら、以下では、第１配線Ｌ１〜第４配線Ｌ４が全て設けられる場合を含めた記述のために、各配線群Ｍαにおいて第１配線Ｌ１〜第４配線Ｌ４が設けられるものとして記述される。このことは、αが１以上の自然数又は１以上の自然数とアルファベットの組の全てのケースについて、配線群Ｍαが第１配線Ｌ１〜第４配線Ｌ４の全てを含むことを要求することを意味しない。一方で、配線領域１４６β（βは１〜８の自然数）が、配線領域１４６βの隣の配線領域１４６γ（γ＝β±１）との境界に達する或る配線Ｌαを含む場合、配線領域１４６γも配線Ｌαを含み得る。配線領域１４６βの配線が配線領域１４６γの配線と接続される必要があるからである。この前提に基づいて、各配線領域１４６βが第１配線Ｌ１〜第４配線Ｌ４のいずれを含むかは容易に判断されることが可能である。
配線群Ｍ４と同様に、配線群Ｍ５の全配線層ＭＬの数の半分超の数の配線層ＭＬにおいて、全ての配線ＬがＤ１軸に沿って延びることができる。ＮＡＮＤ型フラッシュメモリ１が計３つの第１配線層ＭＬ１、第２配線層Ｌ２、及び第３配線層ＮＬ３のみを含む場合は、配線群Ｍ５の第１配線層ＭＬ１〜第３配線層ＭＬ３の全てにおいて全ての配線ＬがＤ１軸に沿って延びる。一般化された特徴として、ＮＡＮＤ型フラッシュメモリ１がｎ個の配線層ＭＬを含む場合にｍ個の配線層ＭＬの全ての配線ＬがＤ１軸に沿って延びることができ、特にｎが奇数の場合はｍ（ｎ／２＋１＜ｍ≦ｎ且つ３≦ｎ）個の配線層ＭＬの全ての配線ＬがＤ１軸に沿って延びることができる。
配線領域１４６−２中の配線は、制御回路１４１中の配線Ｌと直接接続されず、配線領域１４６−１中の配線Ｌと、配線領域１４６−３中の配線Ｌとを接続するにとどまる。
配線領域１４６−３は、配線群Ｍ６を含んでいる。配線群Ｍ６は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ６の配線Ｌはいずれも、Ｄ１軸に沿って延びる部分と、Ｄ２軸に沿って延びる部分とを含む。配線群Ｍ６の各配線Ｌにおいて、Ｄ１軸に沿って延びる部分とＤ２軸に沿って延びる部分とは互いに接続されている。配線群Ｍ６の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ５の１つの第１配線Ｌ４、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。
配線領域１４６−３中の配線Ｌは、制御回路１４１中の配線Ｌと直接接続されず、配線領域１４６−２中の配線Ｌと、配線領域１４６−５中の配線Ｌとを接続するにとどまる。
配線領域１４６−５は、配線群Ｍ８を含んでいる。配線群Ｍ８は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ８の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ６の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。
配線領域１４６−５は、制御回路１４１とともに配線群Ｍ２を共有する。すなわち、配線群Ｍ２の各配線Ｌは、ある部分（例えば一端）において、制御回路１４１中に位置し、別の部分（例えば他端）において、配線領域１４６−５中に位置する。配線群Ｍ２は、Ｄ１軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２のいくつかの第１配線Ｌ１の各々、いくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ８の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続され得る。配線領域１４６−５はまた複数のコンタクトＣを含み、各コンタクトＣは、配線群Ｍ２の１つの配線Ｌを配線群Ｍ８の１つの配線Ｌと接続する。配線群Ｍ２のいくつかの配線Ｌはまた、コンタクトＣによって制御回路１４１中の要素と接続され得る。
配線領域１４６−７は、配線群Ｍ１０を含んでいる。配線群Ｍ１０は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ１０の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ８の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。
配線領域１４６−７は、カラム制御回路１４２とともに配線群Ｍ１１を共有する。すなわち、配線群Ｍ１１の各配線Ｌは、ある部分（例えば一端）において、カラム制御回路１４２中に位置し、別の部分（例えば他端）において、配線領域１４６−７中に位置する。配線群Ｍ１１は、Ｄ２軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ１１のいくつかの第１配線Ｌ１の各々、いくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ１０の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続され得る。配線領域１４６−７はまた複数のコンタクトＣを含み、各コンタクトＣは、配線群Ｍ１１の１つの配線Ｌを配線群Ｍ１０の１つの配線Ｌと接続する。配線群Ｍ１１のいくつかの配線Ｌはまた、コンタクトＣによってカラム制御回路１４２中の要素と接続され得る。
配線領域１４６−７は、パッド領域１４４とともに配線群Ｍ１２を共有する。すなわち、配線群Ｍ１２の各配線Ｌは、ある部分（例えば一端）において、パッド領域１４４中に位置し、別の部分（例えば他端）において、配線領域１４６−７中に位置する。配線群Ｍ１２は、Ｄ２軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ１２のいくつかの第１配線Ｌ１の各々、いくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ１０の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続され得る。配線領域１４６−７はまた複数のコンタクトＣを含み、各コンタクトＣは、配線群Ｍ１２の１つの配線Ｌを配線群Ｍ１０の１つの配線Ｌと接続する。配線群Ｍ１２のいくつかの配線Ｌはまた、コンタクトＣによってパッド領域１４４中の要素と接続され得る。
配線領域１４６−４は、配線群Ｍ７を含んでいる。配線群Ｍ７は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ７の配線Ｌはいずれも、Ｄ１軸に沿って延びる部分と、Ｄ２軸に沿って延びる部分とを含む。配線群Ｍ７の各配線Ｌにおいて、Ｄ１軸に沿って延びる部分とＤ２軸に沿って延びる部分とは互いに接続されている。配線群Ｍ７の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ４の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。
配線領域１４６−４中の配線Ｌは、制御回路１４１中の配線Ｌと直接接続されず、配線領域１４６−１中の配線Ｌと、配線領域１４６−６中の配線Ｌとを接続するにとどまる。
配線領域１４６−６は、配線群Ｍ９を含んでいる。配線群Ｍ９は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ９の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ７の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。
配線領域１４６−６は、制御回路１４１とともに配線群Ｍ３を共有する。すなわち、配線群Ｍ３の各配線Ｌは、ある部分（例えば一端）において、制御回路１４１中に位置し、別の部分（例えば他端）において、配線領域１４６−６中に位置する。配線群Ｍ３は、Ｄ１軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ３のいくつかの第１配線Ｌ１の各々、いくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ９の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続され得る。配線領域１４６−６はまた複数のコンタクトＣを含み、各コンタクトＣは、配線群Ｍ３の１つの配線Ｌを配線群Ｍ９の１つの配線Ｌと接続する。配線群Ｍ３のいくつかの配線Ｌはまた、コンタクトＣによって制御回路１４１中の要素と接続さ得る。
配線領域１４６−８は、配線群Ｍ１３を含んでいる。配線群Ｍ１３は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ１３の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ９の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。
配線領域１４６−８は、ドライバ１４３とともに配線群Ｍ１４を共有する。すなわち、配線群Ｍ１４の各配線Ｌは、ある部分（例えば一端）において、ドライバ１４３中に位置し、別の部分（例えば他端）において、配線領域１４６−８中に位置する。配線群Ｍ１４は、Ｄ２軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ１４のいくつかの第１配線Ｌ１の各々、いくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ１３の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続され得る。配線領域１４６−８はまた複数のコンタクトＣを含み、各コンタクトＣは、配線群Ｍ１４の１つの配線Ｌを配線群Ｍ１３の１つの配線Ｌと接続する。配線群Ｍ１４のいくつかの配線Ｌはまた、コンタクトＣによってドライバ１４３中の要素と接続され得る。
配線領域１４６−８は、パッド領域１４５とともに配線群Ｍ１５を共有する。すなわち、配線群Ｍ１５の各配線Ｌは、ある部分（例えば一端）において、パッド領域１４５中に位置し、別の部分（例えば他端）において、配線領域１４６−８中に位置する。配線群Ｍ１５は、Ｄ２軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線Ｌからなる。配線群Ｍ１５のいくつかの第１配線Ｌ１の各々、いくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ１３の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続され得る。配線領域１４６−８はまた複数のコンタクトＣを含み、各コンタクトＣは、配線群Ｍ１５の１つの配線Ｌを配線群Ｍ１３の１つの配線Ｌと接続する。配線群Ｍ１５のいくつかの配線Ｌはまた、コンタクトＣによってパッド領域１４５中の要素と接続され得る。
＜１−１−３＞制御回路の構成
続いて、図５を用いて、制御回路１４１の構成について説明する。図５は、第１実施形態の制御回路１４１の一部とその周辺をＤ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線群Ｍも併せて示す。図５は更に、配線領域１４６−１の配線群Ｍ４と配線群Ｍ１との接続を模式的に示す。
図５に示すように、制御回路１４１は、信号生成回路４１１と、ＲＡＭ（Random Access Memory）４１２と、コア制御回路４１３と、下端入出力回路４１４と、左端入出力回路４１５と、右端入出力回路４１６と、を含んでいる。
左端入出力回路４１５は、制御回路１４１の左端に位置し、Ｄ２軸に沿って延びる。左端入出力回路４１５は、出力バッファ及び入力バッファを含み、信号を出力及び受信する。左端入出力回路４１５は、例えば、パッド領域１４４から来る信号等の速度の速い信号を出力及び受信する。
右端入出力回路４１６は、制御回路１４１の右端に位置し、Ｄ２軸に沿って延びる。右端入出力回路４１６は、出力バッファ及び入力バッファを含み、信号を出力及び受信する。右端入出力回路４１６は、例えば、パッド領域１４５から来る信号等の速度の速い信号を出力及び受信する。
信号生成回路４１１は、左端入出力回路４１５の右側に位置し、制御回路１４１の下端に位置する。信号生成回路４１１は、ＮＡＮＤ型フラッシュメモリ１を制御するための制御信号を生成し、基板Ｓｕｂ上に形成されたトランジスタ、複数の配線、基板と配線を接続する又は複数の配線を互いに接続するコンタクトを含む。
下端入出力回路４１４は、制御回路１４１の下端において、信号生成回路４１１と右端入出力回路４１６の間に位置する。下端入出力回路４１４は、出力バッファ及び入力バッファを含み、信号を出力及び受信する。下端入出力回路４１４は、例えば、制御信号やパラメータ信号等の速度の遅い信号を出力及び受信する。
コア制御回路４１３は、下端入出力回路４１４の上側かつ信号生成回路４１１の右側に位置する。コア制御回路４１３は、基板Ｓｕｂ上に形成されたトランジスタ、複数の配線Ｌ、基板Ｓｕｂと配線Ｌを接続する又は複数の配線Ｌを互いに接続するコンタクトＣを含む。
ＲＡＭ４１２は、各種のパラメータ（例えば、トリミングに係るパラメータ）を記憶している。ＲＡＭ４１２は、信号生成回路４１１と右端入出力回路４１６との間に位置する部分と、コア制御回路４１３と右端入出力回路４１６との間に位置する部分からなる。
信号生成回路４１１、ＲＡＭ４１２、コア制御回路４１３、下端入出力回路４１４、左端入出力回路４１５、右端入出力回路４１６は、以下に示す配線を含み、信号生成回路４１１、ＲＡＭ４１２、コア制御回路４１３、下端入出力回路４１４、左端入出力回路４１５、右端入出力回路４１６のいくつかの対において２つは以下に示す配線により互いに電気的に接続されている。
下端入出力回路４１４は、コア制御回路４１３とともに配線群Ｍ２１ａを共有する。すなわち、配線群Ｍ２１ａの各配線Ｌは、ある部分（例えば一端）において、コア制御回路４１３に位置し、別の部分（例えば他端）において、下端入出力回路４１４中に位置する。また、下端入出力回路４１４は、ＲＡＭ４１２とともに配線群Ｍ２１ｂを共有する。すなわち、配線群Ｍ２１ｂの各配線Ｌは、ある部分（例えば一端）において、ＲＡＭ４１２に位置し、別の部分（例えば他端）において、下端入出力回路４１４中に位置する。配線群Ｍ２１ａ及びＭ２１ｂは、Ｄ２軸に沿って延びる。配線群Ｍ２１ａ及びＭ２１ｂの各々は、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２１ａのいくつかの配線Ｌは、コンタクトＣによって、コア制御回路４１３中の要素及び下端入出力回路４１４中の要素に電気的に接続され得る。配線群Ｍ２１ｂのいくつかの配線Ｌは、コンタクトＣによって、ＲＡＭ４１２中の要素及び下端入出力回路４１４中の要素に電気的に接続され得る。
配線群Ｍ２の各配線の一端は、左端入出力回路４１５中に位置する。左端入出力回路４１５は、信号生成回路４１１とともに配線群Ｍ２２を共有する。すなわち、配線群Ｍ２２の各配線Ｌは、ある部分（例えば一端）において、信号生成回路４１１中に位置し、別の部分（例えば他端）において、左端入出力回路４１５中に位置する。配線群Ｍ２２は、Ｄ１軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２２のいくつかの配線は、コンタクトＣによって、信号生成回路４１１中の要素及び左端入出力回路４１５中の要素に電気的に接続され得る。
配線群Ｍ３の各配線の一端は、右端入出力回路４１６中に位置する。右端入出力回路４１６は、ＲＡＭ４１２とともに配線群Ｍ２３を共有する。すなわち、配線群Ｍ２３の各配線Ｌは、ある部分（例えば一端）において、ＲＡＭ４１２中に位置し、別の部分（例えば他端）において、右端入出力回路４１６中に位置する。配線群Ｍ２３は、Ｄ１軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２３のいくつかの配線Ｌは、コンタクトＣによって、信号生成回路４１１中の要素及び右端入出力回路４１６中の要素に電気的に接続され得る。
信号生成回路４１１とコア制御回路４１３は、配線群Ｍ２４ａを共有する。すなわち、配線群Ｍ２４ａの各配線Ｌは、ある部分（例えば一端）において、信号生成回路４１１中に位置し、別の部分（例えば他端）において、コア制御回路４１３中に位置する。配線群Ｍ２４ａは、Ｄ１軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２４ａのいくつかの配線Ｌは、コンタクトＣによって、信号生成回路４１１中の要素及びコア制御回路４１３中の要素に電気的に接続され得る。
信号生成回路４１１とＲＡＭ４１２は、配線群Ｍ２４ｂを共有する。すなわち、配線群Ｍ２４ｂの各配線Ｌは、ある部分（例えば一端）において、信号生成回路４１１中に位置し、別の部分（例えば他端）において、ＲＡＭ４１２中に位置する。配線群Ｍ２４ｂは、Ｄ１軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２４ｂのいくつかの配線Ｌは、コンタクトＣによって、信号生成回路４１１中の要素及びＲＡＭ４１２中の要素に電気的に接続され得る。
コア制御回路４１３とＲＡＭ４１２は、配線群Ｍ２５を共有する。すなわち、配線群Ｍ２５の各配線Ｌは、ある部分（例えば一端）において、コア制御回路４１３中に位置し、別の部分（例えば他端）において、ＲＡＭ４１２中に位置する。配線群Ｍ２５は、Ｄ１軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２５のいくつかの配線は、コンタクトＣによって、コア制御回路４１３中の要素及びＲＡＭ４１２中の要素に電気的に接続され得る。
コア制御回路４１３とＲＡＭ４１２はまた、配線群Ｍ２６を共有する。すなわち、配線群Ｍ２６の各配線Ｌは、ある部分（例えば一端）において、コア制御回路４１３中に位置し、別の部分（例えば他端）において、ＲＡＭ４１２中に位置する。配線群Ｍ２６は、Ｄ２軸に沿って延び、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２６のいくつかの配線Ｌは、コンタクトＣによって、コア制御回路４１３中の要素及びＲＡＭ４１２中の要素に電気的に接続され得る。
配線群Ｍ１の各配線の一端は、下端入出力回路４１４中に位置する。上記のように、配線群Ｍ１の各配線Ｌは、他端において、直接又はコンタクトＣを介して、配線群Ｍ４の１つの配線Ｌと接続されている。具体例として、配線群Ｍ１のいくつかの第１配線Ｌ１の各々は、配線群Ｍ４の１つの第１配線Ｌ１と接続されて、屈曲した（Ｌ字形状の）配線Ｌを形成し得る。同様に、配線群Ｍ１のいくつかの第２配線Ｌ２の各々、第３配線Ｌ３の各々、第４配線Ｌ４の各々は、配線群Ｍ４の１つの第２配線Ｌ２、１つの第３配線Ｌ３、１つの第４配線Ｌ４と接続されて、屈曲した配線を形成し得る。又は、配線群Ｍ１のいくつかの第１配線Ｌ１の各々は、配線群Ｍ４の１つの第１配線Ｌ１と接続されて、Ｔ字形状の配線Ｌを形成し得る。同様に、配線群Ｍ１のいくつかの第２配線Ｌ２の各々、第３配線Ｌ３の各々、第４配線Ｌ４の各々は、配線群Ｍ４の１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４と接続されて、Ｔ字形状の配線を形成し得る。
配線群Ｍ４は、配線群Ｍ１の１つと接続された配線Ｌに加え、配線群Ｍ１のいずれの配線とも接続されていない配線を含む。すなわち、配線群Ｍ４のいくつかは、配線領域１４６−１のＤ１軸に関して相対する２つの辺（左辺及び右辺）に亘ってＤ１軸に沿って延びる配線（図５において配線群Ｍ４のうちの下端の配線等）を含む。
上記のように、配線群Ｍ５のいずれの第１配線Ｌ１も、いずれの第２配線Ｌ２も、いずれの第３配線Ｌ３も、いずれの第４配線Ｌ４もＤ１軸に沿って延びる。配線群Ｍ５のある配線Ｌは、配線群Ｍ４のうちの配線領域１４６−１のＤ１軸に関して相対する２つの辺に亘ってＤ１軸に沿って延びる配線Ｌと接続され、制御回路１４１のＤ１軸に関して相対する２つの辺（左辺及び右辺）の延長線に亘ってＤ１軸に沿って延びる配線Ｌを形成する。
次に、図６乃至図８を用いて、配線領域１４６−１の構造について説明する。図６は、配線領域１４６−１の一部の構造の例の斜視図である。図７は、配線領域１４６−１の一部のＤ１及びＤ２の面に沿った面の構造の別の例を示す。図８は、配線領域１４６−１の一部の断面の構造の例を示し、図７に対応する。
上記のように、配線群Ｍ４及びＭ１の両方とも、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４の任意の１つ又は複数の配線からなる。そして、配線群Ｍ１のいくつかの第１配線Ｌ１の各々、いくつかの第２配線Ｌ２の各々、いくつかの第３配線Ｌ３の各々、いくつかの第４配線Ｌ４の各々は、配線群Ｍ４の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ直接接続されているか、コンタクトを介して、配線群Ｍ４の１つの配線Ｌと接続され得る。図６乃至図８は、そのような接続のための構造の例を示す。
図６に示されるように、第２配線層ＭＬ２を除いて、第１配線層ＭＬ１の全ての第１配線Ｌ１、第３配線層ＭＬ３の全ての第３配線Ｌ３、及び第４配線層ＭＬ４の全ての第４配線Ｌ４は、いずれもＤ１軸に沿って延びる。一方、第２配線層ＭＬ２の第２配線Ｌ２の少なくとも幾つかは、Ｄ１軸と異なる軸、例えばＤ２軸に沿って延びる。そして、第２配線Ｌ２の１つは、コンタクトＣを介して１つの第１配線Ｌ１と接続され、第２配線Ｌ２の別の１つは、コンタクトＣを介して１つの第３配線Ｌ３と接続されている。さらに、第２配線Ｌ２の１つは、１つの第３配線Ｌ３及びコンタクトＣを介して第４配線Ｌ４と接続されている。なお、第３配線Ｌ３には、図５から分かるように、厳密にはＤ１軸には伸びずに、第２配線Ｌ２と接続されたコンタクトＣと、第４配線Ｌ４と接続されたコンタクトＣとを接続するための第３配線Ｌ３も含まれる。
図７及び図８は、配線群Ｍ４の第１配線Ｌ１、第２配線Ｌ２、第３配線Ｌ３、及び第４配線Ｌ４の例としてそれぞれ配線Ｌ１＿４、Ｌ２＿４、Ｌ３−４、及びＬ４−４を示し、配線群Ｍ１の第２配線Ｌ２の例として配線Ｌ２＿１ａ、Ｌ２＿１ｂ、Ｌ２＿１ｃ、及びＬ２＿１ｄを示す。
配線Ｌ２＿１ａ、Ｌ２＿１ｂ、Ｌ２＿１ｃ、及びＬ２＿１ｄは、第２配線層ＭＬ２に位置し、Ｄ２軸に沿って延びる。配線Ｌ１＿４、Ｌ２＿４、Ｌ３−４、及びＬ４−４は、それぞれ、第１配線層ＭＬ１、第２配線層ＭＬ２、第３配線層ＭＬ３、及び第４配線層ＭＬ４に位置し、Ｄ１軸に沿って延びる。配線Ｌ２＿１ｃは、コンタクトＣ１を介して配線Ｌ１＿４に接続されている。配線Ｌ２＿１ｂはコンタクトＣ２を介して配線Ｌ３＿４に接続されている。配線Ｌ２＿１ａは、コンタクトＣ３ａ、配線Ｌ３＿１、コンタクトＣ３ｂを介して配線Ｌ４＿４に接続されている。配線Ｌ２＿１ｄは、配線Ｌ２＿４と接続され、Ｄ１及びＤ２の面に沿って屈曲するパターンを有する１つの配線を形成する。
配線領域１４６−７及び１４６−８も、配線領域１４６−１と同様に、図６及び図７に示す構造を有する。すなわち、配線領域Ｍ１４６−１及び配線群Ｍ４並びにＭ１の組についての図６乃至図８を参照してなされた説明が、配線領域Ｍ１４６−７及び配線群Ｍ１０並びにＭ１１の組、配線領域Ｍ１４６−７及び配線群Ｍ１０並びにＭ１２の組、配線領域Ｍ１４６−８及び配線群Ｍ１３並びにＭ１４の組、配線領域Ｍ１４６−８及び配線群Ｍ１３並びにＭ１５の組に当てはまる。この場合、配線群Ｍ１についての説明が、配線群Ｍ１１、Ｍ１２、Ｍ１４、及びＭ１５に当てはまる。また、配線群Ｍ４についての説明が、配線群Ｍ１０及びＭ１３に当てはまる。
配線領域１４６−５及び１４６−６も、配線領域１４６−１と同様の構造を有する。ただし、配線領域１４６−５及び１４６−６では第１配線Ｌ１〜第４配線Ｌ４の向きは、配線領域１４６−１でのものと異なる。具体的には以下のとおりである。すなわち、配線領域Ｍ１４６−１及び配線群Ｍ４並びにＭ１の組についての図６乃至図８を参照してなされた説明が、「Ｄ１軸」との記載を「Ｄ２軸」と読み替えるとともに「Ｄ２軸」との記載を「Ｄ１軸」と読み替えた上で、配線領域Ｍ１４６−５及び配線群Ｍ８並びにＭ２の組、配線領域Ｍ１４６−６及び配線群Ｍ９並びにＭ３の組に当てはまる。この場合、配線群Ｍ１についての説明が、配線群Ｍ２及びＭ３に当てはまり、配線群Ｍ４についての説明が、配線群Ｍ８及びＭ９に当てはまる。
次に、図９を用いて、配線領域１４６−２の構造について説明する。図９は、配線領域１４６−２の一部の断面の構造の例を示す。図９は、第１配線Ｌ１〜第４配線Ｌ４のそれぞれの例として、配線群Ｍ５が第１配線Ｌ１＿５、第２配線Ｌ２＿５、第３配線Ｌ３＿５、及び第４配線Ｌ４＿５を含む例を示す。上記し且つ図９に示すように、例として、配線群Ｍ５のいずれの配線Ｌも、Ｄ１軸に沿って延びている。
配線領域１４６−３及び１４６−４も、配線領域１４６−２と同様の構造を有する。ただし、配線領域１４６−３及び１４６−４では、第１配線Ｌ１〜第４配線Ｌ４のｘｙ面に沿った形状（平面形状）は、配線領域１４６−２でのものと異なる。具体的には、配線群Ｍ５についての図９を参照してなされた説明が、配線領域１４６−３及び１４６−４に概ね当てはまる。この場合、配線群Ｍ５についての説明が、配線群Ｍ６及びＭ７に当てはまる。ただし、配線群Ｍ６及びＭ７の少なくともいくつかの配線は、図７の配線Ｌ２＿１ｄ及びＬ２＿４からなる配線の形状のように、屈曲している。
＜１−２＞効果
実施形態のＮＡＮＤ型フラッシュメモリ１は、端において、配線領域１４６−１、１４６−２、１４６−３、及び１４６−４を含んでおり、このため、以下に説明するように、微細化されることが可能である。
まず、実施形態の効果を説明するために、図１０及び図１１を用いて比較例について説明する。
図１０に示すように、比較例に係る周辺回路１４０においては、第１実施形態で説明した配線領域１４６−１、１４６−２、１４６−３、及び１４６−４が設けられていない。そして、比較例に係る制御回路１４１は、ＮＡＮＤ型フラッシュメモリ１の縁に設けられている。そのため、比較例に係る制御回路１４１への信号又はそのような制御回路１４１からの信号の伝送は、制御回路１４１の右端又は左端をそれぞれまたぐ配線群Ｍ２及びＭ３の経路に限られる。このことの詳細が図１１に示されている。
図１１に示すように、比較例に係る制御回路１４１においては、第１実施形態で説明した下端入出力回路４１４が設けられていない。そのため、第１実施形態では下端入出力回路４１４を介して行われた信号の送受信を、左端入出力回路４１５及び右端入出力回路４１６で行う必要がある。このため、コア制御回路４１３と左端入出力回路の接続のために、信号生成回路４１１上に配線群Ｍ２２ａが配置される。同様に、コア制御回路４１３と右端入出力回路の接続のために、ＲＡＭ４１２上に配線群Ｍ２３ａが配置される。また、下端入出力回路４１４を介して行われた信号の送受信を左端入出力回路４１５及び右端入出力回路４１６で行う必要性に基づいて、ＲＡＭ４１２と左端入出力回路４１５との接続のために信号生成回路４１１を亘って延伸する配線群Ｍ２２ｂのような配線が設けられ得る。その結果、比較例において、特に信号生成回路４１１上の配線が過密になってしまう可能性がある。信号生成回路４１１では、配線がすでに混み合っている。このため、配線群Ｍ２２ａ及び２２ｂの配置のために信号生成回路４１１を大きくする必要がある。このことは、信号生成回路４１１のサイズの縮小が、配線群２２ａ及び２２ｂの配置がボトルネックとなって、制限されることに繋がる。
第１実施形態では、制御回路１４１において下端入出力回路４１４が設けられ、更には、ＮＡＮＤ型フラッシュメモリ１の下端に、配線領域１４６−１、１４６−２、１４６−３、及び１４６−４が設けられている。そのため、比較例では左端入出力回路４１５及び右端入出力回路４１６で行っていた信号の送受信の一部を、下端入出力回路４１４で行うことができる。その結果、第１実施形態では、比較例における配線群Ｍ２２ａ及びＭ２３ａが不要である。そのため、第１実施形態では、最も配線の混み合う信号生成回路４１１上において配置される必要のある配線の数が比較例での数より少ない。その結果、第１実施形態での周辺回路１４０のサイズの縮小に課される制約は、比較例での制約より小さい。よって、第１実施形態の制御回路１４１のサイズを比較例の制御回路１４１より小さくすることができる。その結果、微細化可能なＮＡＮＤ型フラッシュメモリ１を提供できる。
特に、配線領域１４６−１及び１４６−２中のより多くの配線層を使用することにより、以下に記述されるように、配線領域１４６−１及び１４６−２を設けることによる利点がより大きい。すなわち、一般的にかつ上記の比較例も該当するように、例えば製造の容易性が理由で、ＮＡＮＤ型フラッシュメモリの多くの領域、より具体的には配線を含んだほぼ全ての領域（配線含有領域）において、各配線層はある１つの軸に沿った配線のみを含み、隣り合う２つの配線層では、一方の配線層での配線の向きは、他方の配線層での配線の向きと異なる。一方、実施形態の配線領域１４６−１及び１４６−２は、他の領域から配線領域１４６−１及び１４６−２中の配線に入る配線をＤ１軸に沿って導くことを意図されている。そこで、配線領域１４６−１及び１４６−２中で、他の領域ではＤ２軸に沿って延びる配線Ｌを含んだ配線層（Ｄ２軸配線層）においてもＤ１軸に沿う配線Ｌが設けられることができる。こうすることにより、配線領域１４６−１及び１４６−２において、Ｄ２軸配線層にＤ１軸に沿う配線Ｌを設ける場合よりも多くの配線ＬがＤ１軸に沿うことができる。配線領域１４６−１及び１４６−２中のより多くのＤ２軸配線層が、Ｄ１軸に沿う配線Ｌを設けるために使用されることにより、配線領域１４６−１及び１４６−２中により多くのＤ１軸に沿う配線Ｌが設けられることができる。
一般に、ＮＡＮＤ型フラッシュメモリは、偶数の配線層の場合ではＤ１軸に沿って延びる配線を含んだ配線層（Ｄ１軸配線層）の数ｐとＤ２軸配線層の数ｑ（ｐ＝ｑ）は等しく、奇数の配線層の場合では数ｐはｑ±１である。そこで、配線領域１４６−１及び（又は）１４６−２において、ｍ（ｎ／２＜ｍ≦ｎ）個の配線層の全ての配線がＤ１軸に沿って延びることができ、ｎが奇数の場合は、ｍ（ｎ／２＋１＜ｍ≦ｎ）個の配線層の全ての配線ＬがＤ１軸に沿って延びることができる。こうすることにより、配線領域１４６−１及び１４６−２を設けることによる利点がより大きい。更に、配線領域１４６−１及び（又は）１４６−２がＤ１軸配線層のみを含めば、配線領域１４６−１及び１４６−２を設けることによる利点は最大となる。
なお、配線領域１４６−１、１４６−２、１４６−３、及び１４６−４には、比較例で配線領域１４６−１、１４６−２、１４６−３、及び１４６−４に対応する部分に配置できる回路は配置できない。しかし、安定化キャパシタの配置は可能である。そして、配置された安定化キャパシタは、制御回路１４１自身の電源の安定化キャパシタとして活用できる。
＜１−３＞変形例
図１２は、第１実施形態の第１変形例の周辺回路１４０の一部、特に制御回路１４１の周辺を、Ｄ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。図１２に示すように、図３の配線領域１４６−２が設けられていない。代わりに、配線領域１４６−１は、配線領域１４６−３及び配線領域１４６−４の間に位置する。
図１３は、第１実施形態の第１変形例の制御回路１４１の一部とその周辺をＤ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。図１３に示すように、下端入出力回路４１４は、信号生成回路４１１、ＲＡＭ４１２、及びコア制御回路４１３の下側に位置し、左端入出力回路４１５と右端入出力回路４１６の間に亘る。このようなレイアウトに基づいて、配線群Ｍ１は、ＲＡＭ４１２及びコア制御回路４１３の下方だけでなく、信号生成回路４１１の下方にも位置する。下端入出力回路４１４は、信号生成回路４１１とともに配線群Ｍ２１ｃを共有する。すなわち、配線群Ｍ２１ｃの各配線Ｌは、ある部分（例えば一端）において、信号生成回路４１１に位置し、別の部分（例えば他端）において、下端入出力回路４１４中に位置する。配線群Ｍ２１ｃは、Ｄ２軸に沿って延びる。配線群Ｍ２１ｃは、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ２１ｃのいくつかの配線Ｌは、コンタクトＣによって、信号生成回路４１１中の要素及び下端入出力回路４１４中の要素に電気的に接続され得る。
図１４は、第１実施形態の第２変形例の周辺回路１４０の一部、特に制御回路１４１の周辺を、Ｄ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。図１４に示すように、制御回路１４１及び配線領域１４６−２は、ＮＡＮＤ型フラッシュメモリ１の右端ＣＥ２に位置する。すなわち、配線領域１４６−２は、ＮＡＮＤ型フラッシュメモリ１の下端ＣＥ及び右端ＣＥ２に位置し、ＮＡＮＤ型フラッシュメモリ１の右下の角に位置する。そして、パッド領域１４５、及び配線領域１４６−４、１４６−６、並びに１４６−８が設けられていない。ドライバ１４３は、図１４に示されない位置に設けられるか、図１４のカラム制御回路１４２の一部の位置に、カラム制御回路１４２の当該一部に代えて設けられる。
図１５は、第１実施形態の第２変形例の制御回路１４１の一部とその周辺をＤ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。図１５に示すように、制御回路１４１及び配線領域１４６−１は、ＮＡＮＤ型フラッシュメモリ１の端（右端ＣＥ２）に位置する。よって、配線群Ｍ４は、図３のケースと異なり、配線領域１４６−１の右端、すなわち図３のケースで配線領域１４６−４との境界に達する配線Ｌを含まない。
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、制御回路１４１は、信号の入出力用の更なるポートを含む。なお、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る装置と同様である。したがって、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
＜２−１＞構成
＜２−１−１＞周辺回路の構成
図１６を用いて、周辺回路１４０について説明する。図１６は、第２実施形態の周辺回路１４０の一部、特に制御回路１４１の周辺をＤ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。
図１６に示すように、周辺回路１４０は、第１実施形態（図３）での配線領域１４６−５及び１４６−６にそれぞれ代えて配線領域１４６−２５及び１４６−２６を含み、更に、配線領域１４６−２１〜１４６−２４を含んでいる。
配線領域１４６−１〜１４６−４及び１４６−２１〜２６の組は、制御回路１４１を囲む。具体的には、以下のとおりである。配線領域１４６−２１、１４６−２２、１４６−２３、及び１４６−２４は、配線領域１４６の制御回路１４１の上側に位置する。配線領域１４６−２３、１４６−２２、１４６−２１、及び１４６−２４は、この順に左から並んで隣接する。配線領域１４６−２３は、カラム制御回路１４２、及び配線領域１４６−２２並びに１４６−２５により囲まれている。配線領域１４６−２２及び１４６−２１は、制御回路１４１に接する。配線領域１４６−２４は、ドライバ１４３、及び配線領域１４６−２１並びに１４６−２６により囲まれている。
配線領域１４６−２５は、配線領域１４６−５の代わりに設けられ、配線領域１４６−３及び１４６−２３の間に亘り、配線領域１４６−７に接する。配線領域１４６−２６は、配線領域１４６−６の代わりに設けられ、配線領域１４６−４及び１４６−２４の間に亘り、配線領域１４６−８に接する。
配線領域１４６−２１〜１４６−２４は、以下に示す配線Ｌを含み、配線領域１４６−１〜１４６−４、１４６−７、１４６−８、及び１４６−２１〜１４６−２６のいくつかの対の各々における２つの配線領域１４６は以下に示す配線Ｌにより互いに電気的に接続されている。
配線領域１４６−２１、１４６−２２、１４６−２３、及び１４６−２４は、配線領域１４６−１、１４６−２、１４６−３、及び１４６−４にそれぞれ類似する。すなわち、配線領域１４６−２１〜１４６−２４は、制御回路１４１との位置関係が相違することを除いて、配線領域１４６−１〜１４６−４とそれぞれ同様の特徴を有する。具体的には、以下のとおりである。配線領域１４６−２１は、配線群Ｍ３２を含み、制御回路１４１とともに配線群Ｍ３１を共有する。配線領域１４６−２２、１４６−２３、１４６−２４、１４６−２５、及び１４６−２６は、配線群Ｍ３３、Ｍ３４、Ｍ３５、Ｍ３６、及びＭ３７をそれぞれ含む。そして、第１実施形態での配線領域１４６−１〜１４６−４、及び配線群Ｍ１並びにＭ４〜Ｍ９をそれぞれ配線領域１４６−２１〜１４６−２４、及び配線群Ｍ３１並びにＭ３２〜Ｍ３７に置き換えた説明が、配線領域１４６−２１〜１４６−２６、及び配線群Ｍ３１並びにＭ３２〜Ｍ３７の説明に当てはまる。
加えて、配線群Ｍ３６の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ３４の１つの第１配線Ｌ４、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。配線群Ｍ３７の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４は、配線群Ｍ３５の１つの第１配線Ｌ１、１つの第２配線Ｌ２、１つの第３配線Ｌ３、及び１つの第４配線Ｌ４とそれぞれ接続され得る。
＜２−１−２＞制御回路の構成
続いて、図１７を用いて、制御回路１４１の構成について説明する。図１７は、第２実施形態の制御回路１４１の一部とその周辺をＤ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。図１７は更に、配線領域１４６−１の配線群Ｍ４と配線群Ｍ１との接続、及び配線領域１４６−２１の配線群Ｍ３２と配線群Ｍ３１との接続を模式的に示す。
図１７に示すように、制御回路１４１は、第１実施形態（図５）での要素に加え、上端入出力回路４１７を含んでいる。上端入出力回路４１７は、ＲＡＭ４１２の上側において、信号生成回路４１１と左端入出力回路４１５との間に位置し、Ｄ２軸に沿って延びる。上端入出力回路４１７は、出力バッファ及び入力バッファを含み、信号を出力及び受信する。上端入出力回路４１７は、例えば、制御信号やパラメータ信号等の速度の遅い信号を出力及び受信する。
上端入出力回路４１７は、ＲＡＭ４１２とともに配線群Ｍ３８ａを共有する。すなわち、配線群Ｍ３８ａの各配線Ｌは、ある部分（例えば一端）において、ＲＡＭ４１２中に位置し、別の部分（例えば他端）において、上端入出力回路４１７中に位置する。配線群Ｍ３８ａは、Ｄ２軸に沿って延びる。配線群Ｍ３８ａは、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ３８ａのいくつかの配線Ｌは、コンタクトＣによって、ＲＡＭ４１２中の要素及び上端入出力回路４１７中の要素に電気的に接続され得る。また、配線群Ｍ３８ａのある層ＭＬαのある配線Ｌαは、配線群Ｍ２６の層ＭＬαの配線Ｌαと接続され得る。すなわち、上端入出力回路４１７とコア制御回路４１３との間でＲＡＭ４１２を亘る配線Ｌが設けられ得る。
＜２−２＞効果
第２実施形態によれば、制御回路１４１において下端入出力回路４１４及び上端入出力回路４１７が設けられ、制御回路１４１のＤ２軸に沿った上下に配線領域１４６−１、１４６−２、１４６−３、１４６、４、１４６−２１、１４６−２２、１４６−２３、及び１４６−２４が設けられている。このため、比較例では左端入出力回路４１５及び右端入出力回路４１６で行っていた信号の送受信の一部を、下端入出力回路４１４及び上端入出力回路４１７で行うことができる。そのため、第２実施形態では、信号生成回路４１１上において配置される必要のある配線の数が比較例での数より少ない。その結果、第２実施形態での周辺回路１４０のサイズの縮小に課される制約は、比較例での制約より小さい。よって、第１実施形態と同じ理由により、微細化可能なＮＡＮＤ型フラッシュメモリ１を提供できる。
なお、配線領域１４６−２１、１４６−２２、１４６−２３、及び１４６−２４には、比較例で配線領域１４６−２１、１４６−２２、１４６−２３、及び１４６−２４に対応する部分に配置できる回路は配置できない。しかし、安定化キャパシタの配置は可能である。そして、配置された安定化キャパシタは、制御回路１４１自身の電源の安定化キャパシタとして活用できる。
＜２−３＞変形例
図１８は、第２実施形態の変形例の制御回路１４１の一部とその周辺をＤ１軸及びＤ２軸に沿って示し、また、複数の要素を互いに電気的に接続するための配線も併せて示す。図１８に示すように、図１６の配線領域１４６−２２が設けられていない。代わりに、配線領域１４６−２１は、配線領域１４６−２３及び配線領域１４６−２４の間に位置する。
上端入出力回路４１７は、信号生成回路４１１及びＲＡＭ４１２の上側に位置し、左端入出力回路４１５と右端入出力回路４１６の間に亘る。このようなレイアウトに基づいて、配線群Ｍ３１は、ＲＡＭ４１２の上だけでなく、信号生成回路４１１の上方にも位置する。上端入出力回路４１７は、信号生成回路４１１とともに配線群Ｍ３８ｂを共有する。すなわち、配線群Ｍ３８ｂの各配線は、ある部分（例えば一端）において、信号生成回路４１１に位置し、別の部分（例えば他端）において、上端入出力回路４１７中に位置する。配線群Ｍ３８ｂは、Ｄ２軸に沿って延びる。配線群Ｍ３８ｂは、複数の第１配線Ｌ１、複数の第２配線Ｌ２、複数の第３配線Ｌ３、及び複数の第４配線Ｌ４のうちの任意の１つ又は複数の配線Ｌからなる。配線群Ｍ３８ｂのいくつかの配線Ｌは、コンタクトＣによって、信号生成回路４１１中の要素及び上端入出力回路４１７中の要素に電気的に接続され得る。
＜３＞変形例
尚、上述した実施形態において、ビット線フックアップ回路１２０と、センスアンプ１３０とを別の構成要件として記載したが、ビット線フックアップ回路１２０と、センスアンプ１３０とを一つの構成要件としても良い。
また、各実施形態において、
（１）読出し動作では、
Aレベルの読出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書込む際の、選択されたワード線に最初に印加される電圧と、を変えてもよい。
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…ＮＡＮＤ型フラッシュメモリ、２…メモリコントローラ、１００…メモリセルアレイ、１１０…ロウデコーダ、１２０…ビット線フックアップ回路、１３０…センスアンプ、１４０…周辺回路、１４１…制御回路、１４２…カラム制御回路、１４３…ドライバ、１４４…パッド領域、１４５…パッド領域、１４６…配線領域、１５０…フックアップ領域、１６０…フックアップ領域、１７０…フックアップ領域、４１１…信号生成回路、４１２…ＲＡＭ、４１３…コア制御回路、４１４…下端入出力回路、４１５…左端入出力回路、４１６…右端入出力回路、４１７…上端入出力回路。

Claims (6)

  1. 基板と、
    前記基板上に設けられ、トランジスタを含んだ制御回路と、
    前記基板の上方のパッドを含んだ第１パッド領域と、
    前記基板の上方のｎ（ｎは３以上の自然数）個の配線層であって、前記ｎ個の配線層は前記ｎ個の配線層は基板から互いに異なる高さに位置し、前記ｎ個の配線層の各々は配線を含む、ｎ個の配線層と、
    第１軸の延びる方向において前記制御回路の端と前記基板の端との間に位置するとともに第２軸の延びる方向において前記第１パッド領域と並ぶ第１配線領域であって、前記第１配線領域はトランジスタを含まず、前記第１配線領域は前記基板と接続されたコンタクトを含まず、前記第１配線領域は前記ｎ個の配線層のうちのｍ（ｍは３以上且つｎ／２超且つｎ以下の自然数）個の配線層において前記第２軸に沿って延びる配線を含む、第１配線領域と、
    を備える半導体記憶装置。
  2. 前記第１配線領域は、第１配線を含み、
    前記第１配線は、前記制御回路から前記第１軸に沿って延びる第１部分と前記第２軸に沿って延びる第２部分とを含み、
    前記第１部分と前記第２部分は接続されている、
    請求項１の半導体記憶装置。
  3. 前記制御回路は、相対する第１端及び第２端を含み、
    前記第１配線領域は、前記制御回路の前記第１端の延長線から前記第２端の延長線に亘って延びる第１配線を更に含む、
    請求項１の半導体記憶装置。
  4. ｎが奇数の場合、ｍは３以上且つｎ／２＋１超且つｎ以下の自然数である、
    請求項１の半導体記憶装置。
  5. 前記第１配線領域は、前記ｎ個の配線層のうちの全ての配線層において前記第２軸に沿って延びる配線を含む、
    請求項１の半導体記憶装置。
  6. 前記半導体記憶装置は、第２配線領域を更に備え、
    前記第２配線領域は、前記第１配線領域とともに前記制御回路を挟み、トランジスタを含まず、前記ｎ個の配線層のうちのｍ個の配線層中において前記第２軸に沿って延びる配線を含む、
    請求項１の半導体記憶装置。
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