JP2021089932A - 半導体記憶装置 - Google Patents

Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１コアの第１辺に隣り合う第１領域と、第１コアの第２辺に隣り合い、且つ第１領域に接する第２領域と、第１領域に設けられる第１パッドと、第２領域に設けられる第２パッドと、第１パッド、及び第２パッドを接続する第１ワイヤと、を備える第１チップ、第２コアの第３辺に隣り合う第３領域と、第２コアの第４辺に隣り合い、且つ第３領域に接する第４領域と、第３領域に設けられる第３パッドと、第４領域に設けられる第４パッドと、第３パッド、及び第４パッドを接続する第２ワイヤと、を備える第２チップ、並びに第１パッドと、第３パッドと、を接続する第３ワイヤを備え、第２チップは、第１チップの第１及び第２領域が、露出するように、第１チップの上に積層する。【選択図】 図９

Description

実施形態は半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特許５１２６００２号公報 特許４９２１９３７号公報 特開２００８−６６４５６号公報

高品質な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリが設けられる第１コア回路と、前記第１コア回路の第１方向に沿った第１辺に隣り合う第１領域と、前記第１コア回路の前記第１方向に直交する第２方向に沿った第２辺に隣り合い、且つ前記第１領域に接する第２領域と、前記第１領域に設けられる第１パッドと、前記第２領域に設けられる第２パッドと、前記第１パッド、及び前記第２パッドを接続する第１ボンディングワイヤと、を備える第１メモリチップ、複数のメモリが設けられる第２コア回路と、前記第２コア回路の前記第１方向に沿った第３辺に隣り合う第３領域と、前記第２コア回路の前記第２方向に沿った第４辺に隣り合い、且つ前記第３領域に接する第４領域と、前記第３領域に設けられる第３パッドと、前記第４領域に設けられる第４パッドと、前記第３パッド、及び前記第４パッドを接続する第２ボンディングワイヤと、を備える第２メモリチップ、並びに前記第１パッドと、前記第３パッドと、を接続する第３ボンディングワイヤを備え、前記第２メモリチップは、前記第１メモリチップの前記第１及び第２領域が、前記第１及び第２方向に直交する第３方向において露出するように、前記第１メモリチップの上に積層する。

図１は、実施形態に係るメモリシステムの構成の一例を示すブロック図である。 図２は、実施形態に係るパッケージの構成の一例を示すブロック図である。 図３は、第１実施形態に係るメモリチップの構成の一例を示すブロック図である。 図４は、ブロックＢＬＫの一部領域を示す断面図である。 図５は、第１実施形態に係るメモリチップのレイアウトの概要を説明するための平面図である。 図６は、パッケージの平面図である。 図７は、図６のＡ−Ａ線に沿った断面図である。 図８は、図６のＢ−Ｂ線に沿った断面図である。 図９は、メモリチップが積層された積層構造の斜視図である。 図１０は、図９の平面図である。 図１１は、パッケージの断面図である。 図１２は、メモリチップが積層された積層構造の平面図である。 図１３は、パッケージの平面図である。 図１４は、比較例に係るメモリチップのレイアウトの概要を説明するための平面図である。 図１５は、図６のＡ−Ａ線に沿った断面図である。 図１６は、メモリチップが積層された積層構造の斜視図である。 図１７は、図１６の平面図である。 図１８は、メモリチップが積層された積層構造の斜視図である。 図１９は、図１８の平面図である。 図２０は、メモリチップの斜視図である。 図２１は、図２０の平面図である。 図２２は、メモリチップの斜視図である。 図２３は、図２２の平面図である。 図２４は、メモリチップが積層された積層構造の斜視図である。 図２５は、図２４の断面図である。 図２６は、図２４の断面図である。 図２７は、メモリチップが積層された積層構造の斜視図である。 図２８は、図２７の断面図である。 図２９は、メモリチップが積層された積層構造の斜視図である。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

＜１＞ 第１実施形態
＜１−１＞ 構成
まず、第１実施形態に係るメモリシステムの構成について説明する。

＜１−１−１＞ メモリシステムの全体構成
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、ホスト機器２とホストバスで接続され、ホスト機器（ホスト、または外部機器と記載しても良い）２の外部記憶装置として機能する。ホスト機器２は、例えば、パーソナルコンピュータなどの情報処理装置、携帯電話、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。メモリシステム１は、ホスト機器２からのデータを保持し、また、データをホスト機器２に読み出す。

図１に示すように、メモリシステム１は、コントローラ２０及び記憶装置（記憶部、またはメモリデバイスと記載しても良い）１０を備えている。コントローラ２０は、ホスト機器２から命令を受取り、受け取られた命令に基づいて記憶装置１０を制御する。具体的には、コントローラ２０は、ホスト機器２から書き込みを指示されたデータを記憶装置１０に書き込み、ホスト機器２から読出しを指示されたデータを記憶装置１０から読み出してホスト機器２に送信する。コントローラ２０は、ＮＡＮＤバスによって記憶装置１０に接続される。記憶装置１０は、複数のメモリセルを備え、データを不揮発に記憶する。なお、記憶装置１０は、データを不揮発に記憶する装置である。記憶装置１０は、例えば、複数個のパッケージ（半導体記憶装置と記載しても良い）１１（図１では、４つの１１（１１（０）、１１（１）、１１（２）、及び１１（３））を示している）を備える不揮発性半導体メモリである。

なお、メモリシステム１は、コントローラ２０と記憶装置１０が１つのパッケージとして構成されるメモリカードであってもよいし、ＳＳＤ（Solid State Drive）であってもよい。

＜１−１−２＞ コントローラの構成について
引き続き図１を用いて、実施形態に係るメモリシステムのコントローラについて説明する。コントローラ２０は、ホストインタフェース回路２１、プロセッサ（ＣＰＵ：Central Processing Unit）２２、内蔵メモリ（ＲＡＭ：Random Access Memory）２３、バッファメモリ２４、ＥＣＣ（Error Check and Correction）回路２５、及びＮＡＮＤインタフェース回路２６、を備えている。

ホストインタフェース回路２１は、ホスト機器２と接続され、ホスト機器２との通信を司る。ホストインタフェース回路２１は、ＵＦＳ（Universal Flash Storage）規格に準拠したＵＦＳインタフェースであっても良いし、ＳＡＳ（Serial Attached SCSI）規格に準拠したＳＡＳインタフェースであっても良いし、その他の規格に準拠したインタフェースであっても良いし、通信ケーブルそのものでも良い。ホストインタフェース回路２１は、例えば、ホスト機器２から受信した命令及びデータを、それぞれプロセッサ２２及びバッファメモリ２４に転送する。

プロセッサ２２は、コントローラ２０全体の動作を制御する。プロセッサ２２は、例えば、ホスト機器２から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェース回路２６に基づく読出し命令を記憶装置１０に対して発行する。この動作は、書き込み及び消去の場合についても同様である。また、プロセッサ２２は、記憶装置１０からの読出しデータに対して、種々の演算を実行する機能を有する。プロセッサ２２は、メモリシステム１が電源供給を受けたときに、図示しないＲＯＭに格納されているファームウェア（制御プログラム）をバッファメモリ２４またはコントローラ２０内の図示しないＲＡＭ上に読み出して所定の処理を実行することにより、コントローラ２０全体の動作を制御する。ここで、プロセッサ２２は、コアまたはプロセッサコアとも称される。なお、コントローラ２０全体の動作の制御は、プロセッサ２２がファームウェアを実行することで実現されるのではなく、所定のハードウェアにより実現されてもよい。

内蔵メモリ２３は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ２２の作業領域として使用される。内蔵メモリ２３は、記憶装置１０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

バッファメモリ２４は、コントローラ２０が記憶装置１０及びホスト機器２から受信したデータ等を一時的に保持する。より具体的には、バッファメモリ２４は、例えば、ＳＲＡＭ（Static RAM）やＤＲＡＭなどの汎用メモリで構成される。また、バッファメモリ２４は、コントローラ２０内部に搭載されてもよく、コントローラ２０の外にコントローラ２０とは独立して搭載されてもよい。

ＥＣＣ回路２５は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、ホスト機器２から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいて復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。

ＮＡＮＤインタフェース回路２６は、ＮＡＮＤバスを介して記憶装置１０と接続され、記憶装置１０との通信を司る。ＮＡＮＤインタフェース回路２６は、プロセッサ２２の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書き込みデータを記憶装置１０に送信する。また、ＮＡＮＤインタフェース回路２６は、記憶装置１０から読出しデータを受信する。

＜１−２−３＞ パッケージの構成
次に、実施形態に係るパッケージの構成例について、図２を用いて説明する。図２は、実施形態に係るパッケージの構成の一例を示すブロック図である。

図２に示すように、パッケージ１１の各々は、複数のメモリチップ（単にチップとも記載して良い）１００（図２では、８つの１００（１００（０）〜１００（７））を示している）を備えている。メモリチップ１００の各々は、互いに独立して動作可能であり、その一例としてＮＡＮＤ型フラッシュメモリチップがある。ＮＡＮＤ型フラッシュメモリでは、一般に、ページと呼ばれるデータ単位で、書き込みおよび読み出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。

メモリチップ１００の各々は、ＮＡＮＤバスに接続されている。

ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＷＰｎ、ＲＢｎ、及びＤＱ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号ＣＥｎは、メモリチップ１００をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間にメモリチップ１００に流れる信号ＤＱ＜７：０＞がコマンドであることをメモリチップ１００に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間にメモリチップ１００に流れる信号ＤＱ＜７：０＞がアドレスであることをメモリチップ１００に通知する。信号ＷＥｎは、信号ＷＥｎが“Ｌ（Low）”レベルである間にメモリチップ１００に流れる信号ＤＱ＜７：０＞をメモリチップ１００に取り込むことを指示する。信号ＲＥｎは、メモリチップ１００に信号ＤＱ＜７：０＞を出力することを指示する。信号ＷＰｎは、データ書込み及び消去の禁止をメモリチップ１００に指示する。信号ＲＢｎは、メモリチップ１００がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱ＜７：０＞は、メモリチップ１００とコントローラ２０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。

また、メモリチップ１００には、例えば、基準電圧として電圧ＶＣＣ、及びＶＳＳが外部から供給される。電圧ＶＣＣは、例えば、メモリチップ１００を駆動するための電源電圧であり、電圧ＶＳＳは、例えば、接地電圧であり、電圧ＶＣＣより小さい。

＜１−２−４＞ メモリチップの構成
次に、第１実施形態に係るメモリチップの構成例について説明する。図３は、第１実施形態に係るメモリチップの構成の一例を示すブロック図である。図４は、メモリチップのコア回路に含まれるブロックＢＬＫの一部領域の断面図である。

図３に示すように、メモリチップ１００は、コア回路１１０、周辺回路１２０、入出力用パッド群１３０（０）、ロジック制御用パッド群１３０（１）、及び電源用パッド群１３０（２）を備えている。

周辺回路１２０は、入出力回路１０２、ロジック制御回路１０３、レジスタ１０４、及びシーケンサ１０５を備えている。

コア回路１１０は、複数のプレーンＰＢ（図３では、ＰＢ（０）及びＰＢ（１）の２つのプレーンＰＢ）を備えている。プレーンＰＢ（０）及びＰＢ（１）はそれぞれ、メモリセルアレイ１０１（１０１＿０及び１０１＿１）、電圧生成回路１０６（１０６＿０及び１０６＿１）、ドライバセット１０７（１０７＿０及び１０７＿１）、ロウデコーダ１０８（１０８＿０及び１０８＿１）、並びにセンスアンプモジュール１０９センスアンプモジュール１０９（１０９＿０及び１０９＿１）を含む。

メモリセルアレイ１０１＿０及び１０１＿１の各々は、複数のブロックＢＬＫ（ＢＬＫ（０）、ＢＬＫ（１）、…）を備えている。相違するプレーンＰＢは、同じアドレスＡＤＤのブロックＢＬＫの組を含む。相違するプレーンＰＢの同じアドレスのブロックＢＬＫは、プレーンＰＢの特定によって区別される。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ（０）、ＳＵ（１）、…）を備えている。なお、メモリセルアレイ１０１内のブロック数、１ブロックＢＬＫ内のストリングユニット数は、任意の数に設定出来る。

入出力回路１０２は、コントローラ２０と信号ＤＱ＜７：０＞を送受信する。入出力回路１０２は、信号ＤＱ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ１０４に転送する。入出力回路１０２は、書込みデータ及び読出しデータをセンスアンプモジュール１０９と送受信する。

ロジック制御回路１０３は、コントローラ２０から信号／ＣＥＮ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路１０３は、信号／ＲＢをコントローラ２０に転送してメモリチップ１００の状態を外部に通知する。

レジスタ１０４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ１０４は、アドレスＡＤＤをロウデコーダ１０８及びセンスアンプモジュール１０９に転送すると共に、コマンドＣＭＤをシーケンサ１０５に転送する。

シーケンサ１０５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従ってメモリチップ１００の全体を制御する。シーケンサ１０５は、例えばプレーンＰＢ（０）及びＰＢ（１）の各々から並行してデータを読み出すことができる。なお、シーケンサ１０５は、プレーンＰＢ（０）及びＰＢ（１）の各々から並行してデータを読み出す際、プレーンＰＢ（０）からの読出し動作と、プレーンＰＢ（１）からの読出し動作と、を同期して実行することも、非同期に実行することも可能に構成される。

電圧生成回路１０６は、シーケンサ１０５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１０６＿０及び１０６＿１はそれぞれ、生成した電圧をドライバセット１０７＿０及び１０７＿１に供給する。

ドライバセット１０７＿０及び１０７＿１はそれぞれ、複数のドライバを含み、レジスタ１０４からのアドレスに基づいて、電圧生成回路１０６＿０からの種々の電圧をメモリセルアレイ１０１＿０、ロウデコーダ１０８＿０、及びセンスアンプモジュール１０９＿０に、並びに電圧生成回路１０６＿１からの種々の電圧をメモリセルアレイ１０１＿１、ロウデコーダ１０８＿１、及びセンスアンプモジュール１０９＿１に供給する。

ロウデコーダ１０８は、レジスタ１０４からアドレスＡＤＤ中のロウアドレスを受取り、例えば当該ロウアドレス内のブロックアドレスに基づいてブロックＢＬＫ等を選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ１０８＿０及び１０８＿１を介してそれぞれドライバセット１０７＿０及び１０７＿１からの電圧が転送される。

センスアンプモジュール１０９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路１０２に転送する。センスアンプモジュール１０９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール１０９は、レジスタ１０４からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

入出力用パッド群１３０（０）は、コントローラ２０から受信した信号ＤＱ＜７：０＞を入出力回路１０２に転送する。また、入出力用パッド群１３０（０）は、入出力回路１０２から送信された信号ＤＱ＜７：０＞をメモリチップ１００の外部に転送する。

ロジック制御用パッド群１３０（１）は、コントローラ２０から受信した信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、及びＷＰｎをロジック制御回路１０３に転送する。また、ロジック制御用パッド群１３０（１）は、ロジック制御回路１０３から送信された信号ＲＢｎをメモリチップ１００の外部に転送する。

電源用パッド群１３０（２）は、外部から供給された電圧ＶＣＣ、及びＶＳＳをプレーンＰＢに転送する。より具体的には、電源用パッド群１３０（２）は、パッドＰＡＤ＿ＶＣＣ、及びＰＡＤ＿ＶＳＳを含む。パッドＰＡＤ＿ＶＣＣ、及びＰＡＤ＿ＶＳＳはそれぞれ、電圧ＶＣＣ、及びＶＳＳを、メモリチップ１００内に供給する。

図４は、ブロックＢＬＫの一部領域を示す断面図である。図４において、Ｙ方向はワード線が延びる方向であり、Ｘ方向はビット線が延びる方向であり、Ｚ方向は積層方向である。

半導体層内には、ｐ型ウェル領域（ｐ−ｗｅｌｌ）３０が設けられる。ｐ型ウェル領域３０上には、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線３２、及び選択ゲート線ＳＧＤとして機能する配線３３がそれぞれ、この順に複数の絶縁を介して積層される。図面が煩雑になるのを避けるために、積層された複数の配線の間に設けられた複数の絶縁層のハッチングを省略している。

メモリホール３４は、配線３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体ピラー３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体ピラー３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。半導体ピラー３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線４０に接続される。金属配線４０よりもさらに上層には、金属配線４７が設けられていてもよい。

ウェル領域３０の表面領域には、高濃度のｎ型不純物が導入されたｎ＋型拡散領域４１が設けられる。拡散領域４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線４３に接続される。さらに、ウェル領域３０の表面領域には、高濃度のｐ型不純物が導入されたｐ＋型拡散領域４４が設けられる。拡散領域４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体ピラー３５に電圧を印加するための配線である。

ＮＡＮＤストリングＮＳを構成するために積層される配線３１、３２、及び３３よりもさらに上層（Ｚ方向における上方）には、配線層（配線）Ｍ０、配線層（配線）Ｍ１、及び配線層（配線）Ｍ２が順に設けられている。金属配線４３と金属配線４６は、配線層（配線）Ｍ０によって形成される。金属配線４０は、配線層（配線）Ｍ１によって形成される。金属配線４７は、配線層（配線）Ｍ２によって形成される。配線層Ｍ０、Ｍ１、及びＭ２は、メモリチップ１００の内部配線である。

また、メモリチップ１００の上面よりも上層（Ｚ方向における上方）には、金属配線４８が設けられていてもよい。金属配線４８は、例えば、ボンディングワイヤによって形成され、メモリチップ１００の外部配線である。

以上の構成が、図４の紙面の奥行き方向（Ｙ方向）に複数配列されており、Ｙ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。

＜１−２−５＞ メモリチップのレイアウト
図５は、第１実施形態に係るメモリチップのレイアウトの概要を説明するための平面図である。以下の説明では、メモリチップ１００が設けられる半導体基板（図示せず）の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。図５におけるメモリチップ１００の縦横比（Ｘ軸寸法とＹ軸寸法の比）は、あくまでも例示であり、適宜に変更可能である。図５では、第１実施形態に係るメモリチップのレイアウトの概要を図示すると共に、メモリチップ上に設けられるボンディングワイヤの位置も図示している。

図５に示すように、プレーンＰＢ（０）及びＰＢ（１）は、例えば、Ｘ方向に沿って並ぶ。各プレーンＰＢは、例えば、Ｙ方向に沿って対称に設けられる。

メモリセルアレイ１０１は、例えば、Ｘ方向に延びる第１辺、及び第２辺と、Ｙ方向に延びる第３辺、及び第４辺と、を有する矩形状に設けられる。第１辺、及び第２辺は互いに対向し、第３辺、及び第４辺は互いに対向する。

ロウデコーダ１０８は、例えば、メモリセルアレイ１０１の第１辺に隣り合うようにＸ方向に沿って設けられる。

センスアンプモジュール１０９は、例えば、メモリセルアレイ１０１の第３辺、及び第４辺に隣り合うようにＹ方向に沿って設けられる。

電圧生成回路１０６及びドライバセット１０７は、ロウデコーダ１０８の配置領域をＸ方向に通過する仮想線及びセンスアンプモジュール１０９の配置領域をＹ方向に通過する仮想線が交差する領域に設けられる。

以上の様に、プレーンＰＢ（０）及びＰＢ（１）を含むコア回路１１０は、例えば、Ｘ方向に延びる第５辺、及び第６辺と、Ｙ方向に延びる第７辺、及び第８辺と、を有する矩形状に設けられる。第５辺、及び第６辺は互いに対向し、第７辺、及び第８辺は互いに対向する。

コア回路１１０の第５辺に隣り合って、Ｘ方向に沿った周辺領域１４０＿ｘ（第１領域）が設けられる。また、コア回路１１０の第７辺に隣り合って、Ｙ方向に沿った周辺領域１４０＿ｙ（第２領域）が設けられる。

周辺領域１４０＿ｘのＹ方向に延びる短辺と、周辺領域１４０＿ｙのＹ方向に延びる長辺の一部とが接している。周辺領域１４０＿ｘと、周辺領域１４０＿ｙとが、組み合わせることで、ＸＹ平面で見たときにＬ字形状になるようにレイアウトされている。このように、周辺領域１４０＿ｘと、周辺領域１４０＿ｙとは、Ｚ方向から見たとき、Ｌ字領域を構成している。

周辺領域１４０＿ｙは、周辺回路１２０＿ｙと、パッド群１３０＿ｙを備える。周辺回路１２０＿ｙは、例えば、プレーンＰＢ（１）に関する周辺回路１２０である。パッド群１３０＿ｙは、入出力用パッド群１３０（０）、ロジック制御用パッド群１３０（１）、及びプレーンＰＢ（１）に関する電源用パッド群１３０（２）が設けられている。

周辺領域１４０＿ｘは、周辺回路１２０＿ｘと、パッド群１３０＿ｘを備える。周辺回路１２０＿ｘは、例えば周辺領域１４０＿ｘに隣り合うプレーンＰＢ（０）に関する周辺回路１２０である。パッド群１３０＿ｘは、プレーンＰＢ（０）に関する電源用パッド群１３０（２）が設けられる。

なお、パッド群の配置は、上記のものに限られない。例えば、周辺領域１４０＿ｘにプレーンＰＢ（０）に関する周辺回路１２０＿ｘが設けられている必要はなく、周辺領域１４０＿ｙに設けられた周辺回路１２０＿ｙが、プレーンＰＢ（０）に関する制御とプレーンＰＢ（１）に関する制御とを行っても良い。反対に、周辺領域１４０＿ｙにプレーンＰＢ（１）に関する周辺回路１２０＿ｙが設けられている必要はなく、周辺領域１４０＿ｘに設けられた周辺回路１２０＿ｘが、プレーンＰＢ（０）に関する制御とプレーンＰＢ（１）に関する制御とを行っても良い。

また、入出力用パッド群１３０（０）、及びロジック制御用パッド群１３０（１）の全部又は一部が、パッド群１３０＿ｙではなくパッド群１３０＿ｘに設けられていても良い。

パッド群１３０＿ｙに含まれるパッドＰＡＤ＿ＶＣＣ、及びＰＡＤ＿ＶＳＳは、それぞれＰＡＤ＿ＶＣＣ＿ｙ、及びＰＡＤ＿ＶＳＳ＿ｙとラベルする。

パッドＰＡＤ＿ＶＣＣ＿ｙは、メモリチップ１００の内部配線である配線Ｍ２（ＶＣＣ＿ｙ）を介して電圧生成回路１０６＿１及びドライバセット１０７＿１に接続する。

パッドＰＡＤ＿ＶＳＳ＿ｙは、メモリチップ１００の内部配線である配線Ｍ２（ＶＳＳ＿ｙ）を介して電圧生成回路１０６＿１及びドライバセット１０７＿１に接続する。

パッド群１３０＿ｘに含まれるパッドＰＡＤ＿ＶＣＣ、及びＰＡＤ＿ＶＳＳは、それぞれＰＡＤ＿ＶＣＣ＿ｘ、及びＰＡＤ＿ＶＳＳ＿ｘとラベルする。

パッドＰＡＤ＿ＶＣＣ＿ｘは、メモリチップ１００の内部配線である配線Ｍ２（ＶＣＣ＿ｘ）を介して電圧生成回路１０６＿０及びドライバセット１０７＿０に接続する。
パッドＰＡＤ＿ＶＳＳ＿ｘは、メモリチップ１００の内部配線である配線Ｍ２（ＶＳＳ＿ｘ）を介して電圧生成回路１０６＿０及びドライバセット１０７＿０に接続する。

また、パッドＰＡＤ＿ＶＳＳ＿ｙ、及びＰＡＤ＿ＶＳＳ＿ｘは、メモリチップ１００の外部配線であるボンディングワイヤ（ＢＷＩ＿ｘｙ）を介して接続されている。ボンディングワイヤ（ＢＷＩ＿ｘｙ）は、配線Ｍ２（ＶＣＣ＿ｙ、ＶＳＳ＿ｙ、ＶＣＣ＿ｘ、及びＶＳＳ＿ｘ）よりもＺ方向において上層にあり、且つ低抵抗である。

また、パッド群１３０＿ｘ及びパッド群１３０＿ｙは、隣接する２辺に配置されているとも記載できる。

＜１−３＞ パッケージ
続いて、パッケージについて説明する。

＜１−３−１＞ パッケージの平面
図６を用いて、実施形態に係るパッケージの平面について説明する。図６は、パッケージの平面図である。

パッケージ１１は、例えばＴＳＯＰ型である。図６に示すように、パッケージ１１は、封入樹脂３００と、リードフレーム４００を備える。

封入樹脂３００は、例えばエポキシレジン等であり、複数のメモリチップ１００を封入している。

また、リードフレーム４００は、Ｘ方向に延伸し、Ｙ方向に配列された複数のリードを備える。図６では、Ｙ方向に延伸した封入樹脂３００の２辺のうち、紙面左側の第９辺から封入樹脂３００の外側に突出しているリードフレーム４００を、４００（０）とラベルする。また、Ｙ方向に延伸した封入樹脂３００の２辺のうち、紙面右側の第１０辺から封入樹脂３００の外側に突出しているリードフレーム４００を、４００（１）とラベルする。

＜１−３−２＞ パッケージの断面
続いて、図７、及び図８を用いて、実施形態に係るパッケージの断面について説明する。図７は、図６のＡ−Ａ線に沿った断面図である。図８は、図６のＢ−Ｂ線に沿った断面図である。

図７に示すように、リードフレーム４００（０）は、アウターリードフレーム４００（０）＿０と、インナーリードフレーム４００（０）＿１と、を備える。

アウターリードフレーム４００（０）＿０は、リード４００（０）＿０＿ｘ１と、リード４００（０）＿０＿ｚと、リード４００（０）＿０＿ｘ２と、を備える。リード４００（０）＿０＿ｘ１は、Ｘ方向に延伸し、パッケージ１１が配置される基板（不図示）に接続される。リード４００（０）＿０＿ｚは、リード４００（０）＿０＿ｘ１に接続され、Ｚ方向に延伸する。リード４００（０）＿０＿ｘ２は、リード４００（０）＿０＿ｚに接続され、Ｘ方向に延伸する。

インナーリードフレーム４００（０）＿１は、封入樹脂３００に封入され、リード４００（０）＿０＿ｘ２に接続され、且つＸ方向に延伸するボンディングワイヤＢＷＴ（０）を介してメモリチップ１００に接続される。

図７に示すように、リードフレーム４００（１）は、アウターリードフレーム４００（１）＿０と、インナーリードフレーム４００（１）＿１と、を備える。

アウターリードフレーム４００（１）＿０は、リード４００（１）＿０＿ｘ１と、リード４００（１）＿０＿ｚと、リード４００（１）＿０＿ｘ２と、を備える。リード４００（１）＿０＿ｘ１は、Ｘ方向に延伸し、パッケージ１１が配置される基板（不図示）に接続される。リード４００（１）＿０＿ｚは、リード４００（１）＿０＿ｘ１に接続され、Ｚ方向に延伸する。リード４００（１）＿０＿ｘ２は、リード４００（１）＿０＿ｚに接続され、Ｘ方向に延伸する。

インナーリードフレーム４００（１）＿１は、封入樹脂３００に封入され、リード４００（１）＿０＿ｘ２に接続され、且つＸ方向に延伸するボンディングワイヤＢＷＴ（１）を介してメモリチップ１００に接続される。

図７、及び図８に示すように、複数のメモリチップが積層される。

例えば、パッケージ１１の仕様によって、メモリチップを積層するためのチップ配置領域が制限される場合がある。また、メモリチップをＺ方向に積層する際に、パッケージ１１全体の大きさを抑制するために、ＸＹ平面上の寸法をなるべく小さくすることが求められる場合がある。単にメモリチップ１００（０）〜１００（７）を連続的に１方向にズラして積層すると、Ｘ方向および／またはＹ方向の寸法が大きくなり、チップ配置領域を超えてしまうことがある。そのため、複数のメモリチップ１００を例えば二組に分けて、チップ配置領域を超えないように、各組のＸＹ座標を調整することがある。図７、及び図８の例の場合、４つのメモリチップ１００（０）〜１００（３）と、４つのメモリチップ１００（４）〜１００（７）という二組にわけている。そして、例えば、４つのメモリチップ１００（０）〜１００（３）を連続的に１方向にズラして積層する。そして、Ｚ方向における最上層のメモリチップ１００（３）上にスペーサ６００が設けられる。そして、スペーサ６００上に４つのメモリチップ１００（４）〜１００（７）を連続的に１方向にズラして積層する。

スペーサ６００上に設けられる４つのメモリチップ１００（４）〜１００（７）のＸ方向及びＹ方向の座標は、４つのメモリチップ１００（０）〜１００（３）のＸＹ座標と同じである。

アウターリードフレームと、インナーリードフレームと、を合せて単にリードフレームと記載する。

なお、単にメモリチップとリードフレームとを接続するボンディングワイヤを示す場合は、ＢＷＴとラベルする。

＜１−３−３＞ メモリチップの積層方法
続いて、図９及び図１０を用いて、メモリチップの積層方法について説明する。図９は、メモリチップが積層された積層構造の斜視図である。図９は、図７に示すメモリチップ１００（０）〜１００（７）のうち、メモリチップ１００（０）〜１００（３）を抽出して示している。図１０は、図９の平面図である。なお、メモリチップ１００（４）〜１００（７）の積層方法は、メモリチップ１００（０）〜１００（３）の積層方法と同様である。

図９、及び図１０に示すように、メモリチップ１００（０）〜１００（３）は、それぞれＸ方向及びＹ方向に対して斜め方向にズラして設けられる。

具体的には、メモリチップ１００（２）の周辺領域１４０＿ｙ及び周辺領域１４０＿ｘが、Ｚ方向において、メモリチップ１００（３）に覆われないように、メモリチップ１００（３）をＸ方向及びＹ方向に対して斜め方向にズラしてメモリチップ１００（２）上に設ける。例えば、メモリチップ１００（２）のコア回路１１０上に接着材（不図示）を介してメモリチップ１００（３）が設けられる。

また、メモリチップ１００（１）の周辺領域１４０＿ｙ及び周辺領域１４０＿ｘが、Ｚ方向において、メモリチップ１００（３）、及び１００（２）に覆われないように、メモリチップ１００（３）、及び１００（２）をＸ方向及びＹ方向に対して斜め方向にズラしてメモリチップ１００（１）上に設ける。例えば、メモリチップ１００（１）のコア回路１１０上に接着材を介してメモリチップ１００（２）が設けられる。

また、メモリチップ１００（０）の周辺領域１４０＿ｙ及び周辺領域１４０＿ｘが、Ｚ方向において、メモリチップ１００（３）、１００（２）、及び１００（１）に覆われないように、メモリチップ１００（３）、１００（２）、及び１００（１）をＸ方向及びＹ方向に対して斜め方向にズラしてメモリチップ１００（０）上に設ける。例えば、メモリチップ１００（０）のコア回路１１０上に接着材を介してメモリチップ１００（１）が設けられる。

以上のように、メモリチップ１００（０）〜１００（３）のそれぞれの周辺領域１４０＿ｙ及び周辺領域１４０＿ｘは、Ｚ方向において露出している。

Ｚ方向からみて、メモリチップ１００（３）、１００（２）、及び１００（１）は、メモリチップ１００（０）に対して、同じ方向で、かつ、相互に均等になるような間隔で、配置してもよいが、これに限られない。例えば、後述するボンディングワイヤＢＷＴの接続に影響を与えない範囲で、ズラし方向およびズラし間隔が、チップごとに異なっていてもよい。

まずは、インナーリードフレーム４００（０）＿１と、メモリチップ１００との接続について説明する。インナーリードフレーム４００（０）＿１は、例えば、メモリチップ１００の周辺領域１４０＿ｘに設けられたパッドに接続される。図９及び図１０の例の場合、インナーリードフレーム４００（０）＿１は、メモリチップ１００（０）〜１００（３）のうちＺ方向における最下層のメモリチップ１００（０）のパッドと接続される。更に具体的には、電圧ＶＣＣが供給されるパッドＰＡＤ＿ＶＣＣ＿ｘと、インナーリードフレーム４００（０）＿１とは、ボンディングワイヤＢＷＴ（０）を介して電気的に接続される。ボンディングワイヤＢＷＴ（０）は、Ｘ方向に延伸し、例えば金等で構成される。

次に、インナーリードフレーム４００（１）＿１と、メモリチップ１００との接続について説明する。インナーリードフレーム４００（１）＿１は、例えば、メモリチップ１００の周辺領域１４０＿ｙに設けられたパッドに接続される。図９及び図１０の例の場合、インナーリードフレーム４００（１）＿１は、メモリチップ１００（０）〜１００（３）のうちＺ方向における最下層のメモリチップ１００（０）のパッドと接続される。更に具体的には、電圧ＶＳＳが供給されるパッドＰＡＤ＿ＶＳＳ＿ｙと、インナーリードフレーム４００（１）＿１とは、ボンディングワイヤＢＷＴ（１）を介して電気的に接続される。ボンディングワイヤＢＷＴ（１）は、Ｘ方向に延伸し、例えば金等で構成される。

続いて、複数のメモリチップ１００内に設けられるボンディングワイヤについて説明する。

図９、及び図１０に示すように、Ｚ方向に積層されるメモリチップ間で、周辺領域１４０＿ｘに属し、且つ同じ機能を備えるパッドは、ボンディングワイヤＢＷＩ＿ｙｚを介して互いに電気的に接続される。具体的には、メモリチップ１００（０）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＣＣ＿ｘは、ボンディングワイヤＢＷＩ＿ｙｚを介してメモリチップ１００（１）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＣＣ＿ｘに電気的に接続される。また、メモリチップ１００（１）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＣＣ＿ｘは、ボンディングワイヤＢＷＩ＿ｙｚを介してメモリチップ１００（２）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＣＣ＿ｘに電気的に接続される。メモリチップ１００（２）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＣＣ＿ｘは、ボンディングワイヤＢＷＩ＿ｙｚを介してメモリチップ１００（３）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＣＣ＿ｘに電気的に接続される。これは、他の周辺領域１４０＿ｘのパッドでも同様である。

更に、図９、及び図１０に示すように、Ｚ方向に積層されるメモリチップ間で、周辺領域１４０＿ｙに属し、且つ同じ機能を備えるパッドは、ボンディングワイヤＢＷＩ＿ｘｚを介して互いに電気的に接続される。具体的には、メモリチップ１００（０）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙは、ボンディングワイヤＢＷＩ＿ｘｚを介してメモリチップ１００（１）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙに電気的に接続される。また、メモリチップ１００（１）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙは、ボンディングワイヤＢＷＩ＿ｘｚを介してメモリチップ１００（２）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙに電気的に接続される。メモリチップ１００（２）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙは、ボンディングワイヤＢＷＩ＿ｘｚを介してメモリチップ１００（３）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙに電気的に接続される。これは、他の周辺領域１４０＿ｙのパッドでも同様である。

更に、本実施形態においては、図９、及び図１０に示すように、同一メモリチップ１００内の周辺領域１４０＿ｘに設けられたパッドと、周辺領域１４０＿ｙに設けられたパッドを、ボンディングワイヤによって接続する。具体的には、メモリチップ１００（０）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙは、ボンディングワイヤＢＷＩ＿ｘｙを介してメモリチップ１００（０）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＳＳ＿ｘに電気的に接続される。メモリチップ１００（１）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙは、ボンディングワイヤＢＷＩ＿ｘｙを介してメモリチップ１００（１）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＳＳ＿ｘに電気的に接続される。メモリチップ１００（２）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙは、ボンディングワイヤＢＷＩ＿ｘｙを介してメモリチップ１００（２）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＳＳ＿ｘに電気的に接続される。メモリチップ１００（３）の周辺領域１４０＿ｙのパッドＰＡＤ＿ＶＳＳ＿ｙは、ボンディングワイヤＢＷＩ＿ｘｙを介してメモリチップ１００（３）の周辺領域１４０＿ｘのパッドＰＡＤ＿ＶＳＳ＿ｘに電気的に接続される。つまり、パッケージ１１が、積層されたメモリチップ１００を相互に接続するボンディングワイヤと、同一メモリチップ１００におけるパッド間を接続するボンディングワイヤとを備える。

上述した複数のメモリチップ１００によれば、リードフレームへのボンディングワイヤは、Ｘ方向に延伸している。リードフレームもＸ方向に延伸しているため、適切にボンディングワイヤとリードフレームとを接続することが可能となる。換言すると、複数のメモリチップ１００からリードフレームへのボンディングワイヤは、Ｘ方向にそった周辺領域１４０＿ｘにおいて、両側に出ている。

ここでは、スペーサ６００よりも下に配置されるメモリチップ１００（０）〜１００（３）の組について説明したが、スペーサ６００よりも上に配置されるメモリチップ１００（４）〜１００（７）の組はＺ方向における座標が異なるだけで、ＸＹ平面における位置関係はメモリチップ１００（０）〜１００（３）である。そのため、詳細な説明を割愛する。

メモリチップ１００（０）〜１００（３）の組のうちいずれか１つのメモリチップにおけるパッドと、メモリチップ１００（４）〜１００（７）の組のうちいずれか１つのメモリチップにおける同じ機能を備えるパッドとが、電気的に接続されていれば、パッケージ１１に含まれる全てのメモリチップ１００（０）〜１００（７）の同じ機能を備えるパッドが相互に接続されることになる。これにより、パッケージ１１に含まれる全てのメモリチップ１００（０）〜１００（７）を、１系統の信号・電源を供給することで、駆動することができる。

本実施形態においては、図７に示すように、メモリチップ１００（０）〜１００（３）の組のうち最下層のメモリチップ１００（０）と、メモリチップ１００（４）〜１００（７）の組のうち最下層のメモリチップ１００（４）とが、ボンディングワイヤＢＷＴ（０）及びＢＷＴ（１）によって、それぞれ、リードフレーム４００（０）及び４００（１）に接続されている。従って、本実施形態においては、パッケージ１１に含まれる全てのメモリチップ１００（０）〜１００（７）が、１系統の信号・電源によって駆動される。

なお、メモリチップ１００（０）〜１００（３）の組とメモリチップ１００（４）〜１００（７）の組との接続は、この例に限られない。例えば、スペーサ６００よりも下に配置されるメモリチップ１００（０）〜１００（３）の組と、スペーサ６００よりも上に配置されるメモリチップ１００（４）〜１００（７）の組とで、積層方向を反対にしてもよい。また、メモリチップ１００（０）〜１００（３）の組と、メモリチップ１００（４）〜１００（７）の組とで、信号・電源の系統を分けて、異なる方向から供給してもよい。この場合、パッケージ１１に含まれるメモリチップ１００が、半分ずつ、異なる系統の信号・電源によって駆動される。すなわち、パッケージ１１に含まれるメモリチップ１００が、２系統の信号・電源によって駆動される。

メモリチップ１００（０）〜１００（３）の組と、メモリチップ１００（４）〜１００（７）の組とで、積層方向を反対にして、かつ、別系統の信号・電源を供給する例を、図１１、図１２、図１３に示す。この場合、図１１、及び図１２に示すように、メモリチップ１００（４）〜１００（７）の組における積層方向は、図７、及び図１０に示したメモリチップ１００（０）〜１００（３）の組における積層方向と、反対になっている。また、メモリチップ１００（４）とボンディングワイヤＢＷＴ及びリードフレーム４００との接続方向は、メモリチップ１００（０）とボンディングワイヤＢＷＴ及びリードフレーム４００との接続方向に対して、Ｘ方向において反対になっている。これにより、図１３に示すように、パッケージ１１のリードフレーム４００（０）及び４００（１）に対して、２系統の信号・電源をＺ方向からみたときに点対象になるように効率よく配置することができる。

なお、本実施形態では、パッケージ１１に８つのメモリチップ１００が積層された場合について記載したが、これに限らず、メモリチップ１００の積層数は適宜変更可能である。

また、単にメモリチップ内のパッドとパッドとを接続するボンディングワイヤを示す場合は、ＢＷＩとラベルする。

＜１−４＞ 効果
上述した実施形態によれば、複数のメモリチップを含むパッケージにおいて、メモリチップのそれぞれは、メモリチップのＸ方向に沿った第１領域（例えば周辺領域１４０＿ｘ）およびＹ方向に沿った第２領域（例えば周辺領域１４０＿ｙ）からなるＬ字領域に、パッドを設けている。そして、同一のメモリチップにおいて第１領域に設けられたパッドと、第２領域に設けられたパッドと、をボンディングワイヤによって電気的に接続する。また、複数のメモリチップは、Ｘ方向及びＹ方向に対して、斜め方向にずれて積層される。また、複数のメモリチップと、リードフレームと、を接続するボンディングワイヤは、Ｘ方向に延伸したワイヤのみである。

以下に、本実施形態の効果を説明するために、図１４を用いて、比較例について説明する。図１４は、比較例に係るメモリチップのレイアウトの概要を説明するための平面図である。

図１４に示すように、比較例では、パッドは例えばメモリチップ１００の一辺にのみ設けられている。このような場合、パッドから距離が遠いプレーンＰＢ（０）へ、電圧ＶＣＣ及びＶＳＳを供給するために配線（Ｍ２（ＶＣＣ＿ｘ）、Ｍ２（ＶＳＳ＿ｘ））を設ける必要がある。配線（Ｍ２（ＶＣＣ＿ｘ）、Ｍ２（ＶＳＳ＿ｘ））が設けられる領域には、例えば周辺回路が設けられているため、配線（Ｍ２（ＶＣＣ＿ｘ）、Ｍ２（ＶＳＳ＿ｘ））のレイアウトが複雑になることがある。そのため、配線（Ｍ２（ＶＣＣ＿ｘ）、Ｍ２（ＶＳＳ＿ｘ））を形成するために面積が増大してしまうことがある。また、配線（Ｍ２（ＶＣＣ＿ｘ）、Ｍ２（ＶＳＳ＿ｘ））の長さが長くなるほど、配線（Ｍ２（ＶＣＣ＿ｘ）、Ｍ２（ＶＳＳ＿ｘ））の抵抗の影響を受け、プレーンＰＢ（０）へ供給される電圧も不安定になり、電圧ドロップなどが発生してしまうことがある。また、電圧を安定にするために、配線Ｍ２を低抵抗となるように、例えば配線幅が太くなるように構成することも考えられるが、配線Ｍ２を配置するために必要となる面積が増大し、結果的にメモリチップ１００の面積が増大してしまうおそれがある。

他方で、本実施形態によれば、パッドを、メモリチップ１００の２辺に沿って設けている。更に、同一メモリチップ内において、同じ信号が入力される複数のパッドをボンディングワイヤにて接続している。そして、このようなメモリチップを積層している。このボンディングワイヤは、メモリチップ１００内に設けられる配線Ｍ２よりも抵抗が低い。また、配線Ｍ２と異なり、ボンディングワイヤは直線的に接続することが可能である。そのため、パッドから距離が遠いプレーンＰＢ（０）へ電圧を転送する場合においても、低抵抗な配線経路を実現することができる。また、配線Ｍ２を増加させる必要がないので、メモリチップ１００の面積の増大を抑制できる。

また、パッドを、メモリチップ１００の２辺に設けているため、比較例と異なり、メモリチップ１００のＹ方向に沿った２辺からＸ方向に延伸するボンディングワイヤを伸ばし、リードフレームに接続することができる。そのため、本願では、比較例と異なり、リードフレームからプレーンＰＢ（０）への電圧供給に関する配線の距離を短くすることができる。

つまり、本実施形態では、メモリチップの面積は最小限にしつつ、全てのプレーンに対して安定した電圧を供給することが可能となる。

なお、ボンディングワイヤＢＷＩで接続される両パッドが、メモリチップ１００の内部配線 (Ｍ２) で接続されていてもよい。この場合、ボンディングワイヤＢＷＩは、メモリチップ１００の内部配線による配線経路に対して電気的に並行となり、その配線経路をさらに低抵抗化するための並列配線経路として機能する。

また、パッケージ１１に設けられる複数のメモリチップ１００の同一の機能を備える複数のパッドのうち、少なくとも一つのパッドは、ボンディングワイヤＢＷＴを介して、リードフレームに接続される。また、そのパッドは、同一メモリチップ内において、ボンディングワイヤＢＷＩを介して同一の機能を備えるパッドに接続される。

また、メモリチップ１００の１辺（例えば周辺領域１４０＿ｘ）には、１辺の中心点を挟んで、同一機能を備える電源パッドが配置される。そして、それらの同一の機能を備える電源パッドは、ボンディングワイヤによって接続される。

また、上述した第１実施形態では、メモリチップ１００に基準電圧として電圧ＶＣＣ、及びＶＳＳが入力されている場合について説明したが、他の基準電圧が入力されていても良い。

また、同一のメモリチップ１００内において、電圧ＶＳＳに係る二つのパッドＰＡＤ＿ＶＳＳ＿ｘ及びパッドＰＡＤ＿ＶＳＳ＿ｙを、ボンディングワイヤＢＷＩ＿ｘｙによって接続している。しかし、これに限らず、同一のメモリチップ１００内において、互いに同じ基準電圧が入力される複数のパッドを、ボンディングワイヤＢＷＩによって接続することも可能である。

＜２＞ 第２実施形態
続いて、第２実施形態について説明する。第２実施形態では、メモリチップからインナーリードに引き出されるボンディングワイヤについて説明する。なお、上述した実施形態と同様の部分については説明を割愛する。また、第２実施形態は、第１実施形態と組み合わせることが可能である。

＜２−１＞ ボンディングワイヤの接続方法
図１５を用いて、ボンディングワイヤの制約について説明する。図１５は、図６のＡ−Ａ線に沿った断面図である。

上述したように、パッケージ１１において、複数のメモリチップ１００は、チップ配置領域内に設けられている。しかし、ボンディングワイヤの配置も、留意する必要がある。図１５に示すように、ボンディングワイヤＢＷＴは、Ｚ方向に円弧を描くように設けられる。

例えば、Ｘ方向、Ｙ方向、及びＺ方向の少なくとも一つの方向において、チップ配置領域の端部近傍に設けられるメモリチップ１００から、リードフレームへボンディングワイヤを直接接続させると、ボンディングワイヤのＺ方向における突出量が大きくなり、封入樹脂３００の寸法増大に繋がる可能性がある。第１実施形態で説明したパッケージ１１において、複数のメモリチップ１００は、パッドが露出するように積層される。そのため、Ｚ方向における上層のメモリチップはメモリチップ配置領域の端部に配置されることとなる。そのため、メモリチップの位置と、チップ配置領域との関係を考慮した上で、リードフレームと接続するボンディングワイヤを設ける必要がある。

次に、図１６〜図１９を用いて、ボンディングワイヤの接続例について説明する。図１６は、メモリチップが積層された積層構造の斜視図である。図１７は、図１６の平面図である。図１８は、メモリチップが積層された積層構造の斜視図である。図１９は、図１８の平面図である。

例えば、チップ配置領域に余裕がある場合は、図１６及び図１７に示すように、全てのメモリチップから、リードフレームへとボンディングワイヤを直接接続しても良い。

また、図１８及び図１７に示すように、ボンディングワイヤを設ける余裕がある箇所のみボンディングワイヤを設けても良い。具体的には、メモリチップ１００（０）のパッドＰＡＤ＿ＶＣＣ＿ｘ及びメモリチップ１００（１）のパッドＰＡＤ＿ＶＣＣ＿ｘはリードフレームに接続される一方、メモリチップ１００（２）のパッドＰＡＤ＿ＶＣＣ＿ｘ及びメモリチップ１００（３）のパッドＰＡＤ＿ＶＣＣ＿ｘはリードフレームに接続されない。

＜２−２＞ 効果
上述した実施形態によれば、第１実施形態と比較して、Ｚ方向において最下層のメモリチップ１００以外のメモリチップ１００も、図１５における紙面右側の第１０辺からだけでなく、図１５における紙面左側の第９辺の側からも、ボンディングワイヤを介して直接リードフレームに接続することができるので、電圧が更に安定する。

＜３＞ 第３実施形態
続いて、第３実施形態について説明する。第３実施形態では、同一メモリチップ内における、複数のパッドを接続するボンディングワイヤについて説明する。なお、上述した実施形態と同様の部分については説明を割愛する。また、第３実施形態は、第１及び第２実施形態と組み合わせることが可能である。

＜３−１＞ チップのレイアウト
本実施形態では、一つのメモリチップ１００に着目する。

第１実施形態では、メモリチップ１００において、複数のパッドを接続するボンディングワイヤは、パッドＰＡＤ＿ＶＳＳ＿ｘと、パッドＰＡＤ＿ＶＳＳ＿ｙとを接続するボンディングワイヤのみであった。しかし、これに限らない。

図２０及び図２１を用いて、メモリチップ１００のレイアウトの他の例について説明する。図２０は、メモリチップの斜視図である。図２１は、図２０の平面図である。

図２０及び図２１に示すように、パッドＰＡＤ＿ＶＣＣ＿ｘと、パッドＰＡＤ＿ＶＣＣ＿ｙとは、ボンディングワイヤＢＷＩ＿ｘｙで接続されている。また、第１実施形態と同様に、パッドＰＡＤ＿ＶＳＳ＿ｘと、パッドＰＡＤ＿ＶＳＳ＿ｙとがボンディングワイヤＢＷＩ＿ｘｙで接続されている。このように、同一の機能を備えるパッドの組であれば、同一のメモリチップ内においてボンディングワイヤで接続しても良い。また、ボンディングワイヤ同士が接触しないように、各ボンディングワイヤのＸＹ平面における延伸方向を、相互に異ならせても良い。

＜３−２＞ 効果
上述した実施形態によれば、同一のメモリチップにおいて、複数のボンディングワイヤを用いて、同一機能を備えるパッド同士を接続しても良い。これにより、同一メモリチップ１００内における電圧を更に安定化させることができる。

＜３−３＞ 変形例
図２２及び図２３を用いて、第３実施形態の変形例について説明する。図２２は、メモリチップの斜視図である。図２３は、図２２の平面図である。

また、図２２及び図２３に示すように、同一メモリチップ内で、パッドとパッドとを接続するための、中継用のパッドＰＡＤ＿Ｃを設けても良い。この中継用のパッド（島状中継地点パッド）ＰＡＤ＿Ｃは、メモリチップ１００の内部配線（例えば配線Ｍ２）に直接繋がらない。

ボンディングワイヤは、長くなるほどたわんでしまい、メモリチップ１００のパッド以外の部分に接触してしまうことがある。中継パッドＰＡＤ＿Ｃを設けることで、ボンディングワイヤがたわむことを抑制することができる。つまり、中継パッドＰＡＤ＿Ｃを設けることで、パッドとパッドとを接続するためのボンディングワイヤの形状（円弧状）を適正にすることができる。

なお、ボンディングワイヤで接続される両パッドと中継用のパッド（島状中継地点パッド）ＰＡＤ＿Ｃとが、メモリチップ１００の内部配線（例えば配線Ｍ２）で接続されていてもよい。この場合、ボンディングワイヤは、メモリチップ１００の内部配線による配線経路をさらに低抵抗化するための並列配線経路として機能する。

＜４＞ 第４実施形態
続いて、第４実施形態について説明する。第４実施形態では、メモリチップとメモリチップとの間にスペーサが設けられる場合について説明する。なお、上述した実施形態と同様の部分については説明を割愛する。また、第４実施形態は、第１〜第３実施形態と組み合わせることが可能である。

＜４−１＞ 積層方法
図２４、及び図２５を用いてメモリチップとメモリチップとの間にスペーサを設けた場合のボンディングワイヤについて説明する。図２４は、メモリチップが積層された積層構造の斜視図である。図２５は、図２４の断面図である。

図２４、及び図２５に示すように、メモリチップ１００（０）とメモリチップ１００（１）との間にスペーサ６００を設けている。そして、図２４に示すように、メモリチップ１００（０）の周辺領域１４０＿ｙに設けられたパッドと、メモリチップ１００（１）の周辺領域１４０＿ｙに設けられたパッドと、をボンディングワイヤで接続するので、下層に設けられるメモリチップ１００（０）の周辺領域１４０＿ｙがＺ方向において露出するように設けられる。

図２５に示すように、スペーサ６００のＺ方向の膜厚ｄＳは、ボンディングワイヤのＺ方向の高さｄＢよりも大きいことが望ましい。これにより、例えば、電圧ＶＣＣに関するボンディングワイヤがメモリチップ１００に接触しにくくすることができる。

＜４−２＞ 効果
上述した実施形態によれば、メモリチップとメモリチップとの間にスペーサを設けている。これによって、メモリチップを複数積層した場合においても、ボンディングワイヤを適切に同一メモリチップのパッド間に設ける事ができる。

これにより、例えば、複数のメモリチップを積層する場合、Ｘ方向、またはＹ方向のみに沿ってずらして積層することが可能となる。

＜４−３＞ 変形例１
続いて、図２６を用いて第４実施形態の変形例１について説明する。図２６は、図２４の断面図である。

図２６に示すように、電圧ＶＳＳを転送するボンディングワイヤが、Ｚ方向において上層に設けられたメモリチップ１００、またはスペーサ６００に接触するように配置しても良い（図中のＣ参照）。電圧ＶＳＳは、回路の中で低い電圧であるため、他のメモリチップ１００、またはスペーサ６００に接触しても、影響が小さい。

これによれば、スペ−サ６００の膜厚ｄＳを低くすることができ、Ｚ方向におけるメモリチップ１００の積層体の高さを抑制することが可能となる。

＜４−２＞ 変形例２
続いて、図２７、及び図２８を用いて第４実施形態の変形例２について説明する。図２７、及び図２８を用いてメモリチップとメモリチップの間にスペーサを設けた場合のボンディングワイヤについて説明する。図２７は、メモリチップが積層された積層構造の斜視図である。図２８は、図２７の断面図である。

図２７、及び図２８に示すように、変形例２では、同一メモリチップ１００内において同一の機能を備えるパッド同士を接続するボンディングワイヤを備える。

具体的には、コア回路１１０のＺ方向における上方を通過するボンディングワイヤＢＷＩ＿ｘｙｉが設けられる。そして、コア回路１１０上且つボンディングワイヤＢＷＩ＿ｘｙｉが設けられる領域には、例えばスペ−サ６００が設けられない。

図２７、及び図２８に示すように、スペーサ６００は、二つ（６００（０）、６００（１））に分断されている。そして、分断されたスペーサ６００（０）と、６００（１）と、の間をボンディングワイヤＢＷＩ＿ｘｙｉが設けられ、周辺領域１４０＿ｙに設けられたパッド、及び周辺領域１４０＿ｘに設けられたパッドを接続する。

このように、スペーサ６００の形状を工夫することで、同一メモリチップ内におけるボンディングワイヤの配線の自由度が増す。

なお、ここでは、スペーサ６００が二つに分断されている場合について説明したが、必ずしもこれに限らない。少なくとも、ボンディングワイヤＢＷＩ＿ｘｙｉが設けられるように、スペーサ６００の一部が欠けていれば良い。

＜５＞ 第５実施形態
続いて、第５実施形態について説明する。第５実施形態では、チップアドレスに関するパッドに、第１実施形態の技術を適用する場合について説明する。なお、上述した実施形態と同様の部分については説明を割愛する。また、第５実施形態は、第１〜第４実施形態と組み合わせることが可能である。

＜５−１＞ 構成
図２９を用いて、第５実施形態に係るパッケージに含まれるメモリチップの積層構造について説明する。図２９は、メモリチップが積層された積層構造の斜視図である。

例えば、複数のメモリチップ１００を備えるパッケージ１１において、それぞれのメモリチップ１００にアドレスを割り当てる必要がある。

例えば、各メモリチップ１００に、チップアドレス用のパッドＰＡＤ＿ＣＡＤＤを複数設ける。このパッドＰＡＤ＿ＣＡＤＤの数は、パッケージ１１に含まれるメモリチップ１００の数に応じて用意される。パッドＰＡＤ＿ＣＡＤＤに入力される信号は、例えば電圧ＶＣＣである。

なお、本実施形態では、チップアドレス用のパッドＰＡＤ＿ＣＡＤＤを、メモリチップ１００のＸ方向に沿った第１領域（例えば周辺領域１４０＿ｘ）に設けているが、これに限られない。チップアドレス用のパッドＰＡＤ＿ＣＡＤＤを、メモリチップ１００のＹ方向に沿った第２領域（例えば周辺領域１４０＿ｙ）に設けてもよい。

例えば、図２９の例では、メモリチップ１００が４つ積層されている。４つのメモリチップ１００は、４値（２ｂｉｔ）で割り当て可能である。そのため、例えばそれぞれのメモリチップ１００には、例えば２つのパッドＰＡＤ＿ＣＡＤＤ（１）、及びＰＡＤ＿ＣＡＤＤ（２）が用意される。そして、メモリチップ毎にパッドＰＡＤ＿ＣＡＤＤ（１）、及びＰＡＤ＿ＣＡＤＤ（２）へのボンディングワイヤの接続を変更することで、メモリチップ１００にアドレスを割り当てることが可能となる。

具体的な例として、メモリチップ１００（０）は、パッドＰＡＤ＿ＣＡＤＤ（１）、及びＰＡＤ＿ＣＡＤＤ（２）に電圧ＶＣＣが入力される。メモリチップ１００（１）は、パッドＰＡＤ＿ＣＡＤＤ（１）に電圧ＶＣＣが入力される。メモリチップ１００（２）は、パッドＰＡＤ＿ＣＡＤＤ（２）に電圧ＶＣＣが入力される。メモリチップ１００（３）は、パッドＰＡＤ＿ＣＡＤＤ（１）、及びＰＡＤ＿ＣＡＤＤ（２）に電圧ＶＣＣが入力されない。

更に具体的には、メモリチップ１００（０）においては、パッドＰＡＤ＿ＶＣＣ＿ｘと、リードフレームと、がボンディングワイヤＢＷＴ（０）に接続される。

同様に、メモリチップ１００（１）のパッドＰＡＤ＿ＶＣＣ＿ｘと、メモリチップ１００（０）のパッドＰＡＤ＿ＶＣＣ＿ｘと、はボンディングワイヤＢＷＩ＿ｙｚに接続される。

また、メモリチップ１００（２）のパッドＰＡＤ＿ＶＣＣ＿ｘと、メモリチップ１００（１）のパッドＰＡＤ＿ＶＣＣ＿ｘと、はボンディングワイヤＢＷＩ＿ｙｚに接続される。

更に、メモリチップ１００（３）のパッドＰＡＤ＿ＶＣＣ＿ｘと、メモリチップ１００（２）のパッドＰＡＤ＿ＶＣＣ＿ｘと、はボンディングワイヤＢＷＩ＿ｙｚに接続される。

パッドＰＡＤ＿ＣＡＤＤ（１）、及びＰＡＤ＿ＣＡＤＤ（２）は、ボンディングワイヤＢＷＩを介して電圧ＶＣＣが供給されるパッドＰＡＤ＿ＶＣＣに接続される。

このように、ボンディングワイヤＢＷＴ（０）を介してリードフレームに接続されるのは、Ｚ方向における最下層のメモリチップ１００（０）のパッドＰＡＤ＿ＶＣＣ＿ｘのみである。そして、メモリチップ１００（０）〜１００（３）のパッドＰＡＤ＿ＶＣＣ＿ｘは、それぞれボンディングワイヤＢＷＩ＿ｙｚによって接続される。そして、メモリチップ１００（０）〜１００（３）のパッドＰＡＤ＿ＣＡＤＤ（１）、及びＰＡＤ＿ＣＡＤＤ（２）は、割り当てられたチップアドレスに応じて、ボンディングワイヤＢＷＩ＿ｘｙが設けられる。

＜５−２＞ 効果
チップアドレス用のパッドＰＡＤ＿ＣＡＤＤに、第１実施形態を適用することで、パッドＰＡＤ＿ＣＡＤＤからリードフレームへのボンディングワイヤの本数を減らすことができる。その結果、ボンディングワイヤの増加に伴う、パッケージ１１のレイアウトの煩雑さを解消することが可能となる。

＜６＞ その他
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム
２…ホスト機器
１０…半導体記憶装置
１１…パッケージ
２０…コントローラ
２１…ホストインタフェース回路
２２…プロセッサ
２３…内蔵メモリ
２４…バッファメモリ
２５…ＥＣＣ回路
２６…ＮＡＮＤインタフェース回路
１００…メモリチップ
１０１…メモリセルアレイ
１０２…入出力回路
１０３…ロジック制御回路
１０４…レジスタ
１０５…シーケンサ
１０６…電圧生成回路
１０７…ドライバセット
１０８…ロウデコーダ
１０９…センスアンプモジュール
１１０…コア回路
１２０…周辺回路
１３０…パッド群
１４０…周辺領域
３００…封入樹脂

Claims (9)

1. 複数のメモリが設けられる第１コア回路と、
   前記第１コア回路の第１方向に沿った第１辺に隣り合う第１領域と、
   前記第１コア回路の前記第１方向に直交する第２方向に沿った第２辺に隣り合い、且つ前記第１領域に接する第２領域と、
   前記第１領域に設けられる第１パッドと、
   前記第２領域に設けられる第２パッドと、
   前記第１パッド、及び前記第２パッドを接続する第１ボンディングワイヤと、
   を備える第１メモリチップ、
   複数のメモリが設けられる第２コア回路と、
   前記第２コア回路の前記第１方向に沿った第３辺に隣り合う第３領域と、
   前記第２コア回路の前記第２方向に沿った第４辺に隣り合い、且つ前記第３領域に接する第４領域と、
   前記第３領域に設けられる第３パッドと、
   前記第４領域に設けられる第４パッドと、
   前記第３パッド、及び前記第４パッドを接続する第２ボンディングワイヤと、
   を備える第２メモリチップ、
   並びに
   前記第２パッドと、前記第４パッドと、を接続する第３ボンディングワイヤ
   を備え、
   前記第２メモリチップは、前記第１メモリチップの前記第１及び第２領域が、前記第１及び第２方向に直交する第３方向において露出するように、前記第１メモリチップの上に積層する
   半導体記憶装置。
2. 前記第２メモリチップは、前記第３方向における高さが、前記第１ボンディングワイヤの前記第３方向における高さよりも高いスペーサを介して、前記第１メモリチップの上に積層される
   請求項１に記載の半導体記憶装置。
3. 前記スペーサは、前記第１ボンディングワイヤが通過する領域を含む
   請求項２に記載の半導体記憶装置。
4. 前記スペーサは、前記第１ボンディングワイヤに接する
   請求項２に記載の半導体記憶装置。
5. 前記第１メモリチップは、前記第１領域に、直接前記第１メモリチップの内部に接続されない第５パッドを更に備え、
   前記第１ボンディングワイヤは、
   前記第１パッド、及び前記第５パッドを接続する第４ボンディングワイヤと、
   前記第２パッド、及び前記第５パッドを接続する第５ボンディングワイヤと、
   を含み、
   前記第２メモリチップは、前記第３領域に、直接前記第２メモリチップの内部に接続されない第６パッドを更に備え、
   前記第２ボンディングワイヤは、
   前記第３パッド、及び前記第６パッドを接続する第６ボンディングワイヤと、
   前記第４パッド、及び前記第６パッドを接続する第７ボンディングワイヤと、
   を含む
   請求項１に記載の半導体記憶装置。
6. 前記第１パッドは、第４ボンディングワイヤを介して、リードフレームに接続される
   請求項１に記載の半導体記憶装置。
7. 前記第１パッド乃至前記第４パッドは電源パッドである
   請求項１に記載の半導体記憶装置。
8. 前記第１メモリチップは、前記第１領域に、前記第１メモリチップのアドレスを判定するための第５パッドを更に備え、
   前記第５パッドは、第４ボンディングワイヤを介して前記第１パッドに接続され、
   前記第２メモリチップは、前記第３領域に、前記第２メモリチップのアドレスを判定するための第６パッドを更に備え、
   前記第６パッドは、第５ボンディングワイヤを介して前記第３パッドに接続される
   請求項１に記載の半導体記憶装置。
9. 複数のメモリが設けられる第１コア回路と、
   前記第１コア回路の第１方向に沿った第１辺に隣り合う第１領域と、
   前記第１コア回路の前記第１方向に直交する第２方向に沿った第２辺に隣り合い、且つ前記第１領域に接する第２領域と、
   前記第１領域に設けられる第１パッドと、
   前記第２領域に設けられる第２パッドと、
   を備える第１メモリチップ、
   複数のメモリが設けられる第２コア回路と、
   前記第２コア回路の前記第１方向に沿った第３辺に隣り合う第３領域と、
   前記第２コア回路の前記第２方向に沿った第４辺に隣り合い、且つ前記第３領域に接する第４領域と、
   前記第３領域に設けられる第３パッドと、
   前記第４領域に設けられる第４パッドと、
   を備える第２メモリチップ、
   前記第１パッドと、前記第３パッドと、を接続する第１ボンディングワイヤ、
   前記第２パッドと、前記第４パッドと、を接続する第２ボンディングワイヤ、
   前記第１パッドと、前記第１方向に延伸する第１リードフレームと、を接続し、前記第１方向に延伸する第３ボンディングワイヤ、
   並びに
   前記第２パッドと、前記第１方向に延伸する第２リードフレームと、を接続し、前記第１方向に延伸する第４ボンディングワイヤ、
   を備え、
   前記第２メモリチップは、前記第１メモリチップの前記第１及び第２領域が、前記第１及び第２方向に直交する第３方向において露出するように、前記第１メモリチップの上に積層される
   半導体記憶装置。

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