JP2002368096A - 半導体装置 - Google Patents

半導体装置

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JP2002368096A
JP2002368096A JP2001177313A JP2001177313A JP2002368096A JP 2002368096 A JP2002368096 A JP 2002368096A JP 2001177313 A JP2001177313 A JP 2001177313A JP 2001177313 A JP2001177313 A JP 2001177313A JP 2002368096 A JP2002368096 A JP 2002368096A
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fuse
semiconductor device
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Hiroaki Ikuta
裕秋 生田
Kazuhiko Tomioka
和彦 冨岡
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 リダンダンシにおける救済効率及びその信頼
性を向上できる半導体装置を提供すること。 【解決手段】 半導体基板１０上に設けられた複数のメ
モリマクロＭＭ１〜ＭＭ５と、半導体基板１０上に設け
られ、メモリマクロＭＭ１〜ＭＭ５を被覆する保護層１
５、１６、１７、２０と、この保護層１５、１６、１
７、２０上に、保護層縁部に沿って複数列設けられ、メ
モリマクロＭＭ１〜ＭＭ５と外部回路との間の信号の授
受を行うバンプ２２と、保護層２０上における空き領域
Ａ１直下の層間絶縁膜１７上に設けられ、前記メモリマ
クロＭＭ１〜ＭＭ５のリダンダンシに共通に用いられる
複数のフューズ素子を有するフューズブロックＦＢとを
具備することを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に複数のメモリマクロを備える半導体装
置において、リダンダンシに用いるフューズ素子の配置
に関するものである。
【０００２】
【従来の技術】近年、特に半導体メモリにおいては、微
細化・集積化が急速に進展している。この集積度の向上
に伴って、製造歩留まりの維持が困難になってきてい
る。そこで、製造歩留まりを維持する為の技術としてリ
ダンダンシ技術が広く用いられている。リダンダンシ技
術は、メモリセルに不良が発生した場合に、その不良箇
所に対応したフューズ素子を切断することにより、不良
セルをスペアセルと置き換えて、メモリセルを救済する
ものである。
【０００３】上記のようなリダンダンシ技術を用いた半
導体メモリを複数搭載する半導体装置について図８を用
いて説明する。
【０００４】図８は半導体装置の概略構成を示すブロッ
ク図である。図示するように、半導体装置（ＬＳＩ）１
００は同一の半導体基板上に形成された複数のメモリマ
クロＭＭ１０〜ＭＭ５０を有している。「マクロ」と
は、それ単体である一定の機能を果たすために構成され
た、複数の素子の集合体としてなる機能ブロックのこと
である。そして、これらがチップ内配線によって互いに
接続され、協働している。
【０００５】各メモリマクロＭＭ１０〜ＭＭ５０は、メ
モリとして機能するメモリブロック１１０の他に、リダ
ンダンシに用いられるフューズ素子が複数形成されたフ
ューズブロック１２０及び制御回路１３０を、各々のマ
クロ内に有している。そして、メモリマクロＭＭ１０〜
ＭＭ５０内に含まれるメモリセルの救済措置は、各々の
メモリマクロＭＭ１０〜ＭＭ５０内に含まれるフューズ
素子及び制御回路によって行われる。
【０００６】
【発明が解決しようとする課題】このように、個々のメ
モリマクロ毎にフューズ素子及び制御回路を設ける構造
であると、異なるマクロ間でのスペアセルの共用が出来
ないため、救済効率が悪い（１）。また、実質的に同一
構造の制御回路をマクロ毎にいちいち設けなければなら
ず、面積効率が悪い（２）。更に、フューズ素子はレー
ザブローによって書き込みが行われるため、フューズブ
ロック上の領域は、バンプの形成禁止領域となる。図８
のような構成であると、フューズブロック、すなわちバ
ンプの形成禁止領域Ａ１０〜Ａ５０が半導体基板面内に
ランダムに点在するため、バンプ配置に大きな制約を受
ける（３）、という問題があった。
【０００７】そこで、上記問題を解決するために、図９
に示すような構造が提案されている。図９は複数のメモ
リマクロを有する半導体装置の概略構成を示すブロック
図である。本構造は、各メモリマクロＭＭ６０〜ＭＭ８
０からフューズ素子及び制御回路を分離して、フューズ
素子及び制御回路を各メモリマクロＭＭ６０〜ＭＭ８０
に共通に使用するものである。
【０００８】図示するように、フューズ素子を複数含む
フューズブロック１４０及び制御回路１５０を設けてい
る。そして、フューズブロック１４０及び制御回路１５
０を、各メモリマクロＭＭ６０〜ＭＭ８０に設けられた
シフトレジスタ１６０にシリアルに配線している。
【０００９】この構成によれば、フューズブロック１４
０内のフューズ素子及び制御回路１５０内を、各マクロ
ＭＭ６０〜ＭＭ８０に共通に使用しているため、上記
（１）、（２）の問題を解決できる。しかし、バンプ配
置に関しては、フューズブロック１４０が設けられてい
る半導体基板角部を避けて行わなければならず、上記
（３）の問題は依然として残っている。また、半導体基
板の角部は特に応力の集中しやすい箇所であるため、フ
ューズブロックに強度のストレスがかかり、フューズ素
子の信頼性に欠ける（４）、更に、フューズと各マクロ
間の配線距離がまちまちであるため、配線で生ずる遅延
時間及び抵抗がマクロ毎にバラバラであり、電気的特性
が悪化する（５）、という新たな問題が発生する恐れが
ある。
【００１０】この発明は、上記事情に鑑みてなされたも
ので、その目的は、リダンダンシにおける救済効率及び
その信頼性を向上できる半導体装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置は、半導体基板上に設け
られ、複数のメモリセルを各々有する複数のメモリマク
ロと、前記半導体基板上に設けられ、前記メモリマクロ
を被覆する保護層と、前記保護層の表面上に、前記保護
層表面の縁部に沿って且つ複数列設けられ、前記メモリ
マクロと外部回路との間の信号の授受を行う入出力端子
と、前記保護層表面上であって、前記入出力端子に取り
囲まれ、前記入出力端子の存在しない空き領域上、また
は前記空き領域直下の前記保護層内に設けられ、２つ以
上の前記メモリマクロ内において不良となった前記メモ
リセルを救済するために用いられる複数のフューズ素子
を有するフューズブロックとを具備することを特徴とし
ている。
【００１２】また、この発明に係る半導体装置は、半導
体基板上に設けられ、複数のメモリセルを各々有する複
数のメモリマクロと、前記半導体基板縁部から３．５ｍ
ｍ以上離隔した前記半導体基板上に設けられ、２つ以上
の前記メモリマクロ内において不良となった前記メモリ
セルを救済するために用いられる複数のフューズ素子を
有するフューズブロックとを具備することを特徴として
いる。
【００１３】上記のような構成を有する半導体装置であ
ると、複数のメモリマクロ間でフューズを共用している
ために、救済効率及び面積効率を向上できる。また、フ
ューズ素子は複数のメモリマクロ毎に纏まって存在し、
且つそれは半導体基板の略中央部にあるため、バンプ配
置に対する制約が緩和出来る。更に、半導体基板の略中
央部は応力の集中し難い場所でもあるため、フューズ素
子に強度のストレスがかかることを防止出来る。また、
フューズ素子が半導体基板面内の略中央部に存在するた
め、フューズ素子と各メモリマクロとの間の各々の配線
距離が均等化される。従って、遅延時間や抵抗等、配線
における寄生素子により受ける影響がメモリマクロ毎に
ほぼ同一であり、電気的特性を向上出来る。
【００１４】その結果、半導体装置におけるリダンダン
シの救済効率及び信頼性を向上出来る。
【００１５】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００１６】この発明の一実施形態に係る半導体装置に
ついて図１（ａ）乃至（ｃ）及び図２を用いて説明す
る。図１（ａ）乃至（ｃ）は、本実施形態に係る半導体
装置を構成する各要素のレイアウトを示す図であり、
（ａ）図はメモリマクロ、フューズブロック、制御回
路、及び入出力回路ブロックのレイアウト、（ｂ）図は
入出力パッドのレイアウト、（ｃ）図はバンプのレイア
ウトを示している。
【００１７】また、図２は図１（ａ）乃至（ｃ）におけ
るＸ１−Ｘ２線に沿ったの断面図である。
【００１８】図示するように、半導体基板１０内には素
子分離領域１１が設けられている。また、半導体基板１
０上に設けられたゲート絶縁膜１２、ゲート電極１３、
及び半導体基板１０表面内に設けられた不純物拡散層１
４によってＭＯＳトランジスタが形成されている。
【００１９】これらのＭＯＳトランジスタや図示せぬキ
ャパシタ素子等によって、半導体基板１０には複数のメ
モリマクロＭＭ１〜ＭＭ５、フューズブロックＦＢ、制
御回路ＣＮＴ、及び入出力回路ブロックＩ／Ｏが形成さ
れている。
【００２０】フューズブロックＦＢは、メモリマクロＭ
Ｍ１〜ＭＭ５のリダンダンシに用いられる複数のフュー
ズ素子を有しており、メモリマクロＭＭ１〜ＭＭ５内に
含まれる不良セルのアドレス（不良アドレス）が書き込
まれている。
【００２１】制御回路ＣＮＴは、メモリマクロＭＭ１〜
ＭＭ５のリダンダンシに用いられ、メモリセルへのアク
セスの際に当該メモリセルのアドレス信号が入力され
る。そして、この入力アドレスとフューズ素子に書き込
まれている不良アドレスとを比較し、一致した場合には
スペアセルのワード線またはビット線を選択する。
【００２２】これらフューズブロックＦＢ内のフューズ
素子、及び制御回路ＣＮＴは、各メモリマクロＭＭ１〜
ＭＭ５に共通に使用される。
【００２３】なお、「リダンダンシ（redundancy）」と
は、本来「冗長」との意味を有するのみである。しか
し、この冗長セル（スペアセル）で不良セルを置き換え
る技術が一般化するに従って、本技術そのものが「リダ
ンダンシ技術」と呼ばれるようになってきた。そこで、
本明細書において使用する「リダンダンシ」との文言
も、この「冗長セルによる不良セルの救済措置」のこと
を一貫して意味するものとする。
【００２４】入出力回路ブロックＩ／Ｏは、入出力バッ
ファ等の入出力回路を含んでいる。そして、この入出力
回路を介して、メモリマクロＭＭ１〜ＭＭ５と外部との
間における信号の授受が行われる。
【００２５】メモリマクロＭＭ１〜ＭＭ５については後
述する。
【００２６】そして、上記ＭＯＳトランジスタ等を被覆
するようにして、半導体基板１０上には保護層が設けら
れている。保護層は、例えば層間絶縁膜１５、１６、１
７、及び樹脂２０といった、複数の絶縁膜が積層された
多層構造を有している。層間絶縁膜１５、１６、１７内
には、半導体基板１０上に形成された半導体素子（上記
ＭＯＳトランジスタ等）を電気的に接続する多層金属配
線１９が形成されている。また、層間絶縁膜１６上に
は、フューズブロックＦＢ内のフューズ素子となる金属
配線層２３が設けられている。更に、層間絶縁膜１７上
に形成されている金属配線層１８は、金属配線層１９に
よって入出力回路ブロックＩ／Ｏと接続されており、場
合によっては入出力パッドとしても機能するものであ
る。この入出力パッド１８は、層間絶縁膜１７上の縁部
に沿って設けられている。更に、層間絶縁膜１７上には
樹脂２０が設けられている。そして開孔２８が、樹脂２
０の表面から層間絶縁膜１７の途中の膜厚に達するよう
にして設けられている。この開孔２８は、フューズ素子
２３の直上に位置するようにして設けられており、開孔
２８の設けられた領域がレーザブロー箇所となる。すな
わち、開孔２８内に照射されたレーザによって、開孔２
８直下に位置するフューズ素子２３への書き込みが行わ
れる。
【００２７】また、樹脂２０内には入出力パッド１８と
一体成形された金属配線層によって、入出力パッド１８
と電気的に接続された金属プラグ２１が設けられ、この
金属プラグ２１上にバンプ２２（入出力端子）が設けら
れている。バンプ２２は、樹脂２０上において、縁部に
沿って複数列形成されており、樹脂２０面の中央部はバ
ンプ２２が形成されない空き領域Ａ１となっている。な
おフューズ素子２３は、このバンプ２２が形成されない
空き領域Ａ１直下の領域の層間絶縁膜１７上に設けられ
ていることが重要である。なぜなら、フューズ素子２３
上にバンプ２２が存在していると、フューズ素子２３の
レーザブローが出来なくなってしまうからである。
【００２８】なお、本願ではフューズ素子２３が層間絶
縁膜１６上に形成されている場合を例に挙げているが、
この際には、同一層間絶縁膜１６上の金属配線層１９と
同一金属配線によって形成されるのが通常である。ま
た、フューズ素子２３が更に下層の層間絶縁膜（図２に
おける層間絶縁膜１５）上に設けられていても良い。更
にフューズ素子２３は、層間絶縁膜１７上、または樹脂
２０上（空き領域Ａ１上）に設けられていても良い。な
お、開孔２８は、フューズ素子２３にレーザ光を照射す
るために必要なのであって、必ずしも層間絶縁膜１７内
にその底部を有している必要はないし、開孔２８内にフ
ューズ素子２３が露出されていても構わない。すなわ
ち、レーザブローの観点からは、フューズ素子がどのレ
ベルの層間絶縁膜上に設けられているか、といったこと
や、フューズ素子上における部材の有無などは問題では
ない。レーザブローに十分な強度のレーザ光をフューズ
素子２３に照射できる構造であるか否か、またその前提
として、フューズ素子２３上にバンプが存在していない
かどうか、ということが重要なのである。
【００２９】上記のようにして、複数のメモリマクロを
有する半導体装置が形成されている。
【００３０】なお、上記メモリマクロＭＭ１〜ＭＭ５の
いずれかは例えばＤＲＡＭマクロである。図３はＤＲＡ
Ｍマクロのブロック図である。
【００３１】図示するようにＤＲＡＭマクロ３０は、メ
モリセルアレイ３１、カラムデコーダ３２、ロウデコー
ダ３３、プリデコーダ３４、センスアンプ３５、入力回
路３６、入出力回路３７を有している。
【００３２】プリデコーダ３４は、入力回路３６に入力
されるアドレス信号と、書き込み時にはライトイネーブ
ル信号とに基づいて、カラムデコーダ３２、ロウデコー
ダ３３のそれぞれにビット線、ワード線アドレスを与え
る。このアドレスに基づき、カラムデコーダ３２及びロ
ウデコーダ３３は、メモリセルアレイ３１のビット線及
びワード線を選択する。データの読み出し時には、選択
したビット線にデータが出力され、このデータがセンス
アンプ３５で増幅されて、入出力回路３７よりデータ信
号として出力される。他方、データの書き込み時には、
入出力回路３７に入力されたデータ信号が、カラムデコ
ーダ３２とロウデコーダ３３とによって選択されたメモ
リセルに書き込まれる。
【００３３】つまり、「マクロ」とは、従来技術で触れ
たとおり、それ単体である一定の機能を果たすために構
成された、複数の素子の集合体であって、当該機能は当
該集合体で完結するものである。
【００３４】なお、ＤＲＡＭマクロ３０自身は、リダン
ダンシ用のフューズブロック及び制御回路を有しておら
ず、リダンダンシの際には、フューズブロックＦＢ内の
フューズ素子及び制御回路ＣＮＴを使用する。このこと
はＤＲＡＭマクロの場合に限らず、全てのメモリマクロ
ＭＭ１〜ＭＭ５に共通である。
【００３５】図４は、上記ＤＲＡＭマクロ３０内のメモ
リセルアレイ３１が備えるＤＲＡＭセルの断面図であ
り、セルキャパシタにトレンチ構造を採用したＤＲＡＭ
セルである。
【００３６】図示するように、トレンチキャパシタＴＣ
は、半導体基板１０内に設けられたトレンチ２４、トレ
ンチ２４の側壁に設けられたキャパシタ絶縁膜２５、ト
レンチ２４を埋め込むストレージノード電極２６、トレ
ンチ２４に接する半導体基板１０内に設けられたプレー
ト電極２７とを有している。
【００３７】そして、前述したＭＯＳトランジスタと同
一の構成を有するセルトランジスタＣＴの不純物拡散層
（ソース領域）１４と、トレンチキャパシタＴＣのスト
レージノード電極２６とが接続されることによりＤＲＡ
Ｍセルが形成されている。
【００３８】図５は、上記半導体装置（半導体チップ）
を実装した半導体パッケージの断面図である。本半導体
パッケージは、例えばインターポーザ上に上記半導体チ
ップをフリップチップ実装したＣＳＰ（Chip Size Pack
age）である。
【００３９】図示するように、インターポーザ４１上
に、図１、図２に示す構造を有する半導体チップ４０が
半導体素子形成面を下にしてフリップチップ実装されて
いる。そして、半導体チップ４０表面に設けられたバン
プ２２によって、半導体チップ４０はインターポーザ４
１上に電気的に接続されている。また、インターポーザ
４１裏面には外部接続端子としてのバンプ４２が設けら
れており、このバンプ４２とバンプ２２とは、インター
ポーザ４１中に設けられた再配線用の金属配線層４３に
よって接続されている。
【００４０】本実施形態に係る半導体装置は上記のよう
な構成を有しているが、特に前述の通り、フューズ素子
及び制御回路が各マクロ間で共通にされており（１）、
共通にされたフューズ素子及び制御回路は半導体基板の
略中央部に位置し（２）、且つフューズ素子及び制御回
路が位置する半導体基板の略中央部は、樹脂２０面上に
おいてバンプが設けられない空き領域Ａ１の直下の領域
である。（３）。そのため、次のような効果を得ること
が出来る。
【００４１】まず、各マクロ間でフューズ素子及び制御
回路（及びスペアセル）を共用しているために、救済効
率が高く（１）、面積効率に優れる（２）。
【００４２】また、フューズ素子の共用によって、フュ
ーズ素子は複数のマクロ毎に纏まって存在し、且つそれ
は前述の通りバンプが設けられない空き領域Ａ１上、ま
たは空き領域Ａ１直下の領域（半導体基板面内における
略中央部）にあるため、バンプ配置に対する制約が大幅
に緩和される（３）。
【００４３】更に、フューズ素子が位置する半導体基板
の略中央部は応力の集中し難い場所でもあるため、フュ
ーズ素子に強度のストレスがかかることを防止し、フュ
ーズ素子、ひいてはリダンダンシの信頼性が向上される
（４）。
【００４４】更に、フューズブロックが半導体基板面内
の略中央部に存在するため、フューズ素子と各マクロと
の間の各々の配線距離が均等化される。従って、遅延時
間や抵抗等、配線における寄生素子により受ける影響が
マクロ毎にほぼ同一であり、電気的特性が向上する
（５）。
【００４５】更に、フューズ素子が複数のマクロ毎に纏
まっているため、レーザブローの際にレーザの移動距離
が少なく済む。従来技術であると、レーザブローの際に
照射するレーザは、半導体基板面内においてランダムに
存在する複数のフューズブロックに従って非常に長い移
動距離を移動する必要があった。しかし本実施形態では
フューズ素子が１箇所に集まっているために、レーザの
移動距離を短縮でき、その結果、レーザブローのスルー
プットを向上（ブロー時間を短縮）できる（６）、とい
う効果が得られる。
【００４６】ここで、上記（３）の効果について詳細に
説明する。
【００４７】前述の通り、バンプ２２は層間絶縁膜１７
の縁部に沿って設けられた入出力パッドに接続されてい
る。そしてバンプ２２とは、入出力パッド１８の位置を
金属配線によって再配置したものでもある。従って、寄
生素子の影響を考えた場合、再配置用の金属配線の距離
は短いほど好ましい。この観点からバンプを配置すべき
位置を考えると、その位置は当然、入出力パッドに近接
した位置となる。その結果、バンプは樹脂２０上におい
て、その縁部に沿って順次配置していくのが理想的であ
る（図１（ａ）参照）。なぜなら、入出力回路Ｉ／Ｏに
接続される入出力パッドは、そのパッド数を稼ぐため
に、半導体基板面内における縁部に沿って配置されるか
らである。
【００４８】すると、このようなパッドの配置法の下に
おいて、従来技術で説明した図９の構造は、バンプ形成
の点で非効率的であることが分かる。なぜなら、図９の
構造であると、入出力パッドが形成される領域を含み、
まさにバンプ形成に都合の良い場所と言える半導体基板
面内における角部の領域が、バンプの形成禁止領域にな
ってしまうからである。また、当然に、この領域に配置
できなかった分は、半導体面内における中央部寄りに設
けなければならない。その結果、再配置用の金属配線が
長くなる。
【００４９】しかし、本実施形態によれば、フューズブ
ロックＦＢを半導体基板面内（樹脂２０上）において、
略中央部に配置（図１（ｃ）参照）することで、理想的
なバンプ配置を実現している。なぜなら、樹脂２０上に
おいてバンプ２２を縁部に沿って、且つ樹脂２０面の中
心を取り囲むようにして順次配置していけば、当然に中
央部がバンプの空き領域になるからである（図１（ａ）
参照）。すなわち、最適なバンプ配置を行うことによ
り、フューズブロックＦＢ上にバンプ２２が存在しない
ようにすることが出来るのである。
【００５０】なお、上記バンプ２２の形成領域の点につ
いて、図６を用いて説明する。図６は半導体装置の上面
図であり、バンプ２２の配置パターンを示している。
【００５１】図示するようにバンプ２２は、半導体チッ
プ上面における縁部から内部に向かって、その中心を取
り囲むようにして順次配置されており、中央部が空き領
域Ａ１となっている。例えば、チップの一辺の長さが１
０〜２０ｍｍ、パッド数が７００〜２０００個、メモリ
マクロ数が１〜５０個、バンプ径が８０〜１００μｍ程
度である場合には、バンプは３〜４列程度の配置とな
り、バンプの存在する領域は、半導体チップ上面におい
て、縁部から１〜３．５ｍｍ程度になる。つまり、縁部
から１〜３．５ｍｍ以上離れた領域にフューズブロック
を配置させることが必要である。勿論、バンプの数は当
該半導体チップの設計によって様々であるが、具体的に
は、例えばチップの一辺の長さが１０ｍｍでパッド数が
７００個の場合には、縁部から１．５ｍｍ程度、チップ
の一辺の長さが２０ｍｍでパッド数が２０００個の場合
には２ｍｍ程度、チップの一辺の長さが１０ｍｍでパッ
ド数が２０００個の場合には３．５ｍｍ程度、チップの
一辺の長さが２０ｍｍでパッド数が７００個の場合には
１ｍｍ程度の領域が、バンプの形成領域となる。
【００５２】但し、本願のポイントは上記数値そのもの
ではない。要するに、半導体チップ上面において、バン
プを縁部から中央部に向かって順次配置した結果、空き
領域となった領域内に、フューズブロックを配置するこ
とが重要なのである。よって、フューズブロックは必ず
しも唯１つに纏める必要もない。幾つかのマクロに共有
されるフューズブロックを幾つか有していても良い。勿
論、この場合にも全てのフューズブロックが、バンプの
空き領域内に存在することが必要である。
【００５３】なお、上記実施形態ではフューズ素子と制
御回路とを、各マクロ共通にすることのみ説明してきた
が、勿論スペアセルについても共通にし、且つスペアセ
ルブロックとして１箇所に纏めても良い。
【００５４】また、上記実施形態ではＣＳＰを例に挙げ
て説明したが、本発明はパッケージングの種類によって
なんらかの限定を受けるものでない。図７は、リードフ
レームを用いたプラスチックパッケージの断面図であ
る。
【００５５】図示するように、半導体チップ４０がリー
ドフレーム５０のダイパッド５１上に搭載されている。
半導体チップ４０の入出力パッド１８は、リードフレー
ム５０のインナーリード５２にワイヤボンディングされ
ている。そして、インナーリード５２はアウターリード
５３に接続されており、半導体チップ４０、ボンディン
グワイヤ５４、ダイパッド５１、及びインナーリード５
２を被覆するようにして封止樹脂５５が設けられてい
る。
【００５６】このように、ワイヤボンディングされる半
導体チップについても本願は適用できる。また、ＴＡＢ
（Tape Automated Bonding）を利用したパッケージや、
ＭＣＭ（Multi Chip Module）に適用できるのも言うま
でもない。
【００５７】なお、上記実施形態では、図１（ａ）乃至
（ｃ）及び図２に示すように、バンプ２２によって外部
と接続を行うにもかかわらず、入出力パッドとなる金属
配線層１８を設けている。これは、図７に示すようなワ
イヤボンディングされる場合にも対応するためである。
ワイヤボンディングによってパッケージングされる製品
の場合には、入出力パッド１８を被覆する樹脂２０やバ
ンプ２２を形成する必要はなく、入出力パッド１８を形
成した時点でウェハー工程が終了することになる。これ
に対して本実施形態のようにバンプを設ける構成である
と、金属配線層１８は実質的には入出力パッドではな
く、単なる内部配線として機能するものである。
【００５８】このように、本発明によれば、救済効率、
面積効率、信頼性に優れ、且つバンプ配置に対する制約
が小さい半導体装置が実現できる。
【００５９】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【００６０】
【発明の効果】以上説明したように、この発明によれ
ば、リダンダンシにおける救済効率及びその信頼性を向
上できる半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の含む
各要素のレイアウトを示す図であり、（ａ）図はメモリ
マクロ、フューズブロック、制御回路、及び入出力回路
ブロックのレイアウト、（ｂ）図は入出力パッドのレイ
アウト、（ｃ）図はバンプのレイアウトを示している。
【図２】図１におけるＸ１−Ｘ２線に沿った断面図。
【図３】この発明の一実施形態に係る半導体装置に形成
されるＤＲＡＭマクロのブロック図。
【図４】この発明の一実施形態に係る半導体装置に形成
されるＤＲＡＭマクロが含むＤＲＡＭセルの断面図。
【図５】この発明の一実施形態に係る半導体装置を搭載
した半導体パッケージの断面図。
【図６】この発明の一実施形態に係る半導体装置の上面
図。
【図７】この発明の一実施形態の変形例に係る半導体パ
ッケージの断面図。
【図８】従来の半導体装置の平面図。
【図９】従来の半導体装置の平面図。
【符号の説明】
１０…半導体基板 １１…素子分離領域 １２…ゲート絶縁膜 １３…ゲート電極 １４…不純物拡散層 １５、１６、１７…層間絶縁膜 １８…入出力パッド １９、２３、４３…金属配線層 ２０、５５…樹脂 ２１…金属プラグ ２２、４２…バンプ ２４…トレンチ ２５…キャパシタ絶縁膜 ２６…ストレージノード電極 ２７…プレート電極 ２８…開孔 ３０…ＤＲＡＭマクロ ３１…メモリセルアレイ ３２…カラムデコーダ ３３…ロウデコーダ ３４…プリデコーダ ３５…センスアンプ ３６…入力回路 ３７…入出力回路 ４０、１００…半導体チップ ４１…インターポーザ ５０…リードフレーム ５１…ダイパッド ５２…インナーリード ５３…アウターリード ５４…ボンディングワイヤ １１０…メモリブロック １２０、１４０…フューズブロック １３０、１５０…制御回路 １６０…シフトレジスタ
フロントページの続き Ｆターム(参考） 5F064 FF02 FF27 FF42 5F083 AD17 NA01 NA08 ZA10 5M024 AA40 AA50 AA91 BB07 BB30 BB34 BB40 CC20 DD40 DD60 HH10 LL11 MM20 PP01 PP05

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられ、複数のメモリ
    セルを各々有する複数のメモリマクロと、 前記半導体基板上に設けられ、前記メモリマクロを被覆
    する保護層と、 前記保護層の表面上に、前記保護層表面の縁部に沿って
    且つ複数列設けられ、前記メモリマクロと外部回路との
    間の信号の授受を行う入出力端子と、 前記保護層表面上であって、前記入出力端子に取り囲ま
    れ、前記入出力端子の存在しない空き領域上、または前
    記空き領域直下の前記保護層内に設けられ、２つ以上の
    前記メモリマクロ内において不良となった前記メモリセ
    ルを救済するために用いられる複数のフューズ素子を有
    するフューズブロックとを具備することを特徴とする半
    導体装置。
  2. 【請求項２】 半導体基板上に設けられ、複数のメモリ
    セルを各々有する複数のメモリマクロと、 前記半導体基板縁部から３．５ｍｍ以上離隔した前記半
    導体基板上に設けられ、２つ以上の前記メモリマクロ内
    において不良となった前記メモリセルを救済するために
    用いられる複数のフューズ素子を有するフューズブロッ
    クとを具備することを特徴とする半導体装置。
  3. 【請求項３】 前記半導体基板上に設けられ、前記メモ
    リマクロを被覆する保護層と、 前記半導体基板上において、前記半導体基板縁部から
    ３．５ｍｍ以内の領域上に位置する前記保護層の表面上
    に設けられ、前記メモリマクロと外部回路との間の信号
    の授受を行う入出力端子とを更に備えることを特徴とす
    る請求項２記載の半導体装置。
  4. 【請求項４】 前記フューズブロックは、前記半導体基
    板面の略中央部に設けられていることを特徴とする請求
    項１または２記載の半導体装置。
  5. 【請求項５】 前記保護層は、複数の絶縁膜が積層され
    た多層構造を有しており、 前記入出力端子は、前記多層構造における最上層の絶縁
    膜上に設けられ、 前記フューズブロック内のフューズ素子は、前記最上層
    の絶縁膜より下層の絶縁膜上に設けられ、前記最上層の
    絶縁膜の表面から前記フューズ素子に達する開孔によっ
    て露出されていることを特徴とする請求項１または３記
    載の半導体装置。
  6. 【請求項６】 前記半導体基板上の縁部に、前記メモリ
    マクロを取り囲むようにして設けられ、前記メモリマク
    ロと外部との間で授受の行われる信号に用いられる複数
    の入出力バッファを有する入出力回路と、 前記保護層内において、前記入出力回路と前記入出力端
    子との間に電気的に介在するようにして設けられた入出
    力パッドとを更に備えることを特徴とする請求項１また
    は３記載の半導体装置。
  7. 【請求項７】 前記メモリマクロのいずれかは、トレン
    チ型のセルキャパシタを有するＤＲＡＭマクロであるこ
    とを特徴とする請求項１または２記載の半導体装置。
  8. 【請求項８】 前記半導体基板上に設けられ、２つ以上
    の前記メモリマクロ内において不良となった前記メモリ
    セルを救済するために用いられるスペアセルアレイ及び
    制御回路を更に備え、 前記スペアセルアレイは、不良となった前記メモリセル
    を置き換える為の複数のスペアセルを含み、 前記制御回路は、入力アドレスと前記フューズ素子に書
    き込まれた不良アドレスとの一致または不一致を判定し
    て、一致した場合に、前記不良アドレスに対応する前記
    メモリセルの前記スペアセルへの置き換えを指令するこ
    とを特徴とする請求項１または２記載の半導体装置。
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