JP2004221215A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004221215A JP2004221215A JP2003005235A JP2003005235A JP2004221215A JP 2004221215 A JP2004221215 A JP 2004221215A JP 2003005235 A JP2003005235 A JP 2003005235A JP 2003005235 A JP2003005235 A JP 2003005235A JP 2004221215 A JP2004221215 A JP 2004221215A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- chip
- pads
- data input
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01K—ANIMAL HUSBANDRY; CARE OF BIRDS, FISHES, INSECTS; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
- A01K13/00—Devices for grooming or caring of animals, e.g. curry-combs; Fetlock rings; Tail-holders; Devices for preventing crib-biting; Washing devices; Protection against weather conditions or insects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01K—ANIMAL HUSBANDRY; CARE OF BIRDS, FISHES, INSECTS; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
- A01K29/00—Other apparatus for animal husbandry
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
- G01K13/00—Thermometers specially adapted for specific purposes
- G01K13/20—Clinical contact thermometers for use with humans or animals
- G01K13/25—Protective devices therefor, e.g. sleeves preventing contamination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06579—TAB carriers; beam leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06596—Structural arrangements for testing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
【課題】大容量SRAMのチップを複数スタックするメモリや、システムLSIに搭載する大容量SRAMチップにおいて、スタックしやすく、ボンディングが容易なSRAMチップを提供する。
【解決手段】回路ブロックに所定のアドレス信号を外部から供給されるアドレスパッドと回路ブロックに対してデータを入出力するためのデータ入出力パッドとを、半導体チップ上に形成し、データ入出力パッドは、半導体チップの第1の辺に沿って配置され、アドレスパッドは、半導体チップの角の1つを第1の辺と共有する第2の辺に沿って配置され、第2の辺には、データ入出力パッドが配置されないようにする。
【効果】チップの1辺にアドレスパッド、他辺にデータ入出力パッドを集中的に配置することにより、積層やボンディングが容易となる。
【選択図】 図1
【解決手段】回路ブロックに所定のアドレス信号を外部から供給されるアドレスパッドと回路ブロックに対してデータを入出力するためのデータ入出力パッドとを、半導体チップ上に形成し、データ入出力パッドは、半導体チップの第1の辺に沿って配置され、アドレスパッドは、半導体チップの角の1つを第1の辺と共有する第2の辺に沿って配置され、第2の辺には、データ入出力パッドが配置されないようにする。
【効果】チップの1辺にアドレスパッド、他辺にデータ入出力パッドを集中的に配置することにより、積層やボンディングが容易となる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置、特に1つのパッケージに半導体チップを複数搭載したマルチチップパッケージの半導体装置に関する。具体的には、SRAM(スタティック・ランダム・アクセス・メモリ)等のメモリを複数スタックしたり、あるいはシステムLSIチップと組み合わせて積層する技術に関する。
【0002】
【従来の技術】電子機器の高性能化、大容量化に伴い、1つの半導体パッケージ内に複数の半導体チップを設け高密度実装したマルチチップパッケージ(MCP)技術の開発が進んでいる。このように複数のチップを実装する技術の具体的方法として、1つの基板に複数のチップを平面状に並べる方法と、複数のチップを積層状にスタックする方法とがある。後者のスタックドMCPの技術では、積層するチップの4辺に設けたチップ端子やパッドをワイヤボンディングする際、スペーサー等を用いて積層するチップ同士を高さ方向において幅をもたせている。また、パッドをチップの隣接する2辺に配置し、該チップを複数スタックする技術も開示されている(例えば特許文献1、特許文献2参照)。
【0003】
【特許文献1】特開平4−199566号公報(第1図)
【特許文献2】特開2001−196526号公報(第1図)
【発明が解決しようとする課題】本願発明者等は本願に先立ち、メモリ大容量化のニーズにこたえるため、従来の大容量SRAMのチップを複数スタックしたメモリを作る場合において、次のような点に配慮すべきであることに気がついた。すなわち、従来のSRAMチップでは、チップ上のパッドがチップの対向する2辺に配置されているため、スタックをする場合は、スペーサー等を用いて高さ方向に幅をもたせ、ボンディングに必要な高さを確保しなければならない。このため、パッケージサイズが大きくなってしまいスタックする数が制限されてしまう。
【0004】
また、1つのチップにCPUやメモリ、ロジック等を搭載したシステムLSIに、大容量のSRAMチップを付加するとき、システムLSIの機能向上のため大容量のSRAMを、ロジック、ROM等を搭載したシステムLSIチップと一緒に一つのチップ上に搭載しようとすると、SRAMチップのサイズが他のチップと比較して大きいため、チップサイズの増大を招いてしまう。これは、パッケージサイズの増大、SRAMチップ起因による歩留の低下にもつながる。さらに、システムLSI用プロセスは基本的にSRAMプロセスよりも多層配線であることが多いため、SRAMの上に作られる配線層が無駄になってしまう。
【0005】
これにかえて、SRAMチップとシステムLSIチップを別々にし、両チップを積層させようとすると、従来のSRAMチップのチップサイズやボンディングパッドの配置位置によってはスタックできない場合も発生する。
【0006】
これを解消するためには、前述の特許文献のように隣接する2辺にパッドを配置し、積層したチップを斜めにずらして搭載することによりボンディングを容易にすることができる。
【0007】
しかし、前述の特許文献が開示した技術を用いて、SRAMチップ同士を積層しようとしたとき、スタックやボンディングを容易にするため、本願発明者等は、アドレスパッドやデータ入出力パッドの配置位置を考慮する必要があることに気づいた。さらに、低コストや利便性を考え、既存のSRAMパッケージにSRAMをスタックして搭載できるよう、SRAMチップのパッド位置を考慮する必要がある。また、SRAMチップとシステムLSIチップをスタックする場合においても、スタックを容易にできるようパッド位置の配置を工夫する必要がある。
【0008】
本発明は、上記問題点を鑑みなされたもので、システムLSIとSRAMを、もしくはSRAMチップ同士を容易に積層することが可能となるSRAMチップを提供することにある。
【0009】
この発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば次のとおりである。すなわち、回路ブロックと、前記回路ブロックに所定のアドレス信号を外部から供給される複数のアドレスパッドと、前記回路ブロックに対してデータを入力または出力するための複数のデータ入出力パッドとを、4辺を有する半導体チップ上に形成した半導体装置であって、前記複数のデータ入出力パッドは、前記半導体チップの第1の辺に沿って配置され、前記アドレスパッドは、前記半導体チップの角の1つを前記第1の辺と共有する第2の辺に沿って配置され、前記第2の辺には、前記データ入出力パッドが配置されないようにする。
【0011】
【発明の実施の形態】
<実施例1>
図1は、本願発明第1の実施形態である半導体チップ10のうち、同種のチップを複数スタックし、後述するボンディングパッドが積層された他のチップと重ならないようずらして積層され、TSOPタイプのパッケージ2に搭載した半導体装置1を上面からみたもの、図2は、図1にかかる半導体装置1を下面からみたもの、図3は図1にかかる半導体装置のA−A’面に沿った断面であり、模式的に示す断面図である。
【0012】
図1において、半導体チップ10は複数スタックされ、該半導体チップで1つの角を共有する2辺には、外部の信号を入出力するためのボンディングパッド30が配置され、前記2辺にそれぞれ対向する辺には、ボンディングパッドが配置されない。また後述するように、ボンディングパッドは1辺にアドレスパッドを、他辺にデータ入出力パッドを配置しており、アドレスパッドが配置されている辺にはデータ入出力パッドを、データ入出力パッドが配置されている辺にはアドレスパッドを設けないようにしている。また、積層されているそれぞれのチップのパッドは、例えばAu細線等のボンディングワイヤ11によりチップのパッド同士が接続され、その後半導体装置は、エポキシ系レジン等で樹脂封止されている。最下面に積層されているチップのパッドは、半導体パッケージの端子12とボンディングワイヤ11により接続されている。半導体チップは、接着テープTPにより端子12と接着されており、端子12は、半導体チップと外部との接続を可能にする外部端子とつながっており、この外部端子はアドレス端子A0〜A22,/UB,/LB,ライトイネーブル信号/WE,/OE,チップセレクト信号CS1,/CS1,CS2,/CS2などの半導体チップ上の回路ブロックを動作させるための制御信号端子、データ入出力端子DQ0〜DQ15、電源供給のためのVCC電源端子、VSS接地電位用端子などが配置されている。
【0013】
本実施例では、とくに制限されないが、ボンディングパッドと接続されるアウターリード端子が半導体パッケージの対向する2辺(短辺)に配置され、そのうちの1辺にはA1〜A7、A18、A19,/LB,/UB,A22,CS2,/WE,A21,A20,A8〜A15の順に並んでおり、アドレス端子が辺の両端側に配置され、制御信号端子が中央部に配置される。一方、他辺も特に制限されないが、A0,/CS1,VSS,/OE,DQ0,DQ8,DQ1,DQ9,DQ2,DQ10,DQ3,DQ11,VCC,DQ4,DQ12,DQ5,DQ13,DQ6,DQ14,DQ7,DQ15,VSS,A16,A17の順に並んでおり、辺の端にアドレス端子、制御信号端子や接地電位端子が配置され、それに挟まれてデータ入出力端子や電源端子が配置される。また、パッケージの長辺は、チップの長辺方向と同方向となるよう配置されており、データ入出力パッドが配置される辺は、パッケージの短辺と、アドレスパッドが配置される辺は、パッケージの長辺と、それぞれ平行になっている。
【0014】
図2において、半導体パッケージの対向する2辺に配置された外部端子のうち、データ入出力端子が配置されている辺の端子においては、A0、A16,A17以外、すなわちアドレス端子以外は、半導体チップを横切らないように伸びている。一方、A0、A16,A17と、データ入出力端子が配置されている辺に対向する辺の端子は、半導体チップを横切るように伸びている。
【0015】
図3に、TSOPタイプのパッケージのチップ搭載基板に端子12が配置され、その上に本願に係るSRAMチップ10が複数スタックされる断面図を示す。スタックされたチップのパッドは、ボンディングワイヤ11により接続され、最下層、すなわち接着テープTPを挟んでパッケージのリードフレームに装着されたチップのパッドは、ボンディングワイヤにより端子12と接続されている。
本願に係るSRAMチップでは、隣接する2辺にパッドを配置し、1辺にアドレスパッド、他辺にデータ入出力パッドを設けることにより既存のSRAMパッケージのピン配置を変えることなく積層した複数のSRAMチップを搭載することができる。このとき、搭載されるパッケージも1辺にアドレスパッド、他辺にデータ入出力パッドを設け、アドレスパッドが配置される辺にはデータ入出力パッドを設けないようにすることにより、パッケージ端子とチップパッドの整合性をとることができる。また、同一のSRAMチップを複数搭載するときにチップを斜めにずらして搭載することによりスペーサーを付ける必要なく、低コスト化につながる。また、スペーサーがなくなることにより積層したチップの高さ方向における制約がなくなり、チップを何段もスタックすることが可能となる。
【0016】
図4は、図1で示した本願に係るSRAMチップのレイアウトの概略図を表す。同図においては、この発明が適用されるSRAMを構成する回路ブロックのうち主要なものが示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0017】
同図では、特に制限されないが、半導体チップ10が長辺方向および短辺方向に十字状にわけられ、それぞれの領域にメモリアレイMAが複数配置されている。メモリアレイMA周辺には、メインワードドライバMWD、センスアンプSA,XデコーダXDEC、YデコーダYDEC、入力回路IC,出力回路OC,電源回路カラム系救済ヒューズ回路XFUSE、ロウ系救済ヒューズ回路YFUSEなどの周辺回路が配置される。メモリアレイMAと周辺回路の外側にはテスト用のパッドTESTやボンディングパッドが半導体チップの辺に配置される。
【0018】
メモリアレイMAには、複数のワード線WLと、複数のデータ線DLと、ワード線とデータ線との交点に配置されるメモリセルMCが配置され、図4ではそのうち1本のワード線と、1本のデータ線と、1つのメモリセルで代表させている。メモリセルMCは、特に制限されないが、1対のCMOSインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ(2つのpチャネル型負荷MOSトランジスタと2つのnチャネル型駆動MOSトランジスタと有する)と、前記フリップ・フロップの2つの記憶ノードをデータ線に選択的に接続する2つnチャネル型転送MOSトランジスタとで構成される。nチャネル型MOSトランジスタのゲート電極には、ワード線が接続される。ワード線WLは、ワード線の駆動電圧を供給するサブワードドライバSWDに、サブワードドライバは、それらを選択的に駆動するメインワードドライバMWDに接続される。
【0019】
半導体チップの隣接する2辺に配置されるボンディングパッドは、アドレス信号の入力を受けるアドレスパッドA’0〜A’22と、制御信号の入力を受ける制御信号パッドと、メモリセルのデータを入出力するデータ入出力パッドDQ’0〜DQ’15と、電源電圧や接地電位を供給する電源パッドVCC’、接地電位パッドVSS’、データ入出力のためのバッファ(緩衝回路)36などからなる。このSRAMのメモリセルMCより情報の読み出しまたは書込みを行う場合、外部からアドレス信号が入力され、ロウアドレス信号、カラムアドレス信号が生成されて、それぞれ図示しないロウアドレスバッファ、カラムアドレスバッファに入力され、ロウデコーダ、カラムデコーダを介してメモリアレイMA内の任意のメモリセルが選択される。そして、入出力データは、書き込み動作時に入出力バッファ36を介して入力され、読み出し動作時にセンスアンプSAと入出力バス、入出力バッファ36を介して出力される。
【0020】
アドレスパッドが配置される長辺には、アドレスパッドと制御信号パッドがパッド列をなして配置され、信号の流れる方向を考え、ワード線と垂直な方向に配置されている。一方、データ入出力パッドが配置される短辺には、データ入出力パッドの他に電源パッドや接地電位パッドなどが配置され、データ線と垂直な方向に配置されている。また、パッドが配置されている辺に挟まれている角には、パッドが配置されないようにしている。この場合のコーナーからパッドまでの距離は、パッドの最小ピッチに出力バッファのレイアウト幅以上であることが望ましい。
【0021】
また、前記半導体チップには、内部電圧をモニタリングしたり、内部回路ブロックの中間信号を取り出したり、不良解析をしたりするためのテスト用パッドなどが設けられる。これらのテスト用パッドは、プローブにてチップより信号を取り出し、ボンディングをされることはない。本実施例では、アドレスパッドとデータ入出力パッドが配置される辺にそれぞれ対向する2辺ともに具備されているが、これは特に制限されず、テスト用パッドの数に応じて適宜配置可能である。
【0022】
本願に係るSRAMでは、アドレスパッドが配置される辺とデータ線が、またデータ入出力パッドが配置される辺とワード線が、それぞれ平行になるため、信号の流れに沿ってパッドが配置され、配線が複雑化するのを防いでいる。また、データ入出力パッドの数よりも多いアドレスパッドを半導体チップの長辺に配置しているため、パッドを配置するピッチが緩和されている。さらに、アドレスパッドが配置される辺の中央部に制御信号を入力するパッドを、データ入出力パッドが配置される辺の端部に制御信号パッドと接地電位パッド、中央部に電源パッドを配置し、前述のTSOPタイプのパッケージと整合性のとれたパッド配置にすることにより、端子とパッドを容易にボンディングすることができ、また、既存のSRAMパッケージを使用することができる。その上、パッド配置禁止領域を設けて、チップ角部からある所定の距離以上離れたところからパッドを配置することによりボンディングを容易にしている。
【0023】
なお、本実施例においては、半導体チップの長辺にアドレスパッド、短辺にデータ入出力パッドを設けたが、短辺にアドレスパッド、長辺にデータ入出力パッドを配置してもよい。また、通常データ入出力パッドよりもアドレスパッドの方が多いが、長辺または短辺にアドレスパッドが全て配置できなかった場合には、データ入出力パッドが配置される隣接他辺にアドレスパッドを置いてもよい。この場合、データ入出力パッドが配置される辺は、データ入出力パッドは互いに一群をなして配置されるとともに、アドレスパッドも互いに隣接して1群として配置すると、既存のSRAMパッケージに容易に搭載することができる。さらに、本実施例では、1列にパッド列を配置したが、2列等に配置してもよく、千鳥格子と呼ばれるパッドを互い違いに2列配置してもよい。
<実施例2>
図5は、本願発明第2の実施例である半導体チップ10を複数スタックし、BGA(ボール・グリッド・アレイ)タイプのCSP(チップ・スケール・パッケージ)に搭載した半導体装置1を上面からみたものであり、図6は、図5にかかる半導体装置1の配線基板を示したものである。図5においては、図4で示したSRAMチップと同様の構成のものが複数スタックされ、チップのパッド同士が例えばAu細線等のボンディングワイヤ11でボンディングされている。パッケージの最下層に配置されているSRAMチップのパッドは、パッケージの内部端子55〜59にワイヤ11でボンディングされ、レジン等により樹脂封止されている。パッケージの内部端子は、アドレス内部端子55、制御信号内部端子56、データ入出力信号端子57、接地電位端子58、電源端子59などからなり、これらの内部端子は、特に制限されないが、パッケージの隣接する2辺に配置されている。このうちの1辺は、アドレス内部端子が辺の両端に、中央部に制御信号内部端子が配列され、他辺には、端部に制御信号内部端子、接地電位端子が配置され、それに挟まれてデータ入出力端子と電源端子が配置される。
【0024】
図6においては、内部端子から伸びる基板上部の配線52が、スルーホール54を通り基板下部の配線60を経て半田ボール53に、あるいはスルーホール54から直接半田ボール53に接続される様子を示す。ボール53は、グリッドアレイ状に配列され、それぞれのボールは、内部端子と対応するアドレス端子、制御信号端子、データ入出力端子、接地電位端子、電源端子として働く。
【0025】
本実施例では、第1の実施例で記載した効果に加えて、パッケージの隣接する2辺に内部端子を設けているため、本願に係るチップを容易にボンディングすることが可能となる。また、BGAタイプのCSPパッケージに本願SRAMを搭載しているため、大容量のSRAMを小型で薄型のパッケージに載せることができる。
<実施例3>
図7から図10は、図3に示したSRAMチップ13を、システムLSIチップ14と積層させた本願発明第3の実施例を示す。本実施例では、図7にSRAMチップがシステムLSIチップよりも大きい場合、図8にSRAMチップがシステムLSIチップとほぼ同じ大きさの場合、図9にSRAMチップがシステムLSIチップよりも小さい場合を示している。システムLSIチップ14は、特に制限されないが、CPU61、メモリ62、ロジック63、キャッシュ用RAM64、インターフェース回路65など複数の回路ブロックから構成され、それらは内部バス66で接続される。システムLSIチップの4辺には、外部との信号を入出力するパッドが配置される。システムLSIチップに配置される4辺のパッドのうち、SRAMチップ13のパッドが配置される2辺に接する辺のパッドは、ボンディングワイヤでSRAMチップのパッドと接続される。積層されたSRAMチップとシステムLSIチップでは、インターフェースをとるため、SRAMチップ、システムLSIチップはともに隣接する2辺にインターフェース用のパッドやバッファを設け、また、両チップの隣接した2辺がそれぞれ共有する角を合わせて両チップをスタックさせるようにする。
【0026】
図10に、本実施例に係るシステムLSIとSRAMの回路ブロックの概略図を示す。CPU、ROM、LOGIC、CACHEから出力されるアドレス信号やデータ信号は、それぞれ内部アドレスバス72、内部データバス73を介してインターフェース回路MCTLに入力される。MCTLに入力された信号は、アドレスバス72、データバス73を介し、本願に係るSRAMに入力される。一方、SRAMから出力されるデータ信号は、前述のアドレスバス72、データバス73を通りMCTLに入力され、データバスを介してそれぞれROM,LOGIC等に入力される。本回路ブロック図のうち、CPU,ROM,LOGIC,CACHEに係る部分は前述のシステムLSIチップ上で行われ、SRAMでは、本願に係るSRAMチップ上で行われる。MCTLは、システムLSIチップ、SRAMチップの両方に具備される。
【0027】
本実施例では、大容量SRAMを搭載したシステムLSIにおいて、CPU,ロジック、ROM等に対し積層をしやすいように、大容量SRAMチップのボンディングパッドを隣接する2辺に配置し、1辺にアドレスパッド、他辺にデータ入出力パッドを配置している。このように、CPU,ロジック、キャッシュ、SRAMチップ等を複数搭載したシステムLSIにおいて、ボンディングパッドの配置位置の自由度が他のチップに比べて高いSRAMチップのパッドの配置位置を工夫した方が容易にスタックできる。
【0028】
本実施例のように、メモリチップの隣接する2辺のうちの1辺にアドレスパッド、他辺にデータ入出力パッドを設けてシステムLSIチップに積層することにより、論理チップとメモリチップがそれぞれどのような大きさであっても容易に積層、ボンディングが可能となる。また、メモリチップと論理チップの隣接する2辺にインターフェースをとるためのパッドやバッファを配置し、メモリチップのボンディングパッドと接続される論理チップのボンディングパッドを、論理チップの1つの角を共有する2辺に配置することによりボンディングやスタックを容易にしている。また、前述したように、SRAMチップのパッドがある辺に挟まれた角にパッド配置禁止領域を設けることにより、図7のようにシステムLSIチップがSRAMチップよりも小さい場合にも容易に2つのチップをボンディングすることが可能となる。
【0029】
以上、本発明者によってなされた発明を、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0030】
例えば、本実施例ではSRAMチップの隣接する2辺にボンディングパッドを具備し、1辺にアドレスパッド、他辺にデータ入出力パッドを設けたが、SRAMチップの代わりにDRAM、SSRAM,SDRAM、また、特に通常チップの4辺にボンディングパッドを配置するフラッシュメモリ等他のメモリチップに代えることも可能である。またSRAM同士をスタックする代わりにDRAM同士、あるいはSRAMとDRAMのスタックをすることも可能である。また、システムLSIに搭載するメモリをSRAMとしたが、システムLSIに搭載するメモリも、SRAMに限らず他のメモリチップを用いることも可能である。
また、スタックするチップ数も、システムLSIとSRAMのスタックでは2段、またSRAM同士のスタックも2段としたが、スタック実装用半導体装置は、2段よりさらに多段構造であってもよい。
【0031】
さらに、本願ではスタックしたSRAMのパッケージを、TSOPタイプとBGAタイプのパッケージを例にとり説明したが、QFP(クワッド・フラット・パッケージ)等の各種パッケージに搭載することも可能である。
【0032】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数のチップを積層する半導体装置において、該チップの隣接する2辺にボンディングパッドを配置し、アドレスパッドを1辺に、データ入出力パッドを他辺に配置することにより、チップを積層すること、及びボンディングを容易にすることができる。
【図面の簡単な説明】
【図1】第1の実施例である本願に係るSRAMチップを複数スタックしTSOP(Thin Small Outline Package)に実装した上面図である。
【図2】第1の実施例である本願に係るSRAMチップを複数スタックしTSOPに実装した下面図である。
【図3】第1の実施例である本願に係るSRAMチップを複数スタックしTSOPに実装した断面図である。
【図4】第1の実施例である本願に係るSRAMチップの概略図である。
【図5】第2の実施例である本願に係るSRAMチップを複数スタックしCSP(Chip Scale Package)に実装した上面図である。
【図6】第2の実施例である本願に係るCSPの基板配線の概略図である。
【図7】第3の実施例である本願に係るSRAMチップを該SRAMチップよりも小さいシステムLSIチップと積層させた概略図である。
【図8】第3の実施例である本願に係るSRAMチップを該SRAMチップと同程度の大きさのシステムLSIチップと積層させた概略図である。
【図9】第3の実施例である本願に係るSRAMチップを該SRAMチップよりも大きいシステムLSIチップと積層させた概略図である。
【図10】第3の実施例である本願に係るSRAMとシステムLSIの回路ブロックの概略図である。
【符号の説明】
1 半導体装置
2 半導体パッケージ
10、A、B 半導体チップ
11 ボンディングワイヤ
12 端子
13 SRAMチップ
14 システムLSIチップ
30 パッド
36 入出力バッファ
51 基板
52、60 配線
53 半田ボール配置位置
54 スルーホール
55 アドレス内部端子
56 制御信号内部端子
57 データ入出力端子
58 接地電位端子
59 電源端子
61、CPU CPU
62、ROM、SRAM メモリ
63、LOGIC ロジック
64、CACHE キャッシュ用RAM
65、MCTL インターフェース回路
72 アドレスバス
73 データバス
A0〜A22 アドレス端子
A’0〜A’22 アドレスパッド
/UB、/LB、/WE、/OE、CS1、/CS1、CS2、/CS2 制御信号用端子
/UB’、/LB’、/WE’、/OE’、CS’1、/CS’1、CS’2、/CS’2 制御信号用パッド
DQ0〜DQ15 データ入出力用端子
DQ’0〜DQ’15 データ入出力用パッド
VCC 電源端子
VCC’ 電源パッド
VSS 接地電位用端子
VSS’ 接地電位用パッド
TEST テスト用パッド
TP 接着用テープ
MA メモリアレイ
MWD メインワードドライバ
SWD サブワードドライバ
XDEC ロウデコーダ
YDEC カラムデコーダ
MWDEC メインワードデコーダ
I/OC 入出力回路
XFUSE X救済ヒューズ
YFUSE Y救済ヒューズ
WL ワード線
DL データ線
CC 制御回路
VC 電源回路
YS カラムスイッチ
SA センスアンプ。
【発明の属する技術分野】本発明は、半導体装置、特に1つのパッケージに半導体チップを複数搭載したマルチチップパッケージの半導体装置に関する。具体的には、SRAM(スタティック・ランダム・アクセス・メモリ)等のメモリを複数スタックしたり、あるいはシステムLSIチップと組み合わせて積層する技術に関する。
【0002】
【従来の技術】電子機器の高性能化、大容量化に伴い、1つの半導体パッケージ内に複数の半導体チップを設け高密度実装したマルチチップパッケージ(MCP)技術の開発が進んでいる。このように複数のチップを実装する技術の具体的方法として、1つの基板に複数のチップを平面状に並べる方法と、複数のチップを積層状にスタックする方法とがある。後者のスタックドMCPの技術では、積層するチップの4辺に設けたチップ端子やパッドをワイヤボンディングする際、スペーサー等を用いて積層するチップ同士を高さ方向において幅をもたせている。また、パッドをチップの隣接する2辺に配置し、該チップを複数スタックする技術も開示されている(例えば特許文献1、特許文献2参照)。
【0003】
【特許文献1】特開平4−199566号公報(第1図)
【特許文献2】特開2001−196526号公報(第1図)
【発明が解決しようとする課題】本願発明者等は本願に先立ち、メモリ大容量化のニーズにこたえるため、従来の大容量SRAMのチップを複数スタックしたメモリを作る場合において、次のような点に配慮すべきであることに気がついた。すなわち、従来のSRAMチップでは、チップ上のパッドがチップの対向する2辺に配置されているため、スタックをする場合は、スペーサー等を用いて高さ方向に幅をもたせ、ボンディングに必要な高さを確保しなければならない。このため、パッケージサイズが大きくなってしまいスタックする数が制限されてしまう。
【0004】
また、1つのチップにCPUやメモリ、ロジック等を搭載したシステムLSIに、大容量のSRAMチップを付加するとき、システムLSIの機能向上のため大容量のSRAMを、ロジック、ROM等を搭載したシステムLSIチップと一緒に一つのチップ上に搭載しようとすると、SRAMチップのサイズが他のチップと比較して大きいため、チップサイズの増大を招いてしまう。これは、パッケージサイズの増大、SRAMチップ起因による歩留の低下にもつながる。さらに、システムLSI用プロセスは基本的にSRAMプロセスよりも多層配線であることが多いため、SRAMの上に作られる配線層が無駄になってしまう。
【0005】
これにかえて、SRAMチップとシステムLSIチップを別々にし、両チップを積層させようとすると、従来のSRAMチップのチップサイズやボンディングパッドの配置位置によってはスタックできない場合も発生する。
【0006】
これを解消するためには、前述の特許文献のように隣接する2辺にパッドを配置し、積層したチップを斜めにずらして搭載することによりボンディングを容易にすることができる。
【0007】
しかし、前述の特許文献が開示した技術を用いて、SRAMチップ同士を積層しようとしたとき、スタックやボンディングを容易にするため、本願発明者等は、アドレスパッドやデータ入出力パッドの配置位置を考慮する必要があることに気づいた。さらに、低コストや利便性を考え、既存のSRAMパッケージにSRAMをスタックして搭載できるよう、SRAMチップのパッド位置を考慮する必要がある。また、SRAMチップとシステムLSIチップをスタックする場合においても、スタックを容易にできるようパッド位置の配置を工夫する必要がある。
【0008】
本発明は、上記問題点を鑑みなされたもので、システムLSIとSRAMを、もしくはSRAMチップ同士を容易に積層することが可能となるSRAMチップを提供することにある。
【0009】
この発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば次のとおりである。すなわち、回路ブロックと、前記回路ブロックに所定のアドレス信号を外部から供給される複数のアドレスパッドと、前記回路ブロックに対してデータを入力または出力するための複数のデータ入出力パッドとを、4辺を有する半導体チップ上に形成した半導体装置であって、前記複数のデータ入出力パッドは、前記半導体チップの第1の辺に沿って配置され、前記アドレスパッドは、前記半導体チップの角の1つを前記第1の辺と共有する第2の辺に沿って配置され、前記第2の辺には、前記データ入出力パッドが配置されないようにする。
【0011】
【発明の実施の形態】
<実施例1>
図1は、本願発明第1の実施形態である半導体チップ10のうち、同種のチップを複数スタックし、後述するボンディングパッドが積層された他のチップと重ならないようずらして積層され、TSOPタイプのパッケージ2に搭載した半導体装置1を上面からみたもの、図2は、図1にかかる半導体装置1を下面からみたもの、図3は図1にかかる半導体装置のA−A’面に沿った断面であり、模式的に示す断面図である。
【0012】
図1において、半導体チップ10は複数スタックされ、該半導体チップで1つの角を共有する2辺には、外部の信号を入出力するためのボンディングパッド30が配置され、前記2辺にそれぞれ対向する辺には、ボンディングパッドが配置されない。また後述するように、ボンディングパッドは1辺にアドレスパッドを、他辺にデータ入出力パッドを配置しており、アドレスパッドが配置されている辺にはデータ入出力パッドを、データ入出力パッドが配置されている辺にはアドレスパッドを設けないようにしている。また、積層されているそれぞれのチップのパッドは、例えばAu細線等のボンディングワイヤ11によりチップのパッド同士が接続され、その後半導体装置は、エポキシ系レジン等で樹脂封止されている。最下面に積層されているチップのパッドは、半導体パッケージの端子12とボンディングワイヤ11により接続されている。半導体チップは、接着テープTPにより端子12と接着されており、端子12は、半導体チップと外部との接続を可能にする外部端子とつながっており、この外部端子はアドレス端子A0〜A22,/UB,/LB,ライトイネーブル信号/WE,/OE,チップセレクト信号CS1,/CS1,CS2,/CS2などの半導体チップ上の回路ブロックを動作させるための制御信号端子、データ入出力端子DQ0〜DQ15、電源供給のためのVCC電源端子、VSS接地電位用端子などが配置されている。
【0013】
本実施例では、とくに制限されないが、ボンディングパッドと接続されるアウターリード端子が半導体パッケージの対向する2辺(短辺)に配置され、そのうちの1辺にはA1〜A7、A18、A19,/LB,/UB,A22,CS2,/WE,A21,A20,A8〜A15の順に並んでおり、アドレス端子が辺の両端側に配置され、制御信号端子が中央部に配置される。一方、他辺も特に制限されないが、A0,/CS1,VSS,/OE,DQ0,DQ8,DQ1,DQ9,DQ2,DQ10,DQ3,DQ11,VCC,DQ4,DQ12,DQ5,DQ13,DQ6,DQ14,DQ7,DQ15,VSS,A16,A17の順に並んでおり、辺の端にアドレス端子、制御信号端子や接地電位端子が配置され、それに挟まれてデータ入出力端子や電源端子が配置される。また、パッケージの長辺は、チップの長辺方向と同方向となるよう配置されており、データ入出力パッドが配置される辺は、パッケージの短辺と、アドレスパッドが配置される辺は、パッケージの長辺と、それぞれ平行になっている。
【0014】
図2において、半導体パッケージの対向する2辺に配置された外部端子のうち、データ入出力端子が配置されている辺の端子においては、A0、A16,A17以外、すなわちアドレス端子以外は、半導体チップを横切らないように伸びている。一方、A0、A16,A17と、データ入出力端子が配置されている辺に対向する辺の端子は、半導体チップを横切るように伸びている。
【0015】
図3に、TSOPタイプのパッケージのチップ搭載基板に端子12が配置され、その上に本願に係るSRAMチップ10が複数スタックされる断面図を示す。スタックされたチップのパッドは、ボンディングワイヤ11により接続され、最下層、すなわち接着テープTPを挟んでパッケージのリードフレームに装着されたチップのパッドは、ボンディングワイヤにより端子12と接続されている。
本願に係るSRAMチップでは、隣接する2辺にパッドを配置し、1辺にアドレスパッド、他辺にデータ入出力パッドを設けることにより既存のSRAMパッケージのピン配置を変えることなく積層した複数のSRAMチップを搭載することができる。このとき、搭載されるパッケージも1辺にアドレスパッド、他辺にデータ入出力パッドを設け、アドレスパッドが配置される辺にはデータ入出力パッドを設けないようにすることにより、パッケージ端子とチップパッドの整合性をとることができる。また、同一のSRAMチップを複数搭載するときにチップを斜めにずらして搭載することによりスペーサーを付ける必要なく、低コスト化につながる。また、スペーサーがなくなることにより積層したチップの高さ方向における制約がなくなり、チップを何段もスタックすることが可能となる。
【0016】
図4は、図1で示した本願に係るSRAMチップのレイアウトの概略図を表す。同図においては、この発明が適用されるSRAMを構成する回路ブロックのうち主要なものが示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0017】
同図では、特に制限されないが、半導体チップ10が長辺方向および短辺方向に十字状にわけられ、それぞれの領域にメモリアレイMAが複数配置されている。メモリアレイMA周辺には、メインワードドライバMWD、センスアンプSA,XデコーダXDEC、YデコーダYDEC、入力回路IC,出力回路OC,電源回路カラム系救済ヒューズ回路XFUSE、ロウ系救済ヒューズ回路YFUSEなどの周辺回路が配置される。メモリアレイMAと周辺回路の外側にはテスト用のパッドTESTやボンディングパッドが半導体チップの辺に配置される。
【0018】
メモリアレイMAには、複数のワード線WLと、複数のデータ線DLと、ワード線とデータ線との交点に配置されるメモリセルMCが配置され、図4ではそのうち1本のワード線と、1本のデータ線と、1つのメモリセルで代表させている。メモリセルMCは、特に制限されないが、1対のCMOSインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ(2つのpチャネル型負荷MOSトランジスタと2つのnチャネル型駆動MOSトランジスタと有する)と、前記フリップ・フロップの2つの記憶ノードをデータ線に選択的に接続する2つnチャネル型転送MOSトランジスタとで構成される。nチャネル型MOSトランジスタのゲート電極には、ワード線が接続される。ワード線WLは、ワード線の駆動電圧を供給するサブワードドライバSWDに、サブワードドライバは、それらを選択的に駆動するメインワードドライバMWDに接続される。
【0019】
半導体チップの隣接する2辺に配置されるボンディングパッドは、アドレス信号の入力を受けるアドレスパッドA’0〜A’22と、制御信号の入力を受ける制御信号パッドと、メモリセルのデータを入出力するデータ入出力パッドDQ’0〜DQ’15と、電源電圧や接地電位を供給する電源パッドVCC’、接地電位パッドVSS’、データ入出力のためのバッファ(緩衝回路)36などからなる。このSRAMのメモリセルMCより情報の読み出しまたは書込みを行う場合、外部からアドレス信号が入力され、ロウアドレス信号、カラムアドレス信号が生成されて、それぞれ図示しないロウアドレスバッファ、カラムアドレスバッファに入力され、ロウデコーダ、カラムデコーダを介してメモリアレイMA内の任意のメモリセルが選択される。そして、入出力データは、書き込み動作時に入出力バッファ36を介して入力され、読み出し動作時にセンスアンプSAと入出力バス、入出力バッファ36を介して出力される。
【0020】
アドレスパッドが配置される長辺には、アドレスパッドと制御信号パッドがパッド列をなして配置され、信号の流れる方向を考え、ワード線と垂直な方向に配置されている。一方、データ入出力パッドが配置される短辺には、データ入出力パッドの他に電源パッドや接地電位パッドなどが配置され、データ線と垂直な方向に配置されている。また、パッドが配置されている辺に挟まれている角には、パッドが配置されないようにしている。この場合のコーナーからパッドまでの距離は、パッドの最小ピッチに出力バッファのレイアウト幅以上であることが望ましい。
【0021】
また、前記半導体チップには、内部電圧をモニタリングしたり、内部回路ブロックの中間信号を取り出したり、不良解析をしたりするためのテスト用パッドなどが設けられる。これらのテスト用パッドは、プローブにてチップより信号を取り出し、ボンディングをされることはない。本実施例では、アドレスパッドとデータ入出力パッドが配置される辺にそれぞれ対向する2辺ともに具備されているが、これは特に制限されず、テスト用パッドの数に応じて適宜配置可能である。
【0022】
本願に係るSRAMでは、アドレスパッドが配置される辺とデータ線が、またデータ入出力パッドが配置される辺とワード線が、それぞれ平行になるため、信号の流れに沿ってパッドが配置され、配線が複雑化するのを防いでいる。また、データ入出力パッドの数よりも多いアドレスパッドを半導体チップの長辺に配置しているため、パッドを配置するピッチが緩和されている。さらに、アドレスパッドが配置される辺の中央部に制御信号を入力するパッドを、データ入出力パッドが配置される辺の端部に制御信号パッドと接地電位パッド、中央部に電源パッドを配置し、前述のTSOPタイプのパッケージと整合性のとれたパッド配置にすることにより、端子とパッドを容易にボンディングすることができ、また、既存のSRAMパッケージを使用することができる。その上、パッド配置禁止領域を設けて、チップ角部からある所定の距離以上離れたところからパッドを配置することによりボンディングを容易にしている。
【0023】
なお、本実施例においては、半導体チップの長辺にアドレスパッド、短辺にデータ入出力パッドを設けたが、短辺にアドレスパッド、長辺にデータ入出力パッドを配置してもよい。また、通常データ入出力パッドよりもアドレスパッドの方が多いが、長辺または短辺にアドレスパッドが全て配置できなかった場合には、データ入出力パッドが配置される隣接他辺にアドレスパッドを置いてもよい。この場合、データ入出力パッドが配置される辺は、データ入出力パッドは互いに一群をなして配置されるとともに、アドレスパッドも互いに隣接して1群として配置すると、既存のSRAMパッケージに容易に搭載することができる。さらに、本実施例では、1列にパッド列を配置したが、2列等に配置してもよく、千鳥格子と呼ばれるパッドを互い違いに2列配置してもよい。
<実施例2>
図5は、本願発明第2の実施例である半導体チップ10を複数スタックし、BGA(ボール・グリッド・アレイ)タイプのCSP(チップ・スケール・パッケージ)に搭載した半導体装置1を上面からみたものであり、図6は、図5にかかる半導体装置1の配線基板を示したものである。図5においては、図4で示したSRAMチップと同様の構成のものが複数スタックされ、チップのパッド同士が例えばAu細線等のボンディングワイヤ11でボンディングされている。パッケージの最下層に配置されているSRAMチップのパッドは、パッケージの内部端子55〜59にワイヤ11でボンディングされ、レジン等により樹脂封止されている。パッケージの内部端子は、アドレス内部端子55、制御信号内部端子56、データ入出力信号端子57、接地電位端子58、電源端子59などからなり、これらの内部端子は、特に制限されないが、パッケージの隣接する2辺に配置されている。このうちの1辺は、アドレス内部端子が辺の両端に、中央部に制御信号内部端子が配列され、他辺には、端部に制御信号内部端子、接地電位端子が配置され、それに挟まれてデータ入出力端子と電源端子が配置される。
【0024】
図6においては、内部端子から伸びる基板上部の配線52が、スルーホール54を通り基板下部の配線60を経て半田ボール53に、あるいはスルーホール54から直接半田ボール53に接続される様子を示す。ボール53は、グリッドアレイ状に配列され、それぞれのボールは、内部端子と対応するアドレス端子、制御信号端子、データ入出力端子、接地電位端子、電源端子として働く。
【0025】
本実施例では、第1の実施例で記載した効果に加えて、パッケージの隣接する2辺に内部端子を設けているため、本願に係るチップを容易にボンディングすることが可能となる。また、BGAタイプのCSPパッケージに本願SRAMを搭載しているため、大容量のSRAMを小型で薄型のパッケージに載せることができる。
<実施例3>
図7から図10は、図3に示したSRAMチップ13を、システムLSIチップ14と積層させた本願発明第3の実施例を示す。本実施例では、図7にSRAMチップがシステムLSIチップよりも大きい場合、図8にSRAMチップがシステムLSIチップとほぼ同じ大きさの場合、図9にSRAMチップがシステムLSIチップよりも小さい場合を示している。システムLSIチップ14は、特に制限されないが、CPU61、メモリ62、ロジック63、キャッシュ用RAM64、インターフェース回路65など複数の回路ブロックから構成され、それらは内部バス66で接続される。システムLSIチップの4辺には、外部との信号を入出力するパッドが配置される。システムLSIチップに配置される4辺のパッドのうち、SRAMチップ13のパッドが配置される2辺に接する辺のパッドは、ボンディングワイヤでSRAMチップのパッドと接続される。積層されたSRAMチップとシステムLSIチップでは、インターフェースをとるため、SRAMチップ、システムLSIチップはともに隣接する2辺にインターフェース用のパッドやバッファを設け、また、両チップの隣接した2辺がそれぞれ共有する角を合わせて両チップをスタックさせるようにする。
【0026】
図10に、本実施例に係るシステムLSIとSRAMの回路ブロックの概略図を示す。CPU、ROM、LOGIC、CACHEから出力されるアドレス信号やデータ信号は、それぞれ内部アドレスバス72、内部データバス73を介してインターフェース回路MCTLに入力される。MCTLに入力された信号は、アドレスバス72、データバス73を介し、本願に係るSRAMに入力される。一方、SRAMから出力されるデータ信号は、前述のアドレスバス72、データバス73を通りMCTLに入力され、データバスを介してそれぞれROM,LOGIC等に入力される。本回路ブロック図のうち、CPU,ROM,LOGIC,CACHEに係る部分は前述のシステムLSIチップ上で行われ、SRAMでは、本願に係るSRAMチップ上で行われる。MCTLは、システムLSIチップ、SRAMチップの両方に具備される。
【0027】
本実施例では、大容量SRAMを搭載したシステムLSIにおいて、CPU,ロジック、ROM等に対し積層をしやすいように、大容量SRAMチップのボンディングパッドを隣接する2辺に配置し、1辺にアドレスパッド、他辺にデータ入出力パッドを配置している。このように、CPU,ロジック、キャッシュ、SRAMチップ等を複数搭載したシステムLSIにおいて、ボンディングパッドの配置位置の自由度が他のチップに比べて高いSRAMチップのパッドの配置位置を工夫した方が容易にスタックできる。
【0028】
本実施例のように、メモリチップの隣接する2辺のうちの1辺にアドレスパッド、他辺にデータ入出力パッドを設けてシステムLSIチップに積層することにより、論理チップとメモリチップがそれぞれどのような大きさであっても容易に積層、ボンディングが可能となる。また、メモリチップと論理チップの隣接する2辺にインターフェースをとるためのパッドやバッファを配置し、メモリチップのボンディングパッドと接続される論理チップのボンディングパッドを、論理チップの1つの角を共有する2辺に配置することによりボンディングやスタックを容易にしている。また、前述したように、SRAMチップのパッドがある辺に挟まれた角にパッド配置禁止領域を設けることにより、図7のようにシステムLSIチップがSRAMチップよりも小さい場合にも容易に2つのチップをボンディングすることが可能となる。
【0029】
以上、本発明者によってなされた発明を、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0030】
例えば、本実施例ではSRAMチップの隣接する2辺にボンディングパッドを具備し、1辺にアドレスパッド、他辺にデータ入出力パッドを設けたが、SRAMチップの代わりにDRAM、SSRAM,SDRAM、また、特に通常チップの4辺にボンディングパッドを配置するフラッシュメモリ等他のメモリチップに代えることも可能である。またSRAM同士をスタックする代わりにDRAM同士、あるいはSRAMとDRAMのスタックをすることも可能である。また、システムLSIに搭載するメモリをSRAMとしたが、システムLSIに搭載するメモリも、SRAMに限らず他のメモリチップを用いることも可能である。
また、スタックするチップ数も、システムLSIとSRAMのスタックでは2段、またSRAM同士のスタックも2段としたが、スタック実装用半導体装置は、2段よりさらに多段構造であってもよい。
【0031】
さらに、本願ではスタックしたSRAMのパッケージを、TSOPタイプとBGAタイプのパッケージを例にとり説明したが、QFP(クワッド・フラット・パッケージ)等の各種パッケージに搭載することも可能である。
【0032】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数のチップを積層する半導体装置において、該チップの隣接する2辺にボンディングパッドを配置し、アドレスパッドを1辺に、データ入出力パッドを他辺に配置することにより、チップを積層すること、及びボンディングを容易にすることができる。
【図面の簡単な説明】
【図1】第1の実施例である本願に係るSRAMチップを複数スタックしTSOP(Thin Small Outline Package)に実装した上面図である。
【図2】第1の実施例である本願に係るSRAMチップを複数スタックしTSOPに実装した下面図である。
【図3】第1の実施例である本願に係るSRAMチップを複数スタックしTSOPに実装した断面図である。
【図4】第1の実施例である本願に係るSRAMチップの概略図である。
【図5】第2の実施例である本願に係るSRAMチップを複数スタックしCSP(Chip Scale Package)に実装した上面図である。
【図6】第2の実施例である本願に係るCSPの基板配線の概略図である。
【図7】第3の実施例である本願に係るSRAMチップを該SRAMチップよりも小さいシステムLSIチップと積層させた概略図である。
【図8】第3の実施例である本願に係るSRAMチップを該SRAMチップと同程度の大きさのシステムLSIチップと積層させた概略図である。
【図9】第3の実施例である本願に係るSRAMチップを該SRAMチップよりも大きいシステムLSIチップと積層させた概略図である。
【図10】第3の実施例である本願に係るSRAMとシステムLSIの回路ブロックの概略図である。
【符号の説明】
1 半導体装置
2 半導体パッケージ
10、A、B 半導体チップ
11 ボンディングワイヤ
12 端子
13 SRAMチップ
14 システムLSIチップ
30 パッド
36 入出力バッファ
51 基板
52、60 配線
53 半田ボール配置位置
54 スルーホール
55 アドレス内部端子
56 制御信号内部端子
57 データ入出力端子
58 接地電位端子
59 電源端子
61、CPU CPU
62、ROM、SRAM メモリ
63、LOGIC ロジック
64、CACHE キャッシュ用RAM
65、MCTL インターフェース回路
72 アドレスバス
73 データバス
A0〜A22 アドレス端子
A’0〜A’22 アドレスパッド
/UB、/LB、/WE、/OE、CS1、/CS1、CS2、/CS2 制御信号用端子
/UB’、/LB’、/WE’、/OE’、CS’1、/CS’1、CS’2、/CS’2 制御信号用パッド
DQ0〜DQ15 データ入出力用端子
DQ’0〜DQ’15 データ入出力用パッド
VCC 電源端子
VCC’ 電源パッド
VSS 接地電位用端子
VSS’ 接地電位用パッド
TEST テスト用パッド
TP 接着用テープ
MA メモリアレイ
MWD メインワードドライバ
SWD サブワードドライバ
XDEC ロウデコーダ
YDEC カラムデコーダ
MWDEC メインワードデコーダ
I/OC 入出力回路
XFUSE X救済ヒューズ
YFUSE Y救済ヒューズ
WL ワード線
DL データ線
CC 制御回路
VC 電源回路
YS カラムスイッチ
SA センスアンプ。
Claims (20)
- 回路ブロックと、
前記回路ブロックに所定のアドレス信号を外部から供給するための複数のアドレスパッドと、
前記回路ブロックに対してデータを入力または出力するための複数のデータ入出力パッドとを、4辺を有する半導体チップ上に形成した半導体装置であって、
前記複数のデータ入出力パッドは、前記半導体チップの第1の辺に沿って配置され、
前記複数のアドレスパッドのうち少なくとも1つは、前記半導体チップの角の1つを前記第1の辺と共有する第2の辺に沿って配置され、
前記第1の辺に対向する第3の辺と前記第2の辺に対向する第4の辺とには、前記複数のアドレスパッドと、前記複数のデータ入出力パッドとを配置しない半導体装置。 - 請求項1記載の半導体装置において、
ボンディングにより前記半導体チップの外部の信号を入力または出力をするためのパッドは、前記第3の辺と前記第4の辺とに配置されなく、
ボンディングされない内部回路のテスト用パッドが前記第3の辺または前記第4の辺に配置される半導体装置。 - 請求項1記載の半導体装置において、
前記回路ブロックを動作させるために必要な制御信号及び電源供給のためのパッドは、前記第1の辺もしくは第2の辺、または前記第1及び第2の辺に配置され、
前記第3及び第4の辺には、前記回路ブロックを動作させるために必要な制御信号及び電源供給のためのパッドが配置されない半導体装置。 - 請求項1記載の半導体装置において、
前記第2の辺には、前記複数のデータ入出力パッドが配置されない半導体装置。 - 請求項4記載の半導体装置において、
前記第1の辺には、前記複数のアドレスパッドが配置されない半導体装置。 - 第1及び第2チップを含む積層された複数のチップを具備する半導体装置であって、
前記第1チップは、四辺形のチップであって、複数の第1アドレスパッドと、複数のデータ入出力パッドとを含む複数のボンディングパッドとを具備し、
前記複数のデータ入出力パッドは、前記四辺形のチップの第1の辺に配置され、
前記複数の第1アドレスパッドは、前記四辺形のチップの角の1つを前記第1の辺と共有する第2の辺に配置され、
前記第2の辺には、前記複数のデータ入出力パッドが配置されず、
前記第1の辺に対向する第3の辺と、前記第2の辺に対向する第4の辺とには、ボンディングにより外部の信号の入力または出力をするためのパッドが配置されない半導体装置。 - 請求項6記載の半導体装置において、
前記第1チップは、前記第1の辺に配置された複数の第2アドレスパッドをさらに有し、
前記複数の第2アドレスパッドの数は、前記複数のデータ入出力パッドの数よりも少ない半導体装置。 - 請求項7記載の半導体装置において、
前記第1の辺において前記複数のデータ入出力パッドは互いに隣接して1群として配置されるとともに、前記複数の第2アドレスパッドは、互いに隣接して1群として配置される半導体装置。 - 請求項6記載の半導体装置において、
前記第1の辺には、アドレス信号を入力するためのボンディングパッドが配置されない半導体装置。 - 請求項9記載の半導体装置において、
前記第1チップは、複数のワード線と複数のデータ線との交点に設けられた複数のメモリセルとを有するメモリアレイを含み、
前記複数のデータ線は前記第2の辺と平行方向に配置される半導体装置。 - 請求項10記載の半導体装置において、
前記第1チップは、長方形であり、
前記第2の辺は、前記第1チップの長辺である半導体装置。 - 請求項11記載の半導体装置において、
前記複数のボンディングパッドは、前記第1チップに制御信号を入力する制御信号パッドと、前記第1チップに所定の電位を供給する電源パッドとをさらに含み、
前記制御信号パッドと、前記電源パッドとは、前記第1及び第2の辺に配置され、前記第3及び第4の辺には配置されない半導体装置。 - 請求項6記載の半導体装置は、
前記複数のチップを搭載したパッケージをさらに有し、
前記パッケージは、前記複数のボンディングパッドと接続される複数のアウターリード端子を有し、
前記複数のアウターリード端子は、前記パッケージの対向する2辺に配置される半導体装置。 - 請求項13記載の半導体装置において、
前記複数のデータ入出力パッドが配置される辺は、前記パッケージの短辺方向と平行である半導体装置。 - 請求項14記載の半導体装置において、
前記複数のアウターリード端子は、前記パッケージの短辺に配置される半導体装置。 - 請求項15記載の半導体装置において、
前記短辺のうち1辺に配置される前記複数のアウターリード端子は、それぞれ前記複数のデータ入出力パッドに接続され、
前記短辺の他辺に配置される前記複数のアウターリード端子は、前記複数のデータ入出力パッドに接続されない半導体装置。 - 請求項6記載の半導体装置は、
前記複数のチップを搭載する基板を含むパッケージをさらに有し、
前記基板は、前記第1チップの前記複数のボンディングパッドと接続されるパッドを有し、
前記基板に配置されるパッドは、前記パッケージの隣接する2辺に配置される半導体装置。 - 請求項17記載の半導体装置において、
前記複数のデータ入出力パッドは、前記基板の第1の辺に沿って設けられた複数のパッドと接続され、
前記基板の前記第1の辺と異なる他の辺には、前記複数のデータ入出力パッドと接続されるパッドを設けない半導体装置。 - 請求項6記載の半導体装置において、
前記複数のチップは、各々に同種のチップであって、
前記複数のチップは、それぞれの前記第1と第2の辺に配置された前記複数のボンディングパッドが、積層された他のチップと重ならないようにずらして積層される半導体装置。 - 4辺を有するメモリチップと、4辺を有する論理チップを含む複数のチップを積層した半導体装置であって、
前記メモリチップは、四辺形のチップであって、複数の第1アドレスパッドと、複数のデータ入出力パッドとを含む複数の第1ボンディングパッドとを具備し、
前記複数のデータ入出力パッドは、前記メモリチップの第1の辺に配置され、
前記複数の第1アドレスパッドは、前記四辺形のチップの角の1つを前記第1の辺と共有する第2の辺に配置され、
前記第2の辺には、前記複数のデータ入出力パッドが配置されず、
前記第1の辺に対向する第3の辺と、前記第2の辺に対向する第4の辺とには、ボンディングにより外部の信号の入力または出力をするためのパッドが配置されず、
前記論理チップは、4辺形のチップであって、4辺に複数の第2ボンディングパッドを有し、
前記論理チップに配置される前記複数の第2ボンディングパッドのうち、前記メモリチップと接続されるボンディングパッドは、前記論理チップの1つの角を共有する2辺に配置される半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003005235A JP2004221215A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置 |
TW092136441A TW200414501A (en) | 2003-01-14 | 2003-12-22 | Semiconductor device |
CNA2004100018336A CN1518104A (zh) | 2003-01-14 | 2004-01-14 | 半导体器件 |
US10/756,497 US20040145042A1 (en) | 2003-01-14 | 2004-01-14 | Semiconductor device |
KR1020040002534A KR20040065176A (ko) | 2003-01-14 | 2004-01-14 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003005235A JP2004221215A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004221215A true JP2004221215A (ja) | 2004-08-05 |
Family
ID=32732729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003005235A Pending JP2004221215A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20040145042A1 (ja) |
JP (1) | JP2004221215A (ja) |
KR (1) | KR20040065176A (ja) |
CN (1) | CN1518104A (ja) |
TW (1) | TW200414501A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
KR100630761B1 (ko) | 2005-08-23 | 2006-10-02 | 삼성전자주식회사 | 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지 |
JP2008130998A (ja) * | 2006-11-24 | 2008-06-05 | Toshiba Corp | 半導体集積回路 |
US8791559B2 (en) | 2011-12-30 | 2014-07-29 | Samsung Electronics Co., Ltd. | Semiconductor package with package on package structure |
US9105462B2 (en) | 2013-03-01 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
US9312236B2 (en) | 2013-03-01 | 2016-04-12 | Kabushiki Kaisha Toshiba | Semiconductor device, wireless device, and storage device |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI381485B (zh) * | 2005-11-10 | 2013-01-01 | Renesas Electronics Corp | Semiconductor device manufacturing method and semiconductor device |
JP4489100B2 (ja) * | 2007-06-18 | 2010-06-23 | 株式会社東芝 | 半導体パッケージ |
US8058099B2 (en) * | 2007-06-28 | 2011-11-15 | Sandisk Technologies Inc. | Method of fabricating a two-sided die in a four-sided leadframe based package |
US8395246B2 (en) * | 2007-06-28 | 2013-03-12 | Sandisk Technologies Inc. | Two-sided die in a four-sided leadframe based package |
US8399973B2 (en) * | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
JP2010021449A (ja) * | 2008-07-11 | 2010-01-28 | Toshiba Corp | 半導体装置 |
JP5581627B2 (ja) * | 2009-08-05 | 2014-09-03 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP2011061090A (ja) * | 2009-09-11 | 2011-03-24 | Elpida Memory Inc | 半導体装置及びこれを備える半導体パッケージ |
US20110193207A1 (en) * | 2010-02-09 | 2011-08-11 | Freescale Semiconductor, Inc | Lead frame for semiconductor die |
US8823165B2 (en) | 2011-07-12 | 2014-09-02 | Invensas Corporation | Memory module in a package |
US8513817B2 (en) | 2011-07-12 | 2013-08-20 | Invensas Corporation | Memory module in a package |
US8502390B2 (en) | 2011-07-12 | 2013-08-06 | Tessera, Inc. | De-skewed multi-die packages |
US8441111B2 (en) | 2011-10-03 | 2013-05-14 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
US8525327B2 (en) | 2011-10-03 | 2013-09-03 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
US8436457B2 (en) | 2011-10-03 | 2013-05-07 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
JP5857129B2 (ja) * | 2011-10-03 | 2016-02-10 | インヴェンサス・コーポレイション | 窓なしのワイヤボンドアセンブリのためのスタブ最小化 |
US8659140B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate |
JP5947904B2 (ja) | 2011-10-03 | 2016-07-06 | インヴェンサス・コーポレイション | 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 |
KR101894823B1 (ko) | 2011-10-03 | 2018-09-04 | 인벤사스 코포레이션 | 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화 |
US8513813B2 (en) | 2011-10-03 | 2013-08-20 | Invensas Corporation | Stub minimization using duplicate sets of terminals for wirebond assemblies without windows |
KR20140069343A (ko) | 2011-10-03 | 2014-06-09 | 인벤사스 코포레이션 | 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화 |
US8659143B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization for wirebond assemblies without windows |
US8787034B2 (en) | 2012-08-27 | 2014-07-22 | Invensas Corporation | Co-support system and microelectronic assembly |
US8848392B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support module and microelectronic assembly |
US8848391B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support component and microelectronic assembly |
US9368477B2 (en) | 2012-08-27 | 2016-06-14 | Invensas Corporation | Co-support circuit panel and microelectronic packages |
KR102043369B1 (ko) | 2012-11-21 | 2019-11-11 | 삼성전자주식회사 | 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지 |
US9070423B2 (en) | 2013-06-11 | 2015-06-30 | Invensas Corporation | Single package dual channel memory with co-support |
US9123555B2 (en) | 2013-10-25 | 2015-09-01 | Invensas Corporation | Co-support for XFD packaging |
US9281296B2 (en) | 2014-07-31 | 2016-03-08 | Invensas Corporation | Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design |
US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
KR102579877B1 (ko) | 2016-11-22 | 2023-09-18 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
CN110692134B (zh) | 2019-06-14 | 2021-03-23 | 深圳市汇顶科技股份有限公司 | 芯片封装结构和电子设备 |
US11475940B2 (en) | 2020-12-11 | 2022-10-18 | Micron Technology, Inc. | Semiconductor device layout for a plurality of pads and a plurality of data queue circuits |
US20230187348A1 (en) * | 2021-12-09 | 2023-06-15 | Texas Instruments Incorporated | Semiconductor fuse with multi-bond wire |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000315776A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
US6605875B2 (en) * | 1999-12-30 | 2003-08-12 | Intel Corporation | Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size |
TW523890B (en) * | 2002-02-07 | 2003-03-11 | Macronix Int Co Ltd | Stacked semiconductor packaging device |
-
2003
- 2003-01-14 JP JP2003005235A patent/JP2004221215A/ja active Pending
- 2003-12-22 TW TW092136441A patent/TW200414501A/zh unknown
-
2004
- 2004-01-14 CN CNA2004100018336A patent/CN1518104A/zh active Pending
- 2004-01-14 US US10/756,497 patent/US20040145042A1/en not_active Abandoned
- 2004-01-14 KR KR1020040002534A patent/KR20040065176A/ko not_active Application Discontinuation
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
KR100630761B1 (ko) | 2005-08-23 | 2006-10-02 | 삼성전자주식회사 | 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지 |
JP2008130998A (ja) * | 2006-11-24 | 2008-06-05 | Toshiba Corp | 半導体集積回路 |
US7683491B2 (en) | 2006-11-24 | 2010-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
US8791559B2 (en) | 2011-12-30 | 2014-07-29 | Samsung Electronics Co., Ltd. | Semiconductor package with package on package structure |
US9105462B2 (en) | 2013-03-01 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
US9312236B2 (en) | 2013-03-01 | 2016-04-12 | Kabushiki Kaisha Toshiba | Semiconductor device, wireless device, and storage device |
Also Published As
Publication number | Publication date |
---|---|
KR20040065176A (ko) | 2004-07-21 |
US20040145042A1 (en) | 2004-07-29 |
TW200414501A (en) | 2004-08-01 |
CN1518104A (zh) | 2004-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004221215A (ja) | 半導体装置 | |
US11424176B2 (en) | Semiconductor device with sealed semiconductor chip | |
US7339257B2 (en) | Semiconductor device in which semiconductor chip is mounted on lead frame | |
TWI453889B (zh) | 半導體裝置 | |
US6426560B1 (en) | Semiconductor device and memory module | |
US6740981B2 (en) | Semiconductor device including memory unit and semiconductor module including memory units | |
JP2647023B2 (ja) | 半導体記憶装置 | |
US20060001131A1 (en) | Memory device power distribution in memory assemblies | |
KR100830009B1 (ko) | 반도체 장치 | |
JP2006318634A (ja) | 積層型半導体メモリ装置 | |
US6121681A (en) | Semiconductor device | |
US20190206819A1 (en) | Semiconductor memory chip, semiconductor memory package, and electronic system using the same | |
JP4754201B2 (ja) | 半導体装置 | |
JP2748940B2 (ja) | 樹脂封止型半導体装置 | |
JPH0358544B2 (ja) | ||
TW202201721A (zh) | 半導體記憶裝置 | |
JPH04269857A (ja) | 高集積半導体装置及びその製造方法 | |
WO1998044559A1 (fr) | Module de memoire |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |