KR20040065176A - 반도체장치 - Google Patents

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KR20040065176A
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KR
South Korea
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pads
chip
disposed
data input
pad
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KR1020040002534A
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English (en)
Inventor
사다유키 모리타
요시카즈 사이토우
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

본 발명은 반도체장치에 관한 것으로, 대용량SRAM의 칩을 복수스택 하는 메모리나, 시스템LSI에 탑재하는 대용량SRAM칩에 있어서, 스택 하기 쉽고, 본딩이 용이한 SRAM칩을 제공한다.
회로블록에 소정의 어드레스신호를 외부로부터 공급되는 어드레스패드와 회로블록에 대해 데이터를 입출력하기 위한 데이터입출력패드를 반도체칩상에 형성하고, 데이터입출력패드는 반도체칩의 제 1의 변에 따라 배치되고, 어드레스패드는 반도체칩의 모서리의 하나를 제 1의 변과 공유하는 제 2의 변에 따라 배치되고, 제 2의 변에는 데이터입출력패드가 배치되지 않도록 한다.
칩의 하나의 변에 어드레스패드, 다른 변에 데이터입출력패드를 집중적으로 배치함으로써, 적층이나 본딩이 용이하게 되는 기술을 제공한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치, 특히 하나의 패키지에 반도체칩을 복수 탑재한 멀티칩 패키지의 반도체장치에 관한 것이다. 구체적으로는 SRAM(스태틱ㆍ랜덤ㆍ억세스ㆍ메모리) 등의 메모리를 복수 스택하거나, 혹은 시스템LSI칩과 조합하여 적층하는 기술에 과한 것이다.
전자기기의 고성능화, 대용량화에 따라, 하나의 반도체패키지내에 복수의 반도체칩을 설치하고 고밀도실장한 멀티칩 패키지(MCP)기술의 개발이 진행되고 있다. 이와 같이, 복수의 칩을 실장하는 기술의 구체적인 방법으로서, 하나의 기판에 복수의 칩을 평면모양으로 늘어놓는 방법과, 복수의 칩을 적층모양으로 스택하는 방법이 있다. 후자의 스택드MCP의 기술은 적층하는 칩의 4변에 설치한 칩단자나 패드를 와이어 본딩할 때, 스페이서 등을 이용하여 적층하는 칩끼리 높이 방향에 있어서 폭을 갖게 하고 있다. 또, 패드를 칩이 인접하는 2변에 배치하고, 당해 칩을 복수 스택하는 기술도 개시되고 있다(예를 들면, 일본특개평 4-199566호 공보(제 1 도), 일본특개 2001-196526호 공보(제 1 도)참조).
본원 발명자 등은 본원에 앞서, 메모리대용량화의 니즈에 응하기 위해, 종래의 대용량SRAM의 칩을 복수 스택한 메모리를 만들 경우에 있어서, 다음과 같은 점에 배려해야 할 것을 알아차렸다. 즉, 종래의 SRAM칩에서는 칩 위의 패드가 칩이 대향하는 2변에 배치되어 있으므로, 스택을 할 경우는 스페이서 등을 이용하여 높이 방향으로 폭을 가지게 하고, 본딩에 필요한 높이를 확보 해햐 한다. 이 때문에, 패키지 사이즈가 커지고 스택하는 수가 제한된다.
또, 하나에 칩에 CPU나 메모리, 로직 등을 탑재한 시스템LSI에 대용량의 SRAM칩을 부하 할 때, 시스템LSI의 기능향상을 위해 대용량의 SRAM를 로직, ROM 등을 탑재한 시스템LSI칩과 함께 하나의 칩상에 탑재하려고 하면, SRAM칩의 사이즈가 다른 칩과 비교해서 크기 때문에, 칩사이즈의 증대를 초래 해버린다. 이것은 패키지사이즈의 증대, SRAM칩 기인에 의한 이익율의 저하에도 이어진다. 또한, 시스템LSI용 프로세스는 기본적으로 SRAM프로세스보다도 다층배선일 것이 많기 때문에, SRAM 위에 만들어진 배선층이 쓸데없게 되어 버린다.
이에 대신하여, SRAM칩과 시스템LSI칩을 따로 따로 해서, 양쪽 칩을 적층시키려고 하면, 종래의 SRAM칩의 칩사이즈나 본딩패드의 배치위치에 따라서는 스택 할 수 없는 경우도 발생한다.
이것을 해소하기 위해서는 전술한 특허문헌과 같이 인접하는 2변에 패드를 배치하고, 적층한 칩을 비스틈하게 비켜놓고 탑재함으로써 본딩을 용이하게 할 수가 있다.
그러나, 전술한 특허문헌이 개시한 기술을 이용하여, SRAM칩끼리 적층하려고 했을 때, 스택이나 본딩을 용이하게 하기 위해, 본원 발명자 등은 어드레스패드나데이터입출력패드의 배치위치를 고려할 필요가 있는 것을 알아차렸다. 또한, 저비용이나 편의성을 생각하고, 기존의 SRAM패키지에 SRAM를 스택해서 탑재할 수 있도록, SRAM칩의 패드위치를 고려할 필요가 있다. 또, SRAM칩과 시스템LSI칩을 스택할 경우에 있어서도, 스택을 용이하게 할 수 있도록 패드위치의 배치를 궁리할 필요가 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 시스템LSI와 SRAM를, 혹은 SRAM칩끼리를 용이하게 적층하는 것이 가능하게 되는 SRAM칩을 제공하는데 있다.
이 발명의 상기 및 그 외의 목적과 신규의 특징은 본 명세서의 서술 및 첨부 도면에서 밝혀질 것이다.
본원에 있어서, 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 회로블록과, 상기 회로블록의 소정의 어드레스신호를 외부로부터 공급되는 복수의 어드레스패드와, 상기 회로블록에 대해 데이터를 입력 또는 출력하기 위한 복수의 데이터입출력 패드를 4변을 갖는 반도체칩상에 형성한 반도체장치에 있어서, 상기 복수의 데이터입출력 패드는 상기 반도체칩의 제 1의 변을 따라 배치되고, 상기 어드레스패드는 상기 반도체칩 모서리의 하나를 상기 제 1의 변과 공유하는 제 2의 변을 따라 배치되고, 상기 제 2의 변에는 상기 데이터입출력 패드가 배치되지 않도록 한다.
도 1은 제 1의 실시예인 본원에 관한 SRAM칩을 복수스택 하고 TSOP(Thin Small Outline Package)에 실장한 상면도이다.
도 2는 실시예인 본원에 관한 SRAM칩을 복수스택하고 TSOP에 실장한 하면도이다.
도 3은 실시예인 본원에 관한 SRAM칩을 복수스택하고 TSOP에 실장한 단면도이다.
도 4는 실시예인 본원에 관한 SRAM칩의 개략도이다.
도 5는 제 2의 실시예인 본원에 관한 SRAM칩을 복수스택 하고 CSP(Chip Scale Package)에 실장한 상면도이다.
도 6은 제 2의 실시예인 본원에 관한 CSP의 기판배선의 개략도이다.
도 7은 제 3의 실시예인 본원에 관한 SRAM칩을 당해 SRAM칩보다도 작은 시스템LSI칩과 적층시킨 개략도이다.
도 8은 제 3의 실시예인 본원에 관한 SRAM칩을 당해 SRAM칩과 동일한 정도의 크기의 시스템LSI칩과 적층시킨 개략도이다.
도 9는 제 3의 실시예인 본원에 관한 SRAM칩을 당해 SRAM칩보다도 큰 시스템LSI칩과 적층시킨 개략도이다.
도 10은 제 3의 실시예인 본원에 관한 SRAM와 시스템LSI의 회로블록의 개략도이다.
〈실시예 1〉
도 1은 본원 발명 제 1의 실시예인 반도체칩(10)중, 동종류의 칩을 복수 스택하고, 후술하는 본딩패드가 적층된 다른 칩과 겹져지지 않도록 비켜놓고 적층되어, TSOP타입의 패키지(2)에 탑재한 반도체장치(1)를 상면에서 본 것, 도 2는 도 1에 관한 반도체장치(1)를 아래로부터 본 것, 도 3은 도 1에 관한 반도체장치의 A-A'면에 따른 단면이고, 모식적으로 나타내는 단면도이다.
도 1에 있어서, 반도체칩(10)은 복수 스택되고, 당해 반도체칩에서 하나의 모서리를 공유하는 2변에는 외부의 신호를 입출력하기 위한 본딩패드(30)가 배치되고, 상기 2변에 각각 대향하는 변에는 본딩패드가 배치되지 않는다. 또, 후술하는 것과 같이, 본딩패드는 1변에 어드레스패드를, 다른 변에는 데이터입출력 패드를 배치하고 있어, 어드레스패드가 배치되어 있는 변에는 데이터입출력 패드를 데이터입출력 패드가 배치되어 있는 변에는 어드레스패드를 설치하지 않도록 하고 있다. 또, 적층되어 있는 각각의 칩의 패드는 예를 들면, Au세선 등의 본딩와이어(11)에 의해 칩의 패드끼리 접속되고, 그 후 반도체장치는 에폭시계 레진 등으로 수지봉지되어 있다. 최하면에 적층되어 있는 칩의 패드는 반도체 패키지의 단자(12)와 본딩와이어(11)에 의해 접속되어 있다. 반도체칩은 접착테이프(TP)에 의해 단자(12)와 접착되고 있고, 단자(12)는 반도체칩과 외부와의 접속을 가능하게 하는 외부단자와 이어지고 있고, 이 외부단자는 어드레스단자(A0~A22, /UB, /LB), 라이트 이네이블신호(/WE, /OE), 칩세렉트신호(CS1, /CS1, CS2, /CS2) 등의 반도체칩상의 회로블록을 동작시키기 위한 제어신호단자, 데이터입출력단자(DQ0~DQ15), 전원공급을 위한 VCC전원단자, VSS접지전위용단자 등이 배치되고 있다.
본 실시예에서는 특별히 제한되지 않지만, 본딩패드와 접속되는 아우터리드단자가 반도체패키지의 대향하는 2변(단변)에 배치되고, 그 중의 1변에는 A1~A7, A18, A19, /LB, /UB, A22, CS2, /WE, A21, A20, A8~A15의 순서로 늘어 놓고, 어드레스단자가 변의 양단측에 배치되고, 제어신호단자가 중앙부에 배치된다. 한편, 다른 변에도 특별히 제한되지 않지만, A0, /CS1, VSS, /OE, DQ0, DQ8, DQ1, DQ9, DQ2, DQ10, DQ3, DQ11, VCC, DQ4, DQ12, DQ5, DQ13, DQ6, DQ14, DQ7, DQ15, VSS, A16, A17의 순서로 줄 서 있고, 변 끝에 어드레스단자, 제어신호단자나 접지전위단자가 배치되고, 그것에 끼워 데이터입출력단자나 전원단자가 배치된다. 또, 패키지의 장변에는 칩의 장변 방향과 동방향이 되도록 배치되어 있고, 데이터입출력 패드가 배치되는 변에는 패키지의 단변과, 어드레스 패드가 배치되는 변은 패키지의 장변과 각각 평행으로 되어 있다.
도 2에 있어서, 반도체패키지의 대향하는 2변에 배치된 외부단자중, 데이터입출력단자가 배치되어 있는 변의 단자에 있어서는 A0, A16, A17 이외, 즉 어드레스단자 이외는 반도체칩을 가로지르지 않도록 연장되고 있다. 한편, A0, A16, A17과, 데이터입출력단자가 배치되어 있는 변에 대향하는 변의 단자는 반도체칩을 가로지르도록 연장되고 있다.
도 3에 TSOP타입의 패키지의 칩탑재기판에 단자(12)가 배치되어, 그 위에 본원에 관한 SRAM칩(10)이 복수 스택되는 단면도를 나타낸다. 스택된 칩의 패드는 본딩와이어(11)에 의해 접속되고, 최하층, 즉 접착테이프(TP)를 끼워 패키지의 리드플레임에 장착된 칩의 패드는 본딩와이어에 의해 단자(12)와 접속되어 있다. 본원에 관한 SRAM칩에서는 인접하는 2변에 패드를 배치하고, 1변에 어드레스패드, 다른 변에 데이터입출력 패드를 설치함으로써 기존의 SRAM패키지의 핀배치를 바꾸는 일이 없이 적층한 복수의 SRAM칩을 탑재할 수가 있다. 이 때, 탑재되는 패키지도 1변에 어드레스패드, 다른 변에 데이터입출력 패드를 설치하고, 어드레스패드가 배치되는 변에는 데이터입출력 패드를 설치하지 않도록 함으로써, 패키지단자와 칩패드의 정합성을 취할 수가 있다. 또, 동일한 SRAM칩을 복수 탑재할 때에 칩을 비스틈하게 비켜놓고 탑재함으로써 스페이서를 부착할 필요가 없고, 저비용화에 이어진다. 또, 스페이서가 없어짐으로써 적층한 칩의 높이방향에 있어서의 제약이 없어지고, 칩을 몇단씩 스택하는 것이 가능해진다.
도 4는 도 1에서 도시한 본원에 관한 SRAM칩의 레이아웃의 개략도를 나타낸다. 동도면에 있어서는 이 발명이 적용되는 SRAM를 구성하는 회로블록 가운데 주요한 것이 표시되어 있고, 그것이 공지의 반도체집적회로의 제조기술에 의해, 단결정실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.
동도면에서는 특별히 제한되지 않지만, 반도체칩(10)이 장변방향 및 단변방향에 십자형으로 나누어져, 각각의 영역에 메모리 어레이(MA)가 복수 배치되고 있다. 메모리 어레이(MA)주변에는 메인워드 드라이버(MWD), 센스앰프(SA), X디코더(XDEC), Y디코더(YDEC), 입력회로(IC), 출력회로(OC), 전원회로컬럼계 구제퓨즈회로(XFUSE), 로우계 구제퓨즈회로(YFUSE) 등의 주변회로가 배치된다. 메모리 어레이(MA)와 주변회로의 바깥쪽에는 테스트용의 패드TEST나 본딩패드가 반도체칩의 변에 배치된다.
메모리 어레이(MA)에는 복수의 워드선(WL)과, 복수의 데이터선(DL)과, 워드선과 데이터선과의 교점에 배치되는 메모리셀(MC)이 배치되고, 도 4에서는 그 중 1개의 워드선과, 1개의 데이터선과, 1개의 메모리셀로 대표시키고 있다. 메모리셀(MC)은 특별히 제한되지 않지만, 1쌍의 CMOS인버터의 입력과 출력이 서로 접속되어 구성되는 플립ㆍ플롭(2개의 p채널형 부하MOS트랜지스터와 2개의 n채널형 구동MOS트랜지스터를 갖는다)과, 상기 플립ㆍ플롭의 2개의 기억노드를 데이터선에 선택적으로 접속하는 2개의 n채널형 전송MOS트랜지스터로 구성된다. n채널형 MOS트랜지스터의 게이트전극에는 워드선이 접속된다. 워드선(WL)은 워드선의 구동전압을 공급하는 서브워드드라이버(SWD)에 서브워드드라이버는 그들을 선택적으로 구동하는 메인워드드라이버(MWD)에 접속된다.
반도체칩의 인접하는 2변에 배치되는 본딩패드는 어드레스신호의 입력을 받는 어드레스패드(A'0 ~ A'22)와, 제어신호의 입력을 받는 제어신호패드와, 메모리셀의 데이터를 입출력하는 데이터입출력 패드(DQ'0 ~ DQ'15)와, 전원전압이나 접지전위를 공급하는 전원패드(VCC'), 접지전위패드(VSS'), 데이터입출력을 위한 버퍼(완충회로)(36) 등으로 이루어진다. 이 SRAM의 메모리셀(MC)로부터 정보의 독출 또는 기입을 행하는 경우, 외부로부터 어드레스신호가 입력되고, 로우어드레스신호, 컬럼어드레스신호가 생성되고, 각각 도시하지 않는 로우어드레스버퍼, 컬럼어드레스버퍼에 입력되고, 로우디코더, 컬럼디코더를 통해 메모리 어레이(MA)내의 임의의 메모리셀이 선택된다. 그리고, 입출력데이터는 기입동작시에 입출력버퍼(36)를 통해 입력되고, 독출동작시에 센스앰프(SA)와 입출력버스, 입출력버퍼(36)를 통해 출력된다.
어드레스패드가 배치되는 장변에는 어드레스패드와 제어신호패드가 패드열을 이루어 배치되고, 신호의 흐르는 방향을 생각하고, 워드선과 수직한 방향에 배치되고 있다. 한편, 데이터입출력 패드가 배치되는 단변에는 데이터입출력 패드의 다른 전원패드나 접지전위패드 등이 배치되고, 데이터선과 수직한 방향으로 배치되고 있다. 또, 패드가 배치되어 있는 변에 끼워져 있는 모서리에는 패드가 배치되지 않도록 되어 있다. 이 경우의 코너에서 패드까지의 거리는 패드의 최소 패치에 출력버퍼의 레이아웃폭 이상인 것이 바람직하다.
또, 상기 반도체칩에는 내부전압을 모니터링 하거나, 내부회로블록의 중간신호를 취출하거나, 불량해석을 하거나 하기 위한 테스트용 패드 등이 설치되어 있다. 이들의 테스트용 패드는 프로브에서 칩에서 신호를 취출하고, 본딩을 되는 일이 없다. 본 실시예에서는 어드레스패드와 데이터입출력 패드가 배치되는 변에 각각 대향하는 2변 모두 구비되어 있지만, 이것은 특별히 제한되지 않고, 테스트용 패드의 수에 따라 적당히 배치 가능하다.
본원에 관한 SRAM에서는 어드레스패드가 배치되는 변과 데이터선이, 또 데이터입출력 패드가 배치되는 변과 워드선이 각각 평행으로 됨으로, 신호의 흐름을 따라 패드가 배치되고, 배선이 복잡화 하는 것을 방지하고 있다. 또, 데이터입출력 패드의 수보다도 많는 어드레스패드를 반도체칩의 장변에 배치하고 있기 때문에, 패드를 배치하는 피치가 완화되고 있다. 또한, 어드레스패드가 배치되는 변의 중앙부에 제어신호를 입력하는 패드를 데이터입출력 패드가 배치되는 변의 단부에 제어신호패드와 접지전위패드, 중앙부에 전원패드를 배치하고, 전술의 TSOP타입의 패키지와 정합성이 잡힌 패드배치로 함으로써, 단자와 패드를 용이하게 본딩할 수가 있고, 또 기존의 SRAM패키지를 사용할 수가 있다. 게다가, 패드배치금지영역을 설치하고, 칩각부에서 어느 소정의 거리이상 떨어진 곳에서 패드를 배치함으로써 본딩을 용이하게 하고 있다.
또한, 본 실시예에 있어서는 반도체칩의 장변에 어드레스패드, 단변에 데이터입출력패드를 설치했지만, 단변에 어드레스패드, 장변에 데이터입출력 패드를 배치해도 좋다. 또, 통상 데이터입출력 패드보다도 어드레스패드 쪽이 많지만, 장변 또는 단변에 어드레스패드가 모두 배치할 수 없었을 경우에는 데이터입출력 패드가 배치되는 인접하는 다른 변에 어드레스패드를 두어도 좋다. 이 경우, 데이터입출력 패드가 배치되는 변은 데이터입출력 패드는 서로 일군을 이루어 배치되는 것과 동시에, 어드레스패드도 서로 인접해서 일군으로서 배치하면, 기존의 SRAM패키지에 용이하게 탑재할 수가 있다. 또한, 본 실시예에서는 한줄로 패드열을 배치했지만, 2줄 등으로 배치해도 좋고, 새발자국 무늬를 교차시킨 격자 무늬라고 불리는 패드를 서로 엇갈리게 2줄로 배치해도 좋다.
〈실시예 2〉
도 5는 본원 발명 제 2의 실시예인 반도체칩(10)을 복수 스택하고, BGA(볼ㆍ그리드ㆍ어레이)타입의 CSP(칩ㆍ스케일ㆍ패키지)에 탑재한 반도체장치(1)를 상면에서 본 것이고, 도 6은 도 5에 관한 반도체장치(1)의 배선기판을 나타낸 것이다. 도 5에 있어서는 도 4에서 나타낸 SRAM칩과 동일한 구성인 것이 복수 스택되고, 칩의패드끼리 예를 들면, Au세선 등의 본딩와이어(11)로 본딩되고 있다. 패키지의 최하층에 배치되고 있는 SRAM칩의 패드는 패키지의 내부단자(55 ~ 59)에 와이어(11)에서 본딩되고, 레진 등에 의해 수지봉지되고 있다. 패키지의 내부단자는 어드레스내부단자(55), 제어신호내부단자(56), 데이터입출력단자(57), 접지전위단자(58), 전원단자(59) 등으로부터 이루어지고, 이들의 내부단자는 특별히 제한되지 않지만, 패키지의 인접하는 2변에 배치되고 있다. 이 중의 1변은 어드레스내부단자가 변의 양단에 중앙부에 제어신호내부단자가 배열되고, 다른 변에는 단부에 제어신호내부단자, 접지전위단자가 배치되고, 그것에 끼워 데이터 입출력단자와 전원단자가 배치된다.
도 6에 있어서는 내부단자로부터 연장되는 기판상부의 배선(52)이, 스루홀(54)을 통해 기판하부의 배선(60)을 걸쳐 납땜볼(53)에, 혹은 스루홀(54)로부터 직접 납땜볼(53)에 접속되는 상황을 나타낸다. 볼(53)은 그리드 어레이 모양으로 배열되고, 각각의 볼은 내부단자와 대응하는 어드레스단자, 제어신호단자, 데이터입출력단자, 접지전위단자, 전원단자로서 작용한다.
본 실시예에서는 제 1의 실시예에서 기재한 효과에 더하여, 패키지가 인접하는 2변에 내부단자를 설치하고 있으므로, 본원에 관한 칩을 용이하게 본딩하는 것이 가능해진다. 또, BGA타입의 CSP패키지에 본원 SRAM을 탑재하고 있기 때문에, 대용량의 SRAM를 소형이고 박형의 패키지에 놓을 수가 있다.
〈실시예 3〉
도 7에서 도 10은 도 3에 나타낸 SRAM칩(13)을 시스템LSI칩(14)과 적층시킨본원발명 제 3의 실시예를 나타낸다. 본 실시예에서는 도 7에 SRAM칩이 시스템LSI칩보다도 큰 경우, 도 8에 SRAM칩이 시스템LSI칩과 거의 동일한 크기의 경우, 도 9에 SRAM칩이 시스템LSI칩보다도 작은 경우를 나타내고 있다. 시스템LSI칩(14)은 특별히 제한되지 않지만, CPU(61), 메모리(62), 로직(63), 캐시용RAM(64), 인터페이스회로(65) 등 복수의 회로블록으로부터 구성되고, 그들은 내부버스(66)에서 접속된다. 시스템LSI칩의 4변에는 외부와의 신호를 입출력하는 패드가 배치된다. 시스템LSI칩에 배치되는 4변의 패드중, SRAM칩(13)의 패드가 배치되는 2변에 접하는 변의 패드는 본딩와이어로 SRAM칩의 패드와 접속된다. 적층된 SRAM칩과 시스템LSI칩에서는 인터페이스를 취하기 때문에, SRAM칩, 시스템LSI칩은 함께 인접하는 2변에 인터페이스용의 패드나 버퍼를 설치하고, 또, 양칩이 인접한 2변이 각각 공유하는 모서리를 합치고 양칩을 스택 시키도록 한다.
도 10에 본 실시예에 관한 시스템LSI와 SRAM의 회로블록의 개략도를 나타낸다. CPU, ROM, LOGIC, CACHE로부터 출력되는 어드레스신호나 데이터신호는 각각 내부어드레스(72), 내부데이터버스(73)를 통해 인터페이스회로(MCTL)에 입력된다. MCTL에 입력된 신호는 어드레스버스(72), 데이터버스(73)를 통해, 본원에 관한 SRAM에 입력된다. 한편, SRAM로부터 출력되는 데이터신호는 전술의 어드레스버스(72), 데이터버스(73)를 통해 MCTL에 입력되고, 데이터버스를 통해 각각 ROM, LOGIC 등에 입력된다. 본 회로 블록도 중, CPU, ROM, LOGIC, CACHE에 관한 부분은 전술의 시스템LSI칩상에서 행해지고, SRAM에서는 본원에 관한 SRAM칩상에서 행해진다. MCTL는 시스템LSI칩, SRAM칩의 양쪽에 구비된다.
본 실시예에서는 대용량SRAM를 탑재한 시스템LSI에 있어서, CPU, 로직, ROM 등에 대해 적층을 하기 쉽게, 대용량SRAM칩의 본딩패드를 인접하는 2변에 배치하고, 1변에 어드레스패드, 다른 변에 데이터입출력 패드를 배치하고 있다. 이와 같이, CPU, 로직, 캐시, SRAM칩 등을 복수 탑재한 시스템LSI에 있어서, 본딩패드의 배치위치의 자유도가 다른 칩에 비교해서 높은 SRAM칩의 패드의 배치위치를 궁리한 쪽이 용이하게 스택할 수 있다.
본 실시예와 같이, 메모리칩이 인접하는 2변중의 1변에 어드레스패드, 다른 변에 데이터입출력 패드를 설치하고 시스템LSI칩에 적층함으로써, 논리칩과 메모리칩이 각각 어떤 크기라도 용이하게 적층, 본딩이 가능하게 된다. 또, 메모리칩과 논리칩이 인접하는 2변에 인터페이스를 취하기 위한 패드나 버퍼를 배치하고, 메모리칩이 본딩패드와 접속되는 논리칩의 본딩패드를 논리칩의 하나의 모서리를 공유하는 2변에 배치함으로써 본딩이나 스택을 용이하게 하고 있다. 또, 전술한 바와 같이, SRAM칩의 패드가 어느 변에 끼워진 모서리에 패드배치 금지영역을 설치함으로써, 도 7과 같이 시스템LSI칩이 SRAM칩보다도 작은 경우에도 용이하게 2개의 칩을 본딩하는 것이 가능하게 된다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 각가지 변경 가능한다라는 것은 말할 것도 없다.
예를 들면, 본 실시예에서는 SRAM칩의 인접하는 2변에 본딩패드를 구비하고, 1변에 어드레스패드, 다른 변에 데이터입출력 패드를 설치했지만, SRAM칩에 대신으로 DRAM, SSRAM, SDRAM, 또 특히 통상칩의 4변에 본딩패드를 배치하는 플래시메모리 등 다른 메모리칩에 대신하는 것도 가능하다. 또, SRAM끼리 스택하는 대신으로 DRAM끼리, 혹은 SRAM와 DRAM의 스택을 하는 것도 가능하다. 또, 시스템LSI에 탑재하는 메모리를 SRAM로 했지만, 시스템LSI에 탑재하는 메모리도, SRAM에 한정되지 않고 다른 메모리칩을 이용하는 것도 가능하다. 또, 스택하는 칩수도 시스템LSI와 SRAM의 스택에서는 2단, 또는 SRAM끼리의 스택도 2단으로 했지만, 스택실장용 반도체장치는 2단보다 더 다단구조이라도 좋다.
또한, 본원에서는 스택한 SRAM의 패키지를 TSOP타입과 BGA타입의 패키지를 예를 들어 설명했지만, QFP(쿼드ㆍ플랫ㆍ패키지) 등의 각종 패키지에 탑재하는 것도 가능하다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다. 즉, 복수의 칩을 적층하는 반도체장치에 있어서, 당해 칩의 인접하는 2변에 본딩패드를 배치하고, 어드레스패드를 하나의 변에, 데이터입출력패드를 다른 변에 배치함으로써, 칩을 적층하는 것, 및 본딩을 용이하게 할 수가 있다.

Claims (20)

  1. 회로블록과,
    상기 회로블록에 소정의 어드레스신호를 외부로부터 공급하기 위한 복수의 어드레스패드와,
    상기 회로블록에 대해 데이터를 입력 또는 출력하기 위한 복수의 데이터입출력패드를 4변을 갖는 반도체칩상에 형성한 반도체장치에 있어서,
    상기 복수의 데이터입출력패드는 상기 반도체칩의 제 1의 변에 따라 배치되고,
    상기 복수의 어드레스패드중 적어도 하나는 상기 반도체칩의 모서리의 하나를 상기 제 1의 변과 공유하는 제 2의 변에 따라 배치되고,
    상기 제 1의 변에 대향하는 제 3의 변과 상기 제 2의 변에 대향하는 제 4의 변에는 상기 복수의 어드레스패드와, 상기 복수의 데이터입출력패드를 배치하지 않는 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    본딩에 의해 상기 반도체칩의 외부 신호를 입력 또는 출력을 하기 위한 패드는 상기 제 3의 변과 상기 제 4의 변과에 배치되지 않고,
    본딩되지 않는 내부회로의 테스트용 패드가 상기 제 3의 변 또는 상기 제 4의 변에 배치되는 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 회로블록을 동작시키기 위해 필요한 제어신호 및 전원공급을 위한 패드는 상기 제 1의 변 혹은 제 2의 변, 또는 상기 제 1 및 제 2의 변에 배치되고,
    상기 제 3 및 제 4의 변에는 상기 회로블록을 동작시키기 위해 필요한 제어신호 및 전원공급을 위한 패드가 배치되지 않는 것을 특징으로 하는 반도체장치.
  4. 청구항 1에 있어서,
    상기 제 2의 변에는 상기 복수의 데이터입출력 패드가 배치되지 않는 것을 특징으로 하는 반도체장치.
  5. 청구항 4에 있어서,
    상기 제 1의 변에는 상기 복수의 어드레스 패드가 배치되지 않는 것을 특징으로 하는 반도체장치.
  6. 제 1 및 제 2 칩을 포함하는 적층된 복수의 칩을 구비하는 반도체장치에 있어서,
    상기 제 1 칩은 4변형의 칩이고, 복수의 제 1 어드레스 패드와, 복수의 데이터입출력 패드를 포함하는 복수의 본딩패드를 구비하고,
    상기 복수의 데이터입출력 패드는 상기 4변형의 칩의 제 1의 변에 배치되고,
    상기 복수의 제 1 어드레스 패드는 상기 4변형 칩의 모서리중 하나를 상기 제 1의 변과 공유하는 제 2의 변에 배치되고,
    상기 제 2의 변에는 상기 복수의 데이터입출력 패드가 배치되지 않고,
    상기 제 1의 변에 대향하는 제 3의 변과, 상기 제 2의 변에 대향하는 제 4의 변에는 본딩에 의해 외부의 신호의 입력 또는 출력을 하기 위한 패드가 배치되지 않는 것을 특징으로 하는 반도체장치.
  7. 청구항 6에 있어서,
    상기 제 1 칩은 상기 제 1의 변에 배치된 복수의 제 2 어드레스 패드를 더 갖고,
    상기 복수의 제 2 어드레스 패드의 수는 상기 복수의 데이터입출력 패드의 수보다도 적은 것을 특징으로 하는 반도체장치.
  8. 청구항 7에 있어서,
    상기 제 1의 변에 있어서 상기 복수의 데이터입출력 패드는 서로 입접해서 1군으로서 배치되는 것과 동시에, 상기 복수의 제 2 어드레스 패드는 서로 인접해서 1군으로서 배치되는 것을 특징으로 하는 반도체장치.
  9. 청구항 1에 있어서,
    상기 제 1의 변에는 어드레스신호를 입력하기 위한 본딩패드가 배치되지 않는 것을 특징으로 하는 반도체장치.
  10. 청구항 9에 있어서
    상기 제 1 칩은 복수의 워드선과 복수의 데이터선과의 교점에 설치된 복수의 메모리셀을 갖는 메모리 어레이를 포함하고,
    상기 복수의 데이터선은 상기 제 2의 변과 평행방향으로 배치되는 것을 특징으로 하는 반도체장치.
  11. 청구항 10에 있어서,
    상기 제 1 칩은 장방형이고,
    상기 제 2의 변은 상기 제 1 칩의 장변인 것을 특징으로 하는 반도체장치.
  12. 청구항 11에 있어서,
    상기 복수의 본딩패드는 상기 제 1 칩에 제어신호를 입력하는 제어신호패드와, 상기 제 1 칩에 소정의 전위를 공급하는 전원패드를 더 포함하고,
    상기 제어신호패드와, 상기 전원패드는 상기 제 1 및 제 2의 변에 배치되어, 상기 제 3 및 제 4의 변에는 배치되지 않는 것을 특징으로 하는 반도체장치.
  13. 청구항 6에 있어서,
    상기 복수의 칩을 탑재한 패키지를 더 갖고,
    상기 패키지는 상기 복수의 본딩패드와 접속되는 복수의 아우터 리드 단자를 갖고,
    상기 복수의 아우터 리드 단자는 상기 패키지의 대향하는 2변에 배치되는 것을 특징으로 하는 반도체장치.
  14. 청구항 13에 있어서,
    상기 복수의 데이터입출력 패드가 배치되는 변은 상기 패키지의 단변방향과 평행인 것을 특징으로 하는 반도체장치.
  15. 청구항 14에 있어서,
    상기 복수의 아우터 리드 단자는 상기 패키지의 단변에 배치되는 것을 특징으로 하는 반도체장치.
  16. 청구항 15에 있어서,
    상기 단변중 1변에 배치되는 상기 복수의 아우터 리드 단자는 각각 상기 복수의 데이터입출력 패드에 접속되고,
    상기 단변의 다른 변에 배치되는 상기 복수의 아우터 리드 단자는 상기 복수의 데이터입출력 패드에 접속되지 않는 것을 특징으로 하는 반도체장치.
  17. 청구항 6에 있어서,
    상기 복수의 칩을 탑재하는 기판을 포함하는 패키지를 더 갖고,
    상기 기판은 상기 제 1 칩의 상기 복수의 본딩패드와 접속되는 패드를 갖고,
    상기 기판에 배치되는 패드는 상기 패키지에 인접하는 2변에 배치되는 것을 특징으로 하는 반도체장치.
  18. 청구항 17에 있어서,
    상기 복수의 데이터입출력 패드는 상기 기판의 제 1의 변을 따라 설치된 복수의 패드와 접속되고,
    상기 기판의 상기 제 1의 변과 다른 이 밖에 변에는 상기 복수의 데이터입출력 패드와 접속되는 패드를 설치하지 않는 것을 특징으로 하는 반도체장치.
  19. 청구항 6에 있어서,
    상기 복수의 칩은 각각의 동종류의 칩이고,
    상기 복수의 칩은 각각의 상기 제 1과 제 2의 변에 배치된 상기 복수의 본딩패드가 적층된 다른 칩과 겹지지 않도록 비켜놓고 적층되는 것을 특징으로 하는 반도체장치.
  20. 4변을 갖는 메모리칩과, 4변을 갖는 논리칩을 포함하는 복수의 칩을 적층한 반도체장치에 있어서,
    상기 메모리칩은 4변형의 칩이고, 복수의 제 1 어드레스 패드와, 복수의 데이터입출력 패드를 포함하는 복수의 제 1 본딩패드를 구비하고,
    상기 복수의 데이터입출력 패드는 상기 메모리칩의 제 1의 변에 배치되고,
    상기 복수의 제 1 어드레스 패드는 상기 4변형 칩의 모서리중 하나를 상기 제 1의 변과 공유하는 제 2의 변에 배치되고,
    상기 제 2의 변에는 상기 복수의 데이터입출력 패드가 배치되지 않고,
    상기 제 1의 변에 대향하는 제 3의 변과, 상기 제 2의 변에 대향하는 제 4의 변에는 본딩에 의해 외부의 신호의 입력 또는 출력을 하기 위한 패드가 배치되지 않고,
    상기 논리칩은 4변형이고, 4변에 복수의 제 2 본딩패드를 갖고,
    상기 논리칩에 배치되는 상기 복수의 제 2 본딩패드중, 상기 메모리칩과 접속되는 본딩패드는 상기 논리칩중 하나의 모서리를 공유하는 2변에 배치되는 것을 특징으로 하는 반도체장치.
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