KR100830009B1 - 반도체 장치 - Google Patents

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카토시게노부
키쯔카와고로
미시마미치히로
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엘피다 메모리 가부시키가이샤
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Abstract

DRAM, SDRAM 등의 대용량 메모리로서, 첫 번째로 본딩패드(PS, PD)를 뱅크(0)∼뱅크(3)로 이루어지는 4뱅크구성의 상측에 배치된 메모리어레이 영역(UL, UR)과 하측에 배치된 메모리어레이 영역(DL, DR)과의 사이의 중앙은 아닌, 한쪽의 하측에 두게 된다. 두 번째로 좌우에서 본딩패드(PS, PD)의 배치를 비켜놓고, 우반분의 본딩패드(PD)는 위로 30㎛정도 비켜 놓는다. 본딩패드(PS, PD)와 하측의 메모리어레이 영역(DL, DR)과의 사이에는 메모리어레이 영역(DL, DR)에 근접할 필요가 있는 센스앰프, 컬럼디코더, 메인앰프만을 배치하고, 간접주변회로는 본딩패드(PS, PD)의 상측에 두도록 하여 배치하여 구성된다.

Description

반도체 장치{Semiconductor device}
도 1(a) 및 도 1(b)은 본 발명의 일실시의 형태인 반도체 기억장치를 나타내는 개략 레이아웃도와 부분 확대도,
도 2는 본 발명의 일실시의 형태인 반도체 기억장치에 있어서, 본딩패드의 배치를 나타내는 개략 레이아웃도,
도 3은 본 발명의 일실시의 형태인 반도체 기억장치에 있어서, 칩 중앙부의 회로블록의 배치를 나타내는 개략 레이아웃도,
도 4는 본 발명의 일실시의 형태인 반도체 기억장치에 있어서, 칩 중앙부의 본딩패드·전원선의 배치를 나타내는 개략 레이아웃도,
도 5는 본 발명의 일실시의 형태인 반도체 기억장치에 있어서, 어드레스 신호, 클록신호의 본딩패드 주변을 나타내는 회로도,
도 6은 본 발명의 일실시의 형태인 반도체 기억장치에 있어서, 데이터신호의 본딩패드 주변을 나타내는 회로도,
도 7은 본 발명의 일실시의 형태인 반도체 기억장치에 있어서, LOC 본딩 방식을 나타내는 개략 평면도,
도 8은 본 발명의 전제로 되는 반도체 기억장치에 있어서, 입출력핀의 배치를 나타내는 설명도,
도 9는 본 발명의 전제로 되는 반도체 기억장치에 있어서, 본딩패드의 배치를 나타내는 개략 레이아웃도이다.
<도면부호의 설명>
10 . . . 메모리칩, 11 . . . 메인 로우디코더 영역,
12 . . . 메인 워드드라이버 영역, 13 . . . 컬럼디코더 영역,
14 . . . 주변회로 및 본딩패드 영역,
15 . . . 메모리셀어레이, 16 . . . 센스앰프 영역,
17 . . . 서브워드 드라이버 영역,
18 . . . 교차영역,
PS, PD . . . 본딩패드, UL, UR, DL, DR . . .메모리어레이,
22 . . . 출력 PMOS 트랜지스터, 23 . . . 출력 NMOS 트랜지스터,
31 . . . 리드프레임, 32 . . . 와이어,
본 발명은 반도체 장치의 레이아웃 기술에 관한 것으로서, 특히 DRAM, 싱크로너스DRAM(SDRAM) 등의 대용량 메모리의 효율적인 레이아웃을 위한 패드배치에 적용하여 유효한 기술에 관한 것이다.
본 발명자가 검토한 기술로서 DRAM, SDRAM에서는 다비트화(×4 →×16, ×32)의 경향에 있고, 패드수는 증가의 경향에 있다. 예컨대, 64M비트 SDRAM(×4, ×8, ×16을 본딩옵션으로 실현)에서는 입출력 핀수는 패키지에서는 54핀이지만, 내부 패드로는 정규신호 패드(어드레스, 클록, 데이터 등), 전원패드, 실험패드, 본딩옵션패드(×4∼×16 비트 전환이나, 뱅크(bank)수 전환용)를 포함하여 약 70패드가 필요하다. 패드치수나 그 사이의 스페이스도 필요하며, 쉬링크세대(shrink generation)에서는 점차 LOC 방식을 위해 1열로 나란히 늘어서는 것이 곤란하게 되어 왔다. 설령 1열로 늘어선다 해도, 그 극간에 큰 채널영역이나 전원버스 영역을 확보하는 것이 곤란하게 되어 왔다.
또한, 최근의 고집적 메모리에서는 강압방식을 채용하는 일이 많으며, 칩 내부에 많은 종류의 전원선이 필요하게 된다. 외부전원으로서, VDD, VSS, VDDQ, VSSQ, 내부 전원으로서 VPERI(주변회로용), VDL(메모리어레이용), VPP(승압 워드드라이버용), VBB(어레이기판 바이어스용) 등이 존재한다. 게다가, 노이즈 대책으로서 메모리어레이용(VDDA, VSSA)과 일반 주변용(VDD, VSS), 입력회로용(VDDI, VSSI)으로 나누어진다. 이와 같이 DRAM, SDRAM 등의 메모리에 있어서는, 다비트화에 따르는 패드수의 증가에 의해 패드의 배치가 곤란하게 되고, 또 고집적화에 의해 다종류의 전원선이 필요로 되고 있다.
또한, 이와 같은 DRAM, SDRAM 등의 대용량 메모리에 관한 기술로서는, 예컨대 1994년 11월 5일, 주식회사 바이후우칸 발행의 「어드밴스트 일렉트로닉스 I-9 초LSI 메모리」등에 기재되는 기술 등이 알려져 있다.
특개평 3-116865에는, 2개의 메모리셀어레이부 사이의 영역에 이 메모리셀어 레이의 각각을 따라 직접주변회로를 배치하고, 직접주변회로 사이의 영역에서 한쪽의 직접주변회로를 따라 간접주변회로를 배치함과 동시에, 직접주변회로 사이의 영역에서 다른 쪽의 직접주변회로를 따라 외부단자를 배치하고, 간접주변회로와 외부단자와의 사이의 영역에 기판전압 발생회로를 배치하는 반도체 기억장치가 개시되어 있다.
미국특허공보 USP. 5,579,256호(대응 일본출원은, 특개평10-134568호)에는 칩중앙부에 본딩패드, 전압 컨버터, 기판전압 발생회로 등을 배치하는 반도체 장치가 개시되어 있다.
미국특허공보 USP. 5,473,198호(대응 일본출원은, 특개평 6-350052)호에는 반도체 칩의 중앙부분에 축대조적(軸對照的) 데이터 입출력용 패드를 2열로 병렬로 배치한 반도체 기억장치가 개시되어 있다.
미국특허공보 USP. 5,460,362호(대응 일본출원은, 특개평 9-128973호)에는 반도체 칩(100)의 중앙을 기준으로 하여 좌우측에 위치하고, 메모리어레이 뱅크(0-7)의 상하간에 횡으로 일렬 배치되어 메모리어레이 뱅크(0-7)에 정보를 입출력하기 위한 메모리어레이 뱅크(0-7)와 동일한 수를 가지는 복수개의 데이터 입출력 패드군(20)을 가지는 동기식 반도체 메모리장치가 개시되어 있다.
미국특허공보 USP. 5,619,472호(대응 일본출원은, 특개평 8-139287호)에는 센터패드 배치의 반도체기억장치로서, 코아블록(core block)(1)과 코아블록(2)의 사이에 제1의 패드열인 IO패드열이 배치되고, 코아블록(3)과 코아블록(4)의 사이에 제2의 패드열인 어드레스패드열이 배치되는 반도체 기억장치가 개시되어 있다.
미국특허공보 USP. 5,627,792호(대응 일본출원은, 특개평 8-125143호)에는 반도체기판의 중앙부에 중앙선을 따라 배치되어 있는 본딩패드군에 리드프레임의 각 핀(전원핀, 접지핀, 데이터 입출력핀, 제어계 신호핀, 어드레스계 신호핀)이 본딩와이어(55)에 의해 접속되어 있는 반도체 기억장치가 개시되어 있다.
본 발명자는 상기와 같은 DRAM, SDRAM 등의 대용량 메모리에 있어서, 표준핀 배치의 규칙성에 착안하여, 그것과 적합한 패드나, 소위 간접주변회로(메모리셀, 센스앰프, 디코더 등의 직접주변회로를 제외)의 효율적인 레이아웃에 대하여 검토하였다. 이하에서, 본 발명자가 검토한 내용을 도 8 및 도 9를 사용하여 설명한다.
우선, DRAM, SDRAM의 표준핀 배치에 대하여 생각한다. 도 8은 64M SDRAM의 핀배치이다. 이것에 의하면, 상반분(上半分)에 데이터 신호의 핀(DQ*)이 있고, 하반분에 어드레스신호, 클록신호계의 핀(A*, CLK, CKE, /RAS, /CAS 등)이 있다. 이 사정은 SDRAM 이외의 EDO DRAM 등에서도 마찬가지이다. 이 것은, 칩설계의 관점에서는 90도 회전하여 생각하면, 칩의 우(右)반분에 데이터 신호계 회로, 좌반분에 어드레스신호, 클록신호계 회로가 있는 것을 의미한다. 이와 같이, 성질이 다른 본딩패드군이나 회로군을 그 성격에 착안하여, 효율적으로 배치하는 것을 고려하였다.
도 9는, 종래의 LOC 조립용 패드배치이다. 간접주변회로영역의 거의 중앙부에 본딩패드(PS, PD)를 배치하고, 이 본딩패드(PS, PD)의 근방에는 정전보호소자나 입출력회로를 배치하고, 또 본딩패드(PS, PD)의 상하 양측의 영역과 메모리어레이 영역(UL, UR, DL, DR)의 사이에 제어회로, 프리디코더 등의 내부회로를 배치한다. 이 배치에서는 내부회로군이 본딩패드(PS, PD)로 상하로 구분되기 때문에, 그들 다수의 신호의 교환을 행하는 것이 곤란하게 된다. 또한, 상하로 회로블록이 나누어지면, 그들용으로 전원버스라인이 2세트 필요하게 되므로, 전원배선영역이 낭비가 되는 등의 과제가 고려된다.
그래서, 본 발명의 목적은 본딩패드의 근방에 배치되는 정전보호소자나 입출력회로, 또한 본딩패드의 상하 양측의 영역과 메모리어레이영역의 사이에 배치되는 내부회로의 배선과 치수 등을 고려하여 본딩패드나 간접주변회로의 효율적인 레이아웃을 실현할 수 있는 DRAM, SDRAM 등의 대용량 메모리의 반도체 장치를 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은, 본 명세서의 설명 및 첨부도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 발명에 의한 반도체 장치는, 다수의 본딩패드를 가지는 DRAM, SDRAM 등의 대용량의 메모리에서의 패드배치에 대하여, 우선 첫째로 본딩패드군을 메모리어레이영역 사이의 중앙은 아닌, 상하의 한쪽에 두는 것이다. 두 번째로, 좌우에서 본딩패드의 배치를 비키어 놓고, 우측의 데이터신호 측의 본딩패드는 다소 중앙에 돌리도록 한 것이다.
따라서, 상기 반도체 장치에 의하면 제1의 특징에 따라 간접주변회로를 상하의 다른 쪽에 집중하여 배치하므로, 본딩패드의 극간을 사용하여 상하에서 교환하는 신호수를 적게 할 수 있다. 게다가, 간접주변회로에 필요한 전원버스도 1세트만 준비하면 된다.
또한, 제2의 특징에 따라 어드레스신호, 클록신호 측은 다수의 신호채널을 확보할 수 있다. 데이터신호 측에서는 어드레스신호, 클록신호 측만큼 신호채널은 필요하지 않지만, 본딩패드의 상하에 인접하여 거대한 출력 트랜지스터를 설치하는 데 적합하다. 또한, 데이터신호 측에서는 출력 트랜지스터 전용전원이라고 하는 특수한 전원이 추가하여 필요하게 되지만, 그것을 설치하는 데도 적합하다.
이 결과, 칩전체로서 간접주변회로의 효율적인 레이아웃을 행할 수 있어, 칩면적의 저감 및 신호경로의 단축에 의한 속도향상을 달성할 수 있다.
또한, 본 발명에 의한 반도체 장치는
제1의 방향으로 연장하는 제1의 변(10-1)과,
상기 제1의 변에 대향하는 제2의 변(10-2)과,
상기 제1의 변에 수직한 제2의 방향으로 연장하는 제3의 변(10-3)과,
상기 제3의 변에 대향하는 제4의 변(10-4)을 가지는 반도체 장치로서,
상기 반도체 장치는,
복수의 패드(PD)와,
출력회로(22,23)와,
상기 제1의 변과 제1의 가상선(10-5)과의 사이에 배치된 제1 메모리어레이(UR)와,
상기 제2의 변과 상기 제1의 가상선과의 사이에 배치된 제2의 메모리어레이(DR)를 포함하고,
상기 복수의 패드는, 제2의 가상선 상(10-6)에 배치되며,
상기 제1의 가상선은 상기 제3의 변의 중점(10-8)과 상기 제4의 변의 중점(10-9)을 연결하는 가상선이며,
상기 제2의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제1의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이며,
상기 복수의 패드는 제1 패드를 포함하고,
상기 출력회로는 상기 제1 패드에 접속되며,
상기 출력회로는 제1의 도전형의 제1의 트랜지스터(22)와, 제2의 도전형의 제2의 트랜지스터(23)를 포함하고,
상기 제1의 도전형과 상기 제2의 도전형은 다르며,
상기 제1의 트랜지스터는 상기 제1의 가상선과 상기 제1 메모리어레이와의 사이에 배치되며,
상기 제2의 트랜지스터는 상기 제2의 가상선과 상기 제2 메모리어레이와의 사이에 배치된다.
이것에 의하면, 주변회로를 배치할 수 있는 레이아웃 면적을 크게 준비할 수 있음과 동시에, 출력회로의 점유면적을 작게 하는 일이 가능하게 된다. 예컨대, 출력회로의 상기 제1 및 제2의 트랜지스터가 PMOS와 NMOS 트랜지스터인 경우에는, 이 PMOS 와 NMOS를 분리하기 위한 분리영역의 적어도 일부를 출력회로에 접속된 제1 패드의 하부를 이용하여 형성할 수 있다. 이것에 의해 출력회로의 점유면적의 저감을 도모하는 것이 가능하게 된다.
또한, 본 발명에 의한 반도체 장치는
제1의 방향으로 연장하는 제1의 변과,
상기 제1의 변에 대향하는 제2의 변과,
상기 제1의 변에 수직한 제2의 방향으로 연장하는 제3의 변과,
상기 제3의 변에 대향하는 제4의 변을 가지는 반도체 장치로서,
상기 반도체 장치는
데이터신호가 주어지는 복수의 제1 패드(PD)와,
어드레스신호가 주어지는 복수의 제2 패드(PS)와,
상기 제1의 변과 제1의 가상선과의 사이에 배치된 제1 메모리어레이와,
상기 제2의 변과 상기 제1의 가상선과의 사이에 배치된 제2 메모리어레이를 포함하며,
상기 복수의 제1 패드는 제2의 가상선 상에 배치되며,
상기 복수의 제2 패드는 제3의 가상선 상(10-7)에 배치되고,
상기 제1의 가상선은 상기 제3의 변의 중점과 상기 제4의 변의 중점을 연결하는 가상선이며,
상기 제2의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제1의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이며,
상기 제3의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제2의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이다.
이것에 의하면, 어드레스버퍼, 어드레스디코더나 데이터신호의 입력 및 출력을 행하는 데이터 입출력회로 및 각종 전압발생회로 등의 주변회로를 배치하기 위한 스페이스를 한데 모아서 준비할 수 있음과 동시에, 데이터신호를 출력하는 회로의 점유면적을 작게 하는 것이 가능하게 된다.
또한, 다수의 어드레스신호 배선을 한데 모아서 배치하는 것이 가능하게 된다.
또한, 본 발명에 의한 반도체 장치는,
제1의 방향으로 연장하는 제1의 변과,
상기 제1의 변과 대향하는 제2의 변과,
상기 제1의 변에 수직한 제2의 방향으로 연장하는 제3의 변과,
상기 제3의 변에 대향하는 제4의 변을 가지는 반도체 장치로서
상기 반도체 장치는
복수의 제1 패드와,
복수의 제2 패드와,
상기 제1의 변과 제1의 가상선과의 사이에 배치된 제1 메모리어레이와,
상기 제2의 변과 상기 제1의 가상선과의 사이에 배치된 제2 메모리어레이를 포함하고,
상기 복수의 제1 패드는 제2의 가상선 상에 배치되며,
상기 복수의 제2 패드는 제3의 가상선 상에 배치되고,
상기 제1의 가상선은 상기 제3의 변의 중점과 상기 제4의 변의 중점을 연결하는 가상선이며,
상기 제2의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제1의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이며,
상기 제3의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제2의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이고,
상기 복수의 제1 패드와 상기 제2의 변과의 사이에는 패드는 존재하지 않으며,
상기 복수의 제2 패드와 상기 제1의 변과의 사이에는 패드가 존재하지 않는다.
이것에 의하면, 어드레스신호를 받는 어드레스버퍼, 어드레스디코더, 데이터신호의 입력 및 출력을 행하는 데이터 입출력회로 및 각종 전원전압을 발생하기 위한 주변회로를 배치할 수 있는 스페이스를 한데 모아서 준비할 수 있음과 동시에, 데이터신호를 출력하는 회로의 점유면적을 작게 하는 것이 가능하게 된다. 또한, 다수의 어드레스신호 배선을 한데 모아서 배치하는 것이 가능하게 된다. 또한, 복수의 제1 패드와 상기 제2의 변과의 사이, 및 상기 복수의 제2 패드와 상기 제1의 변과의 사이에는 패드는 존재하지 않으므로, 이 영역에 많은 회로를 배치할 수 있어 배선을 끌어들이는 것을 작게 할 수 있다.
이하 본 발명의 실시의 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시의 형태를 설명하기 위한 전 도면에 있어서 동일한 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
도 1(a) 및 도 1(b)은 본 발명의 일실시의 형태인 반도체 기억장치를 나타내는 개략 레이아웃도와 부분 확대도, 도 2는 본 실시형태의 반도체 기억장치에 있어서, 본딩패드의 배치를 나타내는 개략 레이아웃도, 도 3은 칩 중앙부의 회로블록의 배치를 나타내는 개략 레이아웃도, 도 4는 칩 중앙부의 본딩패드·전원선의 배치를 나타내는 개략 레이아웃도, 도 5는 어드레스신호, 클록신호의 본딩패드 주변을 나타내는 회로도, 도 6은 데이터신호의 본딩패드 주변을 나타내는 회로도, 도 7은 LOC 본딩방식을 나타내는 개략 평면도이다.
우선, 도 1에 의해 본 실시의 형태인 반도체 기억장치의 개략 레이아웃 구성을 설명한다.
본 실시의 형태인 반도체 기억장치는, 예컨대 DRAM, SDRAM 등의 대용량 메모리로 되며, 이 메모리칩(10)에는 메인 로우디코더(main row decoder)영역(11), 메인 워드드라이버(main word driver)영역(12), 컬럼디코더(column decoder) 영역(13), 주변회로 및 본딩패드 영역(14), 메모리셀어레이(15), 센스앰프 영역(16), 서브워드드라이버 영역(17), 교차영역(18) 등이 주지의 반도체 제조기술에 의해 1개의 반도체 칩 상에 형성되어 있다. 이 도 1에 있어서는 수평 방향이 행방향(워드선 방향), 수직방향이 열방향(비트선 방향)이다.
이 대용량 메모리에 있어서는, 예컨대 도 1에 나타낸 바와 같이 메모리칩(10)의 행방향에서의 좌측과 우측, 열방향에서의 상측과 하측에 메모리셀 어레이(15)등으로 이루어지는 메모리어레이 영역이 뱅크(bank)(0)∼뱅크(3)로 4분할하여 배치된다. 이 좌측과 우측에 배치된 메모리어레이 영역은, 각각의 메모리어레이 영역에 대응하는 메인 워드드라이버 영역(12)을 통하여 중앙에 배치된 메인 로우디코더 영역(11)을 사이에 두고 쌍으로 배치되어 있다.
또한, 메모리칩(10)의 상측과 하측에 배치된 메모리어레이 영역의 중앙 측에는 각각의 메모리어레이 영역에 대응하는 컬럼디코더 영역(13)이 배치되어 있다. 게다가 그 중앙부에는, 주변회로 및 본딩패드 영역(14)으로서 로우 어드레스버퍼, 컬럼 어드레스버퍼, 프리디코더(pre-decoder), 타이밍 발생회로, 데이터 입출력회로 등이 배치되며, 또한 외부접속용의 본딩패드가 설치되어 있다.
메모리어레이 영역은 메모리셀어레이(15)의 열방향으로 센스앰프 영역(16)이 인접하여 배치되며, 또한 행방향으로 서브워드 드라이버영역(17)이 인접하여 배치되고, 이 센스앰프 영역(16)과 서브워드 드라이버 영역(17)과의 교차영역(18)에는 FX 드라이버(서브워드 드라이버 구동용), 또한 센스앰프군의 제어회로(스위치 MOS트랜지스터 등)도 배치되어 있다. 이 메모리셀어레이(15)에 대하여 워드선은 행방향, 비트선은 열방향으로 하고 있다. 이것과는 반대의 배치라도 본 발명을 이용할 수 있음은 자명하다.
특히, 본 발명에 의한 실시의 형태인 대용량 메모리에 있어서는, 상측과 하측에 배치된 메모리어레이영역의 중앙부의 주변회로 및 본딩패드 영역(14)에 설치된 본딩패드의 배치가 연구되고 있다. 이하에서, 도 2∼도 7을 이용하여 차례로 설명한다.
도 2는, 본딩패드의 배치도이다. 상기 도 9와 다르며, 2가지의 특징이 있다. 우선 첫째로, 본딩패드(PS, PD)를 뱅크(0)∼뱅크(3)로 이루어지는 4뱅크 구성의 상측에 배치된 메모리어레이 영역(UL, UR)과 하측에 배치된 메모리어레이영역(DL, DR)과의 사이의 중앙은 아닌, 한쪽에 둔다. 도 2에서는 하측에 두고 있다. 두 번째로 좌우로 본딩패드(PS, PD)의 배치를 한쪽으로 비키어 놓고, 우반분의 본딩패드(PD)는 PS보다도 위로 비켜놓고, 상대적인 밀리는 량은 30㎛ 정도이다. 본딩패드(PS, PD)와 하측의 메모리어레이 영역(DL, DR)과의 사이에는 메모리어레이 영역(DL, DR)에 근접할 필요가 있는 센스앰프, 컬럼디코더, 메인앰프만을 배치하고, 소위 간접주변회로는 본딩패드(PS, PD)의 상측에 배치한다.
제1의 특징인, 본딩패드(PS, PD)를 전체로 하측에 비켜놓음으로써, 간접주변회로를 상측에 집중하여 배치하므로, 본딩패드(PS, PD)의 상하에서 교환하는 신호수가 상기 도 9에 비하여 매우 작게 된다. 또한, 간접주변회로에 필요한 전원버스도 상측에 1세트 두면 좋다. 물론, 컬럼디코더, 메인앰프의 전원은 하측에도 필요하지만, 하측에서는 불필요한 전원이 다수 발생하여 생략할 수 있다.
제2의 특징인 우측의 본딩패드(PD)를 다소 위로 돌림으로써, 좌측은 간접주변회로에 X 및 Y어드레스 신호계나 제어회로에 따르는 다수의 신호채널을 확보할 수 있다. 우측에서는 데이터에 따르는 입출력회로가 대부분이고, 좌측만큼 신호채널은 요구되지 않지만, 본딩패드(PD)를 위로 비켜놓는 것은, PD의 상하에 인접하여 거대한 출력 트랜지스터를 두는 데에 바람직하다. 또한, 우측에서는 출력 트랜지스터 전용전원(VDDQ, VSSQ)라고 하는 특수한 전원이 추가하여 필요로 되지만, 그것을 배치하는 데에도 적합하다.
예컨대, 본딩패드(PS, PD)와 메모리어레이 영역(UL, UR, DL, DR)과의 사이의 치수는 상측에 배치된 메모리어레이 영역(UL, UR)과 하측에 배치된 메모리어레이 영역(DL, DR)과의 사이의 간격(T)이 700㎛정도의 경우에 좌측의 어드레스신호, 클록신호계의 본딩패드(PS)는 중심으로부터 230㎛ 정도의 간격(TL)을 남기고 배치되며, 데이터신호계의 본딩패드(PD)는 중심으로부터 200㎛ 정도의 간격(TR)을 남기고 배치된다. T의 영역에는 메인앰프, 컬럼디코더를 포함하지만 센스앰프는 포함하지 않는 것으로 한다. 이 본딩패드(PS)와 본딩패드(PD)와의 어긋남은 30㎛정도로 된다. PS 및 PD에는 VDD, VSS 등의 전압패드가 포함되어 있다.
도 3은, 칩 중앙부의 확대도이다. 2개의 간접주변회로군은 PMOS트랜지스터를 배중합(背重合)시키도록 하여 배치하면, 웰분리를 생략할 수 있고, 또한 정측(positive side) 전원선을 공용할 수 있다. 메탈3층 배선구조로 하면, 상하의 메모리어레이 영역(UL, UR, DL, DR)의 사이의 장변영역에서는 메탈1층은 셀 내의 소자접속에 사용하고, 메탈2층은 종(단변)방향, 메탈3층은 횡(장변)방향의 신호, 전원결선에 사용한다. 이것은 메탈3층은 막두께가 두껍고, 가장 낮은 저항이기 때문이다. 메모리어레이 영역(UL-UR) 사이와 메모리어레이 영역(DL-DR) 사이의 로우디코더, 메인 워드드라이버 영역은 종방향이 길기 때문에 종방향으로 메탈 3층의 배선을 대응시킨다.
도 4는 칩 중앙부의 전원배선을 나타낸다. 다종류의 전원선명(電源線名)을 도시한다. 여기서, VDDQ, VSSQ는 출력트랜지스터 전용전원이며, VSSI, VDDI는 입력 회로용, VDDA, VSSA는 메모리어레이의 센스앰프 구동용, VPERI는 주변회로용 강압전원, VDL은 메모리셀 축적전압, VPP는 워드선 승압전원이다. 이들의 전원선은 종방향이 메탈2층, 횡방향이 메탈3층의 배선을 사용한다.
도 5는, 입력신호용의 본딩패드(PS)이다. 어드레스신호, 클록신호의 본딩패드(PS)에는 이 본딩패드(PS)의 위에 정전보호소자(21)를 배치하고, 이 정전보호소자(21)를 통하여 내부회로에 접속한다. 이 정전보호소자(21)는 본딩패드(PS)의 한쪽에 큰 면적을 점유한다. 파선은 대략의 치수를 암시한다.
도 6은 데이터신호용의 본딩패드(PD)이다. 이 본딩패드(PD)의 상하에 출력 PMOS 트랜지스터(22), 출력 NMOS 트랜지스터(23)를 배치하고, 이 출력 PMOS 트랜지스터(22), 출력 NMOS 트랜지스터(23)의 게이트는 내부회로에 접속한다. 출력 PMOS 트랜지스터의 소스는 VDDQ 전원선에 접속하고, 드레인은 본딩패드(PD)에 접속하고 있다. 출력 NMOS 트랜지스터의 소스는 VSSQ 전원선에 접속하고, 드레인은 본딩패드(PD)에 접속하고 있다. 파선은 대략의 치수를 암시한다. 상기 도 5의 입력신호용의 본딩패드(PS)와 다르며, 본딩패드(PD)의 상하에 큰 영역을 필요로 한다.
도 5의 본딩패드(PS), 도 6의 본딩패드(PD)의 주변의 소자의 치수와 배선의 특징의 차이에 착안하여 효율적으로 배치하도록 하면, 상기 도 2, 도 3, 도 4와 같이 좌우로 본딩패드(PS, PD)의 위치를 상하로 비켜놓는 것이 좋다. 따라서, 좌우의 본딩패드(PS, PD)를 하측에 두고, 또 우반분의 본딩패드(PD)는 약간 중앙에 돌리도록 하여 배치하고 있다.
도 7은 LOC(리드온칩)패키지에 본딩한 상태를 나타내는 도면이다. 이 LOC 패키지는 메모리칩(10)의 상방에 리드프레임(31)을 배치하고, 메모리칩(10)의 본딩패드(PS, PD)와 리드프레임(31)의 선단이 금선(金線) 등의 와이어(32)를 사용하여 와 이어본딩으로 접속된다. 이 LOC 패키지에 있어서는 본딩패드(PS, PD)를 비켜 놓아도 전체의 메모리칩(10)으로부터의 어긋남은 적으며, 종래와 동일하게 본딩을 행할 수 있다. 도 7에 있어서는 상기 도 8에 대응하는 입출력핀수가 54핀인 패키지를 나타내고 있다.
따라서, 본 실시의 형태의 반도체 장치에 의하면, 본딩패드(PS, PD)를 전체로 하측에 비켜 놓음으로써 간접주변회로를 상측에 집중하여 배치하므로, 본딩패드(PS, PD)의 극간을 사용하여 상하에서 교환하는 신호수를 적게 할 수 있다. 또한, 간접주변회로에 필요한 전원버스도 1세트 배치하면 좋다. 또한 우측의 본딩패드(PD)는 약간 위로 돌림으로써, 어드레스신호, 클록신호 측은 다수의 신호채널을 확보할 수 있다. 데이터신호 측에서는 어드레스신호, 클록신호 측만큼 신호채널은 필요하지 않지만, 본딩패드(PD)의 상하에 인접하여 거대한 출력 PMOS트랜지스터(22), 출력NMOS트랜지스터(23)를 배치하는데 적합하다. 또한, 우측에서는 트랜지스터(22, 23)의 전용전원(VDDQ, VSSQ)라고 하는 특수한 전원이 추가하여 필요로 되지만, 그것을 배치하는 데에도 적합하다. 이 결과, 칩전체로서 간접주변회로의 효율적인 레이아웃을 행할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시의 형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시의 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 말할 것도 없다.
예컨대, 상기 실시의 형태에 있어서는 본딩패드를 전체로 하측으로 비켜 배치하는 경우에 대하여 설명하였지만, 이것에 한정되는 것은 아니며, 상측으로 비켜 배치하는 것도 가능하며, 이 경우에도 데이터신호 측의 본딩패드는 약간 중앙에 돌리도록 하여 배치하는 것도 바람직하다.
또한, 메모리어레이 영역이 뱅크(0)∼뱅크(3)로 이루어지는 4뱅크 구성의 예를 나타내었지만, 8뱅크 등의 다른 뱅크구성에 대해서도 적용가능하며, 이 경우에도 본딩패드는 상기와 동일하도록 하여 배치함으로써 마찬가지의 효과를 얻을 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
(1) 본딩패드군을 메모리어레이 영역 사이의 중앙은 아니며, 상하의 한쪽에 두고 배치함으로써, 간접주변회로를 다른 쪽 측에 집중하여 배치할 수 있기 때문에, 본딩패드의 극간을 사용하여 상하에서 교환하는 신호수를 적게 하는 것이 가능하게 된다.
(2) 상기(1)에 의해, 간접주변회로를 다른 쪽 측에 집중하여 배치함으로써, 간접주변회로에 필요한 전원버스도 1세트만을 배치함으로써 대응 가능하게 된다.
(3) 좌우에서 본딩패드의 배치를 비켜 놓고, 데이터신호 측의 본딩패드는 약간 중앙에 돌리도록 배치함으로써, 어드레스신호, 클록신호 측은 다수의 신호채널을 확보하는 것이 가능하게 된다.
(4) 상기 (3)에 의해 데이터신호 측의 본딩패드를 중앙에 돌리도록 배치함으로써, 데이터신호 측에서는 본딩패드의 상하에 인접하여 거대한 출력트랜지스터를 배치하는 것이 가능하게 된다.
(5) 상기 (3)에 의해 데이터신호 측의 본딩패드를 중앙에 돌리도록 배치함으로써, 데이터신호 측에서는 출력트랜지스터 전용전원 등의 특수한 전원을 추가하여 배치하는 것이 가능하게 된다.
(6) 상기 (1)∼(5)에 의해 DRAM, SDRAM 등의 대용량 메모리에 있어서, 본딩패드나 간접주변회로의 효율적인 레이아웃을 행할 수 있으므로, 칩면적의 저감 및 신호경로의 단축에 의한 속도향상을 달성하는 것이 가능하게 된다.

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  30. 어드레스신호 및 클록 신호용의 복수의 본딩 패드S와, 데이터 신호용의 복수의 본딩 패드D와, 제1, 제2, 제3 및 제4의 메모리 뱅크를 각각 구성하는 제1, 제2, 제3 및 제4의 메모리 어레이 영역을 동일 반도체칩 상에 구비하는 반도체 기억장치로서,
    상기 반도체칩의 장변 방향이 좌우방향, 단변 방향이 상하방향으로 되도록 평면시(平面視) 했을 경우에, 상기 반도체칩의 중심점에 대하여 왼쪽위(左上)로 상기 제1의 메모리 어레이 영역이 배치되고,
    왼쪽아래(左下)로 상기 제2의 메모리 어레이 영역이 배치되며,
    오른쪽아래(右下)로 상기 제3의 메모리 어레이 영역이 배치되고,
    오른쪽위(右上)로 상기 제4의 메모리 어레이 영역이 배치되며,
    상기 복수의 본딩 패드S는, 상기 제1의 메모리 어레이 영역과 상기 제2의 메모리 어레이 영역의 사이에 배치되고,
    상기 복수의 본딩 패드D는, 상기 제3의 메모리 어레이 영역과 상기 제4의 메모리 어레이 영역의 사이에 배치되고,
    상기 반도체칩의 단변 방향에 대한 중심축으로부터 상기 본딩 패드S까지의 거리가, 상기 중심축으로부터 본딩 패드D까지의 거리보다도 큰 반도체 기억장치.
  31. 제 30 항에 있어서,
    내부회로와,
    상기 본딩 패드D를 사이에 두고 상기 제3의 메모리 어레이 영역과 상기 제4의 메모리 어레이 영역과의 사이에 나열되도록 배치된 PMOS 트랜지스터와 NMOS 트랜지스터를 구비하고,
    상기 PMOS 트랜지스터의 소스는 제1 전원선에 접속되며, 드레인은 상기 본딩 패드D와 접속되고, 게이트는 상기 내부회로의 출력을 받으며,
    상기 NMOS 트랜지스터의 소스는 제2 전원선에 접속되고, 드레인은 상기 본딩 패드D와 접속되며, 게이트는 상기 내부회로의 출력을 받는 반도체 기억장치.
  32. 제 31 항에 있어서,
    상기 내부회로는, 상기 제1과 제2의 메모리 어레이 영역의 사이 및, 상기 제3과 제4의 메모리 어레이 영역의 사이에 배치되며,
    상기 제1 전원선과 제2 전원선은 상기 제1 내지 제4의 메모리 어레이 영역에 이용되는 전원선과는 다른 전원선인 반도체 기억장치.
  33. 제 30 항 또는 제 31 항에 있어서,
    LOC 패키지에 본딩되는 반도체 기억장치.
  34. 제 30 항에 있어서,
    상기 복수의 본딩 패드S 중 적어도 하나의 본딩 패드S와 접속된 정전보호소자를 구비하고,
    상기 제1의 메모리 어레이 영역과 상기 제2의 메모리 어레이 영역과의 사이에 있어서, 상기 본딩 패드S와 상기 정전보호소자가 상기 반도체칩의 단변 방향과 평행하게 나열되어 배치되는 반도체 기억장치.
  35. 제 34 항에 있어서,
    간접주변회로와, 컬럼 디코더와, 메인 로 디코더와, 메인 워드 드라이버와, 메인 앰프를 구비하고,
    상기 복수의 본딩 패드S와 상기 제1의 메모리 어레이 영역의 간격과, 상기 복수의 본딩 패드S와 상기 제2의 메모리 어레이 영역의 간격을 비교하여, 간격이 큰 쪽으로 상기 간접주변회로가 배치되고,
    상기 컬럼 디코더와 메인 앰프는, 각각 대응하는 메모리 어레이 영역과, 상기 복수의 본딩 패드S 또는 상기 복수의 본딩 패드D와의 사이에 배치되며,
    상기 메인 워드 드라이버와 메인 로 디코더는, 상기 제1과 제4의 메모리 어레이 영역의 사이와, 상기 제2와 제3의 메모리 어레이 영역의 사이에 배치되는 반도체 기억장치.
  36. 제 35 항에 있어서,
    PMOS 트랜지스터와 NMOS 트랜지스터를 구비하는 데이터 출력회로를 구비하고,
    상기 PMOS 트랜지스터와 NMOS 트랜지스터는 상기 본딩 패드D를 사이에 두고 상기 제3의 메모리 어레이 영역과 상기 제4의 메모리 어레이 영역과의 사이에 나열되도록 배치되는 반도체 기억장치.
  37. 제 36 항에 있어서,
    상기 PMOS 트랜지스터의 소스는 제1 전원선에 접속되고, 드레인은 상기 본딩 패드D와 접속되며,
    상기 NMOS 트랜지스터의 소스는 제2 전원선에 접속되고, 드레인은 상기 본딩 패드D와 접속되며,
    상기 제1 전원선과 제2 전원선은 상기 데이터 출력회로의 전용 전원선인 반도체 기억장치.
  38. 제 37 항에 있어서,
    LOC 패키지에 본딩되는 반도체 기억장치.
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