TWI792683B

TWI792683B - 積體電路

Info

Publication number: TWI792683B
Application number: TW110142740A
Authority: TW
Inventors: 蔡亞峻
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-11-17
Filing date: 2021-11-17
Publication date: 2023-02-11
Also published as: TW202322282A

Abstract

在本揭露書的一範例中，積體電路包括至少一第一記憶體區塊、至少一第二記憶體區塊以及焊墊配置區。第一記憶體區塊以及第二記憶體區塊分別設置在積體電路的兩側，其中第一記憶體區塊以及第二記憶體區塊的每一者包括具有三維架構的記憶胞陣列。第一記憶體區塊以及第二記憶體區塊並對稱焊墊配置區以進行設置。焊墊配置區中設置多個焊墊，焊墊分別電性耦接至第一記憶體區塊以及第二記憶體區塊。

Description

積體電路

本發明是有關於一種積體電路，且特別是有關於一種可降低布局面積的積體電路。

在習知的技術領域中，在記憶體晶片中，焊墊配置區總是被設置在積體電路的邊緣。這樣的設置方式，當積體電路中具有多個記憶體區塊時，為了使焊墊可以與相距較遠的記憶體區塊產生電性耦接，常需要利用傳輸導線，以複雜的繞線方式透過一個相對長的跑線路徑來完成。這樣一來，積體電路常需要額外設置一個區域來容置這些傳輸導線，造成布局面積的增加。並且，過長的傳輸導線也常提供多餘的寄生電阻，傳輸導線間也形成多餘的寄生電容。這些寄生效應也會使得傳輸導線上所傳輸的信號及電源品質下降，影響到積體電路的表現度。

本發明的至少一範例中，提供多種積體電路，可減短焊墊與記憶體區塊間的傳輸導線的長度，降低積體電路的布局面積，並提升信號的傳輸效益。

本發明的一範例中，積體電路包括至少一第一記憶體區塊、至少一第二記憶體區塊以及焊墊配置區。第一記憶體區塊以及第二記憶體區塊分別設置在積體電路的兩側，其中至少一第一記憶體區塊以及至少一第二記憶體區塊的每一者包括具有三維架構的記憶胞陣列。至少一第一記憶體區塊以及至少一第二記憶體區塊並對稱焊墊配置區以進行設置。焊墊配置區中設置多個焊墊，焊墊分別電性耦接至第一記憶體區塊以及第二記憶體區塊。

本發明的另一範例中，積體電路包括相鄰的二第一記憶區塊以及相鄰的二第二記憶區塊以及焊墊配置區。第一記憶區塊以及第二記憶區塊分別設置在積體電路的兩側。第一記憶區塊以及第二記憶區塊的每一者包括具有三維架構的記憶胞陣列以及介於記憶胞陣列以及第一記憶區塊間的最短間距。焊墊配置區設置在第一記憶區塊以及第二記憶區塊間，其中多個焊墊設置在焊墊配置區中並分別電性耦接至第一記憶區塊以及第二記憶區塊。

基於上述，本發明的諸多範例中積體電路透過使第一記憶體區塊以及第二記憶體區塊對稱於焊墊配置區來進行配置，以使第一記憶體區塊以及第二記憶體區塊可以與焊墊配置區中相鄰的焊墊進行電性耦接。如此一來，焊墊與第一記憶體區塊以及第二記憶體區塊間連接的傳輸導線的長度，可以有效的被減小。且不需要設置額外的布局區域，來進行傳輸導線的設置，可有效降低所需的布局區域的面積。

請參照圖1，圖1繪示本發明一實施例的積體電路的示意圖。積體電路100包括記憶體區塊110、120以及焊墊配置區130。記憶體區塊110、120分別設置在積體電路100的兩側上，並對稱焊墊配置區130來進行設置。具體來說明，焊墊配置區130可位於積體電路100的中心部位。

焊墊配置區130中具有多個焊墊PD。焊墊PD透過多條傳輸導線，以分別與記憶體區塊110以及120電性耦接。在本實施例中，焊墊PD可以為輸入輸出焊墊（I/O Pad）。焊墊PD的每一者，可作為傳輸信號或電源電壓的傳輸媒介。

另外，在本實施例中，記憶體區塊110以及120可具有相同的電路架構，並對稱的布局在焊墊配置區130的兩側。透過這樣的布局方式，記憶體區塊110以及120皆可與焊墊配置區130相鄰。記憶體區塊110以及120與對應的焊墊PD間，可以利用多條傳輸導線，在不進行繞線的情況下，完成記憶體區塊110以及120與對應的焊墊PD間的電性耦接動作。也就是說，記憶體區塊110以及120與對應的焊墊PD間的傳輸導線的長度可以有效的減小，可降低傳輸導線所需的布局面積，並可降低傳輸導線的等效電阻，提升傳輸信號以及電源電壓的傳輸效益。

以下請參照圖2，圖2繪示本發明另一實施例的積體電路的示意圖。積體電路200包括記憶體區塊210、220、230、240以及焊墊配置區250。記憶體區塊210以及220設置在積體電路200的相同的第一側邊上，記憶體區塊230以及240設置在積體電路200的相同的第二側邊上。焊墊配置區250則設置在上述的第一糙邊以及第二側邊間。也就是說，記憶體區塊210以及230對稱於焊墊配置區250，記憶體區塊220以及240也對稱於焊墊配置區250。

此外，記憶體區塊210包括位址解碼電路211、記憶胞陣列212、感測電路213以及控制電路214；記憶體區塊220包括位址解碼電路221、記憶胞陣列222、感測電路223以及控制電路224；記憶體區塊230包括位址解碼電路231、記憶胞陣列232、感測電路233以及控制電路234；記憶體區塊240包括位址解碼電路241、記憶胞陣列242、感測電路243以及控制電路244。在本實施例中，記憶體區塊210、220、230以及240具有相同的電路架構。

以在本實施例中，以記憶體區塊210為範例，記憶胞陣列212為三維架構的記憶胞陣列。也就是說，記憶胞陣列212可以為三維的反或式（NOR）、及式（AND）或反及式（NAND）快閃記憶胞陣列。

記憶胞陣列212可以堆疊在感測電路213的上方。感測電路243用以感測記憶胞陣列212提供的讀出資料。位址解碼電路211用以提供一位址信號，並使記憶胞陣列212根據位址信號以執行存取動作。控制電路214則用以產生控制信號以控制記憶胞陣列212的存取動作。

在本實施例中，記憶體區塊210~240的控制電路214~244皆鄰近焊墊配置區250來進行設置。控制電路214~244的每一者上並具有多個端點，這些端點並電性耦接焊墊配置區250中對應的多個焊墊。控制電路214與234可對稱於焊墊配置區250來進行設置，控制電路224與244同樣可對稱於焊墊配置區250來進行設置。如此一來，控制電路214、224、234以及244上的端點，可以透過傳輸導線，以短的線距，來與焊墊配置區250上的焊墊電性耦接。

附帶一提的，本實施例中的積體電路200中的記憶體區塊的數量為4個，也就是2 ²個。

以下請參照圖3，圖3為圖2實施例的記憶體區塊210、220的局部放大圖。在X、Y軸形成的座標平面上，記憶體區塊210中，多個記憶胞群MC1形成記憶胞陣列212。部分的記憶胞群MC1並堆疊設置在感測電路213上。位址解碼電路211與感測電路213及記憶胞群MC1相鄰配置。位址解碼電路211用以提供位址信號至記憶胞陣列212。同樣的，記憶體區塊220中，多個記憶胞群MC2形成記憶胞陣列222。部分的記憶胞群MC2並堆疊設置在感測電路223上。位址解碼電路221與感測電路223及記憶胞群MC2相鄰配置。位址解碼電路221用以提供位址信號至記憶胞陣列222。

值得注意的，在本實施例中，記憶體區塊210、220與焊墊間的傳輸導線，可以不用通過記憶體區塊210、220間的區域來進行布局。記憶體區塊210、220間的區域可提供以進行記憶體區塊210、220的周邊電路的布局，不需要過大的面積。因此，記憶本實施例中，記憶體區塊210的記憶胞陣列與記憶體區塊220的記憶胞陣列間的最短間隔距離D2可以為記憶體區塊210的記憶胞陣列的長度D1的1/200以下。可以得知，記憶體區塊210、220間的距離可以有效的被減小。

以下並請參照圖4，圖4繪示本發明實施例的積體電路中沿圖3的X軸的記憶體區塊的剖面圖。記憶體區塊400包括位址解碼電路411、記憶胞陣列MA以及感測電路413。位址解碼電路411與感測電路413相鄰配置。位址解碼電路411並透過階梯結構SC的多條導線以耦接至記憶胞陣列MA，其中階梯結構SC為階梯狀配置的字元線布線區。記憶胞陣列MA由多個堆疊結構（如堆疊結構402）所建構，堆疊結構402可形成在導電層401上。其中，堆疊結構402包括交替堆疊的多個第一材料（可例如是介電層）404與多個導體層（字元線）426。垂直通道結構420貫穿堆疊結構402。電荷儲存結構412環繞垂直通道結構420的側壁。如圖4所示，感測電路413設置在記憶胞陣列MA下。位址解碼電路411設置在階梯結構SC下。控制電路（未繪示）也設置在記憶胞陣列MA下。在圖4中，最頂層的導體層426t可以作為串選擇線（string selection line, SSL），最底層的導體層426b可以作為接地選擇線（ground selection line, GSL）。

以下請參照圖5，圖5繪示本發明實施例的積體電路中的記憶體區塊與焊墊配置區的位置關係的示意圖。其中，積體電路500包括記憶體區塊510~540以及焊墊配置區550。記憶體區塊510中具有感測電路511以及控制電路514；記憶體區塊520中具有感測電路521以及控制電路524；記憶體區塊530中具有感測電路531以及控制電路534；記憶體區塊540中則具有感測電路541以及控制電路544。

記憶體區塊510以及530對稱於焊墊配置區550來進行配置，記憶體區塊520以及540同樣對稱於焊墊配置區550來進行配置。如此一來，記憶體區塊510中的控制電路514，記憶體區塊520中的控制電路524，記憶體區塊530中的控制電路534，以及記憶體區塊540中的控制電路544均可以就近與相鄰的焊墊配置區550中的焊墊，透過傳輸導線進行電性耦接。如此一來，控制電路514~544與對應的焊墊PD間的傳輸導線的長度可以有效減小。且上述的傳輸導線在布線上沒有繞線的需求，可有效降低布局的面積。

在本實施例中，焊墊PD的每一者可以用來傳輸電源電壓或接地電壓。或者，焊墊PD的每一者也可以用來進行傳輸信號的收發動作，沒有一定的限制。

附帶一提的，控制電路514~544分別耦接至感測電路511~541。控制電路514~544並傳送信號以分別操控感測電路511~541的讀出資料的感測動作。

關於控制電路514~544與焊墊間的電性耦接細節，請參照圖6A以及圖6B分別繪示的，本發明實施例的積體電路的控制電路與焊墊的耦接關係的不同實施方式的示意圖。在圖6A中，焊墊PD設置在積體電路的焊墊配置區中，並可用以作為電源電壓或接地電壓的收發媒介。在本實施方式中，焊墊PD直接連接於第一層的金屬層MT1。金屬層MT1則透過連接結構VIA1連接金屬層MT2，金屬層MT2則透過連接結構VIA2以連接至下層的金屬層。依此類推，最底層的金屬層MTN可透過連接結構CNT以直接連接至控制電路610的電源接收端。

在圖6A的實施方式中，第一層的金屬層MT1的垂直投影可覆蓋控制電路610的電源接收端。也就是說，焊墊PD與控制電路610的電源接收端間，可以在最節省布局面積的條件下，形成彼此間的電性耦接。

在圖6B中，在另一實施方式中，焊墊PD設置在積體電路的焊墊配置區中，並同樣可用以作為電源電壓或接地電壓的收發媒介。焊墊PD可透過連接結構VIA1直接連接至金屬層MT2。金屬層MT2並可透過連接結構VIA2連接至下層的金屬層。依此類推，透過交錯配置的多個連接結構VIA1~VIAN以及金屬層MT2~MTN，焊墊PD可電性耦接至金屬層MTN。

值得注意的，在本實施方式中，金屬層MTN可具有一延伸部EXT，其中，延伸部EXT的垂直投影面可覆蓋控制電路610的電源接收端。並且，金屬層MTN的延伸部EXT並可透過連接結構CNT以直接連接至控制電路610的電源接收端。

同樣的，透過圖6B的實施方式，焊墊PD與控制電路610的電源接收端間，也可以在最節省布局面積的條件下，形成彼此間的電性耦接。

附帶一提的，在本發明其他實施方式中，延伸部EXT也可形成在金屬層MT2~MTN中的任一者上，並非必要形成在金屬層MTN上。

以下請參照圖7A以及圖7B，圖7A以及圖7B分別繪示本發明實施例的積體電路的不同實施方式的示意圖。在圖7A中，積體電路701包括記憶體區塊710~780以及焊墊配置區790。在位置配置上，記憶體區塊710、750對稱於焊墊配置區790；記憶體區塊720、760對稱於焊墊配置區790；記憶體區塊730、770對稱於焊墊配置區790；記憶體區塊740、780則對稱於焊墊配置區790。記憶體區塊710~780可具有相同的電路架構。

在本實施方式中，積體電路701中的記憶體區塊710~780的數量可以為8個。事實上，在本發明實施例中，記憶體區塊的數量可以是2的N次方，N可以為大於或等於0的整數。

在本實施方式中，記憶體區塊710~740排列在相同的第一列中，記憶體區塊750~780排列在相同的第二列中。焊墊配置區790則以列的方向，並設置在第一列以及第二列間。

在圖7B中，積體電路702包括記憶體區塊710~740以及焊墊配置區790。在位置配置上，記憶體區塊710、720對稱於焊墊配置區790；記憶體區塊730、740對稱於焊墊配置區790。記憶體區塊710~740可具有相同的電路架構。

與前述實施方式不相同的，本實施方式的焊墊配置區750是以行的方向進行設置。記憶體區塊710以及730設置在相同的第一行上，記憶體區塊720以及740則設置在相同的第二行上。焊墊配置區790則可設置在第一行與第二行之間。

不論是圖7A或是圖7B的實施方式，記憶體區塊與焊墊配置區中的焊墊的電性耦接路徑都可以有效的被減短，降低其間的傳輸導線的等效電阻。並且，記憶體區塊與焊墊配置區中的焊墊間，不需要透過需要繞線的傳輸導線相連接，有效減小電路布局所需要的面積。

綜上所述，本發明的積體電路，透過在多個記憶體區塊間設置焊墊配置區。如此一來，這些記憶體區塊與焊墊配置區中相對應的焊墊間的傳輸導線的連接長度，可以有效得到縮減。如此一來，積體電路的布局面積可以有效被減小，且記憶體區塊與焊墊間的傳輸導線所提供的電阻也可有效被減小，提升傳輸信號（電源）的品質。

100、200、500、701、702:積體電路 110、120、210、220、230、240、400、510~540、710~780:記憶體區塊 130、250、550、790:焊墊配置區 211、221、231、241、411:位址解碼電路 212、222、232、242:記憶胞陣列 213、223、233、243、413、521~541:感測電路 214、224、234、244、514~544、610:控制電路 401:導電層 402:堆疊結構 404:第一材料 412:電荷儲存結構 420:垂直通道結構 426、426t、426b:導體層 D1:長度 D2:距離 EXT:延伸部 MA:記憶胞陣列 MC1:記憶胞群 MT1~MTN:金屬層 PD:焊墊 SC:階梯結構 VIA1~VIAN、CNT:連接結構

圖1繪示本發明一實施例的積體電路的示意圖。圖2繪示本發明另一實施例的積體電路的示意圖。圖3為圖2實施例的記憶體區塊210、230的局部放大圖。圖4繪示本發明實施例的積體電路中的記憶體區塊的剖面圖。圖5繪示本發明實施例的積體電路中的記憶體區塊與焊墊配置區的位置關係的示意圖。圖6A以及圖6B分別繪示本發明實施例的積體電路的控制電路與焊墊的耦接關係的不同實施方式的示意圖。圖7A以及圖7B分別繪示本發明實施例的積體電路的不同實施方式的示意圖。

100:積體電路

110、120:記憶體區塊

130:焊墊配置區

PD:焊墊

Claims

一種積體電路，包括：至少一第一記憶體區塊以及至少一第二記憶體區塊，分別設置在該積體電路的兩側，其中該至少一第一記憶體區塊以及至少一第二記憶體區塊的每一者包括具有三維架構的一記憶胞陣列；以及一焊墊配置區，其中該至少一第一記憶體區塊以及該至少一第二記憶體區塊對稱該焊墊配置區以進行設置，該焊墊配置區中設置多個焊墊，該些焊墊分別電性耦接至該至少一第一記憶體區塊以及該至少一第二記憶體區塊，其中該至少一第一記憶體區塊以及該至少一第二記憶體區塊的每一者包括：一控制電路，產生一控制信號以控制該記憶胞陣列的一存取動作，其中該控制電路鄰近該焊墊配置區進行設置，並電性耦接對應的該些焊墊。
如請求項1所述的積體電路，其中該至少一第一記憶體區塊以及該至少一第二記憶體區塊的每一者還包括：一位址解碼電路，用以提供一位址信號；該記憶胞陣列，根據該位址信號以執行該存取動作；以及一感測電路，感測該記憶胞陣列提供的讀出資料，其中該記憶胞陣列堆疊在該感測電路上。
如請求項1所述的積體電路，其中該控制電路的電源接收端透過多個金屬層以及多個連接結構以電性耦接至一電源焊墊，其中該些金屬層以及該些連接結構分別交錯配置。
如請求項3所述的積體電路，其中該電源焊墊直接連接一第一金屬層，該第一金屬層的垂直投影面覆蓋該控制電路的電源接收端。
如請求項3所述的積體電路，其中該些金屬層的其中之一具有一延伸部，其中該延伸部的垂直投影面覆蓋該控制電路的電源接收端。
一種積體電路，包括：相鄰的二第一記憶區塊以及相鄰的二第二記憶區塊，該些相鄰的二第一記憶區塊以及該些相鄰的二第二記憶區塊分別設置在該積體電路的兩側，該些相鄰的二第一記憶區塊以及該些相鄰的二第二記憶區塊的每一者包括具有三維架構的一記憶胞陣列以及介於該記憶胞陣列以及該些相鄰的二第一記憶區塊間的一最短間距；以及一焊墊配置區，設置在該些相鄰的二第一記憶區塊以及該些相鄰的二第二記憶區塊間，其中多個焊墊設置在該焊墊配置區中並分別電性耦接至該些相鄰的二第一記憶區塊以及該些相鄰的二第二記憶區塊，其中該最小間距中，並不配置該些焊墊以及並不布局該些相鄰的二第一記憶區塊以及該些相鄰的二第二記憶區塊與該些焊墊間電性耦接的多個傳輸導線。
如請求項6所述的積體電路，其中該最短間距小於該第一記憶區塊的該記憶胞陣列的長度的1/200。
如請求項6所述的積體電路，更包括設置在該記憶胞陣列下的一感測電路。
如請求項6所述的積體電路，其中該些相鄰的二第一記憶區塊以及該些相鄰的二第二記憶區塊的每一者包括設置成一階梯結構並鄰近該記憶胞陣列的一解碼電路。