JP2024043754A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置を小型化する。【解決手段】複数の導電層が絶縁層を介して積層された積層体と、積層体の積層方向に重ねて設けられる回路部と、備え、積層体は、複数のメモリセルが配置されるメモリ部及び複数の導電層の端部が階段状となった階段部を有し、回路部は、複数の導電層に繋がるロウデコーダを有し、階段部は、積層方向においてロウデコーダが重ねて設けられている第１構造と、第１構造とは異なる第２構造と、を有し、第１構造の段差よりも第２構造の段差が大きい、半導体記憶装置。【選択図】図５

Description

本実施形態は、半導体記憶装置に係る。
半導体記憶装置の一例として、複数の導電層が絶縁層を介して積層され、階段部が形成されたものがある。
特開２０１９－１６１０５９号公報
半導体記憶装置を小型化する。
本実施形態は、複数の導電層が絶縁層を介して積層された積層体と、積層体の積層方向に重ねて設けられる回路部と、備える半導体記憶装置である、積層体は、複数のメモリセルが配置されるメモリ部及び複数の導電層の端部が階段状となった階段部を有する。回路部は、複数の導電層に繋がるロウデコーダを有する。階段部は、積層方向においてロウデコーダが重ねて設けられている第１構造と、第１構造とは異なる第２構造と、を有し、第１構造の段差よりも前記第２構造の段差が大きい。
本実施形態に係るメモリシステムの構成例を示すブロック図である。 本実施形態に係る半導体記憶装置の構成例を示すブロック図である。 本実施形態に係る半導体記憶装置の構造例を示す断面図である。 本実施形態に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。 本実施形態に係る半導体記憶装置の回路チップ側の配置態様を示す図である。 本実施形態の第１変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。 本実施形態の第２変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。 本実施形態の第３変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。 本実施形態の第４変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。 本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。 本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。 本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。 本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。 本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。 本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。 本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
本実施形態に係る半導体記憶装置２は、例えばデータを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリである。図１は、半導体記憶装置２を含むメモリシステムの構成例を示すブロック図である。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、図１では、メモリシステムが半導体記憶装置２を１つ備える例を示しているが、メモリシステムは半導体記憶装置２を複数備えても良い。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に格納されたユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユニットデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユニットデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したユーザデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５を備える構成例を示している。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
図２を主に参照しながら、半導体記憶装置２の構成について説明する。同図に示すように、半導体記憶装置２は、２つのプレーンＰＬＡ、ＰＬＢと、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備える。
プレーンＰＬＡは、メモリセルアレイ１１１Ａと、メモリセルアレイ１１２Ａと、センスアンプ１２１Ａと、センスアンプ１２２Ａと、ロウデコーダ１３１Ａと、ロウデコーダ１３２Ａと、を備えている。プレーンＰＬＢは、メモリセルアレイ１１１Ｂと、メモリセルアレイ１１２Ｂと、センスアンプ１２１Ｂと、センスアンプ１２２Ｂと、ロウデコーダ１３１Ｂと、ロウデコーダ１３２Ｂと、を備えている。
プレーンＰＬＡの構成とプレーンＰＬＢの構成とは互いに同一である。メモリセルアレイ１１１Ａの構成とメモリセルアレイ１１１Ｂの構成とは互いに同一であり、メモリセルアレイ１１２Ａの構成とメモリセルアレイ１１２Ｂの構成とは互いに同一である。センスアンプ１２１Ａの構成とセンスアンプ１２１Ｂの構成とは互いに同一であり、センスアンプ１２２Ａの構成とセンスアンプ１２２Ｂの構成とは互いに同一である。ロウデコーダ１３１Ａの構成とロウデコーダ１３１Ｂの構成とは互いに同一であり、ロウデコーダ１３２Ａの構成とロウデコーダ１３２Ｂの構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、図２に例示されるように２つであってもよいが、３つ以上であってもよい。
メモリセルアレイ１１１Ａ，１１２Ａ及びメモリセルアレイ１１１Ｂ，１１２Ｂは、データを記憶する。メモリセルアレイ１１１Ａ，１１２Ａ及びメモリセルアレイ１１１Ｂ，１１２Ｂのそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。メモリセルアレイ１１１Ａとメモリセルアレイ１１２Ａは、ビット線を共有している。メモリセルアレイ１１１Ｂとメモリセルアレイ１１２Ｂは、ビット線を共有している。
メモリセルアレイ１１１Ａ，１１２Ａのビット線の一部は、センスアンプ１２１Ａに繋がっており、メモリセルアレイ１１１Ａ，１１２Ａのビット線の残部は、センスアンプ１２２Ａに繋がっている。メモリセルアレイ１１１Ｂ，１１２Ｂのビット線の一部は、センスアンプ１２１Ｂに繋がっており、メモリセルアレイ１１１Ｂ，１１２Ｂのビット線の残部は、センスアンプ１２２Ｂに繋がっている。
メモリセルアレイ１１１Ａのワード線は、ロウデコーダ１３１Ａに繋がっている。メモリセルアレイ１１２Ａのワード線は、ロウデコーダ１３２Ａに繋がっている。メモリセルアレイ１１１Ｂのワード線は、ロウデコーダ１３１Ｂに繋がっている。メモリセルアレイ１１２Ｂのワード線は、ロウデコーダ１３２Ｂに繋がっている。
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２１Ａ，センスアンプ１２２Ａ，センスアンプ１２１Ｂ及びセンスアンプ１２２Ｂとの間で送受信する。入出力回路２１は、メモリコントローラ１からのコマンド等を受信する「入力回路」としての機能と、メモリコントローラ１にデータを出力する「出力回路」としての機能と、の両方を有している。このような態様に替えて、入力回路と出力回路とが互いに別の回路として構成されている態様としてもよい。
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に送信して、半導体記憶装置２の状態を外部に通知する。
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号を入出力する。つまり、入出力回路２１及びロジック制御回路２２は、半導体記憶装置２のインターフェイス回路として機能する。
シーケンサ４１は、メモリコントローラ１から半導体記憶装置２へと入力された制御信号に基づいて、プレーンＰＬＡ，ＰＬＢや電圧生成回路４３等の各部の動作を制御する。シーケンサ４１は、メモリセルアレイ１１１Ａ，メモリセルアレイ１１２Ａ，メモリセルアレイ１１１Ｂ及びメモリセルアレイ１１２Ｂ等の動作を制御する「制御回路」の一部として機能する。制御回路２２は、上記の「制御回路」の他の一部として機能する。
レジスタ４２は、コマンドやアドレスを一時的に保持する。レジスタ４２は、プレーンＰＬＡ，ＰＬＢのそれぞれの状態を示すステータス情報をも保持する。ステータス情報は、メモリコントローラ１からの要求に応じてレジスタ４２から読み出され、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１１Ａ，１１２Ａ及びメモリセルアレイ１１１Ｂ，１１２Ｂにおけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する。このような電圧には、例えば、後述のワード線ＷＬに対し印加されるＶＰＧＭやＶＰＡＳＳ＿ＰＧＭ、ＶＰＡＳＳ＿ＲＥＡＤのような電圧や、後述のビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３は、プレーンＰＬＡ及びプレーンＰＬＢが互いに並列動作し得るように、各ワード線ＷＬやビット線ＢＬ等のそれぞれに対し個別に電圧を印加することができる。
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）を備える。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）を備える。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子を備える。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。
電源電圧Ｖｃｃは、動作電源として外部から与えられる電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ１１１Ａ，１１２Ａ及びメモリセルアレイ１１１Ｂ，１１２Ｂへデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくてもよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
図３を参照しながら、第１実施形態に係る半導体記憶装置２の構造について説明する。図３は、半導体記憶装置２の構造を示す断面図である。半導体記憶装置２は、アレイチップ５１と回路チップ５２が貼り合わされた３次元メモリである。
アレイチップ５１は、複数のメモリセルを含むメモリセルアレイ５１１と、メモリセルアレイ５１１上の絶縁膜５１２と、メモリセルアレイ５１１下の層間絶縁膜５１３と、層間絶縁膜５１３下の絶縁膜５１４とを備えている。絶縁膜５１２，５１４は例えば、シリコンと酸素を含む膜またはシリコンと窒素を含む膜を含む。
回路チップ５２は、アレイチップ５１下に設けられている。符号Ｓは、アレイチップ５１と回路チップ５２との貼合面を示す。回路チップ５２は、絶縁膜５１５と、絶縁膜５１５下の層間絶縁膜５１６と、層間絶縁膜５１６下の基板１７とを備えている。絶縁膜５１５は例えば、シリコンと酸素を含む膜またはシリコンと窒素を含む膜を含む。基板５１７は例えば、シリコン基板などの半導体材料を含む層である。
図３は、基板５１７の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板５１７の表面に垂直で基板５１７に交差するＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。例えば、メモリセルアレイ５１１は基板５１７の上方に位置しており、基板５１７はメモリセルアレイ５１１の下方に位置している。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ５１は、メモリセルアレイ５１１内の電極層として、複数のワード線ＷＬと、ソース側選択ゲートＳＧＳと、ドレイン側選択ゲートＳＧＤと、ソース線ＳＬを備えている。図３は、メモリセルアレイ５１１の階段部５２１を示している。図３に示されるように、各ワード線ＷＬは、コンタクトプラグ５２２を介してワード配線層５２３と電気的に接続されている。ソース側選択ゲートＳＧＳは、コンタクトプラグ５２４を介してソース側選択ゲート配線層５２５と電気的に接続されている。さらに、ドレイン側選択ゲートＳＧＤは、コンタクトプラグ５２６を介してドレイン側選択ゲート配線層５２７と電気的に接続されている。ソース線ＳＬは、コンタクトプラグ５２９を介してソース配線層５３０と電気的に接続されている。ワード線ＷＬ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤを貫通する柱状部ＣＬは、プラグ５２８を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。
回路チップ５２は、複数のトランジスタ５３１を備えている。各トランジスタ５３１は、基板５１７上にゲート絶縁膜を介して設けられたゲート電極５３２と、基板５１７内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ５２はさらに、これらのトランジスタ５３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ５３３と、これらのプラグ５３３上に設けられ、複数の配線を含む配線層５３４と、配線層５３４上に設けられ、複数の配線を含む配線層５３５とを備えている。回路チップ５２はさらに、配線層５３５上に設けられた複数のビアプラグ５３６と、絶縁膜５１５内でこれらのビアプラグ５３６上に設けられた複数の金属パッド５３７とを備えている。金属パッド５３７は例えば、Ｃｕ（銅）またはＡｌ（アルミニウム）を含む。回路チップ５２は、アレイチップ５１を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ５３１等を含み、金属パッド５３７に電気的に接続されている。
アレイチップ５１は、金属パッド５３７上に設けられた複数の金属パッド５４１と、金属パッド５４１上に設けられた複数のビアプラグ５４２と、複数の配線を含む配線層５４３とを備えている。金属パッド５４１は、絶縁膜５１４内に設けられる。配線層５４３内の配線は、ビアプラグ５４２上に設けられる。各ワード線ＷＬや各ビット線ＢＬは、配線層５４３内の対応する配線と電気的に接続されている。金属パッド５４１は例えば、ＣｕまたはＡｌを含む。アレイチップ５１はさらに、配線層５４３上に設けられたビアプラグ５４４と、絶縁膜５１２上やビアプラグ５４４上に設けられた金属パッド５４５とを備えている。ビアプラグ５４４は、層間絶縁膜５１３内や絶縁膜５１２内に設けられる。金属パッド５４５は例えば、ＣｕまたはＡｌを含む。また、金属パッド５４５は半導体記憶装置の外部接続パッド（ボンディングパッド）として機能し、ボンディングワイヤ、はんだボール、金属バンプなどを介して実装基板や他の装置に接続可能である。
図２を参照しながら説明したメモリセルアレイ１１１Ａ，１１２Ａ及びメモリセルアレイ１１１Ｂ，１１２Ｂは、アレイチップ５１に含まれ、メモリセルアレイ５１１に対応する。図２を参照しながら説明したセンスアンプ１２１Ａ，センスアンプ１２２Ａ、ロウデコーダ１３１Ａ，１３２Ａ、センスアンプ１２１Ｂ，１２２Ｂ、ロウデコーダ１３１Ｂ，１３２Ｂは、回路チップ５２に含まれ、制御回路に対応する。
続いて、図４及び図５を参照しながら半導体記憶装置２におけるメモリセルアレイの階段部の配置態様について説明する。図４は、半導体記憶装置２のアレイチップ５１側の配置態様を示す図である。図５は、半導体記憶装置２の回路チップ５２側の配置態様を示す図である。図１及び図２を参照しながらした半導体記憶装置２の説明では、２つのプレーンを有するものとして説明したが、図４及び図５を参照しながらする半導体記憶装置２のアレイチップ５１及び回路チップ５２の説明では、８つのプレーンＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤ，ＰＬＥ，ＰＬＦ，ＰＬＧ，ＰＬＨを有するものとして説明する。
図４に示されるように、プレーンＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤは、Ｘ方向に沿って配置されている。プレーンＰＬＥ，ＰＬＦ，ＰＬＧ，ＰＬＨは、Ｘ方向に沿って配置されている。プレーンＰＬＡ，ＰＬＥは、Ｙ方向に沿って配置されている。プレーンＰＬＢ，ＰＬＦは、Ｙ方向に沿って配置されている。プレーンＰＬＣ，ＰＬＧは、Ｙ方向に沿って配置されている。プレーンＰＬＤ，ＰＬＨは、Ｙ方向に沿って配置されている。
プレーンＰＬＡ，ＰＬＢと、プレーンＰＬＣ，ＰＬＤとは、ＸＹ平面上の配置において同様の構成となっている。プレーンＰＬＥ，ＰＬＦ及びプレーンＰＬＧ，ＰＬＨは、プレーンＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤとＸＹ平面上の配置において点対称となっている。従って、プレーンＰＬＡ，ＰＬＢを例に取って説明する。
図２を参照しながら説明したように、プレーンＰＬＡは、メモリセルアレイ１１１Ａ，１１２Ａを有している。メモリセルアレイ１１１Ａとメモリセルアレイ１１２Ａとは、ビット線ＢＬを共有している。プレーンＰＬＡは、メモリセルアレイ１１１Ａを含むプレーン部分ＰＬＡａと、メモリセルアレイ１１２Ａを含むプレーン部分ＰＬＡｂと、を有している。
プレーン部分ＰＬＡａにおいては、メモリセルアレイ１１１Ａの周囲に正階段１４１Ａとダミー階段１４２Ａとが設けられている。正階段１４１Ａは、図３を参照しながら説明した階段部５２１を含む。正階段１４１Ａは、コンタクトプラグ５２２が各階段に直接繋がることができるように、コンタクトプラグ５２２と対応する階段部５２１が形成されている。一方、ダミー階段１４２Ａは、コンタクトプラグ５２２が繋がれることはなく、正階段１４１Ａを形成する工程で併せて形成される階段状の部分となるので、正階段１４１Ａの数段分がダミー階段１４２Ａの一段に対応するように形成されている。従って、ダミー階段１４２Ａの上端から下端までのＸ方向における距離は、正階段１４１Ａの上端から下端までのＸ方向における距離よりも短い。また、ダミー階段１４２Ａの段差は、正階段１４１Ａの段差よりも大きい。
プレーン部分ＰＬＡａにおいては、メモリセルアレイ１１１Ａに対して－Ｘ方向に正階段１４１Ａが設けられている。プレーン部分ＰＬＡａにおいては、メモリセルアレイ１１１Ａに対して＋Ｘ方向、＋Ｙ方向、及び－Ｙ方向それぞれにダミー階段１４２Ａが設けられている。
プレーン部分ＰＬＡｂにおいては、メモリセルアレイ１１２Ａの周囲に正階段１４１Ａとダミー階段１４２Ａとが設けられている。プレーン部分ＰＬＡｂにおいては、メモリセルアレイ１１２Ａに対して＋Ｘ方向に正階段１４１Ａが設けられている。プレーン部分ＰＬＡｂにおいては、メモリセルアレイ１１２Ａに対して－Ｘ方向、＋Ｙ方向、及び－Ｙ方向それぞれにダミー階段１４２Ａが設けられている。
プレーンＰＬＢは、メモリセルアレイ１１１Ｂ，１１２Ｂを有している。メモリセルアレイ１１１Ｂとメモリセルアレイ１１２Ｂとは、ビット線ＢＬを共有している。プレーンＰＬＢは、メモリセルアレイ１１１Ａを含むプレーン部分ＰＬＢａと、メモリセルアレイ１１２Ｂを含むプレーン部分ＰＬＢｂと、を有している。
プレーン部分ＰＬＢａにおいては、メモリセルアレイ１１１Ｂの周囲に正階段１４１Ｂとダミー階段１４２Ｂとが設けられている。正階段１４１Ｂは、正階段１４１Ａと同様の階段部である。ダミー階段１４２Ｂは、ダミー階段１４２Ａと同様の階段部である。従って、ダミー階段１４２Ｂの上端から下端までのＸ方向における距離は、正階段１４１Ｂの上端から下端までのＸ方向における距離よりも短い。また、ダミー階段１４２Ｂの段差は、正階段１４１Ｂの段差よりも大きい。
プレーン部分ＰＬＢａにおいては、メモリセルアレイ１１１Ｂに対して－Ｘ方向に正階段１４１Ｂが設けられている。プレーン部分ＰＬＢａにおいては、メモリセルアレイ１１１Ｂに対して＋Ｘ方向、＋Ｙ方向、及び－Ｙ方向それぞれにダミー階段１４２Ｂが設けられている。
プレーン部分ＰＬＢｂにおいては、メモリセルアレイ１１２Ｂの周囲に正階段１４１Ｂとダミー階段１４２Ｂとが設けられている。プレーン部分ＰＬＢｂにおいては、メモリセルアレイ１１２Ｂに対して＋Ｘ方向に正階段１４１Ｂが設けられている。プレーン部分ＰＬＢｂにおいては、メモリセルアレイ１１２Ｂに対して－Ｘ方向、＋Ｙ方向、及び－Ｙ方向それぞれにダミー階段１４２Ｂが設けられている。
図２を参照しながら説明したように、プレーンＰＬＡは、センスアンプ１２１Ａ，１２２Ａを有している。プレーンＰＬＡのメモリセルアレイ１１１Ａとメモリセルアレイ１１２Ａとはビット線ＢＬを共有しているので、センスアンプ１２１Ａとセンスアンプ１２２Ａとは、メモリセルアレイ１１１Ａ，１１２Ａのビット線ＢＬを分担するように繋がれている。
プレーンＰＬＡは、ロウデコーダ１３１Ａ，１３２Ａを有している。ロウデコーダ１３１Ａは、メモリセルアレイ１１１Ａに繋がれている。ロウデコーダ１３２Ａは、メモリセルアレイ１１２Ａに繋がれている。
プレーンＰＬＢは、センスアンプ１２１Ｂ，１２２Ｂを有している。プレーンＰＬＢのメモリセルアレイ１１１Ｂとメモリセルアレイ１１２Ｂとはビット線ＢＬを共有しているので、センスアンプ１２１Ｂとセンスアンプ１２２Ｂとは、メモリセルアレイ１１１Ｂ，１１２Ｂのビット線ＢＬを分担するように繋がれている。
プレーンＰＬＢは、ロウデコーダ１３１Ｂ，１３２Ｂを有している。ロウデコーダ１３１Ｂは、メモリセルアレイ１１１Ｂに繋がれている。ロウデコーダ１３２Ｂは、メモリセルアレイ１１２Ｂに繋がれている。
図５に示されるように、メモリセルアレイ１１１Ａを含むプレーン部分ＰＬＡａに、センスアンプ１２１Ａ及びロウデコーダ１３１Ａが設けられている。ロウデコーダ１３１Ａは、メモリセルアレイ１１１Ａに繋がれているので、正階段１４１Ａ上に配置されている。センスアンプ１２１Ａは、メモリセルアレイ１１１Ａを挟んで正階段１４１Ａとは反対側に配置されているダミー階段１４２Ａ上に配置されている。
メモリセルアレイ１１２Ａを含むプレーン部分ＰＬＡｂに、センスアンプ１２２Ａ及びロウデコーダ１３２Ａが設けられている。ロウデコーダ１３２Ａは、メモリセルアレイ１１２Ａに繋がれているので、正階段１４１Ａ上に配置されている。センスアンプ１２２Ａは、メモリセルアレイ１１２Ａを挟んで正階段１４１Ａとは反対側に配置されているダミー階段１４２Ａ上に配置されている。
メモリセルアレイ１１１Ｂを含むプレーン部分ＰＬＢａに、センスアンプ１２１Ｂ及びロウデコーダ１３１Ｂが設けられている。ロウデコーダ１３１Ｂは、メモリセルアレイ１１１Ｂに繋がれているので、正階段１４１Ｂ上に配置されている。センスアンプ１２１Ｂは、メモリセルアレイ１１１Ｂを挟んで正階段１４１Ｂとは反対側に配置されているダミー階段１４２Ｂ上に配置されている。
メモリセルアレイ１１２Ｂを含むプレーン部分ＰＬＢｂに、センスアンプ１２２Ｂ及びロウデコーダ１３２Ｂが設けられている。ロウデコーダ１３２Ｂは、メモリセルアレイ１１２Ｂに繋がれているので、正階段１４１Ｂ上に配置されている。センスアンプ１２２Ｂは、メモリセルアレイ１１２Ｂを挟んで正階段１４１Ｂとは反対側に配置されているダミー階段１４２Ｂ上に配置されている。
半導体記憶装置２は、複数の導電層が絶縁層を介して積層された積層体（アレイチップ５１）と、積層体の積層方向に重ねて設けられる回路部（回路チップ５２）と、備える。積層体は、複数のメモリセルが配置されるメモリ部（メモリセルアレイ１１１Ａ，１１１１Ｂ，１１２Ａ，１１２Ｂ）及び複数の導電層の端部が階段状となった階段部を有する。回路部は、複数の導電層に電気的に接続されるロウデコーダ１３１Ａ，１３２Ａ，１３１Ｂ，１３２Ｂを有する。階段部は、積層方向においてロウデコーダ１３１Ａ，１３２Ａ，１３１Ｂ，１３２Ｂと重なる部分に設けられた第１構造（正階段１４１Ａ，１４１Ｂ）と、第１構造とは異なる第２構造（ダミー階段１４２Ａ，１４２Ｂ）と、を有し、第１構造の段差よりも第２構造の段差が大きい。
メモリ部は、第１メモリ部（メモリセルアレイ１１１Ａ）と第２メモリ部（メモリセルアレイ１１２Ａ）とを有する。階段部は、第１メモリ部に繋がり第１構造を有する第１階段部（メモリセルアレイ１１１Ａ側の正階段１４１Ａ）と、第２メモリ部に繋がり第１構造を有する第２階段部（メモリセルアレイ１１２Ａ側の正階段１４１Ａ）とを有する。ロウデコーダは、第１階段部に繋がる第１ロウデコーダ（ロウデコーダ１３１Ａ）と、第２階段部に繋がる第２ロウデコーダ（ロウデコーダ１３２Ａ）とを有する。第１ロウデコーダは、メモリ部の第１辺に重ねて設けられ、第２ロウデコーダは、メモリ部の第１辺とは異なる第２辺に重ねて設けられている。
第１メモリ部に繋がり第２構造を有する第３階段部（メモリセルアレイ１１１Ａ側のダミー階段１４２Ａ）が第２辺側に設けられ、第２メモリ部に繋がり第２構造を有する第４階段部（メモリセルアレイ１１２Ａ側のダミー階段１４２Ａ）が第１辺側に設けられている。
第１辺と第２辺とを繋ぐ第３辺側に、第１メモリ部に繋がり第２構造を有する第５階段部（メモリセルアレイ１１１Ａ側のダミー階段１４２Ａ）が設けられ、第３辺とは異なる辺であって第１辺と第２辺とを繋ぐ第４辺側に、第２メモリ部に繋がり第２構造を有する第６階段部（メモリセルアレイ１１２Ａ側のダミー階段１４２Ａ）が設けられている。
第１構造にはロウデコーダに電気的に繋がるコンタクトプラグ５２２が設けられている。第１メモリ部と第２メモリ部は、メモリセルのドレインに繋がるビット線ＢＬを共有する。
第１メモリ部と第２メモリ部との間において、ビット線ＢＬが屈曲してもよい。
前記第１メモリ部に繋がり前記第２構造を有する第７階段部（メモリセルアレイ１１１Ａ側のダミー階段１４２Ａ）が前記第２メモリ部との間に設けられ、
前記第２メモリ部に繋がり前記第２構造を有する第８階段部（メモリセルアレイ１１２Ａ側のダミー階段１４２Ａ）が前記第１メモリ部との間に設けられている、請求項６に記載の半導体記憶装置。
第１メモリ部の導電層と前記第２メモリ部の導電層とが繋がっていてもよい。メモリ部が複数設けられ、複数のメモリ部がスリットによって隔てられていてもよい。
図４を参照しながら説明した例では、ビット線ＢＬを共有するメモリセルアレイ１１１Ａとメモリセルアレイ１１２ＡとをＸ方向において同じ位置に配置していた。センスアンプ１２２Ａが設けられている側のダミー階段１４２Ａは、ロウデコーダ１３１Ａが設けられている側の正階段１４１ＡとＸ方向において同じ幅を占有している。ダミー階段１４２Ａは、Ｘ方向の長さを正階段１４１Ａよりも短くすることができるので、メモリセルアレイ１１２Ａを－Ｘ方向にずらすことができる。このような配置例を第１変形例として説明する。
図６を参照しながら、第１変形例に係るアレイチップ５１Ａについて説明する。アレイチップ５１Ａは、８つのプレーンＰＬＡ５，ＰＬＢ５，ＰＬＣ５，ＰＬＤ５，ＰＬＥ５，ＰＬＦ５，ＰＬＧ５，ＰＬＨ５を有する。
図６に示されるように、プレーンＰＬＡ５，ＰＬＢ５，ＰＬＣ５，ＰＬＤ５は、Ｘ方向に沿って配置されている。プレーンＰＬＥ５，ＰＬＦ５，ＰＬＧ５，ＰＬＨ５は、Ｘ方向に沿って配置されている。プレーンＰＬＡ５，ＰＬＥ５は、Ｙ方向に沿って配置されている。プレーンＰＬＢ５，ＰＬＦ５は、Ｙ方向に沿って配置されている。プレーンＰＬＣ５，ＰＬＧ５は、Ｙ方向に沿って配置されている。プレーンＰＬＤ５，ＰＬＨ５は、Ｙ方向に沿って配置されている。
プレーンＰＬＡ５は、図４を参照しながら説明したプレーンＰＬＡとメモリセルアレイ１１１Ａ，１１２Ａの配置態様が異なっている。具体的には、プレーンＰＬＡのメモリセルアレイ１１２Ａの配置位置に対して、プレーンＰＬＡ５のメモリセルアレイ１１２Ａの配置位置は－Ｘ方向にずれており、Ｘ方向においてメモリセルアレイ１１１Ａよりも－Ｘ方向に偏って配置されている。
プレーンＰＬＡ５は、プレーン部分ＰＬＡａ及びプレーン部分ＰＬＡｂ５を有している。プレーン部分ＰＬＡｂ５は、メモリセルアレイ１１２Ａの配置位置が－Ｘ方向にずれているので、ダミー階段１４２Ａ５は、ダミー階段１４２Ａと同様に狭い領域に設けられている。ダミー階段１４２Ａ５とダミー階段１４２Ａとは実質的に同様の形態となっている。Ｘ方向において、プレーン部分ＰＬＡａとプレーン部分ＰＬＡｂ５とは同じ長さなので、プレーン部分ＰＬＡａとプレーン部分ＰＬＡｂ５とは同じ矩形状である。
プレーンＰＬＢ５も同様に、図４を参照しながら説明したプレーンＰＬＢとメモリセルアレイ１１１Ｂ，１１２Ｂの配置態様が異なっている。具体的には、プレーンＰＬＢのメモリセルアレイ１１２Ｂの配置位置に対して、プレーンＰＬＢ５のメモリセルアレイ１１２Ｂの配置位置は－Ｘ方向にずれており、Ｘ方向においてメモリセルアレイ１１１Ｂよりも－Ｘ方向に偏って配置されている。
プレーンＰＬＢ５は、プレーン部分ＰＬＢａ及びプレーン部分ＰＬＢｂ５を有している。プレーン部分ＰＬＢｂ５は、メモリセルアレイ１１２Ｂの配置位置が－Ｘ方向にずれている。プレーン部分ＰＬＢｂ５におけるメモリセルアレイ１１２Ｂの－Ｘ方向へのずれ量は、プレーン部分ＰＬＡｂ５におけるメモリセルアレイ１１２Ｂの－Ｘ方向へのずれ量と同じなので、ダミー階段１４２Ｂは、配置位置をずらす前と同様に狭い領域に設けられている。Ｘ方向において、プレーン部分ＰＬＢａとプレーン部分ＰＬＢｂ５とは同じ長さなので、プレーン部分ＰＬＢａとプレーン部分ＰＬＢｂ５とは同じ矩形状である。
プレーンＰＬＡ５におけるメモリセルアレイ１１１Ａ，１１２Ａの配置態様と、プレーンＰＬＢ５におけるメモリセルアレイ１１１Ｂ，１１２Ｂの配置態様とは同様であるので、プレーンＰＬＡ５とプレーンＰＬＢ５とは同様の形態となる。同様に、プレーンＰＬＣ５，ＰＬＤ５，ＰＬＥ５，ＰＬＦ５，ＰＬＧ５，ＰＬＨ５も、プレーンＰＬＡ５，ＰＬＢ５と同様の形態となる。
プレーンＰＬＡ５は、メモリセルアレイ１１１Ａを含むプレーン部分ＰＬＡａと、メモリセルアレイ１１２Ｂを含むプレーン部分ＰＬＡｂ５と、を有している。メモリセルアレイ１１１Ａとメモリセルアレイ１１２Ａとは、ビット線ＢＬを共有している。図６の例では、Ｘ方向において重なりあっている領域においてはビット線ＢＬを共有し、Ｘ方向において重なりあっていない領域においてはビット線ＢＬを共有していない。プレーン部分ＰＬＡａに設けられているセンスアンプ１２１Ａは、メモリセルアレイ１１１Ａのみに設けられているビット線ＢＬ及びメモリセルアレイ１１１Ａとメモリセルアレイ１１２Ａとが共有するビット線ＢＬの一部が繋がれている。プレーン部分ＰＬＡｂ５に設けられているセンスアンプ１２２Ａは、メモリセルアレイ１１２Ａのみに設けられているビット線ＢＬ及びメモリセルアレイ１１１Ａとメモリセルアレイ１１２Ａとが共有するビット線ＢＬの残部が繋がれている。
第１変形例において図６を参照しながら説明した例では、一部のビット線ＢＬの長さが他の一部のビット線ＢＬの長さと異なる例を説明した。メモリセルアレイの配置態様は図６の状態としながら、ビット線ＢＬの長さを揃える例を第２変形例として図７を参照しながら説明する。
図７を参照しながら、第２変形例に係るアレイチップ５１Ｂについて説明する。アレイチップ５１Ｂは、８つのプレーンＰＬＡ６，ＰＬＢ６，ＰＬＣ６，ＰＬＤ６，ＰＬＥ６，ＰＬＦ６，ＰＬＧ６，ＰＬＨ６を有するものとして説明する。
図７に示されるように、プレーンＰＬＡ６，ＰＬＢ６，ＰＬＣ６，ＰＬＤ６は、Ｘ方向に沿って配置されている。プレーンＰＬＥ６，ＰＬＦ６，ＰＬＧ６，ＰＬＨ６は、Ｘ方向に沿って配置されている。プレーンＰＬＡ６，ＰＬＥ６は、Ｙ方向に沿って配置されている。プレーンＰＬＢ６，ＰＬＦ６は、Ｙ方向に沿って配置されている。プレーンＰＬＣ６，ＰＬＧ６は、Ｙ方向に沿って配置されている。プレーンＰＬＤ６，ＰＬＨ６は、Ｙ方向に沿って配置されている。
プレーンＰＬＡ６は、メモリセルアレイ１１１Ａ６，１１２Ａ６を有している。プレーンＰＬＡ６のメモリセルアレイ１１１Ａ６，１１２Ａ６の配置態様は、図６を参照しながら説明したプレーンＰＬＡ５のメモリセルアレイ１１１Ａ，１１２Ａの配置態様と同様である。
メモリセルアレイ１１１Ａ６，１１２Ａ６は、メモリセルアレイ１１１Ａ，１１２Ａとは異なり、全てのビット線ＢＬを共有している。メモリセルアレイ１１１Ａ６とメモリセルアレイ１１２Ａ６とは、ビット線ＢＬを屈曲させることで全てのビット線ＢＬを共有している。全てのビット線ＢＬを屈曲させながら共有することで、各ビット線ＢＬの電気的な特性を揃えることができる。
チップサイズ縮小の観点からは、プレーンを結合することも取りうる態様である。図８は、本実施形態の第３変形例に係るアレイチップ５１Ｃを説明するための図である。アレイチップ５１Ｃは、図６を参照しながら説明したアレイチップ５１Ａのプレーンを結合したものである。
アレイチップ５１Ｃは、４つのプレーンＰＬＡＥ７，ＰＬＢＦ７，ＰＬＣＧ７，ＰＬＤＨ７を有している。プレーンＰＬＡＥ７は、アレイチップ５１ＡのプレーンＰＬＡ５とプレーンＰＬＥ５とを結合したものである。プレーンＰＬＡＥ７は、メモリセルアレイ１１１Ａ７，１１２Ａ７，１１１Ｅ７，１１２Ｅ７を有している。
メモリセルアレイ１１１Ａ７は、アレイチップ５１ＡのプレーンＰＬＡ５が有するメモリセルアレイ１１１Ａに相当する。メモリセルアレイ１１２Ａ７は、アレイチップ５１ＡのプレーンＰＬＡ５が有するメモリセルアレイ１１２Ａに相当する。メモリセルアレイ１１１Ｅ７，１１２Ｅ７は、アレイチップ５１ＡのプレーンＰＬＥ５が有するメモリセルアレイに相当する。
メモリセルアレイ１１１Ａ７と、メモリセルアレイ１１２Ａ７と、メモリセルアレイ１１１Ｅ７と、メモリセルアレイ１１２Ｅ７との間には、ダミー階段やスリットは形成されておらず繋がった状態となっている。メモリセルアレイ１１１Ａ７とメモリセルアレイ１１２Ａ７とは少なくとも一部のビット線ＢＬを共有している。メモリセルアレイ１１１Ｅ７とメモリセルアレイ１１２Ｅ７とは少なくとも一部のビット線ＢＬを共有している。
更にチップサイズを縮小する観点から、Ｘ方向におけるプレーンの間隔を狭めることも取りうる態様である。図９は、本実施形態の第４変形例に係るアレイチップ５１Ｄを説明するための図である。アレイチップ５１Ｄは４つのプレーンＰＬＡＥ８，ＰＬＢＦ８，ＰＬＣＧ８，ＰＬＤＨ８を有する。
図９に示されるように、ＰＬＡＥ８，ＰＬＢＦ８，ＰＬＣＧ８，ＰＬＤＨ８は、Ｘ方向に沿って配置されている。
プレーンＰＬＡＥ８は、４つのメモリセルアレイ１１１Ａ８，１１２Ａ８，１１１Ｅ８，１１２Ｅ８を有する。メモリセルアレイ１１１Ａ８の－Ｘ方向側にはダミー階段１４２Ａ８が設けられている。メモリセルアレイ１１１Ａ８の＋Ｘ方向側には正階段１４１Ａ８が設けられている。メモリセルアレイ１１２Ａ８の－Ｘ方向側には正階段１４１Ａ８が設けられている。メモリセルアレイ１１２Ａ８の＋Ｘ方向側にはスリットＳＴが設けられている。
メモリセルアレイ１１１Ｅ８の－Ｘ方向側にはダミー階段１４２Ｅ８が設けられている。メモリセルアレイ１１１Ｅ８の＋Ｘ方向側には正階段１４１Ｅ８が設けられている。メモリセルアレイ１１２Ｅ８の－Ｘ方向側には正階段１４１Ｅ８が設けられている。メモリセルアレイ１１２Ｅ８の＋Ｘ方向側にはスリットＳＴが設けられている。
メモリセルアレイ１１１Ａ８及びメモリセルアレイ１１１Ｅ８は、Ｘ方向において同じ位置に配置されている。メモリセルアレイ１１２Ａ８及びメモリセルアレイ１１２Ｅ８は、Ｘ方向において同じ位置に配置されている。メモリセルアレイ１１２Ａ８及びメモリセルアレイ１１２Ｅ８の配置位置は、メモリセルアレイ１１１Ａ８及びメモリセルアレイ１１１Ｅ８の配置位置よりもよりも＋Ｘ方向にずれている。
メモリセルアレイ１１１Ａ８と、メモリセルアレイ１１２Ａ８と、メモリセルアレイ１１１Ｅ８と、メモリセルアレイ１１２Ｅ８との間には、ダミー階段やスリットは形成されておらず繋がった状態となっている。メモリセルアレイ１１１Ａ８とメモリセルアレイ１１２Ａ８とは少なくとも一部のビット線ＢＬを共有している。メモリセルアレイ１１１Ｅ８とメモリセルアレイ１１２Ｅ８とは少なくとも一部のビット線ＢＬを共有している。
プレーンＰＬＢＦ８は、４つのメモリセルアレイ１１１Ｂ８，１１２Ｂ８，１１１Ｆ８，１１２Ｆ８を有する。メモリセルアレイ１１１Ｂ８の－Ｘ方向側には正階段１４１Ｂ８が設けられている。メモリセルアレイ１１１Ｂ８の＋Ｘ方向側にはスリットＳＴが設けられている。メモリセルアレイ１１２Ｂ８の－Ｘ方向側にはスリットＳＴが設けられている。メモリセルアレイ１１２Ｂ８の＋Ｘ方向側には正階段１４１Ｂ８が設けられている。
メモリセルアレイ１１１Ｆ８の－Ｘ方向側には正階段１４１Ｆ８が設けられている。メモリセルアレイ１１１Ｆ８の＋Ｘ方向側にはスリットＳＴが設けられている。メモリセルアレイ１１２Ｆ８の－Ｘ方向側にはスリットＳＴが設けられている。メモリセルアレイ１１２Ｆ８の＋Ｘ方向側には正階段１４１Ｆ８が設けられている。
メモリセルアレイ１１１Ｂ８及びメモリセルアレイ１１１Ｆ８は、Ｘ方向において同じ位置に配置されている。メモリセルアレイ１１２Ｂ８及びメモリセルアレイ１１２Ｆ８は、Ｘ方向において同じ位置に配置されている。メモリセルアレイ１１２Ｂ８及びメモリセルアレイ１１２Ｆ８の配置位置は、メモリセルアレイ１１１Ｂ８及びメモリセルアレイ１１１Ｆ８の配置位置よりもよりも－Ｘ方向にずれている。
プレーンＰＬＡＥ８のメモリセルアレイ１１２Ａ８と、プレーンＰＬＢＦ８のメモリセルアレイ１１２Ｂ８との間にスリットＳＴが設けられ、階段部は設けられていない。したがって、階段部が設けられている場合よりも、メモリセルアレイ１１２Ａ８とメモリセルアレイ１１２Ｂ８とは近くに配置されている。
プレーンＰＬＡＥ８のメモリセルアレイ１１２Ｅ８と、プレーンＰＬＢＦ８のメモリセルアレイ１１２Ｆ８との間にスリットＳＴが設けられ、階段部は設けられていない。したがって、階段部が設けられている場合よりも、メモリセルアレイ１１２Ｅ８とメモリセルアレイ１１２Ｆ８とは近くに配置されている。
メモリセルアレイ１１１Ｂ８と、メモリセルアレイ１１２Ｂ８と、メモリセルアレイ１１１Ｆ８と、メモリセルアレイ１１２Ｆ８との間には、ダミー階段やスリットは形成されておらず繋がった状態となっている。メモリセルアレイ１１１Ｂ８とメモリセルアレイ１１２Ｂ８とは少なくとも一部のビット線ＢＬを共有している。メモリセルアレイ１１１Ｆ８とメモリセルアレイ１１２Ｆ８とは少なくとも一部のビット線ＢＬを共有している。
プレーンＰＬＣＧ８は、４つのメモリセルアレイ１１１Ｃ８，１１２Ｃ８，１１１Ｇ８，１１２Ｇ８を有する。プレーンＰＬＣＧ８におけるメモリセルアレイ１１１Ｃ８，１１２Ｃ８，１１１Ｇ８，１１２Ｇ８の配置態様は、プレーンＰＬＡＥ８におけるメモリセルアレイ１１１Ａ８，１１２Ａ８，１１１Ｅ８，１１２Ｅ８の配置態様と同様である。
プレーンＰＬＣＧ８のメモリセルアレイ１１１Ｃ８と、プレーンＰＬＢＦ８のメモリセルアレイ１１１Ｂ８との間には、スリットＳＴが設けられ、階段部は設けられていない。したがって、階段部が設けられている場合よりも、メモリセルアレイ１１１Ｃ８とメモリセルアレイ１１１Ｂ８とは近くに配置されている。
プレーンＰＬＣＧ８のメモリセルアレイ１１１Ｇ８と、プレーンＰＬＢＦ８のメモリセルアレイ１１１Ｆ８との間には、スリットＳＴが設けられ、階段部は設けられていない。したがって、階段部が設けられている場合よりも、メモリセルアレイ１１１Ｇ８とメモリセルアレイ１１１Ｆ８とは近くに配置されている。
プレーンＰＬＤＨ８は、４つのメモリセルアレイ１１１Ｄ８，１１２Ｄ８，１１１Ｈ８，１１２Ｈ８を有する。プレーンＰＬＤＨ８におけるメモリセルアレイ１１１Ｄ８，１１２Ｄ８，１１１Ｈ８，１１２Ｈ８の配置態様は、プレーンＰＬＢＦ８におけるメモリセルアレイ１１１Ｂ８，１１２Ｂ８，１１１Ｆ８，１１２Ｆ８の配置態様と同様である。
続いて、図１０，１１，１２を参照しながら、アレイチップ５１の製造プロセスについて説明する。図４を参照しながら説明したアレイチップ５１のプレーンＰＬＡ，ＰＬＢについて図示しながら説明する。プレーンＰＬＡ，ＰＬＢのメモリセルアレイ１１１Ａ，１１１Ｂ相当部分について図示しながら説明する。
＜積層工程＞
初めに、積層工程が行われる。積層工程では、先ず、基板８０のＺ方向側表面を覆うように、絶縁体層８１と犠牲層８２とが交互に積層される。犠牲層８２は、後の工程において導電体層に置き換えられる（リプレイスされる）層であって、例えば窒素とシリコンを含む層である。図１０には、積層工程が完了した状態が示されている。
＜階段形成工程＞
積層工程の後は、階段形成工程が行われる。階段形成工程では、例えば、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層された絶縁体層８１及び犠牲層８２の一部に正階段１４１Ａ，１４１Ｂ及びダミー階段１４２Ａ，１４２Ｂが形成される。図１１には、このように正階段１４１Ａ，１４１Ｂ及びダミー階段１４２Ａ，１４２Ｂが形成された直後の状態が示されている。
＜穴形成工程＞
階段形成工程の後は、穴形成工程が行われる。穴形成工程では、メモリピラーと対応する部分にメモリーホールＭＨＡａ，ＭＨＡｂ，ＭＨＢａ，ＭＨＢｂが形成される。これらはいずれも、その長手方向をＺ方向に沿わせた略円柱形状の細長い穴であり、例えばＲＩＥにより形成される。その後、メモリーホールＭＨＡａ，ＭＨＡｂ，ＭＨＢａ，ＭＨＢｂの内側が犠牲材で埋められる。犠牲材の材料としては、例えばポリシリコンやアモルファスシリコン等を用いることができる。図１２には、穴形成工程が完了した状態が示されている。
＜犠牲材除去工程＞
穴形成工程の後は、犠牲材除去工程が行われる。犠牲材除去工程では、メモリーホールＭＨＡａ，ＭＨＡｂ，ＭＨＢａ，ＭＨＢｂを埋めている犠牲材が除去される。犠牲材等としてポリシリコンやアモルファスシリコン等が用いられている場合には、例えばウェットエッチングによってこれらを除去することができる。
＜メモリピラー等形成工程＞
犠牲材除去工程の後は、メモリピラー等形成工程が行われる。メモリピラー等形成工程では、メモリーホールＭＨＡａ，ＭＨＡｂ，ＭＨＢａ，ＭＨＢｂの内側にメモリピラーが形成される。これらはいずれも、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。
＜リプレイス工程＞
メモリピラー等形成工程の後は、リプレイス工程が行われる。リプレイス工程では、ウェットエッチングによって犠牲層８２が除去される。このとき、積層されたそれぞれの絶縁体層８１は、間に隙間が空いた状態で残留する。ただし、それぞれの絶縁体層８１は、メモリピラーによって支持されるので、その形状が維持される。その後、例えばＣＶＤにより、犠牲層８２が存在していた隙間のそれぞれに導電体層が形成される。
続いて、図１３，１４，１５，１６を参照しながら、アレイチップ５１Ｄの製造プロセスについて説明する。図９を参照しながら説明したアレイチップ５１ＤのプレーンＰＬＡＥ８，ＰＬＢＦ８について図示しながら説明する。プレーンＰＬＡＥ８とプレーンＰＬＢＦ８との間にスリットＳＴが形成されるメモリセルアレイ１１２Ａ８，１１２Ｂ８相当部分について図示しながら説明する。
＜積層工程＞
初めに、積層工程が行われる。積層工程では、先ず、基板８０のＺ方向側表面を覆うように、絶縁体層８１と犠牲層８２とが交互に積層される。犠牲層８２は、後の工程において導電体層に置き換えられる（リプレイスされる）層であって、例えば窒素とシリコンを含む層である。図１３には、積層工程が完了した状態が示されている。
＜階段形成工程＞
積層工程の後は、階段形成工程が行われる。階段形成工程では、例えば、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層された絶縁体層８１及び犠牲層８２の一部に正階段１４１Ａ８，１４１Ｂ８が形成される。図１４には、このように正階段１４１Ａ８，１４１Ｂ８が形成された直後の状態が示されている。
＜穴形成工程＞
階段形成工程の後は、穴形成工程が行われる。穴形成工程では、メモリピラーと対応する部分にメモリーホールＭＨＡｃ，ＭＨＡｄ，ＭＨＢｃ，ＭＨＢｄが形成される。これらはいずれも、その長手方向をＺ方向に沿わせた略円柱形状の細長い穴であり、例えばＲＩＥにより形成される。その後、メモリーホールＭＨＡｃ，ＭＨＡｄ，ＭＨＢｃ，ＭＨＢｄの内側が犠牲材で埋められる。犠牲材の材料としては、例えばポリシリコンやアモルファスシリコン等を用いることができる。図１５には、穴形成工程が完了した状態が示されている。
＜スリット形成工程＞
穴形成工程の後は、スリット形成工程が行われる。メモリーホールＭＨＡｃ，ＭＨＡｄと、メモリーホールＭＨＢｃ，ＭＨＢｄとの間にスリットＳＴが形成される。スリットＳＴの材料としては、例えば酸素とシリコンを含む絶縁材料を用いることができる。図１６は、スリット形成工程が完了した状態が示されている。
＜犠牲材除去工程＞
スリット形成工程の後は、犠牲材除去工程が行われる。犠牲材除去工程では、メモリーホールＭＨＡｃ，ＭＨＡｄ，ＭＨＢｃ，ＭＨＢｄを埋めている犠牲材が除去される。犠牲材等としてポリシリコンやアモルファスシリコン等が用いられている場合には、例えばウェットエッチングによってこれらを除去することができる。
＜メモリピラー等形成工程＞
犠牲材除去工程の後は、メモリピラー等形成工程が行われる。メモリピラー等形成工程では、メモリーホールＭＨＡｃ，ＭＨＡｄ，ＭＨＢｃ，ＭＨＢｄの内側にメモリピラーが形成される。これらはいずれも、例えばＣＶＤによって形成される。
＜リプレイス工程＞
メモリピラー等形成工程の後は、リプレイス工程が行われる。リプレイス工程では、ウェットエッチングによって犠牲層８２が除去される。このとき、積層されたそれぞれの絶縁体層８１は、間に隙間が空いた状態で残留する。ただし、それぞれの絶縁体層８１は、メモリピラーによって支持されるので、その形状が維持される。その後、例えばＣＶＤにより、犠牲層８２が存在していた隙間のそれぞれに導電体層が形成される。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
２：半導体記憶装置
５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ：アレイチップ
５２：回路チップ
８０：基板
８１：絶縁体層
８２：犠牲層
１１１Ａ，１１１Ａ６，１１１Ａ７，１１１Ａ８：メモリセルアレイ
１１１Ｂ，１１１Ｂ８：メモリセルアレイ
１１１Ｃ８，１１１Ｄ８，１１１Ｅ７，１１１Ｅ８，１１１Ｆ８，１１１Ｇ８，１１１Ｈ８：メモリセルアレイ
１１２Ａ，１１２Ａ６，１１２Ａ７，１１２Ａ８：メモリセルアレイ
１１２Ｂ，１１２Ｂ８：メモリセルアレイ
１１２Ｃ８，１１２Ｄ８，１１２Ｅ７，１１２Ｅ８，１１２Ｆ８，１１２Ｇ８，１１２Ｈ８：メモリセルアレイ
１２１Ａ，１２２Ａ，１２１Ｂ，１２２Ｂ：センスアンプ
１３１Ａ，１３２Ａ，１３１Ｂ，１３２Ｂ：ロウデコーダ
１４１Ａ，１４１Ａ８，１４１Ｂ，１４１Ｂ８，１４１Ｅ８，１４１Ｆ８：正階段
１４２Ａ，１４２Ａ５，１４２Ａ８，１４２Ｂ，１４２Ｅ８：ダミー階段
ＢＬ：ビット線
ＰＬＡ，ＰＬＡ５，ＰＬＡ６，ＰＬＡＥ７，ＰＬＡＥ８：プレーン
ＰＬＢ，ＰＬＢ５，ＰＬＢ６，ＰＬＢＦ８：プレーン
ＰＬＣ，ＰＬＣ５，ＰＬＣ６，ＰＬＣＧ８：プレーン
ＰＬＤ，ＰＬＤ５，ＰＬＤ６，ＰＬＤＨ８：プレーン
ＰＬＥ，ＰＬＦ，ＰＬＧ，ＰＬＨ：プレーン
ＰＬＥ５，ＰＬＦ５，ＰＬＧ５，ＰＬＨ５：プレーン
ＰＬＥ６，ＰＬＦ６，ＰＬＧ６，ＰＬＨ６：プレーン
ＰＬＡａ， ＰＬＡｂ， ＰＬＡｂ５：プレーン部分
ＰＬＢａ，ＰＬＢｂ，ＰＬＢｂ５：プレーン部分
ＳＴ：スリット

Claims (10)

  1. 複数の導電層が絶縁層を介して積層された積層体と、
    前記積層体の積層方向に重ねて設けられる回路部と、備え、
    前記積層体は、複数のメモリセルが配置されるメモリ部及び前記複数の導電層の端部が階段状となった階段部を有し、
    前記回路部は、前記複数の導電層に電気的に接続されるロウデコーダを有し、
    前記階段部は、前記積層方向において前記ロウデコーダが重ねて設けられている第１構造と、前記第１構造とは異なる第２構造と、を有し、
    前記第１構造の段差よりも前記第２構造の段差が大きい、半導体記憶装置。
  2. 前記メモリ部は、第１メモリ部と第２メモリ部とを有し、
    前記階段部は、前記第１メモリ部に繋がり前記第１構造を有する第１階段部と、前記第２メモリ部に繋がり前記第１構造を有する第２階段部とを有し、
    前記ロウデコーダは、前記第１階段部に繋がる第１ロウデコーダと、前記第２階段部に繋がる第２ロウデコーダとを有し、
    前記第１ロウデコーダは、前記メモリ部の第１辺に重ねて設けられ、前記第２ロウデコーダは、前記メモリ部の前記第１辺とは異なる第２辺に重ねて設けられている、請求項１に記載の半導体記憶装置。
  3. 前記第１メモリ部に繋がり前記第２構造を有する第３階段部が前記第２辺側に設けられ、
    前記第２メモリ部に繋がり前記第２構造を有する第４階段部が前記第１辺側に設けられている、請求項２に記載の半導体記憶装置。
  4. 前記第１辺と前記第２辺とを繋ぐ第３辺側に、前記第１メモリ部に繋がり前記第２構造を有する第５階段部が設けられ、
    前記第３辺とは異なる辺であって前記第１辺と前記第２辺とを繋ぐ第４辺側に、前記第２メモリ部に繋がり前記第２構造を有する第６階段部が設けられている、請求項３に記載の半導体記憶装置。
  5. 前記第１構造には前記ロウデコーダに電気的に繋がるコンタクトプラグが設けられている、請求項１から４のいずれか１項に記載の半導体記憶装置。
  6. 前記第１メモリ部と前記第２メモリ部とは、前記メモリセルのドレインに繋がるビット線を共有する、請求項５に記載の半導体記憶装置。
  7. 前記第１メモリ部と前記第２メモリ部との間において、前記ビット線が屈曲している、請求項６に記載の半導体記憶装置。
  8. 前記第１メモリ部に繋がり前記第２構造を有する第７階段部が前記第２メモリ部との間に設けられ、
    前記第２メモリ部に繋がり前記第２構造を有する第８階段部が前記第１メモリ部との間に設けられている、請求項６に記載の半導体記憶装置。
  9. 前記第１メモリ部の導電層と前記第２メモリ部の導電層とが繋がっている、請求項６に記載の半導体記憶装置。
  10. 前記メモリ部が複数設けられ、複数の前記メモリ部がスリットによって隔てられている、請求項１に記載の半導体記憶装置。
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