CN115835636A - 半导体装置 - Google Patents

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Abstract

实施方式提供一种能够缩小芯片尺寸的半导体装置。实施方式的半导体装置(1)具有元件形成区域和设置在包围元件形成区域的外缘部的至少一部分上的边缘密封件(3)。边缘密封件(3)具有设置在包围元件形成区域的外缘部的至少一部分上的导电层(M21)、以及设置在包围元件形成区域的外缘部的至少一部分上的导电层(M22)。导电层(M21)形成为能够供给与导电层(M22)不同的电位，从而在对导电层(M22)施加了规定的电位(VSS)时，在导电层(M21)与导电层(M22)之间形成电容。

Description

半导体装置
相关申请
本申请享有以日本专利申请2021-150513(申请日：2021年9月15日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
半导体装置具有电容元件。半导体装置要求缩小芯片尺寸。
发明内容
实施方式提供一种能够缩小芯片尺寸的半导体装置。
实施方式的半导体装置具有元件形成区域和设置在包围所述元件形成区域的外缘部的至少一部分上的边缘密封件，所述边缘密封件具有：具有第一导电层的第一层叠体、以及具有第二导电层的第二层叠体，所述第一导电层被供给第一电位，所述第二导电层被供给与所述第一电位不同的第二电位，所述第一导电层与所述第二导电层相对。
附图说明
图1是实施方式的半导体装置的半导体芯片的俯视图。
图2是用于说明使用实施方式的半导体芯片的存储系统的构成的框图。
图3是示出实施方式所涉及的半导体芯片的输入输出控制电路的一部分构成的示意性电路图。
图4是实施方式的半导体存储装置的一部分区域的截面图。
图5是实施方式的边缘密封件的示意图。
图6是与作为比较例的半导体芯片的表面正交的边缘密封件的示意图。
图7是用于说明实施方式的变形例1所涉及的、相邻的2个导电层的形状和配置的俯视图。
图8是用于说明实施方式的变形例2所涉及的、一个布线层的2个导电层和另一布线层的2个导电层各自的形状和配置的俯视图。
图9是用于说明实施方式的变形例2所涉及的2个布线层间的电容的示意图。
图10是用于说明实施方式的变形例3所涉及的一个布线层中的2个导电层的形状和配置的俯视图。
图11是用于说明实施方式的变形例4所涉及的、一个布线层的2个导电层和另一布线层的2个导电层的形状和配置的俯视图。
图12是说明实施方式的变形例5的半导体芯片的构成的概略截面图。
图13是实施方式的变形例5所涉及的、将2个半导体芯片贴合而构成的NAND型闪速存储器的示意图。
图14是实施方式的变形例5的另一例所涉及的、将2个半导体芯片贴合而构成的NAND型闪速存储器的示意图。
图15是实施方式的变形例6的半导体装置的框图。
具体实施方式
以下，参照附图对实施方式进行说明。
(构成)
图1是本实施方式的半导体装置的半导体芯片1的俯视图。半导体芯片1在这里是NAND型闪速存储器。非易失性的NAND型闪速存储器是在存储系统中使用的非易失性存储器。在半导体芯片1上形成有用于NAND型闪速存储器的各种电路和存储单元阵列。进一步地，设置有用于与外部电连接的多个外部焊盘2。在此，多个外部焊盘2沿着矩形的半导体芯片1的一边配设成直线状。
进一步地，如图1所示，边缘密封件3以包围具有各种电路以及存储单元阵列、多个外部焊盘2的元件形成区域的方式设置在半导体芯片1上。边缘密封件3具有用边缘密封件3阻止在切割半导体晶圆而切取单片化的半导体芯片1时产生的裂纹的作用、阻止杂质离子等污染物质从外部侵入的作用。在此，边缘密封件3以将各种电路以及存储单元阵列的XY方向的周围完全包围的方式设置，但也可以仅设置在其一部分上。
以下，将后述的存储单元阵列23和外围电路的层叠方向设为Z方向。将与Z方向相交、例如正交的一个方向设为Y方向。将与Z以及Y方向分别相交、例如正交的一个方向设为X方向。
如后所述，边缘密封件3包含多个导电层以及与多个导电层电连接的多个触头而构成。
在本实施方式中，如图1中虚线的箭头所示，边缘密封件3具有最上层的布线层M2的3个导电层M21、M22、M23(用斜线示出)。
图2是示出本实施方式的半导体装置的构成例的框图。半导体装置具备逻辑控制电路21、输入输出电路22、存储单元阵列23、感测放大器24、行解码器25、寄存器26、定序器27、电压生成电路28、输入输出用焊盘组32、逻辑控制用焊盘组34、以及电源输入用端子组35。
存储单元阵列23具备多个区块。所述多个区块中的每一个具备多个存储器单元晶体管(存储器单元)。在存储单元阵列23中，为了控制施加在存储单元晶体管上的电压而配设有多个位线、多个字线以及源极线等。
输入输出用焊盘组32为了与未图示的存储器控制器之间进行包含数据的各信号的收发，具备与信号DQ<7：0>以及数据选通信号DQS、/DQS对应的多个端子(焊盘)。
逻辑控制用焊盘组34为了与存储器控制器之间进行各信号的收发，具备与芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE以及写保护信号/WP对应的多个端子(焊盘)。
电源输入用端子组35为了从外部向半导体芯片1供给各种动作电源，具备输入电源电压VCC、VCCQ、VPP和接地电压VSS的多个端子。电源电压VCC是作为动作电源通常从外部供给的电路电源电压，例如被输入3.3V左右的电压。电源电压VCCQ例如被输入1.2V的电压。电源电压VCCQ在存储器控制器与半导体芯片1之间收发信号时使用。
电源电压VPP是比电源电压VCC高的电源电压，例如被输入12V的电压。在向存储单元阵列23写入数据或擦除数据时，需要20V左右的高电压。此时，与利用电压生成电路28的升压电路对约3.3V的电源电压VCC进行升压相比，对约12V的电源电压VPP进行升压更能以高速且低功耗生成期望的电压。电源电压VCC是向半导体芯片1标准地供给的电源，电源电压VPP例如是根据使用环境而追加地、任意地供给的电源。
逻辑控制电路21以及输入输出电路22经由NAND总线与存储器控制器连接。输入输出电路22经由NAND总线与存储器控制器之间收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路21经由NAND总线从存储器控制器接收外部控制信号(例如，芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号RE、/RE以及写保护信号/WP)。另外，逻辑控制电路21经由NAND总线向存储器控制器发送就绪/繁忙信号/RB。
输入输出电路22与存储器控制器之间收发信号DQ<7：0>以及数据选通信号DQS、/DQS。输入输出电路22将信号DQ<7：0>内的命令以及地址传送到寄存器26。另外，输入输出电路22与感测放大器24之间收发写入数据以及读取数据。
寄存器26具备命令寄存器、地址寄存器以及状态寄存器等。命令寄存器临时保存命令。地址寄存器临时保存地址。状态寄存器临时保持半导体芯片1的动作所需的数据。寄存器26例如由SRAM构成。
作为控制部的定序器27从寄存器26接收命令，并根据基于该命令的序列来控制半导体芯片1。
电压生成电路28从半导体芯片1的外部接受到电源电压，使用该电源电压生成写入动作、读取动作以及擦除动作所需的多个电压。电压生成电路28将生成的电压供给至存储单元阵列23、感测放大器24以及行解码器25等。
行解码器25从寄存器26接收行地址，并对该行地址进行解码。行解码器25根据解码后的行地址进行字线的选择动作。然后，行解码器25将写入动作、读取动作以及擦除动作所需的多个电压传送到所选择的区块。
感测放大器24从寄存器26接收列地址，并对该列地址进行解码。感测放大器24具有感测放大器单元组24A和数据寄存器24B。感测放大器单元组24A与各位线连接，基于解码后的列地址选择某一位线。另外，感测放大器单元组24A在读取数据时，对从存储单元晶体管读取到位线的数据进行检测和放大。另外，感测放大器单元组24A在写入数据时，将写入数据传送到位线。
数据寄存器24B在读取数据时，暂时保持由感测放大器单元组24A检测到的数据，并将其串行地传送到输入输出电路22。另外，数据寄存器24B在写入数据时，暂时保持从输入输出电路22串行地传送来的数据，并将其传送到感测放大器单元组24A。数据寄存器24B由SRAM等构成。
图1所示的多个外部焊盘2包括：用于接收与NAND总线的各种信号对应的信号的多个焊盘、用于接受电源电压VCC的供给的焊盘、以及被供给接地电压VSS的焊盘。
图3是示出半导体芯片1的输入输出控制电路I/O的一部分构成的示意性电路图。
如上所述，多个外部焊盘2中的一部分作为电源供给端子以及数据输入输出端子I/On(n是0～7的自然数)发挥作用。电源电压VCC和接地电压VSS用的2个焊盘与输入输出控制电路I/O中的各电路连接，供给电力。
输入输出控制电路I/O包括控制电路、上拉电路PU以及下拉电路PD。输入输出控制电路I/O包括：数据输出控制电路，其在数据的输出时从数据输入输出端子I/On输出信号；以及数据输入控制电路，其在数据的输入时从数据输入输出端子I/On输入信号。
数据输出控制电路具备：上拉电路PU，其连接在电源电压VCC用的外部焊盘2和数据输入输出I/On用的外部焊盘2之间；以及下拉电路PD，其连接在接地电压VSS用的外部焊盘2和数据输入输出I/On用的外部焊盘2之间。
上拉电路PU包括K(K是自然数)个PMOS晶体管，它们并联连接在电源电压VCC用的外部焊盘2和数据输入输出I/On用的外部焊盘2之间。该多个PMOS晶体管的栅极分别与控制电路中包含的上拉驱动器电路的K个输出端子连接。下拉电路PD包括在接地电压VSS用的外部焊盘2和数据输入输出I/On用的外部焊盘2之间并联连接的L(L是自然数)个NMOS晶体管。该多个NMOS晶体管的栅极分别与控制电路中包含的下拉驱动器电路的L个输出端子连接。在输出数据时，根据输出的数据，选择性地驱动上拉电路PU或下拉电路PD。通过该选择性驱动，数据输入输出I/On用的外部焊盘2与电源电压VCC用的外部焊盘2或接地电压VSS用的外部焊盘2导通。此时，根据驱动时成为导通状态的PMOS晶体管或NMOS晶体管的数量来控制输出阻抗。
数据输入控制电路具备包含在控制电路中的比较器。该比较器的一个输入端子与数据输入输出I/On用的外部焊盘2连接，另一个输入端子与参考电压供给线连接。在数据的输入时，例如在数据输入输出I/On用的外部焊盘2的电压大于参考电压的情况下，从比较器输出“H”。此外，例如，在数据输入输出I/On用的外部焊盘2的电压小于参考电压的情况下，从比较器输出“L”。
另外，在电源电压VCC用的外部焊盘2与接地电压VSS用的外部焊盘2之间连接有电源间电容元件Cap连接。电源间电容元件Cap具有电源间电容，该电源间电容用于使电源电压VCC用的外部焊盘2与接地电压VSS用的外部焊盘2之间的电压即电源电压在高速动作时也稳定化。
通常，若在各种元件中存在电荷的充放电，则会发生电源电压的波动。在此，通过将电源间电容元件设置在电源电压端子与接地电压端子之间，能够抑制电源电压的波动。
另外，与图3中例示的电源电压VCC与接地电压VSS之间的电源间电容同样地，电源电压VPP与接地电压VSS之间、电源电压VCCQ与接地电压VSS之间也具有电源间电容。
在此，说明具有非易失性存储器的半导体芯片1的构成例。图4是具有外围电路区域和形成在其上层的三维结构的NAND存储器的存储单元阵列23所形成的存储单元阵列区域13的半导体存储装置的一部分区域的截面图。图4示出了CUA(CMOS UNDER ARRAY)结构的半导体存储装置。
如图4所示，在存储器区域中，半导体芯片1包括半导体基板11、导电体641至657、存储器孔634以及接触插塞CS、C1、C2和CP。另外，在以下说明的附图中，省略了在半导体基板11的上表面部分形成的p型或n型阱区、在各阱区内形成的杂质扩散区域、和将阱区间绝缘的元件分离区域的各自的图示。
在存储器区域中，在半导体基板11上例如设置有多个触头CS。多个触头CS与设置在半导体基板11上的杂质扩散区域(有源区域AA)连接。在半导体基板11上，隔着外围电路区域12配置有NAND存储器的存储单元阵列23。另外，在外围电路区域12中也形成有输入输出电路等外围电路。
在各触头CS上设置有形成布线图案的导电体641。导电体641的多个布线图案的一部分是上述的位线的一部分。另外，多个布线图案的另一部分是各种晶体管的一部分布线。在该情况下，在相邻的导电体641之间的区域附近设置有栅极GC，在该情况下，相邻的一方的导电体641与晶体管的漏极连接，另一方的导电体与晶体管的源极连接。
在各导电体641上例如设置有触头C1。在各触头C1上例如设置有导电体642。在导电体642上例如设置有触头C2。在触头C2上例如设置有导电体643。
导电体641、642、643的各布线图案配设在未图示的感测放大器电路与存储单元阵列之间的外围电路区域12中。另外，在此，在外围电路区域12中设置有3个布线层，但也可以在外围电路区域12中设置2个以下的布线层、或者4个以上的布线层。
在导电体643的上方，例如隔着层间绝缘膜设置有导电体644。导电体644例如是形成为与XY平面平行的板状的源极线SL。在导电体644的上方，例如与各串单元SU对应地依次层叠有导电体645～654。在这些导电体中的在Z方向上相邻的导电体之间设置有未图示的层间绝缘膜。
与一个串单元SU对应的结构体设置在相邻的狭缝SLT之间。狭缝SLT例如在X方向以及Z方向上扩展，将设置在未图示的相邻的串单元SU上的导电体645～654之间绝缘。
导电体645～654分别形成为例如与XY平面平行的板状。例如，导电体645与选择栅极线SGS对应，导电体646～653分别与字线WL0～WL7对应，导电体654与选择栅极线SGD对应。
各存储器孔634设置成将导电体645～654分别贯通的柱状，并与导电体644接触。存储器孔634中依次形成有例如阻挡绝缘膜635、电荷蓄积膜636、栅极绝缘膜637，进一步地，在存储器孔634内埋入有半导体柱638。
例如，存储器孔634和导电体645相交的部分作为选择晶体管ST2发挥作用。存储器孔634和导电体645～654各自相交的部分作为存储单元晶体管MT(存储单元)发挥作用。存储器孔634和导电体654相交的部分作为选择晶体管ST1发挥作用。
在存储器孔634的上表面的更上层，隔着层间绝缘膜设置有导电体655。导电体655形成为在Y方向上延伸的线状，相当于位线BL。多个导电体655在X方向上隔开间隔地排列(未图示)。导电体655电连接到与每个串单元SU对应的一个存储器孔634内的半导体柱638。
具体而言，在各串单元SU中，例如在各存储器孔634内的半导体柱638上设置有接触插塞CP，在接触插塞CP上设置有一个导电体655。另外，不限于这样的构成，存储器孔634内的半导体柱638和导电体655之间也可以经由多个触头、布线等连接。
在设置有导电体655的层的更上层，隔着层间绝缘膜设置有导电体656。在设置有导电体656的层的更上层，隔着层间绝缘膜设置有导电体657。
导电体656和657例如对应于用于将设置在存储单元阵列23中的布线和设置在存储单元阵列23下的外围电路连接的布线。导电体656和657之间也可以通过未图示的柱状的触头连接。
(边缘密封件的构成)
接着，对边缘密封件3的构成进行说明。
图5是边缘密封件3的示意图。图5示出了沿着图1的V-V线的截面。即，图5示出与边缘密封件3中的多个导电层延伸的方向正交的边缘密封件3的截面。
半导体芯片1的半导体基板11具有p型阱区WP、n型阱区WN和非偏置区NB(Nonbias)。p型阱区WP和n型阱区WN分别具有作为有源区域AA的n+型扩散层和P+型扩散层。
边缘密封件3包括多个布线层D0、D1和D2。布线层D0包含多个(图5中为4个)导电层D01、D02、D03、D04。布线层D1包含多个(图5中为4个)导电层D11、D12、D13、D14。布线层D2包含多个(图5中为4个)导电层D21、D22、D23、D24。
在从与表面1a正交的方向观察时，导电层D01、D02、D03、D04从表面1a的内侧朝向外缘部以导电层D01、D02、D03、D04的顺序设置。
在从与表面1a正交的方向观察时，导电层D11、D12、D13、D14从表面1a的内侧朝向外缘部以导电层D11、D12、D13、D14的顺序设置。
在从与表面1a正交的方向观察时，导电层D21、D22、D23、D24从表面1a的内侧朝向外缘部以导电层D21、D22、D23、D24的顺序设置。
如图5所示，布线层D0中的导电层D02、D03、D04分别通过接触插塞CS与3个有源区域AA电连接。另外，如图5所示，导电层D01不与有源区域AA电连接。
布线层D0中的导电层D01、D02、D03、D04分别通过接触插塞C1与布线层D1中的导电层D11、D12、D13、D14电连接。布线层D1中的导电层D11、D12、D13、D14分别通过接触插塞C2与布线层D2中的导电层D21、D22、D23、D24电连接。
边缘密封件3在外围电路区域12的上方具有布线层M0、M1、M2。布线层M0包含多个(图5中为5个)导电层M01、M02、M03、M04、M05。布线层M1包含多个(图5中为5个)导电层M11、M12、M13、M14、M15。布线层M2包含多个(图5中为3个)导电层M21、M22、M23。
在从与表面1a正交的方向观察时，导电层M01、M02、M03、M04、M05从表面1a的内侧朝向外缘部以导电层M01、M02、M03、M04、M05的顺序设置。
在从与表面1a正交的方向观察时，导电层M11、M12、M13、M14、M15从表面1a的内侧朝向外缘部以导电层M11、M12、M13、M14、M15的顺序设置。
在从与表面1a正交的方向观察时，导电层M21、M22、M23从表面1a的内侧朝向外缘部以导电层M21、M22、M23的顺序设置。即，导电层M21相对于导电层M22设置在元件形成区域侧。
如图5所示，布线层M0中的导电层M01、M02、M03、M04、M05分别通过接触插塞V1与布线层M1中的导电层M11、M12、M13、M14、M15电连接。布线层M1中的导电层M11通过接触插塞V2与布线层M2中的导电层M21电连接。布线层M1中的导电层M12、M13通过接触插塞V2与布线层M2中的导电层M22电连接。布线层M1中的导电层M14、M15通过接触插塞V2与布线层M2中的导电层M23电连接。
如上所述，半导体芯片1在布线层D0、D1、D2和布线层M0、M1、M2之间具有形成有存储单元阵列23的存储单元阵列区域13。另一方面，在边缘密封件3的区域中，在与存储单元阵列区域13对应的区域13A中，不形成存储单元阵列23，而是形成接触插塞C3。同样，在边缘密封件3的区域中，在与外围电路区域12对应的区域12A中，不形成晶体管等外围电路，而是形成多个导电层D01～D04、D11～D14、D21～D24和接触插塞C1、C2。
在边缘密封件3中，布线层M0中的导电层M01、M02、M03、M04分别通过接触插塞C3与布线层D2中的导电层D21、D22、D23、D24电连接。
因此，如图5所示，导电层M21通过接触插塞V2、V1、C3、C2、C1以及导电层M11、M01、D21、D11与导电层D01电连接。另外，导电层D01不与p型阱区WP的有源区域AA电连接。导电层M21、M11、M01、D21、D11以及将它们连接的接触插塞V2、V1、C3、C2、C1构成彼此电连接的层叠体。
如图5所示，导电层M22通过接触插塞V2与导电层M12、M13电连接。导电层M12通过接触插塞V1、C3、C2、C1、CS以及导电层M02、D22、D12、D02与p型阱区WP的有源区AA电连接。导电层M13通过接触插塞V1、C3、C2、C1、CS以及导电层M03、D23、D13和D03与p型阱区WP的有源区AA电连接。导电层M22、M12、M02、D22、D12、D02、M13、M03、D23、D13、D03以及将它们连接的接触插塞V2、V1、C3、C2、C1、CS构成彼此电连接的层叠体。
如图5所示，导电层M23通过接触插塞V2与导电层M14、M15电连接。导电层M14通过接触插塞V1、C3、C2、C1、CS以及导电层M04、D24、D14、D04与n型阱区WN的有源区AA电连接。导电层M15通过接触插塞V1与导电层M05电连接。另外，导电层M05不与非偏置区域NB的有源区域AA电连接。导电层M23、M14、M04、D24、D14、D04、M15、M05以及将它们连接的接触插塞V2、V1、C3、C2、C1、CS构成彼此电连接的层叠体。
在图5中，导电层M21～D01的层叠体、导电层M22～D02的层叠体、导电层M22～D03的层叠体、导电层M23～D04的层叠体、导电层M23～M05的层叠体中的任意一个都具有作为边缘密封件的功能。
在本实施方式中，边缘密封件3具有上述的5种层叠体，但只要包含2种以上的层叠体即可。
另外，在图5中，接触插塞C3的下端与属于布线层D2的导电层D21、D22、D23、D24连接，但本实施方式不限于此。例如，接触插塞C3的下端可以连接到位于与导电体644相同高度的导电层，该导电层可以经由接触插塞与属于布线层D2的导电层D21、D22、D23、D24连接。
(作用)
电源电压VCC被施加给导电层M21，接地电压VSS被施加给导电层M22、M23。被施加接地电压VSS的导电层M22与p型阱区WP电连接。另一方面，被施加电源电压VCC的导电层M21不与p型阱区WP电连接。于是，如图5所示，在布线层M2中相对的相邻的2个导电层M21与M22之间形成电容c。即，导电层M21形成为，以在对导电层M22施加了接地电压VSS作为规定的电位时在导电层M21与导电层M22之间形成电容c的方式，能够供给与导电层M22不同的电位(VCC)。
同样，在各布线层中相对的导电层M11与M12之间、导电层M01与M02之间、导电层D21与D22之间、导电层D11与D12之间、以及导电层D01与D02之间也形成电容c。即，对包含导电层M21、M11、M01、D21、D11、D01的层叠体施加与被施加接地电压VSS的包含导电层M22、M12、M02、D22、D12、D02的层叠体不同的电位。其结果是，在各导电层M21、M11、M01、D21、D11、D01与各导电层M22、M12、M02、D22、D12、D02之间形成电容c。
图6是示出与作为比较例的半导体芯片1的表面1a正交的边缘密封件3x的截面的示意图。
边缘密封件3x的构成与图5的边缘密封件3大致相同，但如图6所示，导电层M21被施加接地电压VSS。另外，导电层D01通过接触插塞CS与p型阱区WP的有源区域AA电连接。
因此，在各导电层M21、M11、M01、D21、D11、D01与各导电层M22、M12、M02、D22、D12、D02上，各自不形成电容c。
与此相对，根据图5所示的实施方式的边缘密封件，各导电层M21、M11、M01、D21、D11、D01与各导电层M22、M12、M02、D22、D12、D02分别生成电容c。因此，图5所示的实施方式的边缘密封件也可以起到作为电容元件的作用。
因此，根据上述实施方式，由于在具有现有作用的边缘密封件上添加了电容元件的作用，所以能够提供能缩小芯片尺寸的半导体装置。
另外，在上述的实施方式中，电源电压VCC被供给至边缘密封件3的一个层叠体，但也可以代替电源电压VCC，供给电源电压VPP或在半导体装置的内部产生的内部电压。
另外，根据上述实施方式，使用了边缘密封件3的电容元件例如可以用作电源间电容元件Cap。使用了边缘密封件3的电容元件可以单独作为电容元件使用，也可以与其他电容元件并用。
另外，根据上述实施方式，使用了边缘密封件3的电容元件也可以仅设置在图1所示的多个外部焊盘2的附近。即，使用了边缘密封件3的电容元件也可以设置在包围元件形成区域的外缘部的至少一部分上。
接着，对变形例进行说明。
(变形例1)
在上述实施方式的边缘密封件3中，在各布线层中形成金属电容器的相邻的2个导电层的形状为彼此平行地延伸的带状，但为了增加电容c，也可以将相邻的2个导电层各自的形状设为梳形。
图7是用于说明变形例1的相邻的2个导电层M21、M22的形状和配置的俯视图。图7仅示出边缘密封件3的一部分。
在图7中，S0示出从与半导体芯片1的表面1a正交的方向观察时的、相邻的2个导电层M21、M22的形状和配置。另外，在图7中，XY方向示出作为一例的方向。
如S0所示，从Z方向观察时，布线层M2的2个导电层M21、M22分别具有梳形状。具体而言，导电层M21的形状具有沿着半导体芯片1的外缘部(在图7中为Y方向)延伸的带状的延伸部DL1、和在与延伸部DL1的延伸方向正交的方向(在图7中为X方向)上突出规定长度的多个突出部CL1。导电层M22的形状具有沿着半导体芯片1的外缘部(在图7中为Y方向)延伸的带状的延伸部DL2、和在与延伸部DL2的延伸方向正交的方向(在图7中为X方向)上延伸的多个突出部CL2。2个导电层M21、M22具有在直线部DL1的相邻的2个突出部CL1之间配置直线部DL2的一个突出部CL2的一部分的形状。
即，导电层M21及导电层M22的梳形状形成为，导电层M21的梳形状的突出部分在与突出部分的突出方向正交的方向(图7中为Y方向)上与导电层M22的梳形状的突出部分交替配置。
由于相邻的2个导电层M21、M22具有图7所示的形状，所以两者的相对面积增加，从而能够增加相邻的2个导电层M21、M22间的电容(以下也称为邻接电容)。
进一步地，如果其他布线层M1、M0、D2、D1、D0中的、比导电层M21和导电层M22更靠下方的相邻的2个导电层的形状也具有与导电层M21和M22相同的梳形状，则通过进一步增加邻接电容，能够增加电容c。
另外，也可以不在全部布线层M2、M1、M0、D2、D1、D0上设置上述梳形的形状，而是仅在布线层M2、M1、M0、D2、D1、D0的一部分上设置上述梳形的形状。
(变形例2)
在上述变形例1中，在1个以上的布线层中，为了增加相邻的2个导电层M21、M22的邻接电容，将相邻的2个导电层的各自的形状设为梳形。与此相对，在本变形例2中，进一步地，在相邻的2个布线层中，多个导电层具有梳形状，以形成相邻的2个布线层之间的电容(以下也称为层间电容)。
图8是用于说明变形例2所涉及的布线层M2的2个导电层M21、M22和布线层M1的2个导电层M11、M12各自的形状和配置的俯视图。图8仅示出边缘密封件3的一部分。
在图8中，S1示出从与半导体芯片1的表面1a正交的方向观察时的4个导电层M21、M22、M11、M12的配置。另外，在图8中，XY方向示出作为一例的方向。
S2示出各导电层M21、M22、M11、M12的平面形状。各导电层M21、M22、M11、M12具有梳形状。S2示出使导电层M21、M22在X方向上移位的状态。
如S2所示，布线层M1的2个导电层M11、M12分别具有梳形状。具体而言，导电层M11的形状具有沿着半导体芯片1的外缘部延伸的带状的延伸部DL11、和在与延伸部DL11的延伸方向正交的方向上突出规定长度的多个突出部CL11。导电层M12的形状具有沿着半导体芯片1的外缘部延伸的带状的延伸部DL12、和在与延伸部DL12的延伸方向正交的方向上突出规定长度的多个突出部CL12。2个导电层M11、M12具有在延伸部DL11的相邻的2个突出部CL11之间配置延伸部DL12的一个突出部CL12的一部分的形状。
另外，如S2所示，布线层M2的2个导电层M21、M22也分别具有梳形状。具体而言，导电层M21的形状具有沿着半导体芯片1的外缘部延伸的带状的延伸部DL13、和在与延伸部DL13的延伸方向正交的方向上突出规定长度的多个突出部CL13。导电层M22的形状具有沿着半导体芯片1的外缘部延伸的带状的延伸部DL14、和在与延伸部DL14的延伸方向正交的方向上突出规定长度的多个突出部CL14。
如S2中的双点划线的箭头所示，S1示出使2个导电层M21、M22在XY平面上的位置配合时的状态。即，2个导电层M21、M22具有在延伸部DL13的相邻的2个突出部CL13之间配置延伸部DL14的一个突出部CL14的一部分的形状。
当从与表面1a正交的方向观察时，以突出部CL13和突出部CL14分别与突出部CL12和突出部CL11部分重叠的方式，设置布线层M2的导电层M21、M22和布线层M1的导电层M11、M12。即，以在所述导电层M21和导电层M12之间也形成电容c1的方式形成并配置导电层M21和导电层M12。
通过使相邻的2个布线层的4个导电层的形状和配置如图8的S1那样，能够使电源间电容增加各布线层的2个导电层的邻接寄生电容和2个布线层的层间电容的量。
图9是用于说明2个布线层的层间电容的示意图。图9示出了图8中沿着的IX-IX线的截面。如图9所示，导电层M21和导电层M12具有在Z方向上相对的区域。于是，在布线层M2的导电层M21和不同于布线层M2的布线层M1的导电层M12之间形成电容c1。
进一步地，在其他布线层M1、M0、D2、D1、D0中，也可以以除邻接电容之外还形成层间电容的方式，使各导电层具有形状和配置。
另外，也可以不配置成在全部布线层M2、M1、M0、D2、D1、D0中形成上述那样的梳形状和层间电容，而配置成仅在布线层M2、M1、M0、D2、D1、D0的一部分中形成上述那样的梳形状和层间电容。
(变形例3)
上述变形例1中，相邻的2个导电层分别具有梳形状，而变形例3中，相邻的2个导电层的一方具有H字形状，相邻的2个导电层的另一方具有十字形状。
图10是用于说明变形例3所涉及的布线层M2中的2个导电层M21、M22各自的形状和配置的俯视图。图10仅示出了边缘密封件3的一部分。
在图10中，S11示出从与半导体芯片1的表面1a正交的方向观察时的2个导电层M21、M22各自的形状和配置。S12示出各导电层M21、M22、M11、M12的平面形状。另外，在图10中，XY方向示出作为一例的方向。S12示出使导电层M21、M22在X方向上移位的状态。
如S11、S12所示，布线层M2的导电层M21具有多个H字形状部HP。具体而言，各H字形状部HP具有沿着半导体芯片1的外缘部(在图10中为Y方向)延伸的2条带状的延伸部DL21和连接2条延伸部DL21的中央部的连接部CL21。
多个H字形状部HP沿着半导体芯片1的外缘部(在图10中为Y方向)等间隔地配设。各H字形状部HP通过接触插塞V2与导电层M11电连接。于是，多个H字形状部HP经由导电层M11电连接。
如S11、S12所示，导电层M22的形状包括多个十字形状部CP，并具有包围H字形状部HP的形状。具体而言，各十字形状部CP具有沿着半导体芯片1的外缘部(在图10中为Y方向)延伸的带状的延伸部DL22、和在延伸部DL22的中央部沿延伸部DL22的两侧方向(在图10中为X方向)延伸的直线部DL23。
多个十字形状部CP沿着半导体芯片1的外缘部(在图10中为Y方向)等间隔地配设。
进一步地，导电层M22的形状具有与各直线部DL23的两端部连接的2条带状的延伸部DL24、DL25。
如S12中的双点划线的箭头所示，S11示出使2个导电层M21、M22在XY平面上的位置配合时的状态。于是，如图10所示，导电层M22的形状以包围导电层M21的各H字形状部HP的方式形成并配置。
延伸部DL24通过接触插塞V2与导电层M12电连接。于是，多个十字形状部CP经由导电层M12电连接。
通过使2个导电层M21、M22具有如图10所示的形状，能够增加2个导电层M21、M22的邻接电容。
进一步地，如果其他布线层M1、M0、D2、D1、D0中的相邻的2个导电层的形状也具有与导电层M21和M22相同的形状，则通过邻接电容的进一步增加，能够增加电源间电容。
另外，也可以不在全部布线层M2、M1、M0、D2、D1、D0中设置包含上述那样的十字形状的形状，而是仅在布线层M2、M1、M0、D2、D1、D0的一部分中设置包含上述那样的十字形状的形状。
(变形例4)
在上述变形例3中，为了增加电容，在1个以上的布线层的每一个中，将相邻的2个导电层的一方设为包含十字形状的形状，并且将另一方设为包围该十字形状的形状。与此相对，变形例4的边缘密封件还具有：具有变形例3的形状的第一布线层、以及以与该第一布线层之间形成层间电容的方式形成的第二布线层。第二布线层是与第一布线层邻接的布线层。
在以下的例子中，第一布线层是布线层M2，第二布线层是布线层M1。
在布线层M2中，相邻的2个导电层中的一个导电层M21具有H字形状部，相邻的2个导电层中的另一个导电层M22具有十字形状部。在第二布线层(M1)中，相邻的2个导电层中的一个导电层(M11)具有十字形状部，相邻的2个导电层中的另一个导电层(M12)也具有十字形状部。
图11是用于说明变形例4所涉及的布线层M2的2个导电层M21、M22和布线层M1的2个导电层M11、M12的形状和配置的俯视图。图11仅示出边缘密封件3的一部分。
在图11中，S21示出从与半导体芯片1的表面1a正交的方向观察时的4个导电层M21、M22、M11、M12的配置。
S22示出各导电层M21、M22、M11、M12的平面形状。另外，在图11中，XY方向示出作为一例的方向。S22示出使导电层M21、M22在X方向上移位的状态。导电层M21具有H字形状部HP。导电层M22具有与各直线部DL23的两端部连接的2条延伸部DL24、DL25。导电层M22在2条延伸部DL24与DL25之间具有十字形状部CP。
导电层M11和M12也具有十字形状部CP1、CP2。如双点划线的箭头所示，当使2个导电层M21、M22在XY平面上的位置配合时，4个导电层M21、M22、M11、M12如S21那样配置。
具体而言，导电层M11的十字形状部CP1具有沿着半导体芯片1的外缘部(图11中的Y方向)延伸的带状的延伸部DL31和在延伸部DL31的中央部沿延伸部DL31的两侧方向(图11中的X方向)延伸的直线部DL32。导电层M12的十字形状部CP2具有沿着半导体芯片1的外缘部(在图11中为Y方向)延伸的延伸部DL33、和在与延伸部DL33的延伸方向正交的方向(在图11中为X方向)上延伸的直线部DL34。2个导电层M11、M12以导电层M12的十字形状部CP2的直线部DL34的一部分位于导电层M11的相邻的2个十字形状部CP1的2个延伸部DL31之间的方式配置。
导电层M11的形状还具有与各直线部DL32的单侧连接的延伸部DL35。导电层M12的形状具有与各直线部DL34的单侧连接的延伸部DL36。如图11所示，导电层M12的各十字形状部CP2和导电层M11的各十字形状部CP1配置在2个延伸部DL35、DL36之间。
如S22中的双点划线的箭头所示，S21示出使2个导电层M21、M22在XY平面上的位置配合时的状态。即，导电层M22的形状以包围各H字形状部HP的方式形成并配置。
通过使相邻的2个布线层的4个导电层的形状和配置如图10所示，能够增加各布线层的2个导电层的邻接电容和2个布线层的层间电容。
如图9所示，在导电层M21和M12之间形成层间电容c1。图9示出图11中的沿着IX-IX线的截面。
进一步地，也可以在其他布线层M1、M0、D2、D1、D0中使各导电层具有不仅形成邻接电容还形成层间电容的形状和配置。
另外，也可以不在所有邻接的2个布线层M2、M1、M0、D2、D1、D0中形成基于包含上述十字形状的形状的层间电容，而是配置为仅在邻接的2个布线层M2、M1、M0、D2、D1、D0的一部分中形成基于包含上述十字形状的形状的层间电容。
(变形例5)
上述实施方式的半导体装置是NAND型闪速存储器，如图5所示，具有在半导体基板11上依次形成外围电路区域12、存储单元阵列区域13，并在最上层设置有多个布线层M0、M1、M2的构成。但是，在具有存储单元阵列区域13的阵列芯片和具有外围电路区域12的电路芯片贴合而成的半导体装置中，也可以形成上述的邻接电容。
图12是说明本变形例5的半导体芯片1A的构成的概略截面图。如图12所示，半导体装置具有阵列芯片700和电路芯片800贴合而成的构成。阵列芯片700形成有存储单元阵列23以及用于将存储单元阵列23与电路芯片800连接的各种布线。阵列芯片700包括阵列区域和周边区域，存储单元阵列23形成在阵列区域。作为选择栅极线SGS的布线层733和作为字线WL的布线层732形成为与半导体基板71的表面平行的平板状。作为选择栅极线SGD的多个布线层731在与作为位线BL的布线层743延伸的Y方向正交的方向(X方向)上延伸，在Y方向上以规定间隔配置。各布线层731在布线层732的上方以贯通存储柱MP的方式形成。布线层743经由接触插塞或其他布线层与任一贴合电极MB电连接。贴合电极MB用于与电路芯片800连接。
在阵列芯片700的Z方向上的上表面设置有多个电极焊盘PD。电极焊盘PD形成在MA布线层中。电极焊盘PD用于将半导体芯片1A与外部设备连接。电极焊盘PD经由贯通电极TSV以及接触插塞CC与布线层M0的某一导电层电连接。在阵列芯片700的Z方向的上表面形成有绝缘膜11Ax，在绝缘膜11Ax上形成有钝化膜11Ay。在钝化膜11Ay上设置有与电极焊盘PD对应的开口部。
电路芯片800形成有逻辑控制电路21、感测放大器24、行解码器25、寄存器26、定序器27、电压生成电路28等。在半导体基板11上形成的多个晶体管TR的栅极、源极和漏极经由接触插塞或多个布线层与某一个贴合电极DB电连接。贴合电极DB与相对的贴合电极MB电连接。
图13是贴合2个半导体芯片而构成的NAND型闪速存储器的示意图。图13示出了边缘密封件3A部分的一部分的截面。特别是，图13示出了边缘密封件3A的部分截面。图13示出了边缘密封件3A中包含的2个层叠体。
变形例5的半导体芯片1A是将电路芯片800和阵列芯片700贴合而形成的。
电路芯片800具有外围电路区域12。与外围电路区域12对应的边缘密封件3A的区域12A具有在半导体基板11上形成的多个布线层D0～D4。布线层D0包括导电层D01、D02等。布线层D1包括导电层D11、D12等。布线层D2包括导电层D21、D22等。布线层D3包括导电层D31、D32等。布线层D4包括导电层D41、D42等。进一步地，电路芯片800具有用于与阵列芯片700贴合的多个贴合电极DB。在电路芯片800中，多个贴合电极DB设置在与阵列芯片700贴合的面上。
导电层D01与导电层D11、导电层D21、导电层D31、导电层D41以及贴合电极DB通过将它们连接的接触插塞C1、C2、C3、C4以及CB1而电连接在一起。
导电层D02与导电层D12、导电层D22、导电层D32、导电层D42以及贴合电极DB通过将它们连接的接触插塞C1、C2、C3、C4以及CB1而电连接在一起。
另外，虽然在图13中，电路芯片800仅示出了5个布线层D0～D4，但是布线层的数量可以比5个少，也可以是5个以上。
阵列芯片700具有存储单元阵列区域13。阵列芯片700以在半导体基板11A上具有存储单元阵列区域13、与存储单元阵列区域13对应的边缘密封件3A的区域13A、布线层M0、M1的方式形成。在半导体基板11A的下表面(图13中上侧的面)设置有绝缘膜11Ax。进一步地，在绝缘膜11Ax上形成有钝化膜11Ay。布线层M0包括导电层M01、M02等。布线层M1包括导电层M11、M12等。进一步地，阵列芯片700具有用于与电路芯片800贴合的多个贴合电极MB。在阵列芯片700中，多个贴合电极MB设置在与电路芯片800贴合的面上。
导电层M01通过接触插塞V1、VB1与导电层M11以及贴合电极MB电连接。进一步地，导电层M01通过接触插塞CC与半导体基板11A电连接。导电层M02通过接触插塞V1、VB1与导电层M12以及贴合电极MB电连接。进一步地，导电层M02通过接触插塞CC以及贯通电极TSV与导电层MA2电连接。
导电层MA2形成在绝缘膜11Ax内，贯通电极TSV贯通半导体基板11A而与接触插塞CC连接。
另外，虽然在图13中仅示出了阵列芯片700具有2个布线层M0、M1，但也可以具有1个布线层，还可以具有3个以上的布线层。
因此，导电层M01、M11、MB、DB、D41、D31、D21、D11、D01以及接触插塞V1、VB1、CB1、C4、C3、C2、C1、CC构成彼此电连接的层叠体。同样地，导电层MA2、M02、M12、MB、DB、D42、D32、D22、D12、D02以及接触插塞V1、VB1、CB1、C4、C3、C2、C1、CS、CC、TSV构成彼此电连接的层叠体。
如图13所示，在本半导体芯片1A中，对导电层M01施加电源电压VCC。被施加电源电压VCC的导电层D01不与半导体基板11的有源区域AA电连接。
与导电层M01邻接的导电层M02经由导电层MA2、贯通电极TSV以及接触插塞CC而被施加接地电压VSS。被施加接地电压VSS的导电层D02通过接触插塞CS与半导体基板11的有源区域AA电连接。
另外，在图13中，与导电层M01连接的接触插塞CC与半导体基板11A连接，但也可以经由TSV与导电层MA1(未图示)连接。在这种情况下，在MA1和MA2之间也形成邻接电容。
另外，在将具有存储单元阵列区域13的阵列芯片700和具有外围电路区域12的电路芯片800贴合而成的半导体芯片1A中，也可以不设置具有存储单元阵列区域13的阵列芯片700的半导体基板11A。
图14是将2个半导体芯片贴合而构成的NAND型闪速存储器的另一例的示意图。图14所示的半导体芯片1A例如是使用CMP(Chemical Mechanical Polishing)法去除了图13中的半导体基板11A后的半导体芯片。绝缘层11Ax内的导电层MA2经由接触插塞CC与导电层M02电连接。在图14的情况下，导电层M01被施加电源电压VCC，导电层M02被施加接地电压VSS。
于是，在半导体芯片1A中，也与上述实施方式同样，在相邻的2个导电层间形成邻接电容。
另外，在图14中，未形成与导电层M01连接的接触插塞CC，但导电层M01也可以经由接触插塞CC与导电层MA1(未图示)连接。在这种情况下，在MA1和MA2之间也形成邻接电容。
另外，在半导体芯片1A中，也可以将所有布线层或一部分布线层中的导电层的形状及配置设为变形例1～4中说明的形状及配置。
(变形例6)
上述的实施方式及各变形例是作为半导体装置的NAND型闪速存储器的例子，但实施方式及上述的变形例1～5的边缘密封也能够适用于作为易失性存储器的DRAM等半导体芯片。
图15是变形例6的半导体装置的框图。如图15所示，变形例6的半导体芯片1B具备存储单元阵列201、输入输出电路210、行解码器222、读写放大器233、命令解码器241、列解码器250、命令地址输入电路260、时钟输入电路271、内部时钟发生电路272以及电压发生电路280等外围电路、以及时钟端子CK、CK/、命令/地址端子CAT、数据端子DQT、数据屏蔽端子DMT以及电源端子VPP、VDD、VSS、VDDQ、VSSQ等多个外部端子。
存储单元阵列201包括多个存储库BNK0～7。多个存储库BNK0～1分别具有多个字线WLv和多个位线BLv、/BLv，在字线WLv与位线BLv的各个交点上配置有存储单元MCv。存储单元MCv例如被构成为晶体管并保持易失性数据。因此，为了维持存储在存储单元阵列201中的数据，定期进行刷新。在图12中，为了便于说明，省略了设置在DRAM中的刷新电路等。
通过具备这样的存储单元MCv，本变形例的半导体装置构成为DRAM(DRAM：DynamicRandom Access Memory)。
感测放大器电路SAMP包含传输门，并与位线BLv、/BLv对应地配置。另外，感测放大器电路SAMP经由未图示的列开关与本地输入输出线LIOT、LIOB连接，并且经由传输门TG与主输入输出线MIOT、MIOB连接。传输门TG作为开关发挥作用。感测放大器电路SAMP与上述实施方式的列解码器(图2)的感测放大器电路同样，感测从存储单元MCv读取的数据。
存储单元阵列201内的多个存储单元MCv分别与存储器地址相关联。在多个外部端子中，命令/地址端子CAT例如从存储器控制器等外部装置接收存储器地址。由命令/地址端子CAT接收的存储器地址被传送到命令地址输入电路260。命令地址输入电路260在接收到存储器地址时，将解码后的行地址XADD发送到行解码器222，将解码后的列地址YADD发送到列解码器250。
另外，命令/地址端子CAT例如从存储器控制器等接收命令。命令/地址端子CAT接收到的命令作为内部命令信号ICMD经由命令地址输入电路260发送到命令解码器241。
命令解码器241包括用于解码内部命令ICMD而生成用于执行内部命令的信号的电路。命令解码器241例如向行解码器222发送激活的命令ACT以及刷新命令AREF。行解码器222与字线WLv连接，根据从命令解码器241接收的命令ACT以及刷新命令AREF来选择字线WLv。
此外，命令解码器241例如将读/写命令R/W发送到列解码器250。列解码器250与位线BLv连接，根据从命令解码器241接收的读/写命令R/W选择位线BLv。
在读取数据时，命令/地址端子CAT与读命令一起接收存储器地址。由此，就从由存储器地址指定的存储单元阵列201内的存储单元MCv读取数据。读取数据经由读写放大器233以及输入输出电路210从数据端子DQT输出到外部。
在写入数据时，命令/地址端子CAT与写入命令一起接收存储器地址，数据端子DQT接收写入数据。另外，根据需要，向数据屏蔽端子DMT发送数据屏蔽。写入数据经由输入输出电路210以及读写放大器233发送到存储单元阵列201。由此，写入数据被写入到由存储器地址指定的存储单元MCv中。
读写放大器233具备暂时保持读取数据以及写入数据的各种锁存电路。由读写放大器233和感测放大器电路SAMP形成与上述实施方式的列解码器140(图2)相当的构成。
电源端子VPP、VDD、VSS分别被供给电源电压VPP、VDD、VSS，电源电压VPP、VDD、VSS还被供给至电压发生电路280。电压发生电路280根据电源电压VPP、VDD生成各种内部电压VOC、VOD、VARY、VPERI。内部电压VOC主要在行解码器222中使用，内部电压VOD、VARY主要在存储单元阵列201的感测放大器电路SAMP中使用，内部电压VPERI在其他外围电路区块中使用。
另外，电源端子VDDQ、VSSQ也被供给电源电压VDD、VSS，电源电压VDD、VSS还被供给至输入输出电路210。电源端子VDDQ、VSSQ被施加专用的电源电压，以使在输入输出电路210中产生的电源噪声不传播到其他电路区块。另外，供给至电源端子VDDQ、VSSQ的电源电压VDD、VSS可以是与供给至电源端子VDD、VSS的电源电压VDD、VSS相同的电压。
时钟端子CK、/CK被输入互补的外部时钟信号。外部时钟信号被供给至时钟输入电路271。时钟输入电路271生成内部时钟信号ICLK。内部时钟信号ICLK被供给至内部时钟发生电路272和命令解码器241。
内部时钟发生电路272在被来自命令地址输入电路260的时钟使能CKE使能时，生成各种内部时钟信号LCLK。内部时钟信号LCLK用于测量各种内部动作的定时。例如，内部时钟信号LCLK被输出到输入输出电路210。输入输出电路210基于输入的内部时钟信号LCLK进行动作，从而在数据端子DQT上发送和接收数据。
在这样的DRAM的半导体芯片中，也能够应用实施方式及变形例1～5所示的边缘密封件。
根据上述实施方式及各变形例，能够提供能缩小芯片尺寸的半导体装置。
虽然已经描述了本发明的一些实施方式，但是这些实施方式仅仅是作为例子而例示的，并不旨在限制本发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变形包含在发明的范围、主旨中，并且包含在与权利要求书所记载的发明均等的范围中。
符号的说明
1、1A、1B半导体芯片；1a表面；2外部焊盘；3、3A、3x边缘密封件；11半导体基板；12外围电路区域；13存储单元阵列区域；21、22半导体芯片；100存储系统；110存储单元阵列；120行解码器；130驱动器；140列解码器；150地址寄存器；160命令寄存器；170定序器；200控制器；201存储单元阵列；210输入输出电路；222行解码器；233读写放大器；241命令解码器；250列解码器；260命令地址输入电路；271时钟输入电路；272内部时钟发生电路；280电压发生电路；700阵列芯片；800电路芯片。

Claims (9)

1.一种半导体装置，具有：
元件形成区域；以及
边缘密封件，其设置在包围所述元件形成区域的外缘部的至少一部分上，
所述边缘密封件具有：
第一层叠体，其具有第一导电层；以及
第二层叠体，其具有第二导电层，
所述第一导电层被供给第一电位，所述第二导电层被供给与所述第一电位不同的第二电位，所述第一导电层与所述第二导电层相对。
2.根据权利要求1所述的半导体装置，其中，
所述第一导电层相对于所述第二导电层设置在所述元件形成区域侧，
所述第一电位高于所述第二电位。
3.根据权利要求1所述的半导体装置，其中，
所述第一电位是电源电压VCC，所述第二电位是电源电压VSS。
4.根据权利要求1所述的半导体装置，其中，
所述第一电位是电源电压VPP，所述第二电位是电源电压VSS。
5.根据权利要求1所述的半导体装置，其中，
所述第一层叠体具有与所述第一导电层电连接的第三导电层，
所述第二层叠体具有与所述第二导电层电连接的第四导电层，
所述第三导电层与所述第四导电层相对。
6.根据权利要求1所述的半导体装置，其中，
从与所述半导体装置的所述元件形成区域正交的方向观察时，所述第一导电层以及所述第二导电层具有：在第一方向上延伸的延伸部、以及在与所述延伸部正交的方向上突出规定长度并且沿着所述第一方向以规定间隔设置的多个突出部，
所述第一导电层以及所述第二导电层的所述多个突出部以如下方式形成，即：在与所述多个突出部的突出方向正交的方向上，所述第一导电层的所述多个突出部与所述第二导电层的所述多个突出部交替配置。
7.根据权利要求1所述的半导体装置，其中，
从与所述半导体装置的所述元件形成区域正交的方向观察时，所述第一导电层以及所述第二导电层中的一方具有H字形状，
从与所述半导体装置的所述元件形成区域正交的方向观察时，所述第一导电层以及所述第二导电层中的另一方具有包围所述H字形状的形状。
8.根据权利要求1所述的半导体装置，其中，
所述第一导电层包含在第一布线层中，
所述第二层叠体具有第三导电层，
所述第三导电层包含在与所述第一布线层邻接的第二布线层中，并与所述第二导电层电连接，
所述第一导电层与所述第三导电层相对。
9.根据权利要求1所述的半导体装置，其中，
所述半导体装置是具有非易失性存储器或易失性存储器的半导体存储装置。
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JP5947093B2 (ja) * 2012-04-25 2016-07-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US10461047B2 (en) * 2015-10-29 2019-10-29 Intel Corporation Metal-free frame design for silicon bridges for semiconductor packages
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