CN112309442B

CN112309442B - 包含导电结构的设备和其布局

Info

Publication number: CN112309442B
Application number: CN202010751481.5A
Authority: CN
Inventors: 井桁正彦
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2019-07-31
Filing date: 2020-07-30
Publication date: 2024-08-30
Anticipated expiration: 2040-07-30
Also published as: US11075205B2; US20210035985A1; CN112309442A

Abstract

本申请涉及包含导电结构的设备和其布局。本公开的实施例涉及一或多个导电结构的布置以提供与位于装置的不同区域中的电路或其部分的连接。所述导电结构中的一或多个可包含延伸部和凹部。不同导电结构的所述延伸部与凹部可互补。即，一个导电结构的所述延伸部可延伸到另一导电结构的凹部中。

Description

包含导电结构的设备和其布局

技术领域

本公开大体上涉及导电结构(例如，导线、布线层)，且更具体地说，涉及半导体装置中的导电结构。

背景技术

导电结构可用于存储器装置中，包含易失性存储器，例如动态随机存取存储器(DRAM)。数据可存储于DRAM的个别存储器单元中。存储器单元可以行和列的阵列组织。一行中的每一存储器单元可耦合到字线且一列中的每一存储器单元可耦合到位线。因此，每个存储器单元均耦合到字线和位线。

在所述存储器阵列外围的逻辑电路可控制各种存储器功能，例如存取所述存储器阵列的一或多个存储器单元以从存储器单元读取数据或将数据写入到存储器单元。这些逻辑电路可通过一或多个导电结构耦合到一或多个电压源及/或接地。

发明内容

根据本公开的一方面，提供一种设备。所述设备包括：在第一区域中沿着第一维度延伸的第一导电结构，其中所述第一导电结构包含沿着第二维度延伸到第二区域中的第一延伸部和沿着第二维度延伸的第一凹部，其中所述第一导电结构被配置成提供第一电压；和在第二区域中沿着第一维度延伸的第二导电结构，其中所述第二导电结构包含沿着第二维度延伸到第一区域中的第二延伸部，第一导电结构的第一凹部被配置成容纳第二延伸部，其中所述第二导电结构进一步包含被配置成容纳第一导电结构的第一延伸部的第二凹部，其中所述第二导电结构被配置成在被激活时提供第一电压。

根据本公开的另一方面，提供一种设备。所述设备包括：在第一区域中沿着第一维度延伸的第一导电结构，其中所述第一导电结构包含在第一区域中沿着第二维度延伸到第一电路的第一延伸部，其中所述第一导电结构被配置成在被激活时将第一电压从第二区域提供到第一电路；和在第二区域中沿着第一维度延伸的第二导电结构，其中所述第二导电结构包含在第二区域中沿着第二维度延伸到第二电路的第二延伸部，其中所述第二导电结构被配置成将第一电压从第一区域提供到第二电路。

根据本公开的又一方面，提供一种设备。所述设备包括：在第一区域中沿着第一维度延伸的第一导电结构，其中所述第一导电结构包含沿着第二维度延伸到第二区域中的第一延伸部，其中所述第一导电结构被配置成提供第一电压；在第二区域中沿着第一维度延伸的第二导电结构，其中所述第二导电结构包含在第二区域中沿着第二维度延伸到电路的第二延伸部；以及第二区域中的通孔，其将第二导电结构耦合到第一导电结构的第一延伸部使得电路接收第一电压。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是根据本公开的实施例的半导体装置的布局的框图。

图3是根据本公开的实施例的功率选通电路的框图。

图4是电力轨的一部分的布局图。

图5是根据本公开的实施例的电力轨的一部分的布局图。

图6A是根据本公开的实施例的图5中所示的电力轨的第一布线层的布局图。

图6B是根据本公开的实施例的图5中所示的电力轨的第二布线层的布局图。

图7是根据本公开的实施例的外围电路的框图。

具体实施方式

以下对某些实施例的描述在本质上仅是示例性的，并且决不意图限制本公开的范围或本公开的应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，且借助于说明方式展示其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，使所属领域的技术人员能够实践当前所公开的系统和方法，且应理解，可以利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，出于清晰性的目的，当所属领域的技术人员清楚某些特征时将不再论述其详细描述，以免混淆本公开的实施例的描述。因此，以下详细描述不应以限制性的意义来理解，并且本公开的范围仅由所附权利要求书来限定。

导电结构可用于各种装置中，例如控制器和存储器装置。举例来说，导电结构可用于将电路的一或多个组件耦合到电压源及/或地面。当装置，例如半导体装置的大小继续减小时，需要实际上可提供电路组件的耦合的导电结构的更高效布局(例如，布局面积减小)。出于说明的目的，将参考包含DRAM的半导体装置的外围电路中所使用的导电结构。然而，本文中所描述的可配置逻辑电路不限于此特定应用。举例来说，可配置逻辑电路可包含于其它存储器类型(例如，FeRAM、STT-RAM等)和/或其它装置(例如，控制器、处理器)中。

图1是展示根据本公开的至少一个实施例的半导体装置100的整体配置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。

半导体装置100包含存储器阵列118。存储器阵列118展示为包含多个存储器存储体。在图1的实施例中，存储器阵列118展示为包含八个存储器存储体BANK0到BANK7。在其它实施例中，更多或更少存储体可包含在存储器阵列118中。每一存储器存储体包含多个字线WL、多个位线BL和/BL，以及布置在所述多个字线WL和所述多个位线BL和/BL的相交处的多个存储器单元MC。字线WL的选择由行解码器108执行且位线BL和/BL的选择由列解码器110执行。所选字线WL可由字线驱动器WD驱动到所要电荷。在图1的实施例中，行解码器108包含用于每一存储器存储体的相应行解码器，且列解码器110包含用于每一存储器存储体的相应列解码器。位线BL和/BL耦合到相应感测放大器(SAMP)。

从位线BL或/BL读取的数据由感测放大器SAMP放大，并经由互补本地数据线(LIOT/B)提供到子放大器转移栅极120。子放大器转移栅极120可充当开关以在适合的LIOT/B与适合的共享主数据线(MIO)之间形成导电路径。读取数据可经由子放大器转移栅极120提供给读取放大器126的导电路径从本地数据线LIOT/B传递到主数据线MIO，这将数据提供到IO电路122。从IO电路122接收到的写入数据从写入放大器126输出且经由互补主数据线MIO、子放大器转移栅极120，和互补本地数据线LIOT/B提供给感测放大器SAMP，并写入耦合到位线BL或/BL的存储器单元MC中。

半导体装置100可采用多个外部端子，其包含耦合到命令和地址总线以接收命令和地址的命令和地址(C/A)端子，和接收时钟CK和/CK的CS信号时钟端子、提供数据的数据端子DQ，和接收电源电位VDD1、VDD2、VSS、VDDQ和VSSQ的电源端子。

时钟端子供应有提供到输入电路112的外部时钟CK和/CK。外部时钟可为互补的。输入电路112基于CK和/CK时钟生成内部时钟ICLK。ICLK时钟提供到命令解码器110和内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。

可为C/A端子供应存储器地址。经由命令/地址输入电路102将供应到C/A端子的存储器地址提供到地址解码器104。地址解码器104接收地址并将经解码行地址XADD供应到行解码器108且将经解码列地址YADD供应到列解码器110。地址解码器104还可供应经解码存储体地址BADD，其可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的存储体。C/A端子可供应有命令。命令的实例包含用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和存储体地址BADD相关联。

命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。举例来说，命令解码器106可提供用以选择字线WL的行命令信号和用以选择位线BL的列命令信号。

装置100可接收为读取命令的存取命令。当接收到激活命令，且行和存储体地址及时供应有激活命令，随后为读取命令而列地址及时供应有读取命令时，读取数据是从存储器阵列118中对应于行地址和列地址的存储器单元MC读取。读取命令由命令解码器106(例如，命令控制器)接收，其提供内部命令使得从存储器阵列118读取的数据被提供给读取放大器128。经由输入/输出电路122将读取数据输出到数据端子DQ外部。

装置100可接收为写入命令的存取命令。当接收到激活命令，且行和存储体地址及时供应有激活命令，随后为写入命令，而列地址及时供应有写入命令时，将供应到数据端子DQ的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，其提供内部命令使得写入数据由输入/输出电路122中的数据接收器接收。写入时钟还可提供给外部时钟端子以用于对写入数据通过输入/输出电路122的数据接收器的接收进行定时。写入数据经由输入/输出电路122供应到写入放大器126，且通过写入放大器126供应到存储器阵列118以写入到存储器单元MC中。

装置100还可接收致使其进行刷新操作的命令。刷新信号可以是脉冲信号，其在命令解码器106接收到指示自动刷新和/或其它刷新命令的信号时激活。在一些实施例中，刷新命令可在外部发布到存储器装置100。在一些实施例中，刷新命令可由装置100的组件周期性地生成。刷新信号被提供给刷新控制器116。提供给刷新控制器116的刷新命令可致使装置100对存储器存储体中的一或多个进行刷新操作。

装置100的电源端子供应有电源电位VDD1、VDD2和VSS。电源电位VDD1、VDD2和VSS供应给内部电压产生器电路124。内部电压产生器电路124基于供应给电源端子的电源电位VDD1、VDD2和VSS生成各个内部电位VPP、VOD、VARY、VPERI等。尽管各种内部电位和电源电位可用于装置100的不同电路中的任一个，但内部电位VPP主要用于行解码器108中，内部电位VOD和VARY主要用于存储器阵列118中包含的感测放大器SAMP中，且内部电位VPERI用于许多外围电路块中。

还向电源端子供应电源电位VDDQ和VSSQ。电源电位VDDQ和VSSQ供应给输入/输出电路122。在本公开的实施例中，供应给电源端子的电源电位VDDQ和VSSQ可为与供应给电源端子的电源电位VDD和VSS相同的电位。在本公开的另一实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以是与供应到电源端子的电源电位VDD和VSS不同的电位。供应到电源端子的电源电位VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122生成的电源噪声不会传播到其它电路块。

在存储器阵列118外围的先前描述的电路中的一或多个，例如解码器、控制器等可作为外围电路系统包含于半导体装置100中。

图2是根据本公开的实施例的半导体装置200的布局的框图。在一些实施例中，装置200的布局可用于图1中展示的装置100或装置100的一部分。装置200可包含一或多个存储器子阵列205(例如，存储器的存储体)。装置200可包含外围区域210，其位于存储器子阵列205外围。外围区域210可包含耦合到一或多个存储器子阵列205的外围电路系统215。外围电路系统215可包含一或多个电路220和一或多个对应电路225。在一些实施例中，电路225可与对应电路220成镜像，如由箭头230所指示。举例来说，电路220和电路225可包含被布置成使得电路220和电路225围绕“反射”轴线(例如，在图2中所示的实例中为轴线216)彼此对称或几乎对称的相同或类似组件。在一些实施例中，电路220可为存储器子阵列205提供功能性且电路225可为不同的存储器子阵列205提供功能性。在本公开的一些实施例中，外围区域210包含先前参考图1描述的电路中的一或多个，例如解码器、控制器等。在一些实施例中，如将在下文更详细地描述，电路220和电路225可共享边界区域和/或一或多个组件。此可在一些应用中提高布局效率。

图3是根据本公开的实施例的功率选通电路300的框图。功率选通可用于在一些应用中减小电路的功率消耗。功率选通电路300可包含耦合于电压源VDD(其在一些实施例中可为VDD1、VDD2、VDDQ或至少部分地基于图1中展示的VDD1、VDD2和/或VDDQ)与上拉网络310之间的第一功率选通晶体管302。功率选通电路300可进一步包含耦合于接地GND(其在一些实施例中可为VSS或VSSQ或至少部分地基于图1中展示的VSS和/或VSSQ)与下拉网络312之间的第二功率选通晶体管304。在一些实施例中，上拉网络310和/或下拉网络312可包含于外围电路，例如图2中所示的外围电路220、225中。上拉网络310和下拉网络312可受输入314控制以提供输出316。第一功率选通晶体管302和第二功率选通晶体管304的栅极可分别接收信号SLEEP和SLEEP'。

在操作期间，第一选通晶体管302和第二选通晶体管304处于作用中以分别将VDD和GND提供到上拉网络310和下拉网络312。然而，当不需要上拉网络310和下拉网络312(例如，并未选择电路中包含上拉网络310和下拉网络312的部分)时，第一选通晶体管302和第二选通晶体管304处于非作用中。此可使上拉网络310和下拉网络312与接收VDD和GND断开连接，这可减小VDD与GND之间的泄漏电流。泄漏电流的减小可减小装置的功率消耗。

在一些实施例中，可存在耦合在第一选通晶体管302与上拉网络310之间的区域306处的虚拟电力轨(未展示)。在一些实施例中，可存在耦合在第二选通晶体管304与下拉网络312之间的区域308处的虚拟接地(未展示)。虚拟电力轨可在多个电路当中共享。同样，虚拟接地也可在多个电路当中共享。举例来说，在一些实施例中，虚拟电力轨和/或虚拟接地在图2中所示的外围电路系统215中可在电路220和/或电路225当中共享。需要以节省面积的方式在多个电路当中共享虚拟电力轨。

图4是电力轨400的一部分的布局图，所述电力轨在一些实例中可为虚拟电力轨。对于上下文，还展示外围电路系统401。如由框411所指示，电力轨400可在外围电路系统401的电路403、405之间延伸。即，外围电路系统401的电路403和其对应电路405两者可耦合到电力轨400。电力轨400可将一或多个电压提供到一个或多个电路，例如外围电路系统401的电路403和405。在本公开的一些实施例中，电路403与405成镜像，如参考图2中的电路220和225所描述。

框415展示电力轨400的示例性部分。电力轨400可包含导电结构402以用于为电路403、405提供电压VSS。电压VSS可由额外导电结构408和导电通孔410提供。在本公开的一些实施例中，额外导电结构408与导电结构402可为不同层(例如，布线层)。电力轨400可包含邻近导电结构402的导电结构404以用于为电路403提供第二电压VSSZ，其在一些实例中可为虚拟电压。第二电压VSSZ可由额外导电结构412和导电通孔414提供。电力轨400可进一步包含在与导电结构404相对的一侧上邻近导电结构402的导电结构406。导电结构406可将VSSZ提供到电路405。电压VSSZ可由额外导电结构416和导电通孔418提供。如所提到，框415仅展示电力轨400的示例性部分。应理解，导电结构402到406可在任一方向上纵向延伸且/或额外导电结构408、412、416和/或导电通孔410、414、418可耦合到导电结构402到406以为外围电路系统401提供VSS和/或VSSZ。

尽管外围电路系统401的电路403与电路405之间电力轨400的共享提供一定布局效率，但提供单独导电结构404和406以为电路403和电路405提供VSSZ为低效的。此外，电力轨400的设计可需要相当大数目的个别额外导电结构410、412、416。此还可增大布局面积和/或使包含电力轨400的装置的制造复杂化。

图5是根据本公开的实施例的电力轨500的一部分的布局图。在一些实施例中，电力轨500可为虚拟电力轨。举例来说，在一些实施例中，电力轨500可用于实施图3中展示的功率选通电路300中的虚拟电力轨。对于上下文，还展示外围电路系统501。如由框507所指示，电力轨500可在外围电路系统501的电路503、505之间延伸。在一些实例中，电路503与电路505可成镜像且这两者可耦合到电力轨500。然而，在其它实施例中，电力轨500可耦合到其它组件或其它电路类型，而非仅仅是外围电路系统。

框509展示电力轨500的示例性部分。如所提及，电力轨500可在电路503、505之间延伸。更一般来说，电力轨500可在第一区域513与第二区域515之间延伸(例如，电力轨500包含第一区域513和第二区域515中的部分)。虚线511指示两个区域513与515之间的边界。在一些实施例中，边界可为物理边界(例如，不同扩散区域)。在一些实施例中，边界可为空间边界(例如，电力轨和/或周围组件的中心线)。

在一些实施例中，电力轨500可包含被配置成提供第一电压(例如，在图5中所示的实例中为VSS)的导电结构502和被配置成提供第二电压(例如，在图5中所示的实例中为VSSZ)的导电结构504。在一些实施例中，第二电压可为虚拟电压，且导电结构504可仅在被激活时例如通过功率选通晶体管(例如图3的功率选通晶体管302)提供第二电压。

导电结构502可沿着第一区域513在第一维度上(在图5中所示的实例中竖直地)延伸。导电结构502可包含一或多个延伸部506，其在第二维度上(在图5中所示的实例中水平地)延伸且延伸到第二区域515中。即，延伸部506跨越由第一区域513与第二区域515之间的线511指示的边界。

导电结构504可沿着第二区域515在第一维度上(在图5中所示的实例中竖直地)延伸。然而，类似于导电结构502，导电结构504可包含一或多个延伸部508，其在第二维度上(在图5中所示的实例中水平地)延伸且延伸到第一区域513中。即，延伸部508跨越由第一区域513与第二区域515之间的线511指示的边界。

导电结构502可包含沿着第二维度延伸的一或多个凹部510。凹部510可被配置成容纳延伸部508。通过容纳，意味着凹部510允许延伸部508延伸到第一区域513中而不会干扰(例如，短路、寄生耦合)导电结构。类似地，导电结构504可包含一或多个凹部512，其在第二维度上延伸且被配置成容纳导电结构502的延伸部506。

在一些实施例中，导电结构502和导电结构504可包含于第一布线层中。在一些实施例中，导电结构502和/或导电结构504可包含金属材料，例如铝。在本公开的一些实施例中，其它金属材料可另外或替代地包含于导电结构502和504中。在一些实施例中，第一电压VSS和第二电压VSSZ可通过耦合到第一布线层的另一布线层(未展示)分别提供给导电结构502和导电结构504。在一些实施例中，布线层可为导电结构提供一或多个电压源(例如，图1中展示的内部电压产生器电路124)。

在一些实施例中，电力轨500可包含导电结构514和导电结构516。导电结构514可沿着第一区域513在第一维度上(在图5中所示的实例中竖直地)延伸。导电结构514可包含一或多个延伸部518，其在第一区域513中在第二维度上(在图5中所示的实例中水平地)延伸。在一些实施例中，延伸部518可耦合到第一区域513中的电路和/或其它组件(例如，电路503)。导电结构514可被配置成提供来自第二区域515的电压。举例来说，导电结构514可被配置成将电压VSSZ提供到电路503。在一些实施例中，导电结构514可耦合到导电结构504以便提供来自第二区域515的电压。在图5中所示的实施例中，导电结构514在一或多个延伸部508处耦合到导电结构504。在一些实施例(例如图5中所示的一个实施例)中，一或多个通孔522将导电结构514耦合到导电结构504。

导电结构516可沿着第二区域515在第一维度上延伸。导电结构516可包含一或多个延伸部520，其在第二区域515中在第二维度上延伸。在一些实施例中，延伸部520可耦合到第二区域515中的电路和/或其它组件(例如，电路505)。导电结构516可被配置成提供来自第一区域513的电压。举例来说，导电结构516可被配置成将电压VSS提供到电路505。在一些实施例中，导电结构516可耦合到导电结构502以便提供来自第一区域513的电压。在图5中所示的实施例中，导电结构516在一或多个延伸部506处耦合到导电结构502。在一些实施例(例如图5中所示的一个实施例)中，一或多个通孔523将导电结构516耦合到导电结构502。

在一些实施例(例如图5中所示的一个实施例)中，电力轨500可包含额外导电结构524和526。额外导电结构524可(例如，通过通孔525)耦合到导电结构502以将电压(例如，VSS)从第一区域513提供到区域513中的电路和/或其它组件。额外导电结构526可(例如，通过通孔527)耦合到导电结构504以将电压(例如，VSSZ)从第二区域515提供到第二区域515中的电路和/或其它组件。

在一些实施例中，导电结构514和导电结构516可包含于第二布线层中。在一些实施例中，第二布线层可在第一布线层下方。在一些实施例中，额外导电结构524、526可包含于第二布线层中。在一些实施例中，导电结构514、导电结构516和/或额外导电结构524、526可包含金属材料，例如钨。在一些实施例中，通孔522、523、525和/或527可包含金属材料，例如钨。

应理解，导电结构502、504、514和516可在任一方向上纵向延伸且/或相较于图5中所示的更多或更少的延伸部和/或凹部可包含于导电结构中。此外，更多或更少的额外导电结构524、526、408、412、416和/或导电通孔522、523、525和/或527可包含于电力轨500中。

电力轨500的布局可以允许通过导电结构502和/或导电结构504为电力轨500的任一侧上的电路系统提供电压而无需额外导电结构来在例如图4中所示的电力轨400中的任一侧上提供电压。此外，如图5中所展示，导电结构514和导电结构516可提供“全局布线”以用于将电路系统分别从相应的第一区域513和第二区域515耦合到导电结构504和导电结构502。此可例如相较于图4中所示的布局减小所需的个别额外导电结构的数目，这可在一些应用中简化制造。

图6A和6B分别是根据本公开的实施例的电力轨500的第一布线层600A和第二布线层600B的布局图。如先前所论述，在一些实施例中，导电结构502和导电结构504可包含于第一布线层600A中。在一些实施例中，导电结构514、导电结构516和/或额外导电结构524、526可包含于第二布线层600B中。布线层600A和600B分别展示于图6A和6B中以提供导电结构502、504、514和516的特征的视图。然而，导电结构502、504、514和516不需要包含于图6A和6B中展示的特定布线层中。

在图5和6A中展示的实例中，举例来说，延伸部506和508具有不同宽度，如由箭头602和604所指示。然而，在一些实施例中，延伸部506和508可具有均一厚度。在图5和6B中展示的实例中，延伸部518和520经定位成使得其并非直接彼此相对。然而，延伸部518和520分别具有经定位成直接相对的对应额外导电结构526和524。在其它实施例中，延伸部518和520之间的对准和与额外导电结构526和524的对准可不同。此外，尽管延伸部518展示为与额外导电结构524相间且延伸部520展示为与额外导电结构526相间，但在其它实施例中，布置可不同。举例来说，在一些实施例中，可存在彼此邻近的多个延伸部518。

图7包含根据本公开的实施例的外围电路系统700的框图。在一些实施例中，外围电路系统700可包含于图2中所示的外围电路系统215中。在一些实施例中，外围电路系统700可包含电路702。外围电路系统700可包含电路702的第一侧上的电路704且可进一步包含电路702的第二侧上的电路706。电路704可与电路702共享边界区域且电路706也可与电路702共享边界区域。如由箭头708和710所示，在一些实施例中，电路704和/或电路706可与电路702成镜像。

在包含外围电路系统700的实施例中，布局类似于图5到7中展示的布局的电力轨可用于将一或多个电压(例如VSS和/或VSSZ)提供到电路702、704和706。电力轨可进一步包含布局类似于用于提供VSS和/或VSSZ的布局的额外导电结构以用于提供一或多个额外电压，例如VDD和/或VDDZ。在一些实施例中，布局类似于图5到7中展示的布局的单独电力轨可用于将VDD和/或VDDZ提供到电路702、704和706。

本公开的一些实施例可以允许电压从一个区域提供到具有减小布局面积的另一区域中的电路或其它组件。举例来说，在一些实施例中，布局类似于图4中所示的布局的电力轨的宽度可为2.5μm，而布局类似于图5中所示的布局的电力轨的宽度可为1.58μm。此实例仅出于说明性目的提供且本公开的原理不限于此特定实例。本公开的一些实施例可以允许第一电压从第一区域提供到第二区域中的电路或另一组件且可以允许第二电压从第二区域提供到具有减小布局面积的第一区域中的电路或另一组件。

当然，应了解，本文所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。

最后，上文的论述旨在仅仅为说明性的，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，尽管已经特别详细地描述了本公开的各种实施例，但还应了解，可由所属领域的普通技术人员设计多个修改和替代实施例而不会脱离如所附权利要求书中所阐述的本公开的更广和预期精神和范围。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims

1.一种设备，其包括：

第一导电结构，其在第一区域中沿着第一维度延伸，其中所述第一导电结构包含沿着第二维度延伸到第二区域中的第一延伸部和沿着所述第二维度延伸的第一凹部，其中所述第一导电结构被配置成提供第一电压；

第二导电结构，其在所述第二区域中沿着所述第一维度延伸，其中所述第二导电结构包含沿着所述第二维度延伸到所述第一区域中的第二延伸部，所述第一导电结构的所述第一凹部被配置成容纳所述第二延伸部，其中所述第二导电结构进一步包含被配置成容纳所述第一导电结构的所述第一延伸部的第二凹部，其中所述第二导电结构被配置成在被激活时提供所述第一电压；

第三导电结构，其在所述第一区域中沿着所述第一维度延伸；和

第一通孔，其被配置成将所述第三导电结构耦合到所述第二导电结构的所述第二延伸部。

2.根据权利要求1所述的设备，其中所述第二导电结构由功率选通晶体管激活。

3.根据权利要求1所述的设备，其中所述第一导电结构或所述第二导电结构中的至少一个包含铝。

4.根据权利要求1所述的设备，其进一步包括：

第四导电结构，其在所述第二区域中沿着所述第一维度延伸；和

第二通孔，其被配置成将所述第四导电结构耦合到所述第一导电结构的所述第一延伸部。

5.根据权利要求4所述的设备，其中所述第三导电结构包含耦合到所述第一区域中的第一电路的第三延伸部且所述第四导电结构包含耦合到所述第二区域中的第二电路的第四延伸部。

6.根据权利要求5所述的设备，其中所述第一电路与所述第二电路成镜像。

7.根据权利要求4所述的设备，其中所述第一导电结构和所述第二导电结构包含于第一布线层中且所述第三导电结构和所述第四导电结构包含于第二布线层中。

8.一种设备，其包括：

第一导电结构，其在第一区域中沿着第一维度延伸，其中所述第一导电结构包含沿着第二维度延伸到所述第一区域中的第一电路的第一延伸部，其中所述第一导电结构被配置成在被激活时将第一电压从第二区域提供到所述第一电路；和

第二导电结构，其在所述第二区域中沿着所述第一维度延伸，其中所述第二导电结构包含沿着所述第二维度延伸到所述第二区域中的第二电路的第二延伸部，其中所述第二导电结构被配置成将所述第一电压从所述第一区域提供到所述第二电路。

9.根据权利要求8所述的设备，其中所述第一电路与所述第二电路成镜像。

10.根据权利要求8所述的设备，其中所述第一导电结构或所述第二导电结构中的至少一个包含钨(W)。

11.根据权利要求8所述的设备，其进一步包括：

第三导电结构，其在所述第二区域中沿着所述第一维度延伸，其中所述第三导电结构包含沿着所述第二维度延伸到所述第一区域中的第三延伸部，其中所述第三导电结构被配置成在被激活时提供来自所述第二区域的所述第一电压；和

第一通孔，其被配置成将所述第三延伸部耦合到所述第一导电结构。

12.根据权利要求11所述的设备，其进一步包括：

第四导电结构，其在所述第一区域中沿着所述第一维度延伸，其中所述第四导电结构包含沿着所述第二维度延伸到所述第二区域中的第四延伸部，其中所述第四导电结构被配置成提供来自所述第一区域的所述第一电压；和

第二通孔，其被配置成将所述第四延伸部耦合到所述第二导电结构。

13.根据权利要求12所述的设备，其中所述第四导电结构包含沿着所述第二维度延伸的第一凹部，其中所述第一凹部被配置成容纳所述第三导电结构的所述第三延伸部，且所述第三导电结构包含沿着所述第二维度延伸的第二凹部，其中所述第二凹部被配置成容纳所述第四导电结构的所述第四延伸部。

14.一种设备，其包括：

第一导电结构，其在第一区域中沿着第一维度延伸，其中所述第一导电结构包含沿着第二维度延伸到第二区域中的第一延伸部，其中所述第一导电结构被配置成提供第一电压；

第二导电结构，其在所述第二区域中沿着所述第一维度延伸，其中所述第二导电结构包含沿着所述第二维度延伸到所述第二区域中的电路的第二延伸部；以及

所述第二区域中的通孔，其将所述第二导电结构耦合到所述第一导电结构的所述第一延伸部使得所述电路接收所述第一电压。

15.根据权利要求14所述的设备，其进一步包括：

第三导电结构，其在所述第二区域中沿着所述第一维度延伸，其中所述第三导电结构包含沿着所述第二维度延伸到所述第一区域中的第三延伸部，其中所述第三导电结构被配置成在被激活时提供所述第一电压；

第四导电结构，其在所述第一区域中沿着所述第一维度延伸，其中所述第四导电结构包含沿着所述第二维度延伸到所述第一区域中的第二电路的第四延伸部；以及

所述第一区域中的第二通孔，其将所述第四导电结构耦合到所述第三导电结构的所述第三延伸部使得所述电路在被激活时接收所述第一电压。

16.根据权利要求15所述的设备，其中所述第一导电结构包含被配置成容纳所述第三导电结构的所述第三延伸部的第一凹部且所述第三导电结构包含被配置成容纳所述第一导电结构的所述第一延伸部的第二凹部。

17.根据权利要求14所述的设备，其进一步包括电力轨，其中所述电力轨包含所述第一导电结构、所述第二导电结构，和所述通孔。

18.根据权利要求14所述的设备，其进一步包括存储器阵列，其中所述第一导电结构、所述第二导电结构，和所述通孔位于邻近所述存储器阵列的外围区域中。

19.根据权利要求14所述的设备，其中所述通孔包含钨。