KR102321605B1 - 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 서로 인접하여 배치되는 제 1 로직 셀과 제 2 로직 셀, 및 서로 인접하여 배치되는 더미 셀과 제 3 로직 셀을 형성하기 위해 프리-도전 라인들 및 포스트-도전 라인들을 제공하는 것을 포함한다. 상기 제 1 로직 셀의 도전 라인들 중 상기 제 2 로직 셀에 인접하는 제 1 도전 라인과, 상기 제 2 로직 셀의 도전 라인들 중 상기 제 1 로직 셀에 인접하는 제 2 도전 라인은 제 1 기준 간격만큼 이격되어 배치된다. 상기 더미 셀의 도전 라인들 중 상기 3 로직 셀에 인접하는 더미 라인과, 상기 제 3 로직 셀의 도전 라인들 중 상기 더미 셀에 인접하는 제 3 도전 라인은 상기 제 1 기준 간격보다 큰 제 2 기준 간격만큼 이격되어 배치된다.

Description

반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법{METHOD FOR DESIGNING LAYOUT OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 장치의 레이아웃 설계 방법에 관한 것으로, 좀 더 상세하게는, 전계 효과 트랜지스터를 포함하는 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치 용량을 늘리고 제조 단가를 감소시키기 위하여 반도체 장치의 집적도를 증가시키기 위한 많은 노력이 있어 왔다. 특히 반도체 장치의 집적도는 제품의 가격을 결정하는 중요한 요소 중 하나이다. 반도체 장치의 집적도는 단위 셀이 점유하는 면적에 따라 크게 결정되기 때문에, 반도체 장치의 레이아웃을 효율적으로 설계하는 것은 매우 중요하다. 일반적으로 레이아웃 설계 툴을 이용하여 반도체 장치의 레이아웃을 설계하는 것은 많은 시간 및 시행 착오를 요하므로, 레이아웃 설계 시간을 단축하는 것 역시 매우 중요하다.
본 발명의 기술적 사상은 반도체 장치의 레이아웃 설계 시, 더미 셀의 삽입에 따라 증가하는 레이아웃 설계 시간을 감소시키는 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 서로 인접하여 배치되는 제 1 로직 셀과 제 2 로직 셀, 및 서로 인접하여 배치되는 더미 셀과 제 3 로직 셀을 형성하기 위해 프리-도전 라인들 및 포스트-도전 라인들을 제공하는 것을 포함하되, 상기 제 1 로직 셀의 도전 라인들 중 상기 제 2 로직 셀에 인접하는 제 1 도전 라인과, 상기 제 2 로직 셀의 도전 라인들 중 상기 제 1 로직 셀에 인접하는 제 2 도전 라인은 제 1 기준 간격만큼 이격되어 배치되고, 상기 더미 셀의 도전 라인들 중 상기 3 로직 셀에 인접하는 더미 라인과, 상기 제 3 로직 셀의 도전 라인들 중 상기 더미 셀에 인접하는 제 3 도전 라인은 상기 제 1 기준 간격보다 큰 제 2 기준 간격만큼 이격되어 배치될 수 있다.
예를 들어, 상기 제 1 기준 간격 및 상기 제 2 기준 간격은 상기 프리-도전 라인들 및 상기 포스트-도전 라인들을 형성하기 위한 포토레지스트 공정의 분해능을 고려하여 설정될 수 있다.
예를 들어, 상기 제 1 도전 라인과 상기 제 2 도전 라인은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성되고, 상기 더미 라인과 상기 제 3 도전 라인은 동일한 포토마스크를 사용하는 패터닝 공정에 의해 형성될 수 있다. 그리고, 상기 제 2 로직 셀의 도전 라인들 중 상기 더미 셀에 인접하는 제 4 도전 라인과, 상기 제 3 도전 라인은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성될 수 있다.
예를 들어, 상기 제 1 도전 라인 내지 상기 제 3 도전 라인, 및 상기 더미 라인 중 적어도 일부는 상기 제 1 로직 셀 내지 상기 제 3 로직 셀, 및 상기 더미 셀이 배치되는 방향에 수직인 제 1 방향으로 배치될 수 있다. 그리고, 상기 방법은 상기 프리-도전 라인들 및 상기 포스트-도전 라인들을 제공하기 전에, 상기 제 1 방향에 수직인 제 2 방향으로 배치되는 제 1 전원 라인들 및 제 2 전원 라인들을 제공하는 것을 더 포함할 수 있다. 그리고, 상기 제 1 전원 라인들 및 상기 제 2 전원 라인들 중 어느 하나에는 접지 전압이 제공될 수 있다.
예를 들어, 상기 더미 셀은 필러, 필링 커패시터, 및 스페어 셀 중 어느 하나일 수 있다.
예를 들어, 상기 방법은 상기 프리-도전 라인들 및 상기 포스트-도전 라인들을 형성하기 전에, 기판 상에 활성 라인들을 형성하는 것, 상기 활성 라인을 가로지르는 게이트 라인을 형성하는 것, 그리고 상기 게이트 라인 양측의 상기 활성 라인의 상부에 소스 영역 및 드레인 영역을 형성하는 것을 더 포함하되, 상기 프리-도전 라인들 및 상기 포스트-도전 라인들 중 적어도 하나는 상기 게이트 라인과 전기적으로 연결되고, 상기 프리-도전 라인들 및 상기 포스트-도전 라인들 중 다른 적어도 하나는 상기 소스 영역 또는 상기 드레인 영역과 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, 레이아웃 패턴을 구성하는 것, 그리고 기판상에 상기 레이아웃 패턴에 대응하는 도전 라인들을 형성하는 것을 포함할 수 있다. 그리고 상기 레이아웃 패턴을 구성하는 것은, 제 1 로직 셀, 제 2 로직 셀, 및 제 3 로직 셀을 위한 프리-도전 패턴들 및 포스트-도전 패턴들을 배치하는 것, 상기 제 1 로직 셀 내지 상기 제 3 로직 셀 중, 서로 인접하는 두 개의 로직 셀들의 경계에 배치되는 두 개의 도전 패턴들이 서로 다른 포토레지스트 공정에 의해 형성되도록 상기 프리-도전 패턴들 및 상기 포스트-도전 패턴들을 재배치하는 것, 그리고 상기 제 2 로직 셀과 상기 제 3 로직 셀 사이에 배치되는 더미 셀을 위한 도전 패턴들을 배치하는 것을 포함하고, 상기 제 1 로직 셀의 도전 패턴들 중 상기 제 2 로직 셀에 인접하는 제 1 도전 패턴과, 상기 제 2 로직 셀의 도전 패턴들 중 상기 제 1 로직 셀에 인접하는 제 2 도전 패턴은 제 1 기준 간격만큼 이격되어 배치되고, 상기 더미 셀의 도전 패턴들 중 상기 3 로직 셀에 인접하는 더미 패턴과, 상기 제 3 로직 셀의 도전 패턴들 중 상기 더미 셀에 인접하는 제 3 도전 패턴은 상기 제 1 기준 간격보다 큰 제 2 기준 간격만큼 이격되어 배치될 수 있다.
예를 들어, 상기 제 1 기준 간격 및 상기 제 2 기준 간격은 상기 프리-도전 패턴들 및 상기 포스트-도전 패턴들을 형성하기 위한 포토레지스트 공정의 분해능을 고려하여 설정될 수 있다.
예를 들어, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성되도록 배치되고, 상기 더미 패턴과 상기 제 3 도전 패턴은 동일한 포토마스크를 사용하는 패터닝 공정에 의해 형성되도록 배치될 수 있다. 그리고, 상기 제 2 로직 셀의 도전 패턴들 중 상기 더미 셀에 인접하는 제 4 도전 패턴, 상기 제 3 도전 패턴은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성되도록 배치될 수 있다.
예를 들어, 상기 제 1 도전 패턴 내지 상기 제 3 도전 패턴, 및 상기 더미 패턴 중 적어도 일부는 상기 제 1 로직 셀 내지 상기 제 3 로직 셀, 및 상기 더미 셀이 배치되는 방향에 수직인 제 1 방향으로 배치될 수 있다.
예를 들어, 상기 더미 셀은 필러, 필링 커패시터, 및 스페어 셀 중 어느 하나일 수 있다.
본 발명의 실시 예에 따르면, 반도체 장치의 레이아웃 설계 시 더미 셀의 삽입에 따라 증가하는 레이아웃 설계 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설계하기 위한 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 도 2에 도시된 S120 단계를 좀 더 상세하게 보여주는 순서도이다.
도 4 내지 도 6은 본 발명의 실시 예에 따른 레이아웃 설계 방법을 설명하기 위한 레이아웃 패턴들을 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도이다.
도 7a 내지 도 10a는 본 발명의 실시 예에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도들이다.
도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅰ-Ⅰ' 선에 대응하는 단면도들이다.
도 7c 내지 도 10c는 각각 도 7a 내지 도 10a의 Ⅱ-Ⅱ' 선에 대응하는 단면도들이다.
도 7d 내지 도 10d는 각각 도 7a 내지 도 10a의 Ⅲ-Ⅲ' 선에 대응하는 단면도들이다.
도 9e 내지 도 10e는 각각 도 9a 내지 도 10a의 Ⅳ-Ⅳ' 선에 대응하는 단면도들이다.
도 11은 본 발명의 실시 예에 따른 반도체 장치의 레이아웃 설계 방법이 적용된 SSD를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
"아래의", "하부의", "위의", "상부의", 및 이와 유사한 용어들은 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 배치되는 경우를 모두 포함한다. 그리고, 공간적으로 상대적인 이러한 용어들은 도면에 도시된 방향에 더하여 다른 방향을 포함하는 것으로 이해되어야 한다. 예를 들어, 만일 장치가 뒤집히면, "아래의"로 설명된 구성요소는 "위의"가 될 것이다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설계하기 위한 컴퓨팅 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 시스템(100)은 적어도 하나의 프로세서(110), 워킹 메모리(120), 입출력 장치(130), 및 저장 장치(140)를 포함할 수 있다. 여기서, 컴퓨팅 시스템(100)은 본 발명의 레이아웃을 설계하기 위한 전용 장치로 제공될 수 있다. 그리고 컴퓨팅 시스템(100)은 다양한 설계 및 검증 시뮬레이션 프로그램을 구동하도록 구성될 수 있다.
프로세서(110)는 컴퓨팅 시스템(100)에서 수행될 소프트웨어(예를 들어, 응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 프로세서(110)는 워킹 메모리(120)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 프로세서(110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, 프로세서(110)는 워킹 메모리(120)에 로딩된 레이아웃 디자인 툴(122)을 실행할 수 있다.
워킹 메모리(120)에는 운영 체제(OS)나 응용 프로그램들이 로딩될 수 있다. 컴퓨팅 시스템(100)의 부팅시에 저장 장치(140)에 저장된 OS 이미지(미도시)가 부팅 시퀀스에 따라 워킹 메모리(120)로 로딩될 수 있다. 운영 체제(OS)에 의해서 컴퓨팅 시스템(100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(120)에 로딩될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 레이아웃 디자인 툴(122)도 저장 장치(140)로부터 워킹 메모리(120)에 로딩될 수 있다.
레이아웃 디자인 툴(122)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(122)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check; DRC)를 수행할 수 있다. 워킹 메모리(120)는 SRAM (Static Random Access Memory), 또는 DRAM (Dynamic Random Access Memory)과 같은 휘발성 메모리를 포함할 수 있다. 그러나, 워킹 메모리(120)는 이에 한정되지 않으며, PRAM (Phase-change RAM), MRAM (Magnetic Random Access Memory), ReRAM (Resistance RAM), FRAM (Ferroelectric RAM), 플래시 메모리와 같은 불휘발성 메모리를 포함할 수 있다.
워킹 메모리(120)에는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction; OPC)을 수행하는 시뮬레이션 툴(124)이 더 로딩될 수 있다.
입출력 장치(130)는 키보드, 마우스, 또는 모니터와 같이 설계자로부터 정보를 제공받거나 설계자에게 정보를 제공할 수 있는 다양한 장치를 포함할 수 있다. 예를 들어, 입출력 장치(130)를 통하여 시뮬레이션 툴(124)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
저장 장치(140)는 컴퓨팅 시스템(100)의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(140)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 예를 들어, 저장 장치(140)는 SSD (Solid State Drive), eMMC (embedded Multi Media Card), 또는 HDD (Hard Disk Drive) 등으로 제공될 수 있다. 저장 장치(140)는 낸드 플래시 메모리(NAND Flash memory)를 포함할 수 있다. 그러나 이에 한정되지 않으며, 저장 장치(140)는 PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리 또는 NOR 플래시 메모리를 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
S110 단계에서, 도 1의 컴퓨팅 시스템(100)을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다. 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C 언어와 같은 상위 언어가 사용될 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level; RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 장치로 합성될 수 있다. 합성된 스키매틱(schematic) 회로는 시뮬레이션 툴(124)에 의해서 검증되고, 검증 결과에 따라 조정 과정이 수반될 수 있다.
S120 단계에서, 논리적으로 완성된 반도체 집적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시 예에 따른 레이아웃 설계에 있어서, 포토레지스트 공정의 분해능(resolution)의 한계를 극복하기 위해 서로 인접한 로직 셀들의 경계에 배치된 도전 패턴들을 재배치하는 것이 제공될 수 있다. 그리고 재배치 후, 로직 셀들 사이에 더미 셀들을 구성하는 도전 패턴들을 배치하는 것이 제공될 수 있다. 이에 대해서는 상세하게 후술될 것이다.
특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 도전 라인들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들어, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 도전 라인들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동으로 또는 수동적으로 수행될 수 있다.
라우팅 이후, 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증 동작의 예로써, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC (Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC (Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS (Layout vs Schematic) 등이 있다.
S130 단계에서, 광근접 보정(Optical Proximity Correction; OPC)이 실행될 수 있다. 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현될 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정될 수 있다. 광근접 보정을 실행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미세하게 변경될 수 있다.
S140 단계에서, 광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크들(Photomasks)이 제작될 수 있다. 일반적으로 상기 포토마스크들은 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
S150 단계에서, 제작된 포토마스크들을 이용하여 반도체 장치가 제조될 수 있다. 상기 포토마스크들을 이용한 반도체 장치의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 도 2에 도시된 S120 단계를 좀 더 상세하게 보여주는 순서도이다. 도 4 내지 도 6은 본 발명의 실시 예에 따른 레이아웃 설계 방법을 설명하기 위한 레이아웃 패턴들을 보여주는 도면이다. 도 4 내지 도 6에는, 동일한 포토레지스트 공정에 의해 형성될 도전 라인들의 세트들을 결정하기 위한 스와핑(swapping) 과정이 도시되었다.
이하 본 명세서에서 설명되는 용어를 간단히 정의하면, "도전 패턴"은 레이아웃 설계 툴에 의해 생성되는 "가상의 도전 라인"을 의미하며, "도전 라인"은 도전 패턴에 기초하여 포토레지스트 공정 등에 의해 형성되는 "실제의 도전 라인"을 의미한다.
도 3 및 도 4를 참조하면, S122 단계에서, 제 1 로직 셀(LC1), 제 2 로직 셀(LC2), 및 제 3 로직 셀(LC3)을 구성하기 위한 도전 패턴들이 랜덤하게 배치될 수 있다. 레이아웃 디자인 툴에 의해 생성된 도전 패턴들은 오리지널 레이아웃일 것이다. 예를 들어, 오리지널 레이아웃을 구성하는 것은 하부/상부 도전 패턴들 및 비아 패턴들을 배치하는 것을 포함할 수 있다. 좀 더 구체적으로, 도전 패턴들은 프리-도전 패턴들(pre-conductive patterns) 및 포스트-도전 패턴들(post-conductive patterns)을 포함할 수 있다.
프리-도전 패턴들은 도전 패턴들(M11, M12, M13, M14)을 포함할 수 있고, 포스트-도전 패턴들은 패턴들(M21, M22, M23, M24)을 포함할 수 있다. 그리고, 프리-도전 패턴들(M11, M12, M13, M14) 및 포스트-도전 패턴들(M21, M22, M23, M24)이 배치되기 전에, 전원 라인들(PL1 및 PL2)이 배치될 수 있다. 예를 들어, 제 1 전원 라인(PL1)에는 전원 전압이 공급될 수 있고, 제 2 전원 라인(PL2)에는 접지 전압이 공급될 수 있다.
프리-도전 패턴들(M11, M12, M13, M14) 및 포스트-도전 패턴들(M21, M22, M23, M24)은 제 1 방향(D1) 및/또는 제 2 방향(D2)으로 연장되는 라인을 포함할 수 있다. 프리-도전 패턴들(M11, M12, M13, M14)과 포스트-도전 패턴들(M21, M22, M23, M24)은 서로 다른 포토레지스트 공정에 의해 형성될 수 있다. 예를 들어, 프리-도전 패턴들(M11, M12, M13, M14)은 제 1 포토레지스트 공정에 의해 형성될 수 있다. 포스트-도전 패턴들(M21, M22, M23, M24)은, 제 1 포토레지스트 공정이 실행된 후, 제 2 포토레지스트 공정에 의해 형성될 수 있다. 도면에서 동일한 포토레지스트 공정에 의해 형성되는 도전 패턴들은 동일하게 헤칭된 것으로 도시되었다. 예를 들어, 제 1 포토레지스트 공정에 의해 형성될 프리-도전 패턴들은 왼쪽으로 기울어진 빗금들로, 제 2 포토레지스트 공정에 의해 형성될 포스트-도전 패턴들은 오른쪽으로 기울어진 빗금들로 도시되었다.
다만, 레이아웃 설계 툴에 의해 생성된 오리지널 레이아웃은 실제의 도전 라인들을 형성하기 위한 포토레지스트 공정의 분해능을 고려하지 않은, 임의로 배치된 레이아웃이다. 예를 들어, 오리지널 레이아웃에 의하면, 도전 패턴(M11)과 도전 패턴(M12)은 제 1 포토레지스트 공정에 의해 형성되어야 하지만, 도전 패턴(M11)과 도전 패턴(M12) 사이의 거리는 매우 가깝기 때문에, 제 1 포토레지스트 공정에 의해 한번에 형성하는 것은 제조 공정의 특성상 불가능할 수 있다. 이러한 문제점을 해결하기 위해, 레이아웃 설계 툴에 의한 스와핑 동작이 실행될 수 있다.
도 3 및 도 5를 참조하면, S124 단계에서, 프리-도전 패턴들 및 포스트-도전 패턴들을 재배치하는 동작이 실행될 수 있다. 이는 상술된 포토레지스트 공정의 분해능에 의한 문제점을 해결하기 위한 것이다.
예를 들어, 서로 인접한 두 개의 로직 셀들의 경계에 배치되는 도전 패턴들이 서로 다른 포토레지스트 공정에 의해 형성되도록, 프리-도전 패턴들 및 포스트-도전 패턴들이 재배치될 수 있다. 제 2 로직 셀(LC2)을 구성하는 도전 패턴들(M22, M12, M23)을 예로 들어 설명하면, 도전 패턴(M12)은 제 1 포토레지스트 공정에 의해 형성되는 것으로, 그리고 도전 패턴들(M22 및 M23)은 제 2 포토레지스트 공정에 의해 형성되는 것으로 재배치되었다. 마찬가지로, 제 3 로직 셀(LC3)을 구성하는 도전 패턴들(M13, M14, M24)을 참조하면, 도전 패턴들(M13 및 M14)은 제 1 포토레지스트 공정에 의해 형성되는 것으로, 그리고 도전 패턴(M24)은 제 2 포토레지스트 공정에 의해 형성되는 것으로 재배치되었다.
그 결과, 서로 인접한 두 개의 로직 셀들의 경계 부근에 배치되는 도전 패턴들은 서로 다른 포토레지스트 공정에 의해 형성되므로, 포토레지스트 공정의 분해능에 의한 문제가 해결될 수 있다. 예를 들어, 도전 패턴들(M11 및 M22)는 서로 다른 포토 레지스트 공정에 의해 형성된다.
도 3 및 도 6을 참조하면, S126 단계에서, 더미 셀을 위한 도전 패턴들(M15, M16, M25)이 배치될 수 있다. 예를 들어, 더미 셀은 필러(filler), 필링 커패시터(filling capacitor), 또는 스페어 셀(spare cell) 중 적어도 하나를 포함할 수 있다. 필러는 레이아웃을 설계하는 과정에서 생성된 빈 공간을 단순히 채우는 역할을 할 수 있다. 필링 커패시터는 안정적인 전원 공급을 위해 전원 라인들(PL1 및 PL2) 사이에 제공될 수 있다. 스페어 셀은 레이아웃 설계가 완료된 후, 추가 설계를 대비하기 위해 마련된 셀일 수 있다.
본 발명의 실시 예에 따르면, 로직 셀들 사이의 더미 셀 삽입으로 인한, 추가적인 스와핑 동작이 실행되지 않는다. 즉, 로직 셀과 더미 셀의 경계에 인접한 두 개의 도전 패턴들은 서로 동일한 포토레지스트 공정에 의해 형성될 수 있다. 예를 들어, 본 도면에서, 도전 패턴(M16)과 도전 패턴(M13)은 동일한 포토레지스트 공정에 의해 형성될 것이다. 더미 셀(DC)의 삽입에 따른 도전 패턴들에 대한 추가적인 스왑 동작이 생략되기 때문에, 레이아웃 설계 시간을 감소시킬 수 있다. 일반적인 레이아웃 설계 과정에서, 더미 셀(DC)의 삽입으로 인하여 제 3 로직 셀(LC3)의 도전 패턴들은 재배치될 수 있다. 즉, 도전 패턴(M16)과 도전 패턴(M13)이 서로 다른 포토레지스트 공정에 의해 형성되도록, 추가적인 스와핑 동작이 실행될 수 있다.
그러나 본 발명에 따르면, 더미 셀의 삽입으로 인한 추가적인 스와핑 동작이 실행되는 대신, 삽입된 더미 셀의 도전 패턴들은 인접한 로직 셀의 도전 패턴들과 기준 간격 이상 이격되어 배치될 수 있다. 예시적으로, 도면에 도시된 것과 같은 도전 패턴들(M15, M16, 및 M25)을 갖는 더미 셀(DC)이 제 2 및 제 3 로직 셀들(LC2 및 LC3) 사이에 제공되었다고 가정하자.
우선, 더미 셀(DC)을 끼고 서로 인접해 있는 제 2 및 제 3 로직 셀들(LC2 및 LC3) 중, 더미 셀(DC)과 인접하여 배치되는 도전 패턴들(M23 및 M13)은 더미 셀(DC)이 삽입되기 전에 실행된 스와핑 동작에 따라 서로 다른 포토레지스트 공정에 의해 형성되도록 배치될 것이다. 그리고 더미 셀(DC)의 도전 패턴들 중, 제 3 로직 셀(LC3)과 인접하여 배치되는 더미 패턴(M16)은 도전 패턴(M13)과 기준 간격(s2) 이상 이격되어 배치될 수 있다. 예를 들어, 기준 간격(s2)은 포토레지스트 공정의 분해능을 고려하여 결정될 수 있다. 그리고, 기준 간격(s2)은 서로 인접하는 두 개의 로직 셀들(예를 들어, LC1 및 LC2)의 경계에 배치된 도전 패턴들(예를 들어, M11 및 M22) 사이의 거리(s1)보다 클 수 있다.
그러나, 더미 패턴(M15)은 도전 패턴(M23)과 기준 간격(s2) 이상 이격되어 배치될 필요는 없을 수 있다. 더미 패턴(M15)과 도전 패턴(M23)은 서로 다른 포토레지스트 공정에 의해 형성되는 도전 패턴들이기 때문이다. 물론, 더미 패턴(M15)이 도전 패턴(M23)과 동일한 포토레지스트 공정에 의해 형성되도록 레이아웃이 설계되었다면, 더미 패턴(M15)과 도전 패턴(M23)은 기준 간격(s2) 이상 이격되도록 배치되어야할 것이다.
상술 된 실시 예에 따르면, 레이아웃 설계 시 프리-도전 패턴들 및 포스트-도전 패턴들을 랜덤하게 배치한 후, 로직 셀들의 도전 패턴들에 대한 스와핑 동작이 실행되는 것으로 설명되었다. 그러나, 실시 예에 따라서, 로직 셀들이 배치될 때 로직 셀들의 경계에 인접한 도전 패턴들이 서로 다른 포토레지스트 공정에 의해 실행되도록 배치되어, 스와핑 동작이 실행되지 않을 수도 있다.
상술 된 바와 같이, 더미 셀의 삽입에 따른 추가적인 스와핑 동작을 생략하되, 포토레지스트 공정의 분해능을 고려하여 더미 셀의 더미 패턴들을 배치함으로써, 레이아웃 설계 시간을 감소시킬 수 있다.
이하 본 발명의 실시 예에 따른 반도체 장치의 제조 방법이 설명된다. 도 7a 내지 도 10a는 본 발명의 실시 예에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도들이다. 도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅰ-Ⅰ' 선에 대응하는 단면도들이다. 도 7c 내지 도 10c는 각각 도 7a 내지 도 10a의 Ⅱ-Ⅱ' 선에 대응하는 단면도들이다. 도 7d 내지 도 10d는 각각 도 7a 내지 도 10a의 Ⅲ-Ⅲ' 선에 대응하는 단면도들이다. 도 9e 내지 도 10e는 각각 도 9a 내지 도 10a의 Ⅳ-Ⅳ' 선에 대응하는 단면도들이다.
도 7a 내지 도 7d를 참조하면, 기판(100)이 제공될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI (Silicon On Insulator) 기판일 수 있다. 기판(100)의 상부에 활성 패턴들(FN)이 형성될 수 있다. 상기 활성 패턴들(FN) 사이를 채우는 제 1 소자 분리막들(ST1)이 형성될 수 있다. 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제 2 소자 분리막들(ST2)이 형성될 수 있다. 제 1 및 제 2 소자 분리막들(ST1 및 ST2)은 STI (shallow trench isolation) 공정에 의하여 형성될 수 있다. 예를 들어, 제 1 및 제 2 소자 분리막들(ST1 및 ST2)은 실리콘 산화막을 포함할 수 있다.
제 1 및 제 2 소자 분리막들(ST1 및 ST2)은 각각 제 3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 제3 방향(D3)은 상기 기판(100)의 상면에 수직한 방향일 수 있다. 예를 들어, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)보다 얕은 깊이를 가질 수 있다. 이 경우, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)과 동시에 형성될 수 있고, 제 1 소자 분리막들(ST1)은 제 2 소자 분리막들(ST2)과 실질적으로 동일한 깊이를 가질 수 있다.
활성 패턴(FN) 상에 활성 패턴(FN)과 교차하여 제 1 방향(D1)으로 연장되는 게이트 전극들(GP)이 형성될 수 있다. 게이트 전극들(GP)은 제 2 방향(D2)으로 서로 이격되어 형성될 수 있다. 각각의 게이트 전극들(GP)의 아래에 게이트 절연 패턴(GI)이 형성될 수 있고, 각각의 게이트 전극들(GP)의 양측에 게이트 스페이서들(GS)이 형성될 수 있다. 나아가, 각각의 게이트 전극들(GP)의 상면을 덮는 캐핑 패턴(CP)이 형성될 수 있다. 게이트 전극들(GP)을 덮는 제 1 층간 절연막(110)이 형성될 수 있다.
게이트 전극들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(CP) 및 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제 1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
게이트 전극들(GP)의 각각의 양측에 위치하는 활성 패턴(FN)에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 p형 또는 n형의 불순물 영역들일 수 있다.
소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 예를 들어, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소를 포함함으로써, 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 인가될 수 있다. 예를 들어, 기판(100)이 실리콘 기판인 경우, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 소스/드레인 영역들(SD)은 채널 영역들(AF)에 압축 응력을 제공할 수 있다. 다른 예로, 기판(100)이 실리콘 기판인 경우, NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 채널 영역들(AF)에 인장 응력이 인가될 수 있다. 그 결과, 채널 영역들(AF) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
게이트 전극들(GP) 사이에 소스/드레인 콘택들(CA)이 형성될 수 있다. 소스/드레인 콘택들(CA)은 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 소스/드레인 콘택들(CA)은 제 1 층간 절연막(110) 내에 제공될 수 있다. 적어도 하나의 소스/드레인 콘택들(CA)은 제 1 방향(D1)으로 나란히 배치된 소스/드레인 영역들(SD)을 서로 연결할 수 있다.
제 1 층간 절연막(110) 상부에 게이트 콘택들(CB)이 형성될 수 있다. 각각의 게이트 콘택들(CB)은 캐핑 패턴(CP)을 관통하여 게이트 전극(GP)과 직접 접속될 수 있다. 게이트 콘택들(CB)의 바닥면들은 소스/드레인 콘택들(CA)의 바닥면들보다 더 높은 레벨에 위치할 수 있다. 나아가, 게이트 콘택들(CB)의 바닥면들은 소스/드레인 영역들(SD)의 상면들보다 더 높은 레벨에 위치할 수 있다.
도 8a 내지 도 8d를 참조하면, 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성될 수 있다. 그리고, 제 2 층간 절연막(120) 내에 제 1 및 제 2 비아들(V1 및 V2)이 형성될 수 있다. 제 1 및 제 2 비아들(V1 및 V2)은 게이트 콘택들(CB)과 전기적으로 연결될 수 있다. 제 2 층간 절연막(120) 상에 제 3 층간 절연막(130)이 형성될 수 있다.
제 1 포토마스크를 이용한 제 1 포토레지스트 공정을 통하여, 제 3 층간 절연막(130)을 관통하는 도전 라인 홀들(MH13 및 MH16)이 형성될 수 있다. 제 1 포토마스크는 도 4 내지 도 6을 통하여 설명된 도전 패턴(M13) 및 더미 패턴(M16)을 포함하는 제 1 패터닝 그룹을 이용하여 제작될 수 있다. 이때, 도전 라인 홀들(MH13 및 MH16) 간의 거리는 포토레지스트 공정의 분해능을 고려하여 설정된 기준 간격(s2) 이상일 수 있다.
구체적으로, 도전 라인 홀들(MH13 및 MH16)을 형성하는 것은, 제 1 패터닝 그룹을 이용해 제 1 포토마스크를 제작하는 것, 제 1 포토마스크를 이용하여 제 3 층간 절연막(130) 상에 제 1 포토레지스트 패턴들을 형성하는 것, 그리고 식각 마스크로 제 3 층간 절연막(130) 상의 제 1 포토레지스트 패턴들을 식각하여 도전 라인 홀들(MH13 및 MH16)을 형성하는 것을 포함할 수 있다.
도 9a 내지 도 9e를 참조하면, 도전 라인 홀들(MH13 및 MH16)을 채우는 마스크막(ML)이 형성될 수 있다. 제 2 포토마스크를 이용한 제 2 포토레지스트 공정을 수행하여 마스크막(ML) 및 상기 제 3 층간 절연막(130)을 관통하는 도전 라인 홀(MH25)이 형성될 수 있다. 제 2 포토마스크는 도 4 내지 도 6을 통하여 설명된 도전 패턴(M25)을 포함하는 제 2 패터닝 그룹을 이용하여 제작될 수 있다. 구체적으로, 도전 라인 홀(MH25)을 형성하는 것은, 제 2 패터닝 그룹을 이용하여 제 2 포토마스크를 제작하는 것, 제 2 포토마스크를 이용해 마스크막(ML) 상에 제 2 포토레지스트 패턴을 형성하는 것, 그리고 식각 마스크로 마스크막(ML) 상의 제 2 포토레지스트 패턴 및 제 3 층간 절연막(130)을 식각하여 도전 라인 홀(MH25)을 형성하는 것을 포함할 수 있다.
도 10a 내지 도 10e를 참조하면, 마스크막(ML)이 제거될 수 있다. 그리고, 도전 라인 홀들(MH25, MH16, 및 MH13)을 도전 물질로 채워, 도 6에 도시된 더미 패턴(M25 및 M16), 및 도전 패턴(M13)에 각각 대응하는 도전 라인들(MI25, MI16, 및 ML13)이 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법에 따르면, 서로 인접한 로직 셀들의 경계에 배치되는 도전 패턴들은 서로 다른 포토레지스트 공정에 의해 형성된다. 그러나, 서로 인접한 더미 셀과 로직 셀의 경계에 배치되는 도전 패턴들은 동일한 포토레지스트 공정에 의해 형성되며, 포토레지스트 공정의 분해능을 고려하여 설정된 기준 간격 이상 이격되어 배치된다. 이러한 제조 방법에 따르면, 레이아웃 설계 단계에서의 더미 셀의 삽입 후 실행되는 추가적인 스와핑(즉, 도전 패턴들의 재배치) 동작을 생략할 수 있기 때문에, 레이아웃 설계 시간을 감소시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 장치의 레이아웃 설계 방법이 적용된 SSD를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, SSD(1000)는 컨트롤러(1100) 및 복수의 불휘발성 메모리들(1100)을 포함할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리들(1200)은 상술 된 레이아웃 설계 방법에 따라 제조된 반도체 장치를 포함할 수 있다.
컨트롤러(1100)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불휘발성 메모리들(1200)에 연결될 수 있다. 동일한 채널을 통하여 컨트롤러(1100)로 연결되는 불휘발성 메모리들은 멀티 스택 칩 형태로 제공될 수 있다. 불휘발성 메모리들(1200)은 옵션적으로 외부 고전압(Vppx)을 제공받도록 구현될 수 있다. 그리고, 컨트롤러(1100)는 적어도 하나의 프로세서(1110), 에러 정정 회로(1120), 호스트 인터페이스(1230), 버퍼(1140), 및 불휘발성 메모리 인터페이스(1250)를 포함할 수 있다.
호스트 인터페이스(1110)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 예를 들어, 호스트 인터페이스(1110)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1110)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 에러 정정 회로(1120)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리(1200)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 컨트롤러(1100)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리로 구현될 수 있다. 버퍼(1130)는 컨트롤러(1100)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 버퍼(1130)는 불휘발성 메모리들(1200)로 프로그램될 데이터를 임시로 저장하거나, 불휘발성 메모리들(1200)로부터 읽어낸 데이터를 임시로 저장할 수 있다. 불휘발성 메모리 인터페이스(1150)는 컨트롤러(1100)와 불휘발성 메모리들(1200) 사이에 인터페이스 기능을 제공할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 컴퓨팅 시스템
110: 프로세서
120: 워킹 메모리
130: 입출력 장치
140: 저장 장치

Claims (10)

  1. 서로 인접하여 배치되는 제 1 로직 셀과 제 2 로직 셀, 및 서로 인접하여 배치되는 더미 셀과 제 3 로직 셀을 형성하기 위해 프리-도전 라인들 및 포스트-도전 라인들을 제공하는 것을 포함하되,
    상기 제 1 로직 셀의 도전 라인들 중 상기 제 2 로직 셀에 인접하는 제 1 도전 라인과, 상기 제 2 로직 셀의 도전 라인들 중 상기 제 1 로직 셀에 인접하는 제 2 도전 라인은 제 1 기준 간격만큼 이격되어 배치되고,
    상기 더미 셀의 도전 라인들 중 상기 3 로직 셀에 인접하는 더미 라인과, 상기 제 3 로직 셀의 도전 라인들 중 상기 더미 셀에 인접하는 제 3 도전 라인은 상기 제 1 기준 간격보다 큰 제 2 기준 간격만큼 이격되어 배치되는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 기준 간격 및 상기 제 2 기준 간격은 상기 프리-도전 라인들 및 상기 포스트-도전 라인들을 형성하기 위한 포토레지스트 공정의 분해능을 고려하여 설정되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 도전 라인과 상기 제 2 도전 라인은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성되고, 상기 더미 라인과 상기 제 3 도전 라인은 동일한 포토마스크를 사용하는 패터닝 공정에 의해 형성되는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 로직 셀의 도전 라인들 중 상기 더미 셀에 인접하는 제 4 도전 라인과, 상기 제 3 도전 라인은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성되는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 도전 라인 내지 상기 제 3 도전 라인, 및 상기 더미 라인 중 적어도 일부는 상기 제 1 로직 셀 내지 상기 제 3 로직 셀, 및 상기 더미 셀이 배치되는 방향에 수직인 제 1 방향으로 배치되는 반도체 장치의 제조 방법.
  6. 레이아웃 패턴을 구성하는 것; 그리고
    기판상에 상기 레이아웃 패턴에 대응하는 도전 라인들을 형성하는 것을 포함하되,
    상기 레이아웃 패턴을 구성하는 것은;
    제 1 로직 셀, 제 2 로직 셀, 및 제 3 로직 셀을 위한 프리-도전 패턴들 및 포스트-도전 패턴들을 배치하는 것;
    상기 제 1 로직 셀 내지 상기 제 3 로직 셀 중, 서로 인접하는 두 개의 로직 셀들의 경계에 배치되는 두 개의 도전 패턴들이 서로 다른 포토레지스트 공정에 의해 형성되도록 상기 프리-도전 패턴들 및 상기 포스트-도전 패턴들을 재배치하는 것; 그리고
    상기 제 2 로직 셀과 상기 제 3 로직 셀 사이에 배치되는 더미 셀을 위한 도전 패턴들을 배치하는 것을 포함하고,
    상기 제 1 로직 셀의 도전 패턴들 중 상기 제 2 로직 셀에 인접하는 제 1 도전 패턴과, 상기 제 2 로직 셀의 도전 패턴들 중 상기 제 1 로직 셀에 인접하는 제 2 도전 패턴은 제 1 기준 간격만큼 이격되어 배치되고,
    상기 더미 셀의 도전 패턴들 중 상기 3 로직 셀에 인접하는 더미 패턴과, 상기 제 3 로직 셀의 도전 패턴들 중 상기 더미 셀에 인접하는 제 3 도전 패턴은 상기 제 1 기준 간격보다 큰 제 2 기준 간격만큼 이격되어 배치되는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 기준 간격 및 상기 제 2 기준 간격은 상기 프리-도전 패턴들 및 상기 포스트-도전 패턴들을 형성하기 위한 포토레지스트 공정의 분해능을 고려하여 설정되는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성되도록 배치되고, 상기 더미 패턴과 상기 제 3 도전 패턴은 동일한 포토마스크를 사용하는 패터닝 공정에 의해 형성되도록 배치되는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 로직 셀의 도전 패턴들 중 상기 더미 셀에 인접하는 제 4 도전 패턴, 상기 제 3 도전 패턴은 서로 다른 포토마스크를 사용하는 패터닝 공정에 의해 형성되도록 배치되는 반도체 장치의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 1 도전 패턴 내지 상기 제 3 도전 패턴, 및 상기 더미 패턴 중 적어도 일부는 상기 제 1 로직 셀 내지 상기 제 3 로직 셀, 및 상기 더미 셀이 배치되는 방향에 수직인 제 1 방향으로 배치되는 반도체 장치의 제조 방법.
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