KR20160121768A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20160121768A
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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 기판의 활성 패턴을 가로지르는 게이트 전극; 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막; 상기 층간 절연막 내에, 상기 활성 패턴과 전기적으로 연결되는 제1 하부 비아; 상기 층간 절연막 내에, 상기 게이트 전극과 전기적으로 연결되는 제2 하부 비아; 상기 층간 절연막 상에, 제1 방향으로 연장되며 상기 제1 하부 비아와 직접 접촉하는 제1 하부 금속 배선; 상기 층간 절연막 상에, 상기 제1 방향으로 연장되며 상기 제2 하부 비아와 직접 접촉하는 제2 하부 금속 배선; 상기 제1 및 제2 하부 금속 배선들 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 하부 금속 배선과 전기적으로 연결되는 제1 상부 금속 배선; 및 상기 제1 및 제2 하부 금속 배선들 상에, 상기 제2 방향으로 연장되며 상기 제2 하부 금속 배선과 전기적으로 연결되는 제2 상부 금속 배선을 포함한다. 상기 제1 하부 비아는 상기 제2 상부 금속 배선과 수직적으로 중첩되고, 상기 제2 하부 비아는 상기 제1 상부 금속 배선과 수직적으로 중첩된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자, 이의 레이아웃 설계 방법, 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 하부 금속 배선들과 상부 금속 배선들의 연결 구조를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 인접하는 상부 금속 패턴들을 교체하는 레이아웃 설계 방법을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판의 활성 패턴을 가로지르는 게이트 전극; 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막; 상기 층간 절연막 내에, 상기 활성 패턴과 전기적으로 연결되는 제1 하부 비아; 상기 층간 절연막 내에, 상기 게이트 전극과 전기적으로 연결되는 제2 하부 비아; 상기 층간 절연막 상에, 제1 방향으로 연장되며 상기 제1 하부 비아와 직접 접촉하는 제1 하부 금속 배선; 상기 층간 절연막 상에, 상기 제1 방향으로 연장되며 상기 제2 하부 비아와 직접 접촉하는 제2 하부 금속 배선; 상기 제1 및 제2 하부 금속 배선들 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 하부 금속 배선과 전기적으로 연결되는 제1 상부 금속 배선; 및 상기 제1 및 제2 하부 금속 배선들 상에, 상기 제2 방향으로 연장되며 상기 제2 하부 금속 배선과 전기적으로 연결되는 제2 상부 금속 배선을 포함할 수 있다. 상기 제1 하부 비아는 상기 제2 상부 금속 배선과 수직적으로 중첩되고, 상기 제2 하부 비아는 상기 제1 상부 금속 배선과 수직적으로 중첩될 수 있다.
상기 제2 하부 금속 배선의 폭은, 상기 제1 하부 금속 배선의 폭보다 더 클 수 있다.
상기 반도체 소자는, 상기 제1 하부 금속 배선과 상기 제1 상부 금속 배선 사이에서, 이들을 전기적으로 연결하는 제1 상부 비아; 및 상기 제2 하부 금속 배선과 상기 제2 상부 금속 배선 사이에서, 이들을 전기적으로 연결하는 제2 상부 비아를 더 포함하되, 평면적 관점에서, 상기 제1 상부 비아는 상기 제1 하부 비아와 상기 제1 방향으로 이격되고, 상기 제2 상부 비아는 상기 제2 하부 비아와 상기 제1 방향의 반대 방향으로 이격될 수 있다.
상기 반도체 소자는, 상기 층간 절연막 내에, 상기 기판의 다른 활성 패턴과 전기적으로 연결되는 제3 하부 비아; 및 상기 층간 절연막 상에, 상기 제1 방향으로 연장되며 상기 제3 하부 비아와 직접 접촉하는 제3 하부 금속 배선을 더 포함하되, 상기 제3 하부 금속 배선은 상기 제1 상부 금속 배선과 전기적으로 연결되고, 상기 제3 하부 비아는 상기 제2 상부 금속 배선과 수직적으로 중첩될 수 있다.
상기 제1 및 제2 하부 금속 배선들은 실질적으로 동일한 레벨에 위치하고, 상기 제1 및 제2 상부 금속 배선들은 실질적으로 동일한 레벨에 위치하며, 상기 제1 및 제2 하부 금속 배선들은 상기 제2 방향으로 서로 이격되고, 상기 제1 및 제2 상부 금속 배선들은 상기 제1 방향으로 서로 이격될 수 있다.
상기 활성 패턴은, 상기 게이트 전극의 양 측에 배치된 소스/드레인 영역들을 포함하고, 상기 제1 하부 비아는 상기 소스/드레인 영역들 중 적어도 하나와 전기적으로 연결될 수 있다.
상기 반도체 소자는, 상기 기판 내에, 상기 활성 패턴을 정의하는 소자 분리막을 더 포함하되, 상기 활성 패턴의 상부는 상기 소자 분리막 상으로 돌출될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상에 배치된 복수개의 트랜지스터들; 상기 트랜지스터들을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 내에, 상기 트랜지스터들 중 적어도 하나와 각각 전기적으로 연결되는 제1 하부 비아 및 제2 하부 비아; 상기 제1 층간 절연막 상에, 제1 방향으로 연장되며 상기 제1 하부 비아와 직접 접촉하는 제1 하부 금속 배선; 상기 제1 층간 절연막 상에, 상기 제1 방향으로 연장되며 상기 제2 하부 비아와 직접 접촉하는 제2 하부 금속 배선; 상기 제1 및 제2 하부 금속 배선들을 덮는 제2 층간 절연막; 상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 직접 접촉하는 제1 상부 비아; 상기 제2 층간 절연막 내에, 상기 제2 하부 금속 배선과 직접 접촉하는 제2 상부 비아; 상기 제2 층간 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 상부 비아와 직접 접촉하는 제1 상부 금속 배선; 및 상기 제2 층간 절연막 상에, 상기 제2 방향으로 연장되며 상기 제2 상부 비아와 직접 접촉하는 제2 상부 금속 배선을 포함할 수 있다. 평면적 관점에서, 상기 제1 상부 비아는 상기 제1 하부 비아와 상기 제1 방향으로 이격되고, 상기 제2 상부 비아는 상기 제2 하부 비아와 상기 제1 방향의 반대 방향으로 이격될 수 있다.
상기 제2 하부 금속 배선의 폭은, 상기 제1 하부 금속 배선의 폭보다 더 클 수 있다.
상기 제1 하부 비아는 상기 제2 상부 금속 배선과 수직적으로 중첩되고, 상기 제2 하부 비아는 상기 제1 상부 금속 배선과 수직적으로 중첩될 수 있다.
평면적 관점에서, 상기 제1 하부 금속 배선의 일단과 상기 제2 하부 금속 배선의 일단은 상기 제2 상부 금속 배선과 인접하도록 나란히 배치될 수 있다.
상기 트랜지스터로부터의 출력 신호가 상기 제1 하부 비아, 상기 제1 하부 금속 배선, 및 상기 제1 상부 비아를 통해 상기 제1 상부 금속 배선으로 인가될 수 있다.
상기 제2 상부 금속 배선, 상기 제2 상부 비아, 상기 제2 하부 금속 배선, 및 상기 제2 하부 비아를 통해 상기 트랜지스터의 게이트로 신호가 인가될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃 패턴을 구성하는 것; 상기 레이아웃 패턴을 이용하여 포토마스크를 제조하는 것; 및 상기 포토마스크를 이용하여, 기판 상에 금속 배선들 및 이들을 전기적으로 연결하는 비아들을 형성하는 것을 포함할 수 있다. 상기 레이아웃 패턴을 구성하는 것은: 제1 비아 패턴, 및 수직적 관점에서 상기 제1 비아 패턴을 사이에 두는 제1 하부 금속 패턴 및 제1 상부 금속 패턴을 배치하는 것; 제2 비아 패턴, 및 수직적 관점에서 상기 제2 비아 패턴을 사이에 두는 제2 하부 금속 패턴 및 제2 상부 금속 패턴을 배치하는 것; 상기 제1 비아 패턴을 리스크 비아로 추출하는 것; 및 상기 제1 비아 패턴과 상기 제1 상부 금속 패턴의 묶음을 상기 제2 비아 패턴과 상기 제2 상부 금속 패턴의 묶음과 서로 교체(swap)하는 것을 포함할 수 있다.
상기 제1 및 제2 하부 금속 패턴들은, 제1 방향으로 서로 평행하게 연장되고, 상기 제1 및 제2 상부 금속 패턴들은, 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 연장될 수 있다.
상기 제1 하부 금속 패턴의 일단 및 상기 제2 하부 금속 패턴의 일단은 레이아웃 셀의 경계에 인접하고, 상기 제1 비아 패턴을 상기 리스크 비아로 추출하는 것은: 상기 제1 비아 패턴이 상기 제1 하부 금속 패턴의 상기 일단에 인접하는 경우, 상기 제1 비아 패턴을 리스크 비아로 정의하는 것을 포함할 수 있다.
상기 제2 하부 금속 패턴의 폭은, 상기 제1 하부 금속 패턴의 폭보다 더 클 수 있다.
상기 제1 비아 패턴을 상기 리스크 비아로 추출하는 것은: 상기 제1 비아 패턴의 제1 변(邊)과, 상기 제1 하부 금속 패턴의 제2 변과의 거리가 소정 거리보다 작은 경우, 상기 제1 비아 패턴을 상기 리스크 비아로 정의하는 것을 포함하고, 상기 제1 변 및 상기 제2 변은 서로 마주보며 인접하게 위치할 수 있다.
상기 레이아웃 패턴을 구성하는 것은: 제3 하부 금속 패턴, 및 수직적 관점에서 상기 제1 상부 금속 패턴과 상기 제3 하부 금속 패턴 사이의 제3 비아 패턴을 배치하는 것; 및 상기 제3 비아 패턴을 리스크 비아로 추출하는 것을 더 포함하고, 상기 제1 및 제3 비아 패턴들과 상기 제1 상부 금속 패턴의 묶음이 상기 제2 비아 패턴과 상기 제2 상부 금속 패턴의 묶음과 교체될 수 있다.
평면적 관점에서, 상기 제1 하부 금속 패턴의 일단과 상기 제2 하부 금속 패턴의 일단은 셀의 경계에 인접하도록 나란히 배치될 수 있다.
상기 제1 및 제2 하부 금속 패턴들을 배치하는 것은: 레이아웃 셀을 가로지르는 하부 금속 라인들을 배치하는 것; 상기 하부 금속 라인들 상에 커팅 패턴들을 배치하는 것; 상기 커팅 패턴들에 의해, 상기 하부 금속 라인들이 복수개의 하부 금속 패턴들로 커팅되는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 인접하는 상부 금속 패턴들을 교체하는 것을 포함하는 레이아웃 설계 방법을 이용할 수 있다. 이때, 이들의 아래에 위치한 비아 패턴들도 함께 교체되면서, 공정 리스크를 효율적으로 줄일 수 있다. 나아가, 셀의 크기를 그대로 유지시킬 수 있어 고집적화에 유리할 수 있다.
이러한 레이아웃 설계 방법에 따라 제조된 반도체 소자는, 전기적 신호들이 서로 평행하게 교차되면서, 서로 인접하는 상부 금속 배선들로 각각 인가될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들이다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 로직 셀의 레이아웃을 나타내는 평면도들이다.
도 19a 및 도 19b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 19a는 도 18의 I-I'선 및 II-II'선에 대응하는 단면도이고, 도 19b는 도 18의 III-III'선에 대응하는 단면도이다.
도 20a 및 도 20b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 20a는 도 18의 IV-IV'선 및 V-V '선에 대응하는 단면도이고, 도 20b는 도 18의 VI-VI'선에 대응하는 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 저장 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.
상기 워킹 메모리(30)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 상기 저장 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 저장 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다.
상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
나아가, 상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(34)을 더 포함할 수 있다.
상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 시뮬레이션 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
상기 저장 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 상기 저장 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 저장 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 저장 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 저장 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50), 및 상기 저장 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시예들과 관련된 레이아웃 설계에 있어서, 비아 패턴들 중 공정 리스크가 존재하는 리스크 비아를 추출할 수 있다. 상기 리스크 비아와 이와 연결되는 상부 금속 패턴을, 인접하는 비아 패턴 및 이와 인결되는 다른 상부 금속 패턴과 서로 교체하는 절차가 포함될 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.
광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S140). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S150). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다. 도 4 내지 도 6은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들로서, 상부 금속 패턴들의 위치를 서로 교체하는 방법을 나타낸 것이다. 구체적으로 도 4 내지 도 6은, 반도체 기판 상에 순차적으로 형성되는 하부 비아들, 제1 금속층, 상부 비아들, 및 제2 금속층을 구현하기 위한 레이아웃들을 나타낼 수 있다.
도 3 및 도 4를 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 레이아웃이 구성될 수 있다(S121). 상기 오리지널 레이아웃을 구성하는 것은, 하부 비아 패턴들, 하부 금속 패턴들, 상부 비아 패턴들, 및 상부 금속 패턴들을 배치하는 것을 포함할 수 있다. 앞서 설명한 바와 같이, 이는 셀 라이브러리에서 제공되는 다양한 셀들을 배치하는 것으로 수행될 수 있다. 도 4는, 어느 하나의 셀 내에 배치되는 하부 비아 패턴들, 하부 금속 패턴들, 상부 비아 패턴들, 및 상부 금속 패턴들을 나타낸 것일 수 있다.
상기 하부 금속 패턴들은 제1 및 제2 하부 금속 패턴들(M11, M12)을 포함할 수 있고, 상기 상부 금속 패턴들은 제1 및 제2 상부 금속 패턴들(M21, M22)을 포함할 수 있으며, 상기 하부 비아 패턴들은 제1 및 제2 하부 비아 패턴들(V11, V12)을 포함할 수 있고, 상기 상부 비아 패턴들은 제1 및 제2 상부 비아 패턴들(V21, V22)을 포함할 수 있다.
상기 제1 및 제2 상부 금속 패턴들(M21, M22)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 제1 및 제2 하부 금속 패턴들(M11, M12)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 일 예로, 상기 제2 하부 금속 패턴(M12)은 상기 제2 상부 금속 패턴(M22)으로부터 상기 제1 상부 금속 패턴(M21)까지 연장될 수 있다. 상기 제1 하부 금속 패턴(M11)의 일단(EN1)과 상기 제2 하부 금속 패턴(M12)의 일단(EN2)은 상기 제1 상부 금속 패턴(M21)과 인접하도록 나란히 배치될 수 있다. 한편, 상기 제2 하부 금속 패턴(M12)은 상기 일단(EN2)의 반대편에 다른 일단(EN3)을 가질 수 있으며, 상기 다른 일단(EN3)은 상기 제2 상부 금속 패턴(M22)과 인접하도록 배치될 수 있다.
한편, 상기 제1 하부 금속 패턴(M11)은 상기 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있고, 상기 제2 하부 금속 패턴(M12)은 상기 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 이때, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 더 클 수 있다.
상기 제1 하부 비아 패턴(V11)은 상기 제1 하부 금속 패턴(M11) 아래에 배치될 수 있다. 일 예로, 상기 제1 하부 비아 패턴(V11)은 상기 제1 상부 금속 패턴(M21)과 수직적으로 중첩될 수 있다. 상기 제2 하부 비아 패턴(V12)은 상기 제2 하부 금속 패턴(M12) 아래에 배치될 수 있다. 일 예로, 상기 제2 하부 비아 패턴(V12)은 상기 제2 상부 금속 패턴(M22)과 수직적으로 중첩될 수 있다.
상기 제1 상부 비아 패턴(V21)은, 수직적 관점에서 상기 제1 하부 금속 패턴(M11) 및 상기 제1 상부 금속 패턴(M21) 사이에 개재될 수 있으며, 평면적 관점에서 상기 제1 하부 금속 패턴(M11) 및 상기 제1 상부 금속 패턴(M21)과 중첩될 수 있다. 상기 제2 상부 비아 패턴(V22)은, 수직적 관점에서 상기 제2 하부 금속 패턴(M12) 및 상기 제2 상부 금속 패턴(M22) 사이에 개재될 수 있으며, 평면적 관점에서 상기 제2 하부 금속 패턴(M12) 및 상기 제2 상부 금속 패턴(M22)과 중첩될 수 있다.
도 3 및 도 5를 참조하면, 상기 상부 비아 패턴들(V21, V22) 중 리스크 비아(V21r)가 추출될 수 있다(S122). 일 예로, 상기 상부 비아 패턴들(V21, V22) 중 이와 대응하는 상기 하부 금속 패턴들(M11, M12)과의 관계에서 공정 리스크가 존재하는 비아 패턴을 추출하여, 이를 리스크 비아로 정의할 수 있다. 본 실시예에 있어서, 상기 상부 비아 패턴들(V21, V22) 중 상기 제1 상부 비아 패턴(V21)이 상기 리스크 비아(V21r)로 추출될 수 있다.
상기 상부 비아 패턴들(V21, V22)이 가질 수 있는 상기 공정 리스크로, 상부 비아와 이와 대응하는 하부 금속 배선간의 단락 리스크가 있을 수 있다. 상기 단락 리스크는, 상기 상부 비아의 형성 시 상기 상부 비아와 상기 하부 금속 배선과의 오정렬로 인해 이들간의 전기적 단락이 발생할 수 있는 리스크일 수 있다. 이러한 공정 리스크는, 레이아웃 상에서 상기 하부 금속 패턴의 일단과 상기 상부 비아 패턴과의 거리가 소정의 거리보다 작을 경우 발생할 수 있다.
구체적으로, 상기 제1 하부 금속 패턴(M11)은 이의 일단(EN1)에 제1 변(SE1)을 가질 수 있다. 상기 제1 상부 비아 패턴(V21)은 상기 제1 변(SE1)과 마주보는 제2 변(RE1)을 가질 수 있다. 이때, 상기 제1 변(SE1)과 상기 제2 변(RE1)과의 거리는 제1 거리(L1)일 수 있다. 상기 제1 거리(L1)는 상기 공정 리스크가 발생할 수 있는 공정 조건으로 산정된 소정 거리보다 작을 수 있다. 이러한 경우, 상기 제1 상부 비아 패턴(V21)은 상기 제1 하부 금속 패턴(M11)과의 관계에서 상기 공정 리스크를 가질 수 있으며, 따라서 상기 제1 상부 비아 패턴(V21)은 상기 리스크 비아(V21r)로 추출될 수 있다. 만약, 상기 제1 거리(L1)가 상기 소정 거리보다 큰 경우, 상기 제1 상부 비아 패턴(V21)은 상기 리스크 비아로 검출되지 않을 수 있다.
반면, 상기 제2 하부 금속 패턴(M12)은 상대적으로 넓은 폭을 가질 수 있다. 따라서, 상기 제2 하부 금속 패턴(M12)의 일단(EN3)인 제3 변(SE2)과 상기 제2 상부 비아 패턴(V22)의 제4 변(RE2)간의 거리가 상대적으로 작더라도, 상기 제2 상부 비아 패턴(V22)은 상기 공정 리스크를 갖지 않을 수 있다.
도 3 및 도 6을 참조하면, 상기 제1 상부 금속 패턴(M21)과 상기 제2 상부 금속 패턴(M22)이 서로 교체될 수 있다(S123). 이때, 상기 제1 상부 비아 패턴(V21, 즉 리스크 비아 V21r)이 상기 제1 상부 금속 패턴(M21)과 하나의 그룹으로 상기 제2 상부 금속 패턴(M22)의 위치로 이동할 수 있다. 마찬가지로, 상기 제2 상부 비아 패턴(V22)이 상기 제2 상부 금속 패턴(M22)과 하나의 그룹으로 상기 제1 상부 금속 패턴(M21)의 위치로 이동할 수 있다. 결과적으로, 상기 하부 비아 패턴들(V11, V12) 및 상기 하부 금속 패턴들(M11, M12)은 고정된 채, 상기 제1 상부 비아 패턴(V21)을 포함하는 상기 제1 상부 금속 패턴(M21)과 상기 제2 상부 비아 패턴(V22)을 포함하는 상기 제2 상부 금속 패턴(M22)이 서로 교체될 수 있다.
앞서 설명한 두 그룹들이 서로 교체됨으로써, 상기 리스크 비아(V21r)는 더 이상 상기 공정 리스크를 갖지 않을 수 있다. 이는, 상기 리스크 비아(V21r)와 상기 제1 하부 금속 패턴(M11)의 상기 제1 변(SE1)간의 거리가 상기 소정 거리 이상으로 충분히 증가했기 때문이다. 한편, 상기 제2 상부 금속 패턴(M22)과 함께 위치가 변경된 상기 제2 상부 비아 패턴(V22)의 경우, 상대적으로 넓은 폭을 갖는 상기 제2 하부 금속 패턴(M12) 상에 여전히 배치되기 때문에, 상기 공정 리스크를 갖지 않을 수 있다.
앞서 설명한 바와 같이, 본 발명에 따른 레이아웃 설계 방법은 상부 비아 패턴들 및 이들과 각각 연결되는 상부 금속 패턴들을 서로 교체함으로써, 상기 상부 비아 패턴들 아래에 이미 설계된 오리지널 레이아웃은 그대로 유지하면서 효율적으로 공정 리스크를 줄일 수 있다. 또한, 공정 리스크를 줄이기 위해 하부 금속 패턴들의 크기를 변경할 필요가 없기 때문에, 셀의 크기를 그대로 유지시킬 수 있어 고집적화에 유리할 수 있다.
이후, 변경된 레이아웃 하에서 설계 규칙 검사(DRC)를 수행할 수 있다(S124). 이때, 위치가 보정된 상기 리스크 비아들에 대해 추가적인 공정 리스크가 존재하는지 여부를 검사할 수 있다. 공정 리스크가 발견되지 않는 경우, 오리지널 레이아웃으로부터 변경된 레이아웃 데이터를 출력할 수 있다(S125).
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 구체적으로, 도 7은 앞서 도 6을 참조하여 설명한 레이아웃을 통해 구현된 하부 비아들, 제1 금속층, 상부 비아들, 및 제2 금속층을 나타내는 사시도이다.
도 7을 참조하면, 제2 방향(D2)으로 연장되는 제1 및 제2 하부 금속 배선들(ML11, ML12)이 제공될 수 있다. 상기 제1 및 제2 하부 금속 배선들(ML11, ML12)은 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 하부 금속 배선(ML11)의 일단(EN1)과 상기 제2 하부 금속 배선(ML12)의 일단(EN2)은 서로 나란히 배치될 수 있다. 일 예로, 상기 일단들(EN1, EN2)은 셀의 경계에 인접하도록 배치될 수 있다. 한편, 상기 제2 하부 금속 배선(ML12)은 상기 일단(EN2)의 반대편에 다른 일단(EN3)을 가질 수 있다. 상기 제1 하부 금속 배선(ML11)의 제1 방향(D1)으로의 폭은, 상기 제2 하부 금속 배선(ML12)의 상기 제1 방향(D1)으로의 폭보다 작을 수 있다. 여기서, 상기 제1 방향(D1)은 상기 제2 방향(D2)과 교차할 수 있으며, 상기 제1 및 제2 방향들(D1, D2)은 모두 기판의 상면에 평행할 수 있다.
상기 제1 하부 금속 배선(ML11)의 아래에, 이와 직접 접촉하는 제1 하부 비아(VC11)가 배치될 수 있고, 상기 제2 하부 금속 배선(ML12)의 아래에, 이와 직접 접촉하는 제2 하부 비아(VC12)가 배치될 수 있다. 여기서, 상기 제1 하부 비아(VC11)는 상기 제1 하부 금속 배선(ML11)의 상기 일단(EN1)에 인접할 수 있고, 상기 제2 하부 비아(VC12)는 상기 제2 하부 금속 배선(ML12)의 상기 다른 일단(EN3)에 인접할 수 있다. 일 예로, 상기 제1 하부 비아(VC11)는 상기 제1 하부 금속 배선(ML11)과 일체로 형성될 수 있으며, 상기 제2 하부 비아(VC12)는 상기 제2 하부 금속 배선(ML12)과 일체로 형성될 수 있다.
상기 제1 하부 금속 배선(ML11)의 위에, 이와 직접 접촉하는 제1 상부 비아(VC21)가 배치될 수 있고, 상기 제2 하부 금속 배선(ML12)의 위에, 이와 직접 접촉하는 제2 상부 비아(VC22)가 배치될 수 있다. 상기 제2 상부 비아(VC22)는 상기 제2 하부 금속 배선(ML12)의 상기 일단(EN2)에 인접할 수 있다. 평면적 관점에서, 상기 제1 상부 비아(VC21)는 상기 제1 하부 비아(VC11)와 상기 제2 방향(D2)의 반대 방향으로 이격될 수 있다. 반면, 상기 제2 상부 비아(VC22)는 상기 제2 하부 비아(VC12)와 상기 제2 방향(D2)으로 이격될 수 있다.
상기 제1 상부 비아(VC21) 및 상기 제2 상부 비아(VC22) 상에는, 이들과 각각 직접 접촉하는 제1 상부 금속 배선(ML21) 및 제2 상부 금속 배선(ML22)이 배치될 수 있다. 상기 제1 및 제2 상부 금속 배선들(ML21, ML22)은 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 및 제2 상부 금속 배선들(ML21, ML22)은 상기 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 일 예로, 상기 제1 상부 비아(VC21)는 상기 제1 상부 금속 배선(ML21)과 일체로 형성될 수 있으며, 상기 제2 상부 비아(VC22)는 상기 제2 상부 금속 배선(ML22)과 일체로 형성될 수 있다.
일 실시예로, 상기 제1 하부 비아(VC11)는 상기 제2 상부 금속 배선(ML22)과 수직적으로 중첩될 수 있고, 상기 제2 하부 비아(VC12)는 상기 제1 상부 금속 배선(ML21)과 수직적으로 중첩될 수 있다. 상기 제1 하부 비아(VC11)는 상기 기판의 활성 패턴(FN)에 전기적으로 연결될 수 있고, 상기 제2 하부 비아(VC12)는 상기 활성 패턴(FN)을 가로지르는 게이트 전극(GE)에 전기적으로 연결될 수 있다. 결과적으로, 상기 제1 상부 금속 배선(ML21), 상기 제1 상부 비아(VC21), 상기 제1 하부 금속 배선(ML11), 및 상기 제1 하부 비아(VC11)를 통해 상기 활성 패턴(FN)에 제1 전기적 신호(Vt1, 예를 들어 출력 신호)가 입력/출력 될 수 있다. 상기 제2 상부 금속 배선(ML22), 상기 제2 상부 비아(VC22), 상기 제2 하부 금속 배선(ML12), 및 상기 제2 하부 비아(VC12)를 통해 상기 게이트 전극(GE)에 제2 전기적 신호(Vt2)가 입력/출력 될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 상기 제1 전기적 신호(Vt1)가 수직적(즉, 제3 방향(D3))으로 일직선으로 전달되거나, 상기 제2 전기적 신호(Vt2)가 수직적으로 일직선으로 전달되는 것이 아닐 수 있다. 즉, 도 7에 도시된 바와 같이, 상기 제1 전기적 신호(Vt1) 및 상기 제2 전기적 신호(Vt2)가 서로 평행하게 교차하며 전달될 수 있다. 이는, 앞서 설명한 바와 같이 레이아웃 설계 단계에서 상부 비아 패턴들 및 이들과 각각 연결되는 상부 금속 패턴들이 서로 교체되었기 때문이다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들로서, 상부 금속 패턴들의 위치를 서로 교체하는 방법을 나타낸 것이다. 본 실시예에서는, 앞서 도 4 내지 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8을 참조하면, 제2 하부 금속 패턴(M12)은 상기 제1 하부 금속 패턴(M11)과 실질적으로 동일한 폭을 가질 수 있다. 한편, 상기 제2 하부 금속 패턴(M12)은 제2 방향(D2)으로 길게 연장될 수 있다. 일 예로, 상기 제2 하부 금속 패턴(M12)은 상기 제1 하부 금속 패턴(M11)의 일단(EN1)보다 더 길게 상기 제2 방향(D2)으로 연장될 수 있다.
도 9를 참조하면, 제1 상부 비아 패턴(V21)은 공정 리스크를 가질 수 있기 때문에, 리스크 비아(V21r)로 추출될 수 있다.
도 10을 참조하면, 상기 제1 상부 비아 패턴(V21, 즉 상기 리스크 비아(V21r))을 포함하는 제1 상부 금속 패턴(M21)과 제2 상부 비아 패턴(V22)을 포함하는 제2 상부 금속 패턴(M22)이 서로 교체될 수 있다. 이때, 상기 제2 하부 금속 패턴(M12)은 상기 제1 하부 금속 패턴(M11)보다 상기 제2 방향(D2)으로 더 길게 연장되기 때문에, 위치가 변경된 상기 제2 상부 비아 패턴(V22)은 여전히 상기 공정 리스크를 갖지 않을 수 있다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들로서, 상부 금속 패턴들의 위치를 서로 교체하는 방법을 나타낸 것이다. 본 실시예에서는, 앞서 도 4 내지 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 11을 참조하면, 도 4에서 설명한 오리지널 레이아웃의 하부 금속 패턴들은 제3 하부 금속 패턴(M13)을 추가로 포함할 수 있고, 하부 비아 패턴들은 제3 하부 비아 패턴(V13)을 추가로 포함할 수 있으며, 상부 비아 패턴들은 제3 상부 비아 패턴(V23)을 추가로 포함할 수 있다.
상기 제3 하부 금속 패턴(M13)은 상기 제1 및 제2 하부 금속 패턴들(M11, M12)과 평행하게 제2 방향(D2)으로 연장될 수 있다. 제3 하부 금속 패턴(M13)은 제1 하부 금속 패턴(M11)과 실질적으로 동일한 폭을 가질 수 있다. 상기 제3 하부 금속 패턴(M13)의 일단(EN4)은 상기 제1 및 제2 하부 금속 패턴들(M11, M12)의 일단들(EN1, EN2)과 나란히 배치될 수 있다.
상기 제3 하부 비아 패턴(V13)은 상기 제3 하부 금속 패턴(M13) 아래에 배치될 수 있다. 일 예로, 상기 제3 하부 비아 패턴(V13)은 제1 상부 금속 패턴(M21)과 수직적으로 중첩될 수 있다.
상기 제3 상부 비아 패턴(V23)은, 수직적 관점에서 상기 제3 하부 금속 패턴(M13) 및 상기 제1 상부 금속 패턴(M21) 사이에 개재될 수 있으며, 평면적 관점에서 상기 제3 하부 금속 패턴(M13) 및 상기 제1 상부 금속 패턴(M21)과 중첩될 수 있다.
도 12를 참조하면, 상기 제3 상부 비아 패턴(V23)이 리스크 비아(V23r)로 추가로 추출될 수 있다. 구체적으로, 상기 제3 하부 금속 패턴(M13)은 이의 일단(EN3)에 제5 변(SE3)을 가질 수 있다. 상기 제3 상부 비아 패턴(V23)은 상기 제5 변(SE3)과 마주보는 제6 변(RE3)을 가질 수 있다. 이때, 상기 제5 변(SE3)과 상기 제6 변(RE3)과의 거리는 제2 거리(L2)일 수 있다. 상기 제2 거리(L2)는 상기 공정 리스크가 발생할 수 있는 공정 조건으로 산정된 소정 거리보다 작을 수 있다.
도 13을 참조하면, 상기 제1 및 제3 상부 비아 패턴들(V21, V23, 즉 V21r, V23r)을 포함하는 상기 제1 상부 금속 패턴(M21)과, 제2 상부 비아 패턴(V22)을 포함하는 제2 상부 금속 패턴(M22)이 서로 교체될 수 있다. 이로써, 앞서 도 6을 참조하여 설명한 것과 동일하게, 상기 리스크 비아들(V21r, V23r)은 공정 리스크를 해소할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 구체적으로, 도 14는 앞서 도 13을 참조하여 설명한 레이아웃을 통해 구현된 하부 비아들, 제1 금속층, 상부 비아들, 및 제2 금속층을 나타내는 사시도이다. 본 실시예에서는, 앞서 도 7을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14를 참조하면, 제2 방향(D2)으로 연장되는 제3 하부 금속 배선(ML13)이 추가로 제공될 수 있다. 상기 제3 하부 금속 배선(ML13)은 제1 및 제2 하부 금속 배선들(ML11, ML12)과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제3 하부 금속 배선(ML13)의 일단(EN4)은 상기 제1 및 제2 하부 금속 배선들(ML11, ML12)의 일단들(EN1, EN2)과 나란히 배치될 수 있다.
상기 제3 하부 금속 배선(ML13)의 아래에, 이와 직접 접촉하는 제3 하부 비아(VC13)가 배치될 수 있다. 여기서, 상기 제3 하부 비아(VC13)는 상기 제3 하부 금속 배선(ML13)의 상기 일단(EN4)에 인접할 수 있다. 일 예로, 상기 제3 하부 비아(VC13)는 상기 제3 하부 금속 배선(ML13)과 일체로 형성될 수 있다.
상기 제3 하부 금속 배선(ML13)의 위에, 이와 직접 접촉하는 제3 상부 비아(VC23)가 배치될 수 있다. 평면적 관점에서, 상기 제3 상부 비아(VC23)는 상기 제3 하부 비아(VC13)와 상기 제2 방향(D2)의 반대 방향으로 이격될 수 있다.
상기 제3 상부 비아(VC23) 상에는, 이와 직접 접촉하는 제3 상부 금속 배선이 배치될 수 있다. 상기 제3 상부 금속 배선은 제1 및 제2 상부 금속 배선들(ML21, ML22)과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제3 상부 금속 배선은 제1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 제3 상부 비아(VC23)는 상기 제3 상부 금속 배선과 일체로 형성될 수 있다.
일 실시예로, 상기 제3 하부 비아(VC13)는 상기 제2 상부 금속 배선(ML22)과 수직적으로 중첩될 수 있다. 나아가, 도시되진 않았지만, 상기 제3 하부 비아(VC13)는 기판의 활성 패턴에 전기적으로 연결될 수 있다. 결과적으로, 상기 제1 상부 금속 배선(ML21), 상기 제3 상부 비아(VC23), 상기 제3 하부 금속 배선(ML13), 및 상기 제3 하부 비아(VC13)를 통해 상기 활성 패턴(FN)에 제3 전기적 신호(Vt3, 예를 들어 출력 신호)가 입력/출력 될 수 있다. 한편, 제1 전기적 신호(Vt1) 역시 상기 제1 상부 금속 배선(ML21)을 통해 인가될 수 있으므로, 상기 제1 전기적 신호 및 상기 제3 전기적 신호(Vt3)는 동시에 입력/출력 될 수 있다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 금속 레이아웃의 설계 방법을 설명하기 위한 로직 셀의 레이아웃을 나타내는 평면도들이다. 구체적으로, 도 15 내지 도 18은 어느 하나의 로직 셀에순차적으로 형성되는 하부 비아들, 제1 금속층, 상부 비아들, 및 제2 금속층을 구현하기 위한 레이아웃들을 나타낼 수 있다. 본 실시예에서는, 앞서 도 4 내지 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15를 참조하면, 게이트 패턴들(GP) 및 활성 영역들(PR, NR)을 포함하는 레이아웃 패턴들 상에 제1 금속층을 정의하는 제1 금속 레이아웃이 제공될 수 있다. 상기 활성 영역들(PR, NR)은 PMOSFET 영역(PR) 및 NMOSFET 영역(PR)을 포함할 수 있다. 각각의 상기 활성 영역들(PR, NR)에 제2 방향(D2)으로 서로 평행하게 연장되는 활성 패턴들(FN)이 제공될 수 있다. 게이트 패턴들(GP)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장되면서 상기 활성 패턴들(FN)을 가로지를 수 있다. 일 예로, 상기 게이트 패턴들(GP)은 제1 내지 제4 게이트 패턴들(GP1~GP4)을 포함할 수 있다.
상기 제1 금속 레이아웃은 하부 금속 라인들(M1), 및 제1 및 제2 전원 라인들(PL1, PL2)을 포함할 수 있다. 상기 하부 금속 라인들(M1), 및 상기 제1 및 제2 전원 라인들(PL1, PL2)은 서로 평행하게 상기 제2 방향(D2)으로 연장될 수 있다. 여기서, 상기 하부 금속 라인들(M1) 중 상기 활성 영역들(PR, NR) 사이의 하부 금속 라인(M1)은 다른 하부 금속 라인들(M1)에 비해 더 큰 폭을 가질 수 있다.
상기 제1 금속층 아래에 배치되는 하부 비아들을 정의하는 하부 비아 패턴들(V1)이 상기 하부 금속 라인들(M1) 아래에 배치될 수 있다. 상기 하부 비아들을 통하여, 상기 제1 금속층은 후술할 게이트 전극들 및 활성 패턴들과 전기적으로 연결될 수 있다.
도 16을 참조하면, 상기 제1 금속 레이아웃 상에, 상기 하부 금속 라인들(M1)을 해당 로직 셀의 특성에 맞게 커팅해주는 커팅 패턴들(Cut)이 제공될 수 있다. 설명의 편의를 위하여, 상기 활성 패턴들(FN) 및 상기 하부 비아 패턴들(V1)은 생략되었다.
일 예로, 상기 커팅 패턴들(Cut) 중 일부는 상기 로직 셀의 경계에 제공되어, 각각의 상기 하부 금속 라인들(M1)을 패턴의 형태로 커팅할 수 있다. 상기 커팅 패턴들(Cut) 중 다른 일부는 하나의 하부 금속 라인(M1) 상에 제공되어, 상기 하나의 하부 금속 라인(M1)을 다수의 패턴들의 형태로 커팅할 수 있다.
도 17을 참조하면, 상기 커팅 패턴들(Cut)로 인해, 상기 제1 금속 레이아웃의 상기 하부 금속 라인들(M1)로부터 복수개의 하부 금속 패턴들이 형성될 수 있다. 일 예로, 상기 하부 금속 패턴들은 제1 내지 제5 하부 금속 패턴들(M11~M15)을 포함할 수 있다. 여기서, 상기 제2, 제4 및 제5 하부 금속 패턴들(M12, M14, M15)은 다른 하부 금속 패턴들에 비해 더 큰 폭을 가질 수 있다. 그러나, 상기 제2, 제4 및 제5 하부 금속 패턴들(M12, M14, M15)은 다른 하부 금속 패턴들에 비해 상기 제2 방향(D2)으로의 길이가 더 짧을 수 있다.
이어서, 상기 제1 금속 레이아웃 상에 제2 금속층을 정의하는 제2 금속 레이아웃이 제공될 수 있다. 상기 제2 금속 레이아웃은, 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장되는 라인 형태인 상부 금속 패턴들을 포함할 수 있다. 일 예로, 상기 상부 금속 패턴들은 제1 내지 제4 상부 금속 패턴들(M21~M24)을 포함할 수 있다.
상기 제1 금속 레이아웃과 상기 제2 금속 레이아웃 사이에, 이들의 전기적 연결을 정의하기 위한 상부 비아 패턴들이 제공될 수 있다. 일 예로, 상기 상부 비아 패턴들은 제1 내지 제6 상부 비아 패턴들(V21~V26)을 포함할 수 있다. 구체적으로, 상기 제1 상부 비아 패턴(V21)은 상기 제1 하부 금속 패턴(M11)과 상기 제1 상부 금속 패턴(M21) 사이에 제공될 수 있고, 상기 제2 상부 비아 패턴(V22)은 상기 제2 하부 금속 패턴(M12)과 상기 제2 상부 금속 패턴(M22) 사이에 제공될 수 있고, 상기 제3 상부 비아 패턴(V23)은 상기 제3 하부 금속 패턴(M13)과 상기 제1 상부 금속 패턴(M21) 사이에 제공될 수 있고, 상기 제4 상부 비아 패턴(V24)은 상기 제1 하부 금속 패턴(M11)과 상기 제4 상부 금속 패턴(M24) 사이에 제공될 수 있고, 상기 제5 상부 비아 패턴(V25)은 상기 제4 하부 금속 패턴(M14)과 상기 제3 상부 금속 패턴(M23) 사이에 제공될 수 있고, 상기 제6 상부 비아 패턴(V26)은 상기 제3 하부 금속 패턴(M13)과 상기 제4 상부 금속 패턴(M24) 사이에 제공될 수 있다.
도 18을 참조하면, 앞서 도 12 및 도 13을 참조하여 설명한 바와 같이, 상기 로직 셀의 경계에 인접하는 상기 제1 및 제3 상부 비아 패턴들(V21, V23)은 공정 리스크를 가질 수 있다. 따라서, 상기 제1 및 제3 상부 비아 패턴들(V21, V23)과 상기 제1 상부 금속 패턴(M21)의 묶음은, 상기 제2 상부 비아 패턴(V22)과 상기 제2 상부 금속 패턴(M22)의 묶음과 서로 교체될 수 있다.
한편, 상기 제4 및 제6 상부 비아 패턴들(V24, V26)은 공정 리스크를 갖지 않을 만큼 상기 제1 및 제3 하부 금속 패턴들(M11, M13)의 말단들과 충분히 이격되어 있기 때문에, 그대로 고정될 수 있다. 상기 제5 상부 비아 패턴(V25)은 폭이 상대적으로 넓은 제4 하부 금속 패턴(M14) 상에 배치되기 때문에, 공정 리스크를 갖지 않을 수 있다.
도 19a 및 도 19b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 19a는 도 18의 I-I'선 및 II-II'선에 대응하는 단면도이고, 도 19b는 도 18의 III-III'선에 대응하는 단면도이다. 구체적으로, 도 19a 및 도 19b는 앞서 도 18을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다.
도 19a 및 도 19b에 따른 반도체 소자의 구성들은, 앞서 설명한 레이아웃 패턴들을 이용한 포토리소그래피 공정을 통하여 반도체 기판 상에 구현된 것일 수 있다. 따라서, 반도체 소자의 구성들은 앞서 설명한 레이아웃 패턴들과 완전히 동일한 것이 아닐 수 있다.
도 18, 도 19a 및 도 19b를 참조하면, 기판(100)에 활성 패턴들(FN)을 정의하는 소자 분리막들(ST)이 제공될 수 있다. 상기 소자 분리막들(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 소자 분리막들(ST)은 실리콘 산화막을 포함할 수 있다.
상기 활성 패턴들(FN)은 상기 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장될 수 있다. 상기 활성 패턴들(FN)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다. 일 실시예에서, 상기 복수의 활성 패턴들(FN)의 상부들에 복수의 핀 부분들이 각각 제공될 수 있다. 일 예로, 상기 핀 부분들은, 상기 소자 분리막들(ST) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
상기 활성 패턴들(FN) 상에 상기 활성 패턴들(FN)과 교차하여 상기 제1 방향(Y)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 도 18의 제1 및 제2 게이트 패턴들(GP1, GP2)에 각각 대응하는 제1 및 제2 게이트 전극들(GE1, GE2)을 포함할 수 있다.
각각의 상기 제1 및 제2 게이트 전극들(GE1, GE2)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 제1 및 제2 게이트 전극들(GE1, GE2)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 제1 및 제2 게이트 전극들(GE1, GE2)의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다. 다만, 일 예로, 게이트 콘택(CB)이 연결되는 상기 제1 게이트 전극(GE1)의 일부분 상에는 상기 캐핑 패턴(CP)이 제거되어 있을 수 있다.
상기 제1 및 제2 게이트 전극들(GE1, GE2)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 게이트 전극들(GE1, GE2)의 각각의 양 측에 위치하는 상기 활성 패턴들(FN)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 및 제2 게이트 전극들(GE1, GE2)의 각각의 아래에 위치하고, 상기 소스/드레인 영역들(SD) 사이에 개재된 상기 핀 부분들은 채널 영역들(AF)로 이용될 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
상기 기판(100) 상에, 상기 제1 및 제2 게이트 전극들(GE1, GE2)을 덮는 제1 내지 제6 층간 절연막들(110~160)이 제공될 수 있다. 상기 제1 내지 제6 층간 절연막들(110~160)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 상기 제1 층간 절연막(110)을 관통하는 소스/드레인 콘택(TS)이 제공될 수 있다. 상기 소스/드레인 콘택(TS)은 상기 소스/드레인 영역(SD)에 직접 접속되어, 이와 전기적으로 연결될 수 있다. 상기 제2 층간 절연막(120) 내에 상기 소스/드레인 콘택(TS)과 직접 접촉하는 중간 콘택(CA)이 제공될 수 있다. 한편, 상기 제1 게이트 전극(GE1) 상에, 이와 직접 접속하는 게이트 콘택(CB)이 제공될 수 있다.
상기 제2 층간 절연막(120) 상의 상기 제3 층간 절연막(130) 내에 제1 및 제2 하부 비아들(VC11, VC12)이 제공될 수 있다. 상기 제1 및 제2 하부 비아들(VC11, VC12)은 앞서 도 15를 참조하여 설명한 하부 비아 패턴들(V1)에 대응할 수 있다. 상기 제1 하부 비아(VC11)는 상기 중간 콘택(CA)에 접속될 수 있고, 상기 제2 하부 비아(VC12)는 상기 게이트 콘택(CB)에 접속될 수 있다.
상기 제3 층간 절연막(130) 상의 상기 제4 층간 절연막(140) 내에 제1 금속층이 제공될 수 있다. 상기 제1 금속층은 제1 내지 제3 하부 금속 배선들(ML11, ML12, ML13)을 포함할 수 있다. 상기 제1 내지 제3 하부 금속 배선들(ML11, ML12, ML13)은 앞서 도 18을 참조하여 설명한 제1 내지 제3 하부 금속 패턴들(M11, M12, M13)과 각각 대응할 수 있다.
일 예로, 상기 제1 하부 금속 배선(ML11)은 상기 제1 하부 비아(VC11), 상기 중간 콘택(CA) 및 상기 소스/드레인 콘택(TS)을 통해 상기 소스/드레인 영역과 전기적으로 연결될 수 있다. 상기 제2 하부 금속 배선(ML12)은 상기 제2 하부 비아(VC12) 및 상기 게이트 콘택(CB)을 통해 상기 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
상기 제4 층간 절연막(140) 상의 상기 제5 층간 절연막(150) 내에 제1 내지 제3 상부 비아들(VC21~VC23)이 제공될 수 있다. 상기 제1 내지 제3 상부 비아들(VC21~VC23)은 앞서 도 18을 참조하여 설명한 제1 내지 제3 상부 비아 패턴들(V21~V23)에 대응할 수 있다.
상기 제5 층간 절연막(150) 상의 상기 제6 층간 절연막(160) 내에 제2 금속층이 제공될 수 있다. 상기 제2 금속층은 제1 및 제2 상부 금속 배선들(ML21, ML22)을 포함할 수 있다. 상기 제1 및 제2 상부 금속 배선들(ML21, ML22)은 앞서 도 18을 참조하여 설명한 제1 및 제2 상부 금속 패턴들(M21, M22)과 각각 대응할 수 있다.
일 예로, 상기 제1 상부 금속 배선(ML21)은 상기 제1 상부 비아(VC21)를 통해 상기 제1 하부 금속 배선(ML11)과 전기적으로 연결될 수 있다. 상기 제2 상부 금속 배선(ML22)은 상기 제2 상부 비아(VC22)를 통해 상기 제2 하부 금속 배선(ML12)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 금속층들의 경우, 앞서 도 2를 참조하여 설명한 반도체 소자의 설계 및 제조 방법을 이용해 형성될 수 있다. 구체적으로, 반도체 집적회로의 상위 수준 설계 및 레이아웃 설계를 수행하여, 앞서 도 18을 참조하여 설명한 제1 및 제2 금속 레이아웃들을 준비할 수 있다. 이어서 광근접 보정을 수행하고, 변경된 금속 레이아웃들에 기초하여 포토마스크들이 제작될 수 있다.
상기 제1 금속층을 형성하는 것은, 상기 제4 층간 절연막(140) 상에 상기 제1 금속 레이아웃에 대응하는 포토 레지스트 패턴을 형성하는 것을 포함할 수 있다. 구체적으로, 먼저 상기 제4 층간 절연막(140) 상에 포토 레지스트막이 형성될 수 있다. 상기 제1 금속 레이아웃에 대응하는 포토 마스크를 이용하여, 상기 포토 레지스트막 상에 노광 및 현상 공정이 수행될 수 있다. 이로써, 상기 포토 레지스트 패턴이 형성될 수 있다. 상기 포토 레지스트 패턴은 금속 배선 홀들을 정의하는 개구부들을 가질 수 있다.
이어서, 상기 포토 레지스트 패턴을 식각 마스크로 상기 제4 층간 절연막(140)을 식각하여, 상기 금속 배선 홀들을 형성할 수 있다. 이후 상기 금속 배선 홀들을 도전성 물질로 채워 상기 제1 내지 제3 하부 금속 배선들(ML11~ML13)이 형성될 수 있다. 상기 도전성 물질은 금속을 포함할 수 있으며, 예를 들어 구리를 포함할 수 있다.
상기 제2 금속층의 경우, 상기 제1 금속층과 유사한 방법을 이용하여 형성될 수 있다. 나아가, 상기 하부 비아들 및 상기 상부 비아들 역시 상기 제1 금속층과 유사한 방법을 이용하여 형성될 수 있다.
도 20a 및 도 20b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 20a는 도 18의 IV-IV'선 및 V-V '선에 대응하는 단면도이고, 도 20b는 도 18의 VI-VI'선에 대응하는 단면도이다. 구체적으로, 도 20a 및 도 20b는 앞서 도 18을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다. 본 실시예에서는, 앞서 도 20a 및 도 20b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18, 도 20a 및 도 20b를 참조하면, 제3 층간 절연막(130) 내에 제3 내지 제5 하부 비아들(VC13, VC14, VC15)이 제공될 수 있다. 상기 제3 내지 제5 하부 비아들(VC13, VC14, VC15)은 앞서 도 15를 참조하여 설명한 하부 비아 패턴들(V1)에 대응할 수 있다. 상기 제3 및 제5 하부 비아들(VC13, VC15)은 각각 중간 콘택들(CA)에 접속될 수 있고, 상기 제4 하부 비아(VC14)는 게이트 콘택(CB)에 접속될 수 있다.
제4 층간 절연막(140) 내에 제1 금속층이 제공될 수 있다. 상기 제1 금속층은 제4 및 제5 하부 금속 배선들(ML14, ML15)을 추가로 포함할 수 있다. 상기 제4 및 제5 하부 금속 배선들(ML14, ML15)은 앞서 도 18을 참조하여 설명한 제4 및 제5 하부 금속 패턴들(M14, M15)과 각각 대응할 수 있다.
제5 층간 절연막(150) 내에 제4 내지 제6 상부 비아들(VC24~VC26)이 제공될 수 있다. 상기 제4 내지 제6 상부 비아들(VC24~VC26)은 앞서 도 18을 참조하여 설명한 제4 내지 제6 상부 비아 패턴들(V24~V26)에 대응할 수 있다.
상기 제5 층간 절연막(150) 상의 상기 제6 층간 절연막(160) 내에 제2 금속층이 제공될 수 있다. 상기 제2 금속층은 제3 및 제4 상부 금속 배선들(ML23, ML24)을 추가로 포함할 수 있다. 상기 제3 및 제4 상부 금속 배선들(ML23, ML24)은 앞서 도 18을 참조하여 설명한 제3 및 제4 상부 금속 패턴들(M23, M24)과 각각 대응할 수 있다.
앞서 도 19a 및 도 19b를 참조하여 설명한 것과 달리, 상기 제3 하부 비아(VC13), 상기 제1 하부 금속 배선(ML11), 상기 제4 상부 비아(VC24), 및 상기 제4 상부 금속 배선(ML24)은 수직적인 일직선 상으로 연결될 수 있다. 상기 제4 하부 비아(VC14), 상기 제4 하부 금속 배선(ML14), 상기 제5 상부 비아(VC25), 및 상기 제3 상부 금속 배선(ML23)은 수직적인 일직선 상으로 연결될 수 있다. 상기 제5 하부 비아(VC15), 상기 제3 하부 금속 배선(ML13), 상기 제6 상부 비아(VC26), 및 상기 제4 상부 금속 배선(ML24)은 수직적인 일직선 상으로 연결될 수 있다. 이는, 상기 제1 및 제2 상부 금속 패턴들(M21, M22)과는 달리, 상기 제3 및 제4 상부 금속 패턴들(M23, M24)이 서로 교체되지 않았기 때문이다.

Claims (20)

  1. 기판의 활성 패턴을 가로지르는 게이트 전극;
    상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막;
    상기 층간 절연막 내에, 상기 활성 패턴과 전기적으로 연결되는 제1 하부 비아;
    상기 층간 절연막 내에, 상기 게이트 전극과 전기적으로 연결되는 제2 하부 비아;
    상기 층간 절연막 상에, 제1 방향으로 연장되며 상기 제1 하부 비아와 직접 접촉하는 제1 하부 금속 배선;
    상기 층간 절연막 상에, 상기 제1 방향으로 연장되며 상기 제2 하부 비아와 직접 접촉하는 제2 하부 금속 배선;
    상기 제1 및 제2 하부 금속 배선들 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 하부 금속 배선과 전기적으로 연결되는 제1 상부 금속 배선; 및
    상기 제1 및 제2 하부 금속 배선들 상에, 상기 제2 방향으로 연장되며 상기 제2 하부 금속 배선과 전기적으로 연결되는 제2 상부 금속 배선을 포함하되,
    상기 제1 하부 비아는 상기 제2 상부 금속 배선과 수직적으로 중첩되고, 상기 제2 하부 비아는 상기 제1 상부 금속 배선과 수직적으로 중첩되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 하부 금속 배선의 폭은, 상기 제1 하부 금속 배선의 폭보다 더 큰 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 하부 금속 배선과 상기 제1 상부 금속 배선 사이에서, 이들을 전기적으로 연결하는 제1 상부 비아; 및
    상기 제2 하부 금속 배선과 상기 제2 상부 금속 배선 사이에서, 이들을 전기적으로 연결하는 제2 상부 비아를 더 포함하되,
    평면적 관점에서, 상기 제1 상부 비아는 상기 제1 하부 비아와 상기 제1 방향으로 이격되고, 상기 제2 상부 비아는 상기 제2 하부 비아와 상기 제1 방향의 반대 방향으로 이격되는 반도체 소자.
  4. 제1항에 있어서,
    상기 층간 절연막 내에, 상기 기판의 다른 활성 패턴과 전기적으로 연결되는 제3 하부 비아; 및
    상기 층간 절연막 상에, 상기 제1 방향으로 연장되며 상기 제3 하부 비아와 직접 접촉하는 제3 하부 금속 배선을 더 포함하되,
    상기 제3 하부 금속 배선은 상기 제1 상부 금속 배선과 전기적으로 연결되고,
    상기 제3 하부 비아는 상기 제2 상부 금속 배선과 수직적으로 중첩되는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 하부 금속 배선들은 실질적으로 동일한 레벨에 위치하고,
    상기 제1 및 제2 상부 금속 배선들은 실질적으로 동일한 레벨에 위치하며,
    상기 제1 및 제2 하부 금속 배선들은 상기 제2 방향으로 서로 이격되고,
    상기 제1 및 제2 상부 금속 배선들은 상기 제1 방향으로 서로 이격되는 반도체 소자.
  6. 제1항에 있어서,
    상기 활성 패턴은, 상기 게이트 전극의 양 측에 배치된 소스/드레인 영역들을 포함하고,
    상기 제1 하부 비아는 상기 소스/드레인 영역들 중 적어도 하나와 전기적으로 연결되는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판 내에, 상기 활성 패턴을 정의하는 소자 분리막을 더 포함하되,
    상기 활성 패턴의 상부는 상기 소자 분리막 상으로 돌출되는 반도체 소자.
  8. 기판 상에 배치된 복수개의 트랜지스터들;
    상기 트랜지스터들을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막 내에, 상기 트랜지스터들 중 적어도 하나와 각각 전기적으로 연결되는 제1 하부 비아 및 제2 하부 비아;
    상기 제1 층간 절연막 상에, 제1 방향으로 연장되며 상기 제1 하부 비아와 직접 접촉하는 제1 하부 금속 배선;
    상기 제1 층간 절연막 상에, 상기 제1 방향으로 연장되며 상기 제2 하부 비아와 직접 접촉하는 제2 하부 금속 배선;
    상기 제1 및 제2 하부 금속 배선들을 덮는 제2 층간 절연막;
    상기 제2 층간 절연막 내에, 상기 제1 하부 금속 배선과 직접 접촉하는 제1 상부 비아;
    상기 제2 층간 절연막 내에, 상기 제2 하부 금속 배선과 직접 접촉하는 제2 상부 비아;
    상기 제2 층간 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 상부 비아와 직접 접촉하는 제1 상부 금속 배선; 및
    상기 제2 층간 절연막 상에, 상기 제2 방향으로 연장되며 상기 제2 상부 비아와 직접 접촉하는 제2 상부 금속 배선을 포함하되,
    평면적 관점에서, 상기 제1 상부 비아는 상기 제1 하부 비아와 상기 제1 방향으로 이격되고, 상기 제2 상부 비아는 상기 제2 하부 비아와 상기 제1 방향의 반대 방향으로 이격되는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 하부 금속 배선의 폭은, 상기 제1 하부 금속 배선의 폭보다 더 큰 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 하부 비아는 상기 제2 상부 금속 배선과 수직적으로 중첩되고, 상기 제2 하부 비아는 상기 제1 상부 금속 배선과 수직적으로 중첩되는 반도체 소자.
  11. 제8항에 있어서,
    평면적 관점에서, 상기 제1 하부 금속 배선의 일단과 상기 제2 하부 금속 배선의 일단은 상기 제2 상부 금속 배선과 인접하도록 나란히 배치되는 반도체 소자.
  12. 제8항에 있어서,
    상기 트랜지스터로부터의 출력 신호가 상기 제1 하부 비아, 상기 제1 하부 금속 배선, 및 상기 제1 상부 비아를 통해 상기 제1 상부 금속 배선으로 인가되는 반도체 소자.
  13. 제8항에 있어서,
    상기 제2 상부 금속 배선, 상기 제2 상부 비아, 상기 제2 하부 금속 배선, 및 상기 제2 하부 비아를 통해 상기 트랜지스터의 게이트로 신호가 인가되는 반도체 소자.
  14. 레이아웃 패턴을 구성하는 것;
    상기 레이아웃 패턴을 이용하여 포토마스크를 제조하는 것; 및
    상기 포토마스크를 이용하여, 기판 상에 금속 배선들 및 이들을 전기적으로 연결하는 비아들을 형성하는 것을 포함하되,
    상기 레이아웃 패턴을 구성하는 것은:
    제1 비아 패턴, 및 수직적 관점에서 상기 제1 비아 패턴을 사이에 두는 제1 하부 금속 패턴 및 제1 상부 금속 패턴을 배치하는 것;
    제2 비아 패턴, 및 수직적 관점에서 상기 제2 비아 패턴을 사이에 두는 제2 하부 금속 패턴 및 제2 상부 금속 패턴을 배치하는 것;
    상기 제1 비아 패턴을 리스크 비아로 추출하는 것; 및
    상기 제1 비아 패턴과 상기 제1 상부 금속 패턴의 묶음을 상기 제2 비아 패턴과 상기 제2 상부 금속 패턴의 묶음과 서로 교체(swap)하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 및 제2 하부 금속 패턴들은, 제1 방향으로 서로 평행하게 연장되고,
    상기 제1 및 제2 상부 금속 패턴들은, 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 연장되는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 하부 금속 패턴의 일단 및 상기 제2 하부 금속 패턴의 일단은 레이아웃 셀의 경계에 인접하고,
    상기 제1 비아 패턴을 상기 리스크 비아로 추출하는 것은:
    상기 제1 비아 패턴이 상기 제1 하부 금속 패턴의 상기 일단에 인접하는 경우, 상기 제1 비아 패턴을 리스크 비아로 정의하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 하부 금속 패턴의 폭은, 상기 제1 하부 금속 패턴의 폭보다 더 큰 반도체 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 제1 비아 패턴을 상기 리스크 비아로 추출하는 것은:
    상기 제1 비아 패턴의 제1 변(邊)과, 상기 제1 하부 금속 패턴의 제2 변과의 거리가 소정 거리보다 작은 경우, 상기 제1 비아 패턴을 상기 리스크 비아로 정의하는 것을 포함하고,
    상기 제1 변 및 상기 제2 변은 서로 마주보며 인접하게 위치하는 반도체 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 레이아웃 패턴을 구성하는 것은:
    제3 하부 금속 패턴, 및 수직적 관점에서 상기 제1 상부 금속 패턴과 상기 제3 하부 금속 패턴 사이의 제3 비아 패턴을 배치하는 것; 및
    상기 제3 비아 패턴을 리스크 비아로 추출하는 것을 더 포함하고,
    상기 제1 및 제3 비아 패턴들과 상기 제1 상부 금속 패턴의 묶음이 상기 제2 비아 패턴과 상기 제2 상부 금속 패턴의 묶음과 교체되는 반도체 소자의 제조 방법.
  20. 제14항에 있어서,
    평면적 관점에서, 상기 제1 하부 금속 패턴의 일단과 상기 제2 하부 금속 패턴의 일단은 셀의 경계에 인접하도록 나란히 배치되는 반도체 소자의 제조 방법.
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