KR102415952B1 - 반도체 소자의 레이아웃 설계 방법, 및 그를 이용한 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 레이아웃 설계 방법, 및 그를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 레이아웃 설계 방법에 관한 것으로, 더욱 상세하게는 적어도 하나의 배선 레이아웃 내에 예비 핀 패턴을 배치하는 것을 포함하는 표준 셀 레이아웃을 구성하는 것; 상기 예비 핀 패턴에 상위 배선 레이아웃들과의 라우팅을 수행하는 것; 및 상기 라우팅 수행 후 수득한 히팅 정보에 따라, 상기 배선 레이아웃 내에 핀 패턴을 형성하는 것을 포함한다. 상기 핀 패턴은 상기 예비 핀 패턴에 비해 크기가 더 작다.

Description

반도체 소자의 레이아웃 설계 방법, 및 그를 이용한 반도체 소자의 제조 방법{Method of design layout of semiconductor device, and method for manufacturing semiconductor device using the same}
본 발명은 반도체 소자의 레이아웃 설계 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃 설계 방법, 및 그를 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 표준 셀 레이아웃의 배선 레이아웃 내에 핀 패턴들을 최적화 하는 방법을 포함하는 반도체 소자의 레이아웃 설계 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 핀 패턴들을 최적화 하는 방법을 포함하는 레이아웃 설계 방법을 이용한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 레이아웃 설계 방법은, 적어도 하나의 배선 레이아웃 내에 예비 핀 패턴을 배치하는 것을 포함하는 표준 셀 레이아웃을 구성하는 것; 상기 예비 핀 패턴에 상위 배선 레이아웃들과의 라우팅을 수행하는 것; 및 상기 라우팅 수행 후 수득한 히팅 정보에 따라, 상기 배선 레이아웃 내에 핀 패턴을 형성하는 것을 포함할 수 있다. 상기 핀 패턴은 상기 예비 핀 패턴에 비해 크기가 더 작을 수 있다.
상기 핀 패턴은 상기 예비 핀 패턴이 존재하던 위치에 중첩되도록 형성될 수 있다.
상기 표준 셀 레이아웃을 구성하는 것은: 로직 트랜지스터들을 포함하는 로직 레이아웃을 구성하는 것; 및 상기 로직 레이아웃과 상기 예비 핀 패턴을 연결하는 하부 비아 패턴을 배치하는 것을 더 포함할 수 있다.
상기 핀 패턴은 상기 하부 비아 패턴을 통해 상기 로직 레이아웃 내에 입력 신호 또는 출력 신호를 인가할 수 있다.
상기 라우팅을 수행하는 것은: 상기 표준 셀 레이아웃 상에 상기 상위 배선 레이아웃들을 구성하는 것; 및 상기 예비 핀 패턴과 상기 상위 배선 레이아웃들을 연결하는 상부 비아 패턴을 배치하는 것을 포함할 수 있다.
상기 핀 패턴은 상기 하부 비아 패턴과 상기 상부 비아 패턴 사이에 개재되어 이들을 연결할 수 있다.
상기 히팅 정보는 상기 예비 핀 패턴 상에 상기 상부 비아 패턴이 형성되는 위치 정보를 포함할 수 있다.
상기 예비 핀 패턴을 배치하는 것은, 라우팅을 위한 핀 정보를 포함하는 고스트 패턴들을 배치하는 것을 포함하고, 상기 핀 패턴을 형성하는 것은, 상기 상위 배선 레이아웃들과 히팅되는 고스트 패턴을 상기 핀 패턴으로 전환하는 것을 포함할 수 있다.
적어도 하나의 상기 고스트 패턴들은, 노광 공정의 한계를 고려한 최소 크기를 가질 수 있다.
상기 핀 패턴을 형성하는 것은, 상기 예비 핀 패턴의 제1 영역을 남기고 상기 제1 영역을 제외한 제2 영역을 잘라내는 것을 포함하고, 상기 제1 영역은 상기 상위 배선 레이아웃들과 연결되는 제1 히팅 영역을 포함할 수 있다.
상기 제1 영역은 상기 표준 셀 레이아웃 내의 로직 레이아웃과 연결되는 제2 히팅 영역을 더 포함할 수 있다.
상기 레이아웃 설계 방법은, 상기 표준 셀 레이아웃에 대응하는 복수개의 셀 레이아웃들을 구성하는 것을 더 포함하되, 상기 복수개의 셀 레이아웃들은 서로 다른 배선 레이아웃들을 각각 포함하고, 상기 핀 패턴을 형성하는 것은, 상기 히팅 정보에 따라 상기 표준 셀 레이아웃을 어느 하나의 상기 셀 레이아웃으로 교체하는 것을 포함할 수 있다.
상기 서로 다른 배선 레이아웃들은, 서로 다른 크기 및 배치를 갖는 핀 패턴들을 각각 포함할 수 있다.
상기 표준 셀 레이아웃은 복수개로 제공되고, 상기 라우팅을 수행하기 전에, 상기 표준 셀 레이아웃들을 배치하는 것을 더 포함할 수 있다.
상기 표준 셀 레이아웃들은 동일한 로직 레이아웃들을 각각 포함하고, 상기 핀 패턴을 형성하는 것은, 상기 표준 셀 레이아웃들에 서로 다른 크기 및 배치를 갖는 핀 패턴들을 각각 형성하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 레이아웃 설계 방법은, 셀 라이브러리 내에 제1 표준 셀 레이아웃 및 제2 표준 셀 레이아웃을 구성하는 것, 상기 제1 및 제2 표준 셀 레이아웃들을 구성하는 것은 이들 상에 제1 예비 핀 패턴 및 제2 예비 핀 패턴을 각각 배치하는 것을 포함하고; 상기 제1 및 제2 표준 셀 레이아웃들을 배치하는 것; 상기 제1 및 제2 예비 핀 패턴들에 상위 배선 레이아웃들과의 라우팅을 수행하는 것; 및 라우팅 수행 후 수득한 히팅 정보에 따라, 상기 제1 및 제2 예비 핀 패턴들을 이용해 제1 핀 패턴 및 제2 핀 패턴을 각각 형성하는 것을 포함할 수 있다. 상기 제1 및 제2 예비 핀 패턴들은 서로 동일한 크기 및 배치를 갖고, 상기 제1 및 제2 핀 패턴들은 서로 다른 크기 및 배치를 가질 수 있다.
상기 제1 및 제2 표준 셀 레이아웃들은 동일한 구성 회로를 갖는 동일한 로직 레이아웃들을 각각 포함할 수 있다.
각각의 상기 제1 및 제2 핀 패턴들의 크기는 각각의 상기 제1 및 제2 예비 핀 패턴들의 크기보다 작을 수 있다.
상기 제1 표준 셀 레이아웃의 히팅 정보와 상기 제2 표준 셀 레이아웃의 히팅 정보는 서로 다를 수 있다.
상기 제1 및 제2 예비 핀 패턴들을 각각 배치하는 것은, 라우팅을 위한 핀 정보를 포함하는 고스트 패턴들을 배치하는 것을 포함하고, 상기 제1 및 제2 핀 패턴들을 각각 형성하는 것은, 상기 상위 배선 레이아웃들과 히팅되는 고스트 패턴들을 상기 제1 및 제2 핀 패턴들로 각각 전환하는 것을 포함할 수 있다.
상기 제1 및 제2 핀 패턴들을 각각 형성하는 것은, 각각의 상기 제1 및 제2 예비 핀 패턴들의 제1 영역을 남기고 상기 제1 영역을 제외한 제2 영역을 잘라내는 것을 포함하고, 상기 제1 영역은 상기 상위 배선 레이아웃들과 연결되는 히팅 영역을 포함할 수 있다.
상기 레이아웃 설계 방법은, 상기 제1 및 제2 표준 셀 레이아웃들에 대응하는 제1 및 제2 셀 레이아웃들을 구성하는 것을 더 포함하되, 상기 제1 및 제2 셀 레이아웃들은 서로 다른 배선 레이아웃들을 각각 포함하고, 상기 제1 및 제2 핀 패턴들을 각각 형성하는 것은, 상기 히팅 정보에 따라 상기 제1 및 제2 표준 셀 레이아웃들을 상기 제1 및 제2 셀 레이아웃들과 각각 교체하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 표준 셀 레이아웃을 포함하는 반도체 소자의 레이아웃을 구성하는 것; 상기 레이아웃을 이용하여 포토마스크를 제조하는 것; 및 상기 포토마스크를 이용하여, 기판 상에 금속 배선들 및 이들을 수직적으로 연결하는 비아들을 형성하는 것을 포함할 수 있다. 상기 레이아웃을 구성하는 것은: 상기 표준 셀 레이아웃의 로직 레이아웃과 연결되는 하부 비아 패턴을 배치하는 것; 상기 하부 비아 패턴 상에 예비 핀 패턴을 배치하는 것; 상기 표준 셀 레이아웃에 라우팅을 수행하여, 상기 예비 핀 패턴 상에, 상위 배선 레이아웃들, 및 이들과 상기 예비 핀 패턴을 연결하는 상부 비아 패턴을 형성하는 것; 및 상기 예비 핀 패턴의 위치에 중첩되면서, 상기 하부 비아 패턴과 상기 상부 비아 패턴을 연결하는 핀 패턴을 형성하는 것을 포함할 수 있다.
상기 핀 패턴의 크기는 상기 예비 핀 패턴의 크기보다 작을 수 있다.
상기 예비 핀 패턴을 배치하는 것은, 라우팅을 위한 핀 정보를 포함하는 고스트 패턴들을 배치하는 것을 포함하고, 상기 핀 패턴을 형성하는 것은, 상기 상부 비아 패턴이 놓여진 상기 고스트 패턴을 상기 핀 패턴으로 전환하는 것을 포함할 수 있다.
상기 핀 패턴을 형성하는 것은, 상기 예비 핀 패턴의 제1 영역을 남기고 상기 제1 영역을 제외한 제2 영역을 잘라내는 것을 포함하고, 상기 제1 영역은 상기 상부 비아 패턴이 놓여진 영역을 포함할 수 있다.
상기 제1 영역은 상기 하부 비아 패턴이 놓여진 영역을 더 포함할 수 있다.
상기 레이아웃을 구성하는 것은, 상기 표준 셀 레이아웃에 대응하는 복수개의 셀 레이아웃들을 구성하는 것을 더 포함하고, 상기 복수개의 셀 레이아웃들은 서로 다른 크기 및 배치를 갖는 핀 패턴들을 각각 포함하고, 상기 핀 패턴을 형성하는 것은, 상기 상부 비아 패턴의 위치에 따라 상기 표준 셀 레이아웃을 어느 하나의 상기 셀 레이아웃으로 교체하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 레이아웃 설계 방법은, 라우팅 수행 후에 히팅 정보에 따라, 표준 셀 레이아웃의 배선 레이아웃 내에 핀 패턴들을 형성할 수 있다. 이로써, 라우팅 자유도는 높이면서 소자의 스피드가 향상되고 소모 전력이 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다.
도 4a, 4b, 5a 및 5b는 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 6c의 I-I'선, II-II'선 및 III-III'선에 대응하는 단면도들이다.
도 8a 내지 도 8c는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
도 9a, 9c 및 9d는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 저장 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.
상기 워킹 메모리(30)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 상기 저장 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 저장 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다.
상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
나아가, 상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(34)을 더 포함할 수 있다.
상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 시뮬레이션 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
상기 저장 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 상기 저장 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 저장 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 저장 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 저장 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50), 및 상기 저장 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시예들과 관련된 레이아웃 설계에 있어서, 상기 라우팅 이후에 얻어지는 히팅 정보를 바탕으로 하여, 각각의 상기 표준 셀들 내에 핀 패턴들(pin patterns)이 형성될 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.
광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S140). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S150). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다. 도 4a, 4b, 5a 및 5b는 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
도 3 및 도 4a를 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 표준 셀 레이아웃이 구성될 수 있다(S121). 상기 표준 셀 레이아웃을 구성하는 것은, 로직 트랜지스터들을 포함하는 로직 레이아웃 상에 배선 레이아웃을 구성하는 것을 포함할 수 있다. 일 예로, 도 4a의 상기 배선 레이아웃은 반도체 기판 상에 형성되는 제1 금속층에 대응할 수 있다.
상기 로직 레이아웃은 활성 영역들을 정의하는 레이아웃 패턴들을 포함할 수 있다. 상기 활성 영역들은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 제1 방향(D1)으로 서로 이격될 수 있다.
상기 로직 레이아웃은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장되는 게이트 패턴들(GP)을 포함할 수 있다. 상기 게이트 패턴들(GP)은 상기 제1 방향(D1)과 교차하는 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 PMOSFET 영역(PR), 상기 NMOSFET 영역(NR) 및 상기 게이트 패턴들(GP)은 반도체 기판 상에 형성되는 로직 트랜지스터들을 구성할 수 있다.
상기 배선 레이아웃을 구성하는 것은, 제1 및 제2 전원 패턴들(PL1, PL2), 및 제1 및 제2 핀 패턴들(M11, M12)을 배치하는 것을 포함할 수 있다. 상기 제1 및 제2 전원 패턴들(PL1, PL2)은 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있고, 상기 제1 및 제2 핀 패턴들(M11, M12)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 제1 및 제2 핀 패턴들(M11, M12)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
각각의 상기 제1 및 제2 핀 패턴들(M11, M12)은 후술할 상위 배선 레이아웃들과의 라우팅을 위한 핀 영역들(PI)을 포함할 수 있다. 일 예로, 상기 제1 및 제2 핀 패턴들(M11, M12)은 각각 5개의 핀 영역들(PI)을 가질 수 있다.
위와 같이 구성된 표준 셀 레이아웃들은 앞서 도 2를 참조하여 설명한 셀 라이브러리에 저장될 수 있다. 이어서, 상기 셀 라이브러리에 저장된 상기 표준 셀 레이아웃들이 배치될 수 있다(S122). 도 4a에는 하나의 상기 표준 셀 레이아웃이 배치된 것을 나타내었지만, 상기 표준 셀 레이아웃은 복수개로 제공되어 상기 제2 방향(D2)을 따라 나란히 배치될 수 있다(도 11a 참조).
도 3 및 도 4b를 참조하면, 배치된 상기 표준 셀 레이아웃 상에 상위 배선 레이아웃과의 라우팅이 수행될 수 있다(S123). 구체적으로, 먼저 상기 상위 배선 레이아웃이 구성될 수 있다. 일 예로, 상기 상위 배선 레이아웃은 반도체 기판 상에 형성되는 제2 금속층에 대응할 수 있다. 그러나, 도시되진 않았지만 상기 상위 배선 레이아웃은 복수개로 제공되어 순차적으로 적층될 수 있고, 이들은 반도체 기판 상에 형성되는 다층의 금속층들에 대응할 수 있다.
상기 상위 배선 레이아웃을 구성하는 것은, 제1 및 제2 배선 패턴들(M21, M22)을 배치하는 것, 및 제1 및 제2 상부 비아 패턴들(V21, V22)을 배치하는 것을 포함할 수 있다. 상기 제1 및 제2 배선 패턴들(M21, M22)은 다른 표준 셀 레이아웃과의 연결 관계를 고려하여 자동적으로 배치될 수 있으며, 이는 레이아웃 설계 툴 및/또는 Place & Routing 툴을 이용할 수 있다. 상기 제1 및 제2 배선 패턴들(M21, M22)은 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있다.
상기 제1 및 제2 상부 비아 패턴들(V21, V22)은, 상기 제1 및 제2 배선 패턴들(M21, M22)의 배치와 동시에, 또는 그 이후에 배치될 수 있다. 상기 제1 상부 비아 패턴(V21)은, 상기 제1 핀 패턴(M11)의 상기 핀 영역들(PI) 중 상기 제1 배선 패턴(M21)과 중첩되는 핀 영역(PI) 상에 배치될 수 있다. 상기 제2 상부 비아 패턴(V22)은, 상기 제2 핀 패턴(M12)의 상기 핀 영역들(PI) 중 상기 제2 배선 패턴(M22)과 중첩되는 핀 영역(PI) 상에 배치될 수 있다. 즉, 상기 표준 셀 레이아웃의 상기 배선 레이아웃은 상기 제1 및 제2 상부 비아 패턴들(V21, V22)을 통해 상기 상위 배선 레이아웃과 연결될 수 있다.
도 4a 및 도 4b를 참조하여 설명한 표준 셀 레이아웃의 라우팅은, 다수개의 핀 영역들(PI)을 포함하는 상기 제1 및 제2 핀 패턴들(M11, M12)을 이용하기 때문에, 라우팅의 자유도가 높을 수 있다. 즉, 각각의 상기 제1 및 제2 배선 패턴들(M21, M22)은 어떠한 위치에 배치되더라도 적어도 하나의 상기 핀 영역(PI)과 중첩될 수 있기 때문에, 상기 제1 및 제2 핀 패턴들(M11, M12)과 쉽게 연결될 수 있다. 이어서, 다른 형태의 핀 패턴들을 포함하는 표준 셀 레이아웃의 라우팅을 설명한다.
도 3 및 도 5a을 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 표준 셀 레이아웃이 구성될 수 있다(S121). 구체적으로, 배선 레이아웃이 구성될 수 있으며, 상기 배선 레이아웃을 구성하는 것은, 제1 및 제2 전원 패턴들(PL1, PL2), 및 제1 및 제2 핀 패턴들(M11, M12)을 배치하는 것을 포함할 수 있다. 한편, 상기 제1 및 제2 핀 패턴들(M11, M12)은, 앞서 도 4a 및 도 4b를 참조하여 설명한 것과 달리, 각각 2개의 핀 영역들(PI)을 가질 수 있다. 즉, 상기 제1 및 제2 핀 패턴들(M11, M12)의 크기는 앞서 도 4a 및 도 4b를 참조하여 설명한 제1 및 제2 핀 패턴들(M11, M12)의 크기보다 작을 수 있다. 이후, 셀 라이브러리에 저장된 상기 표준 셀 레이아웃이 배치될 수 있다(S122).
도 3 및 도 5b를 참조하면, 배치된 상기 표준 셀 레이아웃 상에 상위 배선 레이아웃과의 라우팅이 수행될 수 있다(S123). 상기 상위 배선 레이아웃을 구성하는 것은, 제1 배선 패턴(M21)을 배치하는 것, 및 제1 상부 비아 패턴(V21)을 배치하는 것을 포함할 수 있다. 앞서 설명한 도 4b와는 달리, 제2 배선 패턴(M22)은 배치되지 않을 수 있다. 이는 상기 제2 핀 패턴(M12)의 크기가 작아 상기 제2 배선 패턴(M22)과 중첩되지 못하고, 결과적으로 상기 제2 핀 패턴(M12)과 상기 제2 배선 패턴(M22)이 연결될 수 없기 때문이다.
도 5a 및 도 5b를 참조하여 설명한 표준 셀 레이아웃의 라우팅은, 앞서 도 4a 및 도 4b에 비해 라우팅 자유도가 낮을 수 있다. 이는 상기 제1 및 제2 핀 패턴들(M11, M12)의 크기가 앞서 도 4a 및 도 4b에 비해 작기 때문이다.
그러나, 상기 제1 및 제2 핀 패턴들(M11, M12)은 작은 크기를 갖기 때문에 저항이 낮으며, 또한 이들간의 기생 캐패시턴스가 낮을 수 있다. 결과적으로, 구현되는 반도체 소자의 스피드가 향상되고 소모 전력이 감소될 수 있다. 한편, 앞서 도 4a 및 도 4b를 참조하여 설명한 상기 제1 및 제2 핀 패턴들(M11, M12)은 큰 크기를 갖기 때문에 저항이 높고, 또한 이들간의 기생 캐패시턴스가 높을 수 있다. 결과적으로, 구현되는 반도체 소자의 스피드가 저하되고 소모 전력이 증가될 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다. 본 실시예에서는, 앞서 도 4a, 4b, 5a 및 5b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 6a를 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 표준 셀 레이아웃이 구성될 수 있다(S121). 구체적으로, 배선 레이아웃이 구성될 수 있으며, 상기 배선 레이아웃을 구성하는 것은, 제1 및 제2 전원 패턴들(PL1, PL2), 및 제1 및 제2 예비 핀 패턴들(PM11, PM12)을 배치하는 것을 포함할 수 있다. 나아가, 상기 배선 레이아웃을 구성하는 것은, 로직 레이아웃과 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)을 각각 연결하기 위한 제1 및 제2 하부 비아 패턴들(V11, V12)을 배치하는 것을 포함할 수 있다.
각각의 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)은 제1 고스트 패턴(MA1) 및 제2 고스트 패턴(MA2)을 포함할 수 있다. 일 예로, 상기 제1 및 제2 고스트 패턴들(MA1, MA2)은 추후 형성될 핀 패턴들의 위치를 정의하는 마커들(markers)일 수 있다.
상기 제1 및 제2 고스트 패턴들(MA1, MA2)은 서로 직접 접촉하여, 상기 예비 핀 패턴(PM11, PM12)을 구성할 수 있다. 상기 제1 및 제2 고스트 패턴들(MA1, MA2)의 크기는 서로 다를 수 있으며, 또는 서로 동일할 수 있고, 이는 특별히 제한되지 않는다. 일 예로, 상기 제1 고스트 패턴(MA1)은 상기 제2 고스트 패턴(MA2)보다 더 작을 수 있다. 이때, 상기 제1 고스트 패턴(MA1)은, 추후 반도체 소자의 노광 및 식각 공정의 한계를 고려하여, 최소 공정 마진의 크기를 가질 수 있다.
위와 같이 구성된 표준 셀 레이아웃들은 앞서 도 2를 참조하여 설명한 셀 라이브러리에 저장될 수 있다. 이어서, 상기 셀 라이브러리에 저장된 상기 표준 셀 레이아웃들이 배치될 수 있다(S122). 도 6a에는 하나의 상기 표준 셀 레이아웃이 배치된 것을 나타내었지만, 상기 표준 셀 레이아웃은 복수개로 제공되어 상기 제2 방향(D2)을 따라 나란히 배치될 수 있다(도 11a 참조).
도 3 및 도 6b를 참조하면, 배치된 상기 표준 셀 레이아웃 상에 상위 배선 레이아웃과의 라우팅이 수행될 수 있다(S123). 상기 상위 배선 레이아웃을 구성하는 것은, 제1 및 제2 배선 패턴들(M21, M22)을 배치하는 것, 및 제1 및 제2 상부 비아 패턴들(V21, V22)을 배치하는 것을 포함할 수 있다. 상기 제1 및 제2 배선 패턴들(M21, M22), 및 상기 제1 및 제2 상부 비아 패턴들(V21, V22)은 다른 표준 셀 레이아웃과의 연결 관계를 고려하여 자동적으로 배치될 수 있다.
상기 제1 및 제2 상부 비아 패턴들(V21, V22)은, 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)과 상기 제1 및 제2 배선 패턴들(M21, M22)이 중첩되는 영역들 상에 각각 배치될 수 있다. 구체적으로, 상기 제1 상부 비아 패턴(V21)은 상기 제1 예비 핀 패턴(PM11)의 상기 제2 고스트 패턴(MA2) 상에 배치될 수 있고, 상기 제2 상부 비아 패턴(V22)은 상기 제2 예비 핀 패턴(PM12)의 상기 제1 고스트 패턴(MA1) 상에 배치될 수 있다. 상기 제1 및 제2 상부 비아 패턴들(V21, V22)이 배치되는 위치 정보는 라우팅 수행 후 수득한 히팅 정보에 포함될 수 있다.
도 3 및 도 6c를 참조하면, 상기 히팅 정보에 따라 상기 배선 레이아웃 내에 제1 및 제2 핀 패턴들(M11, M12)이 형성될 수 있다(S124). 구체적으로, 상기 제1 예비 핀 패턴(PM11)의 상기 제2 고스트 패턴(MA2)은 상기 제1 핀 패턴(M11)으로 전환될 수 있으며, 상기 제2 예비 핀 패턴(PM12)의 상기 제1 고스트 패턴(MA1)은 상기 제2 핀 패턴(M12)으로 전환될 수 있다. 즉, 상기 상부 비아 패턴(V21, V22)이 배치되는 어느 하나의 상기 고스트 패턴(MA1, MA2)은 핀 패턴(M11, M12)으로 전환될 수 있으며, 이와 동시에 다른 하나의 상기 고스트 패턴(MA1, MA2)은 제거될 수 있다.
상기 제1 및 제2 하부 비아 패턴들(V11, V12)은 상기 제1 및 제2 핀 패턴들(M11, M12)을 통해 상기 제1 및 제2 상부 비아 패턴들(V21, V22)과 각각 연결될 수 있다. 이를 통해, 상기 제1 및 제2 핀 패턴들(M11, M12)은 상기 로직 레이아웃에 입력 신호 또는 출력 신호를 인가할 수 있다.
한편, 도시되진 않았지만, 만약 상기 제2 하부 비아 패턴(V12)이 상기 제2 예비 핀 패턴(PM12)의 상기 제2 고스트 패턴(MA2) 아래에 배치되었을 경우, 상기 제2 하부 비아 패턴(V12)과 상기 제2 상부 비아 패턴(V22)의 연결을 위해 상기 제1 및 제2 고스트 패턴들(MA1, MA2)은 일체로 상기 제2 핀 패턴(M12)으로 전환될 수도 있다.
본 실시예들에 따른 표준 셀 레이아웃의 라우팅은, 앞서 도 4a 및 도 4b를 참조하여 설명한 것과 같이 라우팅 자유도를 높임과 동시에, 앞서 도 5a 및 도 5b를 참조하여 설명한 것과 같이 작은 크기의 핀 패턴들(M11, M12)을 배치할 수 있다. 따라서, 구현되는 반도체 소자의 스피드가 향상되고 소모 전력이 감소될 수 있다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 6c의 I-I'선, II-II'선 및 III-III'선에 대응하는 단면도들이다. 구체적으로, 도 7a 내지 도 7c는 앞서 도 6c를 참조하여 설명한 표준 셀 레이아웃을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다.
도 7a 내지 도 7c에 있어서, 앞서 본 발명의 실시예들에 따른 표준 셀 레이아웃에 대응하는 구성들에 대하여는 동일한 참조번호가 제공될 수 있다. 그러나, 반도체 소자의 구성들은 앞서 설명한 포토리소그래피 공정을 통하여 반도체 기판 상에 구현된 것으로, 앞서 설명한 표준 셀 레이아웃의 구성 패턴들과 완전히 동일한 것이 아닐 수 있다. 일 예로, 상기 반도체 소자는 시스템 온 칩일 수 있다.
도 6c 및 도 7a 내지 도 7c를 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 제공될 수 있다. 상기 제2 소자 분리막들(ST2)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 소자 분리막들(ST2)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제2 소자 분리막들(ST2)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(FN)이 제공될 수 있다. 상기 활성 패턴들(FN)은 상기 기판(100)에서 돌출된 부분들일 수 있다. 상기 활성 패턴들(FN)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(FN)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제1 소자 분리막들(ST1)이 배치될 수 있다. 일 예로, 상기 복수의 활성 패턴들(FN)의 상부들에 복수의 핀 부분들이 각각 제공될 수 있다. 상기 핀 부분들은, 상기 제1 소자 분리막들(ST1) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
상기 제2 소자 분리막들(ST2)과 상기 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 제2 소자 분리막들(ST2)의 두께는 상기 제1 소자 분리막들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 동시에 형성되고, 따라서 이들은 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 활성 패턴들(FN) 상에 상기 활성 패턴들(FN)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 패턴들(GP)이 제공될 수 있다. 상기 게이트 패턴들(GP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 상기 게이트 패턴들(GP)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR), 상기 제2 소자 분리막들(ST2) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다.
각각의 상기 게이트 패턴들(GP)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 패턴들(GP)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 게이트 패턴들(GP)의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다. 다만, 일 예로, 게이트 콘택(CB)이 연결되는 상기 게이트 패턴(GP)의 일부분 상에는 상기 캐핑 패턴(CP)이 제거되어 있을 수 있다. 상기 게이트 패턴들(GP)을 덮는 제1 내지 제5 층간 절연막들(110-150)이 제공될 수 있다.
상기 게이트 패턴들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제5 층간 절연막들(110-150)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
각각의 상기 게이트 패턴들(GP)의 양 측에 위치하는 상기 활성 패턴들(FN)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 패턴들(GP)의 각각의 아래에 위치하고, 상기 게이트 패턴들(GP)의 각각과 중첩하는 상기 핀 부분들은 채널 영역들(AF)로 이용될 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 따라서, 상기 소스/드레인 영역들(SD)의 상면들은 상기 핀 부분들의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
상기 게이트 패턴들(GP)과 상기 활성 패턴들(FN)은 복수개의 로직 트랜지스터들을 구성할 수 있다. 즉, 이들은 앞서 도 6a를 참조하여 설명한 로직 레이아웃에 대응할 수 있다.
상기 게이트 패턴들(GP) 사이에 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 활성 패턴들(FN)을 따라 상기 제2 방향(D2)으로 배열될 수 있다. 또한, 일 예로, 상기 게이트 패턴들(GP) 사이에서, 상기 소스/드레인 콘택들(CA)이 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치되어, 상기 제1 방향(D1)으로 배열될 수 있다(도 7c 참조). 상기 소스/드레인 콘택들(CA)은 상기 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다. 한편, 적어도 하나의 상기 게이트 패턴들(GP) 상에 게이트 콘택(CB)이 제공될 수 있다.
상기 제1 층간 절연막(110) 상의 상기 제2 층간 절연막(120) 내에 제1 및 제2 하부 비아들(V11, V12)이 제공될 수 있다. 상기 제2 층간 절연막(120) 상의 상기 제3 층간 절연막(130) 내에 제1 금속층이 제공될 수 있다. 상기 제1 금속층은 제1 및 제2 전원 배선들(PL1, PL2), 및 제1 및 제2 하부 금속 배선들(M11, M12)을 포함할 수 있다. 상기 제1 및 제2 전원 배선들(PL1, PL2)은, 앞서 도 6c를 참조하여 설명한 제1 및 제2 전원 패턴들(PL1, PL2)에 대응할 수 있고, 상기 제1 및 제2 하부 금속 배선들(M11, M12)은, 앞서 도 6c를 참조하여 설명한 제1 및 제2 핀 패턴들(M11, M12)에 대응할 수 있다.
일 예로, 상기 제1 하부 금속 배선(M11)은 상기 제1 하부 비아(V11)를 통해 어느 하나의 상기 소스/드레인 콘택(CA)과 전기적으로 연결될 수 있다. 상기 제2 하부 금속 배선(M12)은 상기 제2 하부 비아(V12)를 통해 상기 게이트 콘택(CB)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 전원 배선들(PL1, PL2)은 상기 PMOSFET 영역(PR)의 외곽 및 상기 NMOSFET 영역(NR)의 외곽에 각각 제공될 수 있다. 상기 제1 전원 배선(PL1)은 하부 비아를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 PMOSFET 영역(PR)에 드레인 전압(Vdd), 즉, 파워 전압을 인가할 수 있다. 상기 제2 전원 배선(PL2)은 하부 비아를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 NMOSFET 영역(NR)에 소스 전압(Vss), 즉, 접지 전압을 인가할 수 있다.
상기 제3 층간 절연막(130) 상의 상기 제4 층간 절연막(140) 내에 제1 및 제2 상부 비아들(V21, V22)이 제공될 수 있다. 상기 제4 층간 절연막(140) 상의 상기 제5 층간 절연막(150) 내에 제2 금속층이 제공될 수 있다. 상기 제2 금속층은 제1 및 제2 상부 금속 배선들(M21, M22)을 포함할 수 있다. 상기 제1 및 제2 상부 금속 배선들(M21, M22)은, 앞서 도 6c를 참조하여 설명한 제1 및 제2 배선 패턴들(M21, M22)에 대응할 수 있다.
일 예로, 상기 제1 상부 금속 배선(M21)은 상기 제1 상부 비아(V21)를 통해 상기 제1 하부 금속 배선(M11)과 전기적으로 연결될 수 있다. 상기 제2 상부 금속 배선(M22)은 상기 제2 상부 비아(V22)를 통해 상기 제2 하부 금속 배선(M12)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 금속층들의 경우, 앞서 도 2를 참조하여 설명한 반도체 소자의 설계 및 제조 방법을 이용해 형성될 수 있다. 구체적으로, 반도체 집적회로의 상위 수준 설계 및 레이아웃 설계를 수행하여, 앞서 도 6c를 참조하여 설명한 표준 셀 레이아웃을 준비할 수 있다. 이어서 광근접 보정을 수행하고, 변경된 금속 레이아웃들에 기초하여 포토마스크들이 제작될 수 있다.
상기 제1 금속층을 형성하는 것은, 상기 제3 층간 절연막(130) 상에 배선 레이아웃에 대응하는 포토 레지스트 패턴을 형성하는 것을 포함할 수 있다. 구체적으로, 먼저 상기 제3 층간 절연막(130) 상에 포토 레지스트막이 형성될 수 있다. 상기 배선 레이아웃에 대응하는 포토 마스크를 이용하여, 상기 포토 레지스트막 상에 노광 및 현상 공정이 수행될 수 있다. 이로써, 상기 포토 레지스트 패턴이 형성될 수 있다. 상기 포토 레지스트 패턴은 금속 배선 홀들을 정의하는 개구부들을 가질 수 있다.
이어서, 상기 포토 레지스트 패턴을 식각 마스크로 상기 제3 층간 절연막(130)을 식각하여 배선 홀들을 형성할 수 있다. 이후 상기 배선 홀들을 도전성 물질로 채워 상기 제1 및 제2 전원 배선들(PL1, PL2), 및 상기 제1 및 제2 하부 금속 배선들(M11, M12)을 형성할 수 있다. 상기 도전성 물질은 금속을 포함할 수 있으며, 예를 들어 구리를 포함할 수 있다.
상기 제2 금속층의 경우, 상기 제1 금속층과 유사한 방법을 이용하여 형성될 수 있다.
도 8a 내지 도 8c는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다. 본 실시예에서는, 앞서 도 6a 내지 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 8a를 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 표준 셀 레이아웃이 구성될 수 있다(S121). 구체적으로, 배선 레이아웃이 구성될 수 있으며, 상기 배선 레이아웃을 구성하는 것은, 제1 및 제2 전원 패턴들(PL1, PL2), 제1 및 제2 예비 핀 패턴들(PM11, PM12), 및 제1 및 제2 하부 비아 패턴들(V11, V12)을 배치하는 것을 포함할 수 있다. 각각의 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)은 앞서 도 4a를 참조하여 설명한 제1 및 제2 핀 패턴들(M11, M12)과 실질적으로 동일한 형태 및 배치를 가질 수 있다.
위와 같이 구성된 표준 셀 레이아웃들은 앞서 도 2를 참조하여 설명한 셀 라이브러리에 저장될 수 있다. 이어서, 상기 셀 라이브러리에 저장된 상기 표준 셀 레이아웃들이 배치될 수 있다(S122).
도 3 및 도 8b를 참조하면, 배치된 상기 표준 셀 레이아웃 상에 상위 배선 레이아웃과의 라우팅이 수행될 수 있다(S123). 상기 상위 배선 레이아웃을 구성하는 것은, 제1 및 제2 배선 패턴들(M21, M22)을 배치하는 것, 및 제1 및 제2 상부 비아 패턴들(V21, V22)을 배치하는 것을 포함할 수 있다.
상기 제1 및 제2 상부 비아 패턴들(V21, V22)은, 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)과 상기 제1 및 제2 배선 패턴들(M21, M22)이 중첩되는 영역들 상에 각각 배치될 수 있다. 일 예로, 상기 제1 상부 비아 패턴(V21)은 상기 제1 예비 핀 패턴(PM11)의 제1 영역(RG1) 상에 배치될 수 있다. 상기 제1 영역(RG1)에서 상기 제1 상부 비아 패턴(V21)이 배치된 영역은 제1 히팅 영역일 수 있다. 상기 제1 영역(RG1) 아래에는 상기 제1 하부 비아 패턴(V11)이 배치되어 있을 수 있다. 상기 제1 영역(RG1)에서 상기 제1 하부 비아 패턴(V11)이 배치된 영역은 제2 히팅 영역일 수 있다. 한편, 상기 제1 예비 핀 패턴(PM11)은 상기 제1 영역(RG1)을 제외한 제2 영역(RG2)을 포함할 수 있다.
도 3 및 도 8c를 참조하면, 라우팅 수행 후 수득한 히팅 정보에 따라 상기 배선 레이아웃 내에 제1 및 제2 핀 패턴들(M11, M12)이 형성될 수 있다(S124). 구체적으로, 상기 제1 예비 핀 패턴(PM11)에 있어서, 상기 제1 및 제2 히팅 영역들을 포함하는 상기 제1 영역(RG1)을 남기고, 상기 제2 영역(RG2)은 잘라낼 수 있다. 잔류하는 상기 제1 영역(RG1)은 상기 제1 핀 패턴(M11)이 될 수 있다. 상기 제2 예비 핀 패턴(PM12)에도 상기 제1 예비 핀 패턴(PM11)과 동일한 방법을 이용하여, 상기 제2 핀 패턴(M12)이 형성될 수 있다.
도 9a, 9c 및 9d는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다. 도 9b는 서로 다른 배선 레이아웃들을 갖는 표준 셀 레이아웃들을 나타낸 평면도이다. 본 실시예에서는, 앞서 도 6a 내지 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 9a를 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 표준 셀 레이아웃이 구성될 수 있다(S121). 구체적으로, 배선 레이아웃이 구성될 수 있으며, 상기 배선 레이아웃을 구성하는 것은, 제1 및 제2 전원 패턴들(PL1, PL2), 제1 및 제2 예비 핀 패턴들(PM11, PM12), 및 제1 및 제2 하부 비아 패턴들(V11, V12)을 배치하는 것을 포함할 수 있다. 각각의 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)은 앞서 도 4a를 참조하여 설명한 제1 및 제2 핀 패턴들(M11, M12)과 실질적으로 동일한 형태 및 배치를 가질 수 있다.
도 9b를 참조하면, 앞서 도 9a에서 구성된 상기 오리지널 표준 셀 레이아웃에 대응하여, 서로 다른 배선 레이아웃들을 갖는 제1 내지 제4 표준 셀 레이아웃들(A, B, C, D)이 구성될 수 있다. 즉, 도 9b에 나타난 각각의 상기 표준 셀 레이아웃들(A, B, C, D)은, 도 9a의 오리지널 표준 셀 레이아웃과 로직 레이아웃 등이 동일하지만, 배선 레이아웃은 서로 다를 수 있다.
예를 들어, 각각의 상기 제1 내지 제4 표준 셀 레이아웃들(A, B, C, D)은 제1 및 제2 핀 패턴들(M11, M12)을 포함할 수 있다. 그러나, 이들의 상기 제1 및 제2 핀 패턴들(M11, M12)은 서로 크기가 다를 수 있다(즉, 핀 영역들(PI)의 개수가 다를 수 있다). 또한, 이들의 상기 제1 및 제2 핀 패턴들(M11, M12)은 배치된 위치가 서로 다를 수 있다.
상기 제1 내지 제4 표준 셀 레이아웃들(A, B, C, D)은 예시적인 것이고, 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)의 핀 영역들(PI)의 개수에 따라 서로 다른 배선 레이아웃들을 갖는 표준 셀 레이아웃들이 구성될 수 있다. 예를 들어, 상기 제1 예비 핀 패턴(PM11)은 5개의 핀 영역들(PI)을 갖고, 상기 제2 예비 핀 패턴(PM12)은 5개의 핀 영역들(PI)을 가지므로, 최대 25개(5X5)의 표준 셀 레이아웃들이 구성될 수 있다.
위와 같이 구성된 오리지널 표준 셀 레이아웃 및 제1 내지 제4 표준 셀 레이아웃들(A, B, C, D)은 앞서 도 2를 참조하여 설명한 셀 라이브러리에 저장될 수 있다. 이어서, 상기 셀 라이브러리에 저장된 상기 오리지널 표준 셀 레이아웃이 배치될 수 있다(S122).
도 3 및 도 9c를 참조하면, 배치된 상기 오리지널 표준 셀 레이아웃 상에 상위 배선 레이아웃과의 라우팅이 수행될 수 있다(S123). 상기 상위 배선 레이아웃을 구성하는 것은, 제1 및 제2 배선 패턴들(M21, M22)을 배치하는 것, 및 제1 및 제2 상부 비아 패턴들(V21, V22)을 배치하는 것을 포함할 수 있다.
상기 제1 및 제2 상부 비아 패턴들(V21, V22)은, 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)과 상기 제1 및 제2 배선 패턴들(M21, M22)이 중첩되는 영역들 상에 각각 배치될 수 있다. 상기 제1 및 제2 상부 비아 패턴들(V21, V22)이 배치되는 위치에 관한 정보는 히팅 정보로 수득될 수 있다.
예를 들어, 상기 제1 상부 비아 패턴(V21)은 상기 제1 예비 핀 패턴(PM11)에서 상기 제1 방향(D1)으로 3번째 핀 영역(PI)에 배치될 수 있고, 상기 제2 상부 비아 패턴(V22)은 상기 제2 예비 핀 패턴(PM12)에서 상기 제1 방향(D1)으로 2번째 핀 영역(PI)에 배치될 수 있다.
도 3 및 도 9d를 참조하면, 상기 히팅 정보에 따라 상기 배선 레이아웃 내에 제1 및 제2 핀 패턴들(M11, M12)이 형성될 수 있다(S124). 구체적으로, 상기 히팅 정보를 바탕으로 하여, 상기 오리지널 표준 셀 레이아웃을 상기 제1 내지 제4 표준 셀 레이아웃들(A, B, C, D) 중 어느 하나와 교체할 수 있다.
예를 들어, 상기 히팅 정보에 따르면, 상기 3번째 핀 영역(PI)을 갖는 제1 핀 패턴(M11)과, 상기 2번째 핀 영역(PI)을 갖는 상기 제2 핀 패턴(M12)을 모두 포함하는 배선 레이아웃이 적합할 수 있다. 이때, 상기 제2 내지 제4 표준 셀 레이아웃들(B, C, D)이 적합한 배선 레이아웃을 포함하고 있다. 상기 제2 내지 제4 표준 셀 레이아웃들(B, C, D) 중에, 가장 작은 핀 패턴들(M11, M12)을 갖는 상기 제2 표준 셀 레이아웃(B)이 가장 작은 저항 및 기생 캐패시턴스를 가질 수 있다. 따라서, 상기 제2 표준 셀 레이아웃(B)이 상기 오리지널 표준 셀 레이아웃과 교체될 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다. 본 실시예에서는, 앞서 도 6a 내지 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 10a를 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 표준 셀 레이아웃이 구성될 수 있다(S121). 상기 표준 셀 레이아웃을 구성하는 것은, 제1 및 제2 배선 레이아웃들을 구성하는 것을 포함할 수 있다. 일 예로, 상기 제1 배선 레이아웃은 반도체 기판 상에 형성되는 제1 금속층에 대응할 수 있고, 상기 제2 배선 레이아웃은 반도체 기판 상에 형성되는 제2 금속층에 대응할 수 있다. 즉, 앞서 도 6a와 달리, 상기 표준 셀 레이아웃은 복수개의 배선 레이아웃들을 포함할 수 있으며, 이는 상기 표준 셀 레이아웃의 구성 회로에 따라 달라질 수 있다.
상기 제1 배선 레이아웃을 구성하는 것은, 제1 및 제2 전원 패턴들(PL1, PL2), 및 제1 내지 제3 하부 배선 패턴들(M11, M12, M13)을 배치하는 것을 포함할 수 있다. 도시되진 않았지만, 상기 제1 내지 제3 하부 배선 패턴들(M11, M12, M13)은 하부 비아 패턴들을 통해 로직 레이아웃과 연결될 수 있다.
상기 제2 배선 레이아웃을 구성하는 것은, 제1 내지 제3 예비 핀 패턴들(PM21, PM22, PM23), 및 제1 내지 제3 비아 패턴들(V21, V22, V23)을 배치하는 것을 포함할 수 있다. 상기 제1 내지 제3 비아 패턴들(V21, V22, V23)은 상기 제1 내지 제3 하부 배선 패턴들(M11, M12, M13)과 상기 제1 내지 제3 예비 핀 패턴들(PM21, PM22, PM23) 사이에 각각 배치되어, 이들을 서로 연결할 수 있다.
위와 같이 구성된 표준 셀 레이아웃들은 앞서 도 2를 참조하여 설명한 셀 라이브러리에 저장될 수 있다. 이어서, 상기 셀 라이브러리에 저장된 상기 표준 셀 레이아웃들이 배치될 수 있다(S122).
도 3 및 도 10b를 참조하면, 배치된 상기 표준 셀 레이아웃 상에 상위 배선 레이아웃과의 라우팅이 수행될 수 있다(S123). 상기 상위 배선 레이아웃을 구성하는 것은, 제1 내지 제3 상부 배선 패턴들(M31, M32, M33)을 배치하는 것, 및 제1 내지 제3 상부 비아 패턴들(V31, V32, V33)을 배치하는 것을 포함할 수 있다. 상기 제1 내지 제3 상부 비아 패턴들(V31, V32, V33)은, 상기 제1 내지 제3 예비 핀 패턴들(PM21, PM22, PM23)과 상기 제1 내지 제3 상부 배선 패턴들(M31, M32, M33)이 중첩되는 영역들 상에 각각 배치될 수 있다. 상기 라우팅 수행 후 히팅 정보를 수득할 수 있다.
도 3 및 도 10c를 참조하면, 상기 히팅 정보에 따라 상기 제2 배선 레이아웃 내에 제1 내지 제3 핀 패턴들(M21, M22, M23)이 형성될 수 있다(S124). 상기 제1 내지 제3 핀 패턴들(M21, M22, M23)을 형성하는 것은, 앞서 도 6c, 도 8c 및 도 9d를 참조하여 설명한 방법들 중 어느 하나를 이용할 수 있다. 결과적으로, 상기 제1 내지 제3 핀 패턴들(M21, M22, M23)은 상기 제1 내지 제3 예비 핀 패턴들(PM21, PM22, PM23)에 비해 각각 크기가 줄어들 수 있다.
앞서 도 6a 내지 도 6c 및 도 10a 내지 도 10c에 도시된 것과 달리, 표준 셀 레이아웃 내에 배치 또는 형성되는 핀 패턴들은 제1 금속층 및/또는 제2 금속층 내로 제한되지 않는다. 앞서 설명한 바와 같이, 상기 표준 셀 레이아웃의 구성 회로와 레이아웃 설계에 따라 상기 핀 패턴들은 상위 금속층(예를 들어, 제3 금속층)에도 배치될 수 있다. 나아가, 서로 다른 금속층들에 함께 배치될 수 도 있다(예를 들어, 복수개의 핀 패턴들이 제1 금속층과 제2 금속층에 각각 배치됨).
도 11a 및 도 11b는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다. 본 실시예에서는, 앞서 도 6a 내지 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 11a를 참조하면, 도 6a, 도 8a 또는 도 9a를 참조하여 설명한 표준 셀 레이아웃이 구성될 수 있다(S121). 구성된 상기 표준 셀 레이아웃은 앞서 도 2를 참조하여 설명한 셀 라이브러리에 저장될 수 있다. 이어서, 상기 셀 라이브러리에 저장된 상기 표준 셀 레이아웃이 제2 방향(D2)을 따라 나란히 배치될 수 있다(S122). 동일한 상기 표준 셀 레이아웃이 복수개로 배치되어, 제1 표준 셀 레이아웃(STD1) 및 제2 표준 셀 레이아웃(STD2)을 이룰 수 있다. 즉, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2)은 동일한 구성 회로를 갖는 동일한 로직 레이아웃들을 각각 포함할 수 있다. 일 예로, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2)은 모두 인버터일 수 있다. 상기 제1 표준 셀 레이아웃(STD1)은 제1 및 제2 예비 핀 패턴들(PM11, PM12)을 포함하는 제1 배선 레이아웃을 가질 수 있고, 상기 제2 표준 셀 레이아웃(STD2)은 제3 및 제4 예비 핀 패턴들(PM13, PM14)을 포함하는 제2 배선 레이아웃을 가질 수 있다. 상기 제1 및 제2 예비 핀 패턴들(PM11, PM12)과 상기 제3 및 제4 예비 핀 패턴들(PM13, PM14)은 각각 서로 동일한 크기 및 위치를 가질 수 있다. 도시된 바와 달리, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이에 추가적인 표준 셀 레이아웃들이 더 배치될 수 있다.
도 3 및 도 11b를 참조하면, 배치된 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 상에 상위 배선 레이아웃과의 라우팅이 수행될 수 있다(S123). 상기 라우팅 절차에서, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2)은 서로 동일한 레이아웃일지라도 서로 다른 표준 셀들과 연결될 수 있으므로, 상기 라우팅 이후에 얻어지는 히팅 정보는 서로 다를 수 있다. 일 예로, 상기 제1 표준 셀 레이아웃(STD1)은 상기 상위 배선 레이아웃 중 제1 및 제2 배선 패턴들(M21, M22)과 연결될 수 있다. 상기 제2 표준 셀 레이아웃(STD2)은 상기 상위 배선 레이아웃 중 제3 및 제4 배선 패턴들(M23, M24)과 연결될 수 있다.
상기 히팅 정보에 따라, 상기 제1 배선 레이아웃 내에 제1 및 제2 핀 패턴들(M11, M12)이 형성될 수 있고, 상기 제2 배선 레이아웃 내에 제3 및 제4 핀 패턴들(M13, M14)이 형성될 수 있다(S124). 상기 제1 및 제2 핀 패턴들(M11, M12)과 상기 제3 및 제4 핀 패턴들(M13, M14)을 형성하는 것은, 각각 앞서 도 6c, 도 8c 및 도 9d를 참조하여 설명한 방법들 중 어느 하나를 이용할 수 있다. 결과적으로, 서로 동일한 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 내에서 서로 다른 크기와 배치를 갖는 상기 제1 및 제2 핀 패턴들(M11, M12)과 상기 제3 및 제4 핀 패턴들(M13, M14)이 형성될 수 있다.
만약, 앞서 설명한 본 발명의 실시예들과 달리, 표준 셀 레이아웃의 배치 및 라우팅 이후에 핀 패턴들을 새로 생성하지 않는다면(도 4b 또는 도 5b 참조), 동일한 표준 셀 레이아웃들은 라우팅 결과에 상관 없이 동일한 크기와 배치를 갖는 핀 패턴들을 포함할 수 있다. 그러나, 본 발명의 실시예들에 따른 레이아웃 설계 방법에 따르면, 동일한 표준 셀 레이아웃들에 있어서도 최적의 소자 특성을 가질 수 있도록 서로 다른 핀 패턴들이 형성될 수 있다.

Claims (20)

  1. 표준 셀 레이아웃을 구성하는 것, 상기 표준 셀 레이아웃을 구성하는 것은 그의 배선 레이아웃 내에 하위 금속층과 관련된 예비 핀 패턴을 배치하는 것을 포함하고;
    상기 예비 핀 패턴에 상위 배선 레이아웃들과의 라우팅을 수행하는 것, 상기 상위 배선 레이아웃들은 상기 하위 금속층 위에 배치되는 상위 금속층에 대응하고; 및
    상기 라우팅 수행 후 수득한 히팅 정보에 따라, 상기 배선 레이아웃 내에 핀 패턴을 형성하는 것을 포함하되,
    상기 핀 패턴은 상기 하위 금속층의 하부 금속 배선에 대응하며,
    상기 핀 패턴은 상기 예비 핀 패턴에 비해 크기가 더 작은 반도체 소자의 레이아웃 설계 방법.
  2. 제1항에 있어서,
    상기 핀 패턴은 상기 예비 핀 패턴이 존재하던 위치에 중첩되도록 형성되는 반도체 소자의 레이아웃 설계 방법.
  3. 제1항에 있어서,
    상기 표준 셀 레이아웃을 구성하는 것은:
    로직 트랜지스터들을 포함하는 로직 레이아웃을 구성하는 것; 및
    상기 로직 레이아웃과 상기 예비 핀 패턴을 연결하는 하부 비아 패턴을 배치하는 것을 더 포함하는 반도체 소자의 레이아웃 설계 방법.
  4. 제3항에 있어서,
    상기 핀 패턴은 상기 하부 비아 패턴을 통해 상기 로직 레이아웃 내에 입력 신호 또는 출력 신호를 인가하는 반도체 소자의 레이아웃 설계 방법.
  5. 제3항에 있어서,
    상기 라우팅을 수행하는 것은:
    상기 표준 셀 레이아웃 상에 상기 상위 배선 레이아웃들을 구성하는 것; 및
    상기 예비 핀 패턴과 상기 상위 배선 레이아웃들을 연결하는 상부 비아 패턴을 배치하는 것을 포함하는 반도체 소자의 레이아웃 설계 방법.
  6. 제5항에 있어서,
    상기 핀 패턴은 상기 하부 비아 패턴과 상기 상부 비아 패턴 사이에 개재되어 이들을 연결하는 반도체 소자의 레이아웃 설계 방법.
  7. 제5항에 있어서,
    상기 히팅 정보는 상기 예비 핀 패턴 상에 상기 상부 비아 패턴이 형성되는 위치 정보를 포함하는 반도체 소자의 레이아웃 설계 방법.
  8. 제1항에 있어서,
    상기 예비 핀 패턴을 배치하는 것은, 라우팅을 위한 핀 정보를 포함하는 고스트 패턴들을 배치하는 것을 포함하고,
    상기 핀 패턴을 형성하는 것은, 상기 상위 배선 레이아웃들과 히팅되는 고스트 패턴을 상기 핀 패턴으로 전환하는 것을 포함하는 반도체 소자의 레이아웃 설계 방법.
  9. 제8항에 있어서,
    적어도 하나의 상기 고스트 패턴들은, 노광 공정의 한계를 고려한 최소 크기를 갖는 반도체 소자의 레이아웃 설계 방법.
  10. 제1항에 있어서,
    상기 핀 패턴을 형성하는 것은, 상기 예비 핀 패턴의 제1 영역을 남기고 상기 제1 영역을 제외한 제2 영역을 잘라내는 것을 포함하고,
    상기 제1 영역은 상기 상위 배선 레이아웃들과 연결되는 제1 히팅 영역을 포함하는 반도체 소자의 레이아웃 설계 방법.
  11. 제10항에 있어서,
    상기 제1 영역은 상기 표준 셀 레이아웃 내의 로직 레이아웃과 연결되는 제2 히팅 영역을 더 포함하는 반도체 소자의 레이아웃 설계 방법.
  12. 제1항에 있어서,
    상기 표준 셀 레이아웃에 대응하는 복수개의 셀 레이아웃들을 구성하는 것을 더 포함하되,
    상기 복수개의 셀 레이아웃들은 서로 다른 배선 레이아웃들을 각각 포함하고,
    상기 핀 패턴을 형성하는 것은, 상기 히팅 정보에 따라 상기 표준 셀 레이아웃을 어느 하나의 상기 셀 레이아웃으로 교체하는 것을 포함하는 반도체 소자의 레이아웃 설계 방법.
  13. 제12항에 있어서,
    상기 서로 다른 배선 레이아웃들은, 서로 다른 크기 및 배치를 갖는 핀 패턴들을 각각 포함하는 반도체 소자의 레이아웃 설계 방법.
  14. 제1항에 있어서,
    상기 표준 셀 레이아웃은 복수개로 제공되고,
    상기 라우팅을 수행하기 전에, 상기 표준 셀 레이아웃들을 배치하는 것을 더 포함하는 반도체 소자의 레이아웃 설계 방법.
  15. 제14항에 있어서,
    상기 표준 셀 레이아웃들은 동일한 로직 레이아웃들을 각각 포함하고,
    상기 핀 패턴을 형성하는 것은, 상기 표준 셀 레이아웃들에 서로 다른 크기 및 배치를 갖는 핀 패턴들을 각각 형성하는 것을 포함하는 반도체 소자의 레이아웃 설계 방법.
  16. 셀 라이브러리 내에 제1 표준 셀 레이아웃 및 제2 표준 셀 레이아웃을 구성하는 것, 상기 제1 및 제2 표준 셀 레이아웃들을 구성하는 것은 이들 상에 하위 금속층과 관련된 제1 예비 핀 패턴 및 제2 예비 핀 패턴을 각각 배치하는 것을 포함하고;
    상기 제1 및 제2 표준 셀 레이아웃들을 배치하는 것;
    상기 제1 및 제2 예비 핀 패턴들에 상위 배선 레이아웃들과의 라우팅을 수행하는 것, 상기 상위 배선 레이아웃들은 상기 하위 금속층 위에 배치되는 상위 금속층에 대응하고; 및
    라우팅 수행 후 수득한 히팅 정보에 따라, 상기 제1 및 제2 예비 핀 패턴들을 이용해 제1 핀 패턴 및 제2 핀 패턴을 각각 형성하는 것을 포함하되,
    상기 제1 및 제2 핀 패턴들 각각은 상기 하위 금속층의 하부 금속 배선에 대응하며,
    상기 제1 및 제2 예비 핀 패턴들은 서로 동일한 크기 및 배치를 갖고,
    상기 제1 및 제2 핀 패턴들은 서로 다른 크기 및 배치를 갖는 반도체 소자의 레이아웃 설계 방법.
  17. 제16항에 있어서,
    상기 제1 및 제2 표준 셀 레이아웃들은 동일한 구성 회로를 갖는 동일한 로직 레이아웃들을 각각 포함하는 레이아웃 설계 방법.
  18. 제16항에 있어서,
    각각의 상기 제1 및 제2 핀 패턴들의 크기는 각각의 상기 제1 및 제2 예비 핀 패턴들의 크기보다 작은 레이아웃 설계 방법.
  19. 제16항에 있어서,
    상기 제1 표준 셀 레이아웃의 히팅 정보와 상기 제2 표준 셀 레이아웃의 히팅 정보는 서로 다른 레이아웃 설계 방법.
  20. 표준 셀 레이아웃을 포함하는 반도체 소자의 레이아웃을 구성하는 것;
    상기 레이아웃을 이용하여 포토마스크를 제조하는 것; 및
    상기 포토마스크를 이용하여, 기판 상에 금속 배선들 및 이들을 수직적으로 연결하는 비아들을 형성하는 것을 포함하되,
    상기 레이아웃을 구성하는 것은:
    상기 표준 셀 레이아웃의 로직 레이아웃과 연결되는 하부 비아 패턴을 배치하는 것;
    상기 하부 비아 패턴 상에 하위 금속층과 관련된 예비 핀 패턴을 배치하는 것;
    상기 표준 셀 레이아웃에 라우팅을 수행하여, 상기 예비 핀 패턴 상에, 상위 배선 레이아웃들, 및 이들과 상기 예비 핀 패턴을 연결하는 상부 비아 패턴을 형성하는 것; 및
    상기 예비 핀 패턴의 위치에 중첩되면서, 상기 하부 비아 패턴과 상기 상부 비아 패턴을 연결하는 핀 패턴을 형성하는 것을 포함하되,
    상기 상위 배선 레이아웃들은 상기 하위 금속층 위에 배치되는 상위 금속층에 대응하고,
    상기 핀 패턴은 상기 하위 금속층의 하부 금속 배선에 대응하는 반도체 소자의 제조 방법.
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