TW201715422A - 生成半導體裝置佈局的方法、設計半導體裝置佈局的方法及製作半導體裝置的方法 - Google Patents

生成半導體裝置佈局的方法、設計半導體裝置佈局的方法及製作半導體裝置的方法 Download PDF

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Abstract

一種設計半導體裝置的方法包括：製備標準胞元佈局，製備所述標準胞元佈局包括在至少一個互連佈局中佈局初步引腳圖案；實行布線步驟，以將所述初步引腳圖案連接至高階互連佈局；以及基於在所述布線步驟完成時所獲得的命中資訊而在所述互連佈局中產生引腳圖案。所述引腳圖案小於所述初步引腳圖案。

Description

含有場效電晶體的半導體裝置的佈局的設計方法及使用其的半導體裝置的製造方法
本發明概念是有關於半導體裝置主動式元件的互連，例如金屬線及接觸窗。且更具體而言，本發明概念是有關於一種含有場效電晶體的半導體裝置的佈局的設計方法及一種使用其的製作半導體裝置的方法。
由於其大小小、多功能、及/或低成本的特性，半導體裝置在電子工業中受到青睞。半導體裝置可被分類成用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置、或包括記憶體元件及邏輯元件二者的混合裝置。為滿足對高速運作及/或耗電少的電子裝置的持續增長的需求，有必要生產提供高效能及/或具有多功能且又保持高可靠性的半導體裝置。為滿足該些技術要求，半導體裝置的複雜性及/或積體密度正在增大。
根據本發明概念，提供一種生成半導體裝置的佈局的方法，包括：提供標準胞元佈局，提供所述標準胞元佈局包括創建所述標準胞元佈局的互連佈局的初步引腳圖案；實行布線步驟，以生成其中將所述初步引腳圖案連接至高階互連圖案的高階互連佈局；以及基於在所述布線步驟完成時所獲得的命中資訊而在所述標準胞元佈局的所述互連佈局的區中產生後期引腳圖案，且其中所述後期引腳圖案小於所述初步引腳圖案。
根據本發明概念，亦提供一種設計半導體裝置的佈局的方法，其可包括：在胞元庫中提供第一標準胞元佈局及第二標準胞元佈局，提供所述第一標準胞元佈局及所述第二標準胞元佈局包括分別在所述第一標準胞元佈局及所述第二標準胞元佈局上佈局第一初步引腳圖案及第二初步引腳圖案；佈局所述第一標準胞元佈局及所述第二標準胞元佈局；實行布線步驟，以將所述第一初步引腳圖案及所述第二初步引腳圖案連接至高階互連佈局；以及基於在所述布線步驟之後待獲得的命中資訊而分別使用所述第一初步引腳圖案及所述第二初步引腳圖案來產生第一引腳圖案及第二引腳圖案。所述第一初步引腳圖案與所述第二初步引腳圖案可在大小及排列方面彼此相同，且所述第一引腳圖案與所述第二引腳圖案可在大小及排列方面彼此不同。
根據本發明概念，亦提供一種製作半導體裝置的方法，包括：產生半導體裝置的裝置佈局的過程；以及使用所述裝置佈局製造半導體裝置。產生所述裝置佈局的過程包括：取得標準胞元佈局及互連佈局，所述標準胞元佈局包括所述半導體裝置的主動式元件及/或區的佈局，所述互連佈局包括初步引腳圖案，所述初步引腳圖案界定所述半導體裝置中的含有欲電性連接至所述主動式組件及/或區中的至少一者的下部接觸窗的位置的區；實行布線步驟，包括在所述標準胞元佈局上覆蓋高階互連圖案及上部接觸窗圖案，其中所述高階互連圖案與所述初步引腳圖案交叉且所述高階互連圖案代表所述半導體裝置的高階互連，且所述上部接觸窗圖案放置於所述高階互連圖案與所述初步引腳圖案的交叉處並代表所述半導體裝置的上部接觸窗的位置；基於所述布線步驟，生成表示所述上部接觸窗的所述位置的命中資訊；以及使用所述命中資訊生成後期引腳圖案，所述後期引腳圖案代表所述半導體裝置中含有所述下部接觸窗及所述上部接觸窗二者的區。製造所述半導體裝置包括：在基板的上部部分處形成基於所述標準胞元佈局而佈局的主動式元件及/或區；在所述基板上形成彼此疊置的多層金屬線；以及形成將所述多層金屬線連接至所述主動式組件的接觸窗，其中所述多層金屬線包括下部層階金屬層及上部層階金屬層，所述下部層階金屬層包括與所述後期引腳圖案對應的下部層階金屬互連，且所述上部層階金屬層包括與所述高階互連對應的上部層階金屬互連，且所述接觸窗包括第一接觸窗及第二接觸窗，所述第一接觸窗對應於所述下部接觸窗且夾置於所述下部層階金屬互連與所述主動式組件中的至少一者之間並將所述下部層階金屬互連電性連接至所述主動式組件中的所述至少一者，所述第二接觸窗對應於所述上部接觸窗且夾置於所述下部層階金屬互連與所述上部層階金屬互連之間並電性連接所述下部層階金屬互連與所述上部層階金屬互連。
圖1是根據本發明概念，說明用於實行半導體設計過程的實例的電腦系統的方塊圖。參照圖1，電腦系統可包括中央處理單元（central processing unit，CPU）10、工作記憶體30、輸入-輸出裝置（I/O 裝置）50及儲存裝置70。在某些實例中，所述電腦系統可為根據本發明概念的用於實行佈局設計過程的客製化系統。此外，所述電腦系統可包括用以執行各種設計及檢查模擬程式的計算系統。
中央處理單元10可用以運行各種軟體，例如應用程式、作業系統及裝置驅動（driver）。舉例而言，中央處理單元10可用以運行加載至工作記憶體30上的作業系統（圖中未示出）。此外，中央處理單元10可用以在作業系統上運行各種應用程式。舉例而言，中央處理單元10可用以運行被加載至工作記憶體30上的佈局設計工具32。
所述作業系統或應用程式可加載於工作記憶體30中。舉例而言，當電腦系統開始進行啟動操作（booting operation）時，儲存裝置70中所儲存的作業系統影像（圖中未示出）可根據啟動順序而加載至工作記憶體30上。在所述電腦系統中，總體輸入/輸出操作可由作業系統管理。相似地，某些應用程式－其可由使用者選擇或可為基礎服務而提供－可加載至工作記憶體30上。根據本發明概念的某些實例，為佈局設計過程所準備的佈局設計工具32可自儲存裝置70加載至工作記憶體30上。
佈局設計工具32可為特定佈局圖案提供用於改變偏置資料（biasing data）的功能；舉例而言，佈局設計工具32可用以使所述特定佈局圖案具有與由設計規則所界定的形狀及位置不同的形狀及位置。佈局設計工具32可用以在所述偏置資料的被改變的條件下實行設計規則檢查（design rule check，DRC）。工作記憶體30可包括揮發性記憶體裝置（例如，靜態隨機存取記憶體（static random access memory，SRAM）裝置或動態隨機存取記憶體（dynamic random access memory，DRAM）裝置）或非揮發性記憶體裝置（例如，相變式隨機存取記憶體（phase change random access memory，PRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）、電阻式隨機存取記憶體（resistive random access memory，ReRAM）、鐵電隨機存取記憶體（ferroelectric random access memory，FRAM）或反或快閃記憶體（NOR FLASH memory）裝置）。
另外，模擬工具34可加載至工作記憶體30上，以對所設計佈局資料實行光學鄰近校正（optical proximity correction，OPC）操作。
輸入-輸出裝置50可用以控制使用者介面裝置的使用者輸入操作及使用者輸出操作。舉例而言，輸入-輸出裝置50可包括鍵盤或監視器，以使設計者能夠輸入相關資訊。藉由使用輸入-輸出裝置50，設計者可接收半導體裝置的將被應用經調整運作特性的若干區或資料路徑的資訊。輸入-輸出裝置50可用以顯示模擬工具34的進程狀態或過程結果。
儲存裝置70可充當所述電腦系統的儲存媒體。儲存裝置70可用以儲存應用程式、作業系統影像及各種資料。儲存裝置70可包括記憶卡（例如，多媒體卡（multi media card，MMC）、嵌入式多媒體卡（embedded multimedia card，eMMC）、安全數位卡(secure digital，SD）、微型安全數位卡（micro secure digital，MicroSD）等）或硬碟驅動機（hard disk drive，HDD）。儲存裝置70可包括具有大的記憶體容量的反及快閃記憶體（NAND FLASH memory）裝置。作為另一選擇，儲存裝置70可包括至少一個下一代非揮發性記憶體裝置（例如，PRAM、MRAM、ReRAM、或FRAM）或反或快閃記憶體（NOR FLASH memory）裝置。
系統互連件90可充當系統匯流排，以使得在所述電腦系統中創建網路。中央處理單元10、工作記憶體30、輸入-輸出裝置50及儲存裝置70可藉由系統互連件90而電性連接至彼此，且因此可在其間交換資料。然而，系統互連件90可並非僅限於僅由匯流排組成；確切而言，其可包括用於提高資料通訊的效率的附加元件。
圖2是根據本發明概念的某些實例，說明一種設計及製造半導體裝置的方法的流程圖。
參照圖2，可使用參照圖1所闡述的電腦系統來實行半導體積體電路的高階設計過程（步驟S110）。舉例而言，在所述高階設計過程中，可以高階電腦語言（例如，C語言）來闡述欲被設計的積體電路。可藉由暫存器轉移層階（register transfer level，RTL）寫碼或模擬來更具體地闡述由高階設計過程所設計的電路。此外，由暫存器轉移層階寫碼所產生的碼可轉換成網表（netlist），且可將所述結果彼此組合以生成半導體裝置的所有電路系統的示意圖。可藉由模擬工具來核對（所述半導體裝置的由）所述示意圖（所代表的可操作性或可實踐性）。在某些實例中，可慮及所述核對步驟的結果而進一步實行調整步驟。
可實行佈局設計過程，以在矽晶圓上達成半導體積體電路的邏輯完整形式（步驟S120）。舉例而言，可基於在高階設計過程中所製備的示意性電路或對應的網表來實行所述佈局設計過程。所述佈局設計過程可包括布線步驟，所述布線步驟包括基於預定設計規則而佈局自胞元庫（cell library）提供的各種標準胞元並對所述自胞元庫提供的各種標準胞元進行連接。在根據本發明概念的某些實例的佈局設計過程中，可基於在所述布線步驟之後所獲得的命中資訊而在所述標準胞元中的每一者中形成引腳圖案。
所述胞元庫可含有關於胞元的運作、速度及功耗的資訊。在某些實例中，可在佈局設計工具中提供或由所述佈局設計工具界定代表電路的位於閘層階（gate level）中的佈局的胞元庫。此處，可將所述佈局製備成界定或闡述用於構成將實際形成於矽晶圓上的電晶體及金屬線的圖案的形狀、位置或尺度。舉例而言，為在矽晶圓上實際形成反相器電路，可能需要製備或繪製某些圖案（例如，P通道金氧半導體（PMOS）、N通道金氧半導體（NMOS）、N阱（N-WELL）、閘電極及位於其上的金屬線的圖案）的佈局。為此，可選擇所述胞元庫中各反相器中的至少一者。此後，可實行將所選擇胞元連接至彼此的布線步驟。可在佈局設計工具中自動地或手動地實行該些步驟。在某些實例中，可藉由放置&布線（Place & Routing）工具來自動地實行佈局標準胞元及為其建立布線結構的步驟。
在所述布線步驟之後，可對所述佈局實行核對步驟，以檢查所述示意性電路的任意部分是否違背給定的設計規則。在某些實例中，所述核對步驟可包括評估核對項，例如設計規則檢查（DRC）、電性規則檢查（electrical rule check，ERC）及佈局圖對示意圖（layout vs. shematic，LVS）。可實行設計規則檢查項的評估，以評估所述佈局是否滿足給定的設計規則。可實行電性規則檢查項的評估，以評估在所述佈局中是否存在電性斷開問題。可實行佈局圖對示意圖項的評估，以評估所述佈局是否被製備成符合所述閘層階網表。
可實行光學鄰近校正（OPC）步驟（步驟S130）。可實行光學鄰近校正步驟，以修正在使用基於所述佈局而製造的光罩在矽晶圓上實行光刻製程（photolithography process）時可能發生的光學鄰近效應（optical proximity effect）。所述光學鄰近效應可為在使用基於所述佈局而製造的光罩進行的曝光製程中可能發生的非期望的光學效應（例如，折射或繞射）。在光學鄰近校正步驟中，可將所述佈局修改成在所設計的圖案與實際形成的圖案之間具有減小的形狀差異，此差異原本會由光學近接效應造成。作為光學鄰近校正步驟的結果，佈局圖案的所設計形狀及位置可略微有所變化。
可基於由光學鄰近校正步驟所修改的佈局來製造光罩（步驟S140）。一般而言，可使用佈局圖案資料藉由對設置於玻璃基板上的鉻層進行圖案化來製造所述光罩。
可使用所述光罩來製造半導體裝置（步驟S150）。在實際製造過程中，可重複實行曝光步驟及蝕刻步驟，且因此可在半導體基板上依序形成在佈局設計過程中所界定的圖案。
圖3是說明圖2所示方法的佈局設計過程的某些步驟的流程圖。圖4A、圖4B、圖5A及圖5B是說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。
參照圖3及圖4A，可使用佈局設計工具來提供原始標準胞元佈局（步驟S121）。所述標準胞元佈局可包括代表邏輯電晶體的佈局的邏輯佈局、及互連佈局。舉例而言，圖4A所示的互連佈局可對應於欲設置於半導體基板上的第一金屬層。
更詳言之，提供所述邏輯佈局可包括提供主動式區的佈局。所述主動式區可包括P通道金氧半導體場效電晶體（PMOSFET）區PR及N通道金氧半導體場效電晶體（NMOSFET）區NR。PMOSFET區PR及NMOSFET區NR可在第一方向D1上彼此間隔開。
提供所述邏輯佈局亦可包括提供閘極圖案GP的與PMOSFET區PR及NMOSFET區NR相交並在第一方向D1上延伸的佈局。閘極圖案GP可在與第一方向D1相交的第二方向D2上彼此間隔開。PMOSFET區PR、NMOSFET區NR及閘極圖案GP可構成欲設置於半導體基板上的邏輯電晶體。
提供所述互連佈局可包括提供第一功率圖案PL1及第二功率圖案PL2以及第一引腳圖案M11及第二引腳圖案M12。第一功率圖案PL1及第二功率圖案PL2中的每一者可為平行於第二方向D2延伸的線形圖案，且第一引腳圖案M11及第二引腳圖案M12中的每一者可為平行於第一方向D1延伸的線形圖案。第一引腳圖案M11及第二引腳圖案M12可在第二方向D2上彼此間隔開。
第一引腳圖案M11及第二引腳圖案M12中的每一者可包括以下所將闡述的用於與高階互連佈局進行布線的引腳區PI。舉例而言，第一引腳圖案M11及第二引腳圖案M12中的每一者可包括五個引腳區PI。
可在參照圖2所闡述的胞元庫中保存標準胞元佈局。接下來，可將保存於所述胞元庫中的重複的多個標準胞元佈局設定於定位上（步驟S122）。儘管在圖4A中示出單一標準胞元佈局，然而可將多個標準胞元佈局在第二方向D2上彼此對齊地設定於定位上（例如，參見圖11A）。
參照圖3及圖4B，可對標準胞元佈局實行布線步驟，以將標準胞元連接至高階互連佈局（步驟S123）。首先，可提供高階互連佈局。所述高階互連佈局可對應於欲形成於半導體基板上的第二金屬層。在某些實例中，儘管圖中未示出，然而所述高階互連佈局可對應於將依序堆疊於所述半導體基板上的多個金屬層。
提供所述高階互連佈局可包括佈局第一互連圖案M21及第二互連圖案M22以及佈局第一上部接觸窗圖案V21及第二上部接觸窗圖案V22。可慮及第一互連圖案M21及第二互連圖案M22與其他標準胞元佈局的連接而將第一互連圖案M21及第二互連圖案M22自動地設定於定位上，且在某些實例中，可使用佈局設計工具及/或放置&布線工具來實行此步驟。第一互連圖案M21及第二互連圖案M22中的每一者可為平行於第二方向D2延伸的線形圖案。
可在佈局第一互連圖案M21及第二互連圖案M22的同時或在佈局第一互連圖案M21及第二互連圖案M22之後實行所述第一上部接觸窗圖案V21及第二上部接觸窗圖案V22的佈局。可在第一引腳圖案M11的引腳區PI中與第一互連圖案M21交疊的一者上設置第一上部接觸窗圖案V21。可在第二引腳圖案M12的引腳區PI中與第二互連圖案M22交疊的一者上設置第二上部接觸窗圖案V22。換言之，可藉由第一上部接觸窗圖案V21及第二上部接觸窗圖案V22而將標準胞元佈局的互連佈局連接至高階互連佈局的互連圖案。
由於參照圖4A及圖4B所闡述的標準胞元佈局的布線是使用分別包括所述多個引腳區PI的第一引腳圖案M11及第二引腳圖案M12實行，因此可增加布線步驟中的自由度。舉例而言，無論其位置如何，第一互連圖案M21及第二互連圖案M22中的每一者均可與引腳區PI中的至少一者交疊，且因此，第一互連圖案M21及第二互連圖案M22中的每一者可易於連接至第一引腳圖案M11及第二引腳圖案M12。以下將闡述其中設置有具有其他形狀的引腳圖案的標準胞元佈局的布線。
參照圖3及圖5A，在不同的實例中，（在步驟S121中）可使用佈局設計工具來提供原始標準胞元佈局。更詳言之，可提供互連佈局，且提供所述互連佈局可包括佈局第一功率圖案PL1及第二功率圖案PL2以及佈局第一引腳圖案M11及第二引腳圖案M12。在此實例中，與參照圖4A及圖4B所述者不同，第一引腳圖案M11及第二引腳圖案M12中的每一者可具有兩個引腳區PI。換言之，第一引腳圖案M11及第二引腳圖案M12中的每一者可小於參照圖4A及圖4B所述者。接下來，可將保存於胞元庫中的重複的多個標準胞元佈局相對於彼此而設定於定位上（步驟S122）。
參照圖3及圖5B，可對標準胞元佈局實行布線步驟，以將標準胞元連接至高階互連佈局（步驟S123）。提供所述高階互連佈局可包括佈局第一互連圖案M21及佈局第一上部接觸窗圖案V21。與參照圖4B所述者不同，不提供第二互連圖案M22。此乃因第二引腳圖案M12的相對小的大小可使得難以將第二引腳圖案M12與第二互連圖案M22交疊，且因此，難以將第二引腳圖案M12連接至第二互連圖案M22。
相較於參照圖4A及圖4B所示出並闡述者而言，參照圖5A及圖5B所闡述的標準胞元佈局的布線具有較低的自由度。此乃因第一引腳圖案M11及第二引腳圖案M12較圖4A及圖4B所示出並闡述者小。
由於第一引腳圖案M11及第二引腳圖案M12相對小—儘管其可具有低的寄生電容（parasitic capacitance），此使得能夠達成具有高運作速度特性及低功耗特性的半導體裝置。相比之下，參照圖4A及圖4B所闡述的相對大的第一引腳圖案M11及第二引腳圖案M12具有高的寄生電容，且此有礙於提高半導體裝置的運作速度及降低所述半導體裝置的功耗。
圖6A至圖6C是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。在以下說明中，可以相似或相同的參考編號來辨識先前參照圖4A、圖4B、圖5A、圖5B所闡述的元件或步驟，以避免對其予以贅述。
參照圖3及圖6A，可使用佈局設計工具來提供原始標準胞元佈局（步驟S121）。更詳言之，可提供互連佈局，且提供所述互連佈局可包括佈局第一功率圖案PL1及第二功率圖案PL2以及佈局第一初步引腳圖案PM11及第二初步引腳圖案PM12。此外，提供所述互連佈局可包括佈局第一下部接觸窗圖案V11及第二下部接觸窗圖案V12，以將邏輯佈局分別連接至第一初步引腳圖案PM11及第二初步引腳圖案PM12。
第一初步引腳圖案PM11及第二初步引腳圖案PM12中的每一者可包括第一鬼影圖案MA1及第二鬼影圖案MA2。第一鬼影圖案MA1及第二鬼影圖案MA2可用於界定將在後續步驟中建立的引腳圖案的位置；亦即，第一鬼影圖案MA1及第二鬼影圖案MA2可充當標記物。
第一鬼影圖案MA1與第二鬼影圖案MA2可彼此直接連接且可構成初步引腳圖案PM11及PM12。第一鬼影圖案MA1與第二鬼影圖案MA2在大小方面可彼此不同或彼此等同。在某些實例中，第一鬼影圖案MA1可小於第二鬼影圖案MA2。此處，第一鬼影圖案MA1可具有由後續光刻製程及蝕刻製程中的技術限制因素所確定的製程餘裕（process margin）或最小特徵大小（minimum feature size）。
可將標準胞元佈局保存於參照圖2所闡述的胞元庫中。接下來，可將保存於所述胞元庫中的重複的多個標準胞元佈局設定於定位上（步驟S122）。儘管圖6A中示出單一標準胞元佈局，然而可將多個標準胞元佈局在第二方向D2上對齊地並彼此平行地設定於定位上（例如，參見圖11A）。
參照圖3及圖6B，可對標準胞元佈局實行布線步驟，以將標準胞元連接至高階互連佈局（步驟S123）。提供所述高階互連佈局可包括佈局第一互連圖案M21及第二互連圖案M22以及佈局第一上部接觸窗圖案V21及第二上部接觸窗圖案V22。第一互連圖案M21及第二互連圖案M22以及第一上部接觸窗圖案V21及第二上部接觸窗圖案V22可慮及其與另一標準胞元佈局之間的互連而自動佈局。
可在第一初步引腳圖案PM11及第二初步引腳圖案PM12與第一互連圖案M21及第二互連圖案M22的交疊區中的對應一者上分別放置第一上部接觸窗圖案V21及第二上部接觸窗圖案V22中的每一者。更詳言之，可在第一初步引腳圖案PM11的第二鬼影圖案MA2上放置第一上部接觸窗圖案V21，且可在第二初步引腳圖案PM12的第一鬼影圖案MA1上放置第二上部接觸窗圖案V22。在布線步驟完成時所產生的命中資訊中可含有第一上部接觸窗圖案V21的位置及第二上部接觸窗圖案V22的位置。
參照圖3及圖6C，（在步驟S124中）可基於所述命中資訊而在互連佈局中提供或產生第一引腳圖案M11及第二引腳圖案M12。更詳言之，可將第一初步引腳圖案PM11的第二鬼影圖案MA2轉換成第一引腳圖案M11，且可將第二初步引腳圖案PM12的第一鬼影圖案MA1轉換成第二引腳圖案M12。換言之，可將鬼影圖案MA1及MA2中的一者轉換成引腳圖案，且可移除鬼影圖案MA1及MA2中的另一者。
可藉由第一引腳圖案M11及第二引腳圖案M12而分別將第一下部接觸窗圖案V11及第二下部接觸窗圖案V12連接至第一上部接觸窗圖案V21及第二上部接觸窗圖案V22。換言之，第一引腳圖案M11及第二引腳圖案M12可使欲施加至邏輯佈局的輸入訊號或輸出訊號從中穿過。
儘管圖中未示出，然而在根據本發明概念的另一實例中，將第二下部接觸窗圖案V12放置於第二初步引腳圖案PM12的第二鬼影圖案MA2之下，並將第一鬼影圖案MA1及第二鬼影圖案MA2二者轉換成第二引腳圖案M12，以將第二下部接觸窗圖案V12連接至第二上部接觸窗圖案V22。
根據標準胞元佈局的上述布線，可如參照圖4A及圖4B所述將布線步驟中的自由度最大化，且如參照圖5A及圖5B所述將引腳圖案的大小最小化。此可使得能夠提高半導體裝置的效能特性及功耗特性。
圖7A至圖7C說明根據本發明概念所製造的半導體裝置。舉例而言，先前參照圖6C所闡述的標準胞元佈局可用於製作半導體裝置，且圖7A至圖7C說明此種半導體裝置的實例。
在以下對圖7A至圖7C的說明中，將以相同的編號來標示與上述標準胞元佈局的元件對應的元件。然而，構成半導體裝置的此類元件可使用光刻製程而形成於半導體基板上，且因此其可不與構成標準胞元佈局的對應圖案相同。在某些實例中，所述半導體裝置是以系統上晶片（system-on-chip）的形式而提供。
參照圖6C及圖7A至圖7C，第二裝置隔離層ST2可設置於基板100上，以界定PMOSFET區PR及NMOSFET區NR。第二裝置隔離層ST2可形成於基板100的頂部部分中。基板100可為矽基板、鍺基板或絕緣體上覆矽（silicon-on-insulator，SOI）基板。
PMOSFET區PR及NMOSFET區NR可藉由夾置於其間的第二裝置隔離層ST2而在平行於基板100的頂面的第一方向D1上彼此間隔開。在某些實例中，PMOSFET區PR及NMOSFET區NR中的每一者是單一（鄰接）區，但PMOSFET區PR及NMOSFET區NR中的每一者亦可轉而包括藉由第二裝置隔離層ST2而彼此間隔開的多個區。
多個主動式圖案FN可在與第一方向D1相交的第二方向D2上線性延伸地設置於PMOSFET區PR的及NMOSFET區NR的上部部分處。主動式圖案FN可為基板100的部分或為自基板100突出的圖案。主動式圖案FN可沿第一方向D1彼此間隔開。第一裝置隔離層ST1可在第二方向D2上延伸地設置於主動式圖案FN中的每一者的兩側。在某些實例中，主動式圖案FN中的每一者在其最上部分處具有鰭片形部。作為實例，所述鰭片形部可為圖案FN的在第一裝置隔離層ST1的層階上方沿朝上的方向突出的部分。
第一裝置隔離層ST1及第二裝置隔離層ST2可以實質上連續的方式連接至彼此，藉此形成單一絕緣層。在某些實例中，第二裝置隔離層ST2可具有較第一裝置隔離層ST1的厚度大的厚度。在此種情形中，第一裝置隔離層ST1可藉由與第二裝置隔離層ST2的製程不同的製程形成。在某些實例中，第一裝置隔離層ST1可使用與第二裝置隔離層ST2的製程相同的製程而同時形成，藉此具有與第二裝置隔離層ST2的厚度實質上相同的厚度。第一裝置隔離層ST1及第二裝置隔離層ST2可形成於基板100的上部中。第一裝置隔離層ST1及第二裝置隔離層ST2可由例如氧化矽層構成。
閘極圖案GP可設置於主動式圖案FN上而在第一方向D1上橫跨主動式圖案FN延伸且彼此平行。閘極圖案GP可在第二方向D2上彼此間隔開。更具體而言，閘極圖案GP中的每一者可橫跨PMOSFET區PR、第二裝置隔離層ST2及NMOSFET區NR而平行於第一方向D1延伸。
閘極絕緣圖案GI可設置於閘極圖案GP中的每一者之下，且閘極間隔壁GS可設置於閘極圖案GP中的每一者的兩側。此外，可設置頂覆圖案（capping pattern）CP以覆蓋閘極圖案GP中的每一者的頂面。然而，在某些實例中，可自閘極圖案GP的頂面的連接至閘極觸點CB的一部分移除頂覆圖案CP。可設置第一層間絕緣層110至第五層間絕緣層150以覆蓋閘極圖案GP。
閘極圖案GP可由選自由經摻雜半導體、金屬及導電性金屬氮化物組成的群組中的至少一種材料形成，或包含所述選自由經摻雜半導體、金屬及導電性金屬氮化物組成的群組中的至少一種材料。閘極絕緣圖案GI可包含氧化矽層、氮氧化矽層及介電常數（dielectric constant）較氧化矽層的介電常數高的高k（high-k）介電層中的至少一者。頂覆圖案CP及閘極間隔壁GS中的每一者可包含氧化矽層、氮化矽層及氮氧化矽層中的至少一者。第一層間絕緣層110至第五層間絕緣層150中的每一者可為氧化矽層或氮氧化矽層。
源極/汲極區SD可設置於主動式圖案FN的位於閘極圖案GP中的每一者兩側的部分中。PMOSFET區PR中的源極/汲極區SD可為p型雜質區，且NMOSFET區NR中的源極/汲極區SD可為n型雜質區。位於閘極圖案GP之下且被閘極圖案GP交疊的鰭片形部可充當電晶體的通道區AF。
源極/汲極區SD可為藉由選擇性磊晶成長製程（selective epitaxial growth process）而形成的磊晶圖案。因此，源極/汲極區SD可具有位於較鰭片形部的層階高的層階處的頂面。源極/汲極區SD可包括與基板100的半導體元件不同的半導體元件。作為實例，源極/汲極區SD可由具有不同於（例如，大於或小於）基板100的晶格常數的半導體材料形成，或包含所述具有不同於（例如，大於或小於）基板100的晶格常數的半導體材料。因此，源極/汲極區SD可對通道區AF施以壓應力（compressive stress）或拉應力（tensile stress）。
閘極圖案GP及主動式圖案FN可構成多個邏輯電晶體。舉例而言，其可對應於參照圖6A所闡述的邏輯佈局。
源極/汲極觸點CA可設置於各閘極圖案GP之間。源極/汲極觸點CA可沿主動式圖案FN在第二方向D2上排列。作為實例，源極/汲極觸點CA可分別設置於位於PMOSFET區PR及NMOSFET區NR上的閘極圖案GP之間，並可在第一方向D1上排列（例如，參見圖7C）。源極/汲極觸點CA可直接耦合至且電性連接至源極/汲極區SD。源極/汲極觸點CA可設置於第一層間絕緣層110中。閘極觸點CB可設置於閘極圖案GP中的至少一者上。
第一下部接觸窗V11及第二下部接觸窗V12可設置於第一層間絕緣層110上及第二層間絕緣層120中。第一金屬層可設置於第二層間絕緣層120上及第三層間絕緣層130中。第一金屬層可包括第一電源線PL1及第二電源線PL2以及第一下部金屬線M11及第二下部金屬線M12。第一電源線PL1及第二電源線PL2可對應於參照圖6C所闡述的第一功率圖案PL1及第二功率圖案PL2，且第一下部金屬線M11及第二下部金屬線M12可對應於參照圖6C所闡述的第一引腳圖案M11及第二引腳圖案M12。
作為實例，第一下部金屬線M11可藉由第一下部接觸窗V11而電性連接至源極/汲極觸點CA中的一者。第二下部金屬線M12可藉由第二下部接觸窗V12而電性連接至閘極觸點CB。
第一電源線PL1及第二電源線PL2可分別設置於PMOSFET區PR及NMOSFET區NR外且鄰近PMOSFET區PR及NMOSFET區NR。第一電源線PL1可藉由下部接觸窗而連接至源極/汲極觸點CA，以使得對PMOSFET區PR施加汲極電壓（Vdd）（例如，電源電壓）。第二電源線PL2可藉由下部接觸窗而連接至源極/汲極觸點CA，以使得對NMOSFET區NR施加源極電壓（Vss）（例如，接地電壓）。
第一上部接觸窗V21及第二上部接觸窗V22可設置於第三層間絕緣層130上及第四層間絕緣層140中。第二金屬層可設置於第四層間絕緣層140上及第五層間絕緣層150中。第二金屬層可包括第一上部金屬線M21及第二上部金屬線M22。第一上部金屬線M21及第二上部金屬線M22可對應於參照圖6C所闡述的第一互連圖案M21及第二互連圖案M22。
作為實例，第一上部金屬線M21可藉由第一上部接觸窗V21而電性連接至第一下部金屬線M11。第二上部金屬線M22可藉由第二上部接觸窗V22而電性連接至第二下部金屬線M12。
可使用如參照圖2闡述的設計及製作半導體裝置的方法來形成所述第一金屬層及所述第二金屬層。舉例而言，可實行半導體積體電路的高階設計過程及佈局設計過程，以製備參照圖6C所闡述的標準胞元佈局。隨後，可實行光學鄰近校正以製備經修改金屬佈局，且可基於所述經修改金屬佈局來製造光罩。
形成所述第一金屬層可包括在第三層間絕緣層130上形成光阻劑圖案，所述光阻劑圖案的圖案由互連佈局界定。舉例而言，可在第三層間絕緣層130上形成光阻劑層。接下來，可使用基於互連佈局而製造的光罩對所述光阻劑層實行曝光製程，且接著可對所述光阻劑層實行顯影製程（development process），以形成所述光阻劑圖案。在某些實例中，光阻劑圖案可被形成為具有界定金屬線孔的開口。
接下來，可使用所述光阻劑圖案作為蝕刻遮罩蝕刻第三層間絕緣層130，藉此形成互連孔。可藉由以導電性材料填充所述互連孔而形成第一電源線PL1及第二電源線PL2以及第一下部金屬線M11及第二下部金屬線M12。所述導電性材料可由金屬材料（例如，銅）形成或包含所述金屬材料（例如，銅）。
可藉由與形成所述第一金屬層的方法相似的方法來形成所述第二金屬層。
圖8A至圖8C是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。在以下對本實例的說明中，可以相似或相同的參考編號來辨識先前參照圖6A至圖6C所闡述的元件或步驟，以避免對其予以贅述。
參照圖3及圖8A，可使用佈局設計工具來製備原始標準胞元佈局（步驟S121）。更詳言之，可提供互連佈局，且提供所述互連佈局可包括佈局第一功率圖案PL1及第二功率圖案PL2、佈局第一初步引腳圖案PM11及第二初步引腳圖案PM12、以及佈局第一下部接觸窗圖案V11及第二下部接觸窗圖案V12。第一初步引腳圖案PM11及第二初步引腳圖案PM12中的每一者在其形狀及佈置方面可與參照圖4A所闡述的第一引腳圖案M11及第二引腳圖案M12中的對應一者實質上相同。
可將標準胞元佈局保存於參照圖2所闡述的胞元庫中。接下來，可將保存於所述胞元庫中的重複的多個標準胞元佈局設定於定位上（步驟S122）。
參照圖3及圖8B，可對標準胞元佈局實行布線步驟，以將標準胞元連接至高階互連佈局（步驟S123）。提供所述高階互連佈局可包括佈局第一互連圖案M21及第二互連圖案M22以及佈局第一上部接觸窗圖案V21及第二上部接觸窗圖案V22。
可將第一上部接觸窗圖案V21及第二上部接觸窗圖案V22中的每一者分別放置於第一初步引腳圖案PM11及第二初步引腳圖案PM12與第一互連圖案M21及第二互連圖案M22的交疊區中的對應一者上。舉例而言，可將第一上部接觸窗圖案V21放置於第一初步引腳圖案PM11的第一區RG1上。可將第一區RG1的其上放置有第一上部接觸窗圖案V21的區稱為第一命中區。可將第一下部接觸窗圖案V11放置於第一區RG1之下。可將第一區RG1的其上放置有第一下部接觸窗圖案V11的另一區稱為第二命中區。可將第一初步引腳圖案PM11放置於不與第一區RG1交疊的第二區RG2上。
參照圖3及圖8C，可基於可在布線步驟完成時獲得的命中資訊而將第一引腳圖案M11及第二引腳圖案M12放置於互連佈局中（步驟S124）。更詳言之，可對第一初步引腳圖案PM11進行處理，以保留包括第一命中區及第二命中區的第一區RG1、但移除第二區RG2。第一初步引腳圖案PM11的保留部分（例如，第一區RG1）可充當第一引腳圖案M11。可藉由以與處理第一初步引腳圖案PM11相同的方式處理第二初步引腳圖案PM12來形成第二引腳圖案M12。
圖9A、圖9C及圖9D是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。圖9B是說明具有彼此不同的互連佈局的各標準胞元佈局的某些實例的平面圖。在以下對本實例的說明中，可以相似或相同的參考編號來辨識先前參照圖6A至圖6C所闡述的元件或步驟，以避免對其予以贅述。
參照圖3及圖9A，（在步驟S121中）可使用佈局設計工具來提供原始標準胞元佈局。更詳言之，可提供互連佈局，且提供所述互連佈局可包括佈局第一功率圖案PL1及第二功率圖案PL2、佈局第一初步引腳圖案PM11及第二初步引腳圖案PM12、以及佈局第一下部接觸窗圖案V11及第二下部接觸窗圖案V12。第一初步引腳圖案PM11及第二初步引腳圖案PM12中的每一者在其形狀及佈置方面可與參照圖4A所闡述的第一引腳圖案M11及第二引腳圖案M12中的對應一者實質上相同。
參照圖9B，可對圖9A中所示的原始標準胞元佈局加以修改，以生成具有彼此不同的互連佈局的第一標準胞元佈局A、第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D。舉例而言，圖9B中所示的標準胞元佈局A、B、C、及D中的每一者可具有與圖9A所示的原始標準胞元佈局相同的邏輯佈局，但可具有與圖9A所示的原始標準胞元佈局不同的互連佈局。
舉例而言，第一標準胞元佈局A、第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D中的每一者可包括第一引腳圖案M11及第二引腳圖案M12。在此實例中，第一引腳圖案M11及第二引腳圖案M12在其大小方面彼此不同；亦即，設置於第一引腳圖案M11中的引腳區PI的數目與設置於第二引腳圖案M12中的引腳區PI的數目可存在不同。另外，第一引腳圖案M11及第二引腳圖案M12在其相對位置方面可彼此不同。
應注意，第一標準胞元佈局A、第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D僅為標準胞元佈局的可能修改形式的實例，即，可基於第一初步引腳圖案PM11中所設置的引腳區PI的數目及第二初步引腳圖案PM12中所設置的引腳區PI的數目而對所述標準胞元佈局加以修改，以提供不同的一組標準佈局。舉例而言，在其中第一初步引腳圖案PM11及第二初步引腳圖案PM12中的每一者均具有五個引腳區PI的情形中，可對標準胞元佈局加以修改，以生成一組多達5 X 5（即，25）個彼此不同的標準胞元佈局。
可將由以上過程所提供的原始標準胞元佈局以及第一標準胞元佈局A、第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D保存於參照圖2所闡述的胞元庫中。隨後，可將保存於所述胞元庫中的重複的多個原始標準胞元佈局設定於定位上（步驟S122）。
參照圖3及圖9C，（在步驟S123中）可對原始標準胞元佈局實行布線步驟，以將所述原始標準胞元佈局連接至高階互連佈局。提供所述高階互連佈局可包括佈局第一互連圖案M21及第二互連圖案M22以及佈局第一上部接觸窗圖案V21及第二上部接觸窗圖案V22。
可將第一上部接觸窗圖案V21及第二上部接觸窗圖案V22中的每一者分別放置於第一初步引腳圖案PM11及第二初步引腳圖案PM12與第一互連圖案M21及第二互連圖案M22的交疊區中的對應一者上。第一上部接觸窗圖案V21及第二上部接觸窗圖案V22所將設置於的位置可構成所述命中資訊的一部分。
舉例而言，當在第一方向D1上觀察時，可在第一初步引腳圖案PM11的第三引腳區中設置第一上部接觸窗圖案V21，且可在第二初步引腳圖案PM12的第二引腳區中設置第二上部接觸窗圖案V22。
參照圖3及圖9D，可基於所述命中資訊而將第一引腳圖案M11及第二引腳圖案M12放置於互連佈局中（步驟S124）。更詳言之，基於所述命中資訊，可以第一標準胞元佈局A、第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D中的一者來取代任意原始標準胞元佈局。
舉例而言，包括第一引腳圖案M11的三個引腳區及第二引腳圖案M12的兩個引腳區的互連佈局可適合於滿足由命中資訊所施加的技術要求。在此種情形中，參照圖9B，第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D適合於滿足此種要求。然而，在該些第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D中，第二標準胞元佈局B可為最符合期望的，乃因其具有最小的引腳圖案M11及M12且乃因基於此佈局而製成的裝置將在基於第二標準胞元佈局B、第三標準胞元佈局C及第四標準胞元佈局D而製成的各裝置中表現出最低的寄生電容。因此，可以第二標準胞元佈局B來取代原始標準胞元佈局。
圖10A至圖10C是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。在以下對本實例的說明中，可以相似或相同的參考編號來辨識先前參照圖6A至圖6C所闡述的元件或步驟，以避免對其予以贅述。
參照圖3及圖10A，可使用佈局設計工具來提供原始標準胞元佈局（步驟S121）。提供所述標準胞元佈局可包括提供第一互連佈局及第二互連佈局。在某些實例中，第一互連佈局可對應於欲形成於半導體基板上的第一金屬層，且第二互連佈局可對應於欲形成於所述半導體基板上的第二金屬層。換言之，與圖6A中所示實例不同，所述標準胞元佈局可包括多個互連佈局，且可依構成所述標準胞元佈局的電路的類型而定來改變所述互連佈局。
提供所述第一互連佈局可包括佈局第一功率圖案PL1及第二功率圖案PL2，以及佈局第一下部互連線圖案M11、第二下部互連線圖案M12及第三下部互連線圖案M13。儘管圖中未示出，然而第一下部互連線圖案M11、第二下部互連線圖案M12、及第三下部互連線圖案M13可藉由下部接觸窗圖案而連接至邏輯佈局。
製備所述第二互連佈局可包括佈局第一初步引腳圖案PM21、第二初步引腳圖案PM22及第三初步引腳圖案PM23，以及佈局第一接觸窗圖案V21、第二接觸窗圖案V22及第三接觸窗圖案V23。可將第一接觸窗圖案V21、第二接觸窗圖案V22及第三接觸窗圖案V23中的每一者安置於第一下部互連線圖案M11、第二下部互連線圖案M12及第三下部互連線圖案M13以及第一初步引腳圖案PM21、第二初步引腳圖案PM22及第三初步引腳圖案PM23中的對應一對之間，以將所述對應一對連接至彼此。
可將標準胞元佈局保存於參照圖2所闡述的胞元庫中。接下來，可將保存於所述胞元庫中的重複的多個標準胞元佈局設定於定位上（步驟S122）。
參照圖3及圖10B，可對標準胞元佈局實行布線步驟，以將標準胞元連接至高階互連佈局（步驟S123）。提供所述高階互連佈局可包括佈局第一上部互連線圖案M31、第二上部互連線圖案M32及第三上部互連線圖案M33，以及佈局第一上部接觸窗圖案V31、第二上部接觸窗圖案V32及第三上部接觸窗圖案V33。可將第一上部接觸窗圖案V31、第二上部接觸窗圖案V32及第三上部接觸窗圖案V33中的每一者分別放置於第一初步引腳圖案PM21、第二初步引腳圖案PM22及第三初步引腳圖案PM23與第一上部互連線圖案M31、第二上部互連線圖案M32及第三上部互連線圖案M33的交疊區中的對應一者上。在所述布線步驟完成時，可獲得命中資訊。
參照圖3及圖10C，可基於所述命中資訊而在第二互連佈局中提供或產生第一引腳圖案M21、第二引腳圖案M22及第三引腳圖案M23（步驟S124）。可使用先前參照圖6C、圖8C及圖9D所闡述的方法中的一者來實行所述第一引腳圖案M21、第二引腳圖案M22及第三引腳圖案M23的形成。如此一來，相較於第一初步引腳圖案PM21、第二初步引腳圖案PM22及第三初步引腳圖案PM23中的對應一者的大小而言，第一引腳圖案M21、第二引腳圖案M22及第三引腳圖案M23中的每一者的大小可減小。
與參照圖6A至圖6C及圖10A至圖10C所示出並闡述的實例不同，標準胞元佈局的引腳圖案並非僅限於（在基板上方）設置於第一金屬層及/或第二金屬層中。而是，如上所述，可在高階金屬層（例如，第三金屬層）中佈局引腳圖案。此外，可在不同的金屬層中設置引腳圖案；舉例而言，可在第一金屬層及第二金屬層中的每一者中佈局多個引腳圖案。
圖11A及圖11B是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。在以下對本實例的說明中，可以相似或相同的參考編號來辨識先前參照圖6A至圖6C所闡述的元件或步驟，以避免對其予以贅述。
參照圖3及圖11A，可提供參照圖6A、圖8A或圖9A所闡述的標準胞元佈局（步驟S121）。可將所述標準胞元佈局保存於參照圖2所闡述的胞元庫中。隨後，可將保存於胞元庫中的重複的多個標準胞元佈局在第二方向D2上對齊地並彼此平行地設定於定位上（步驟S122）。可將多個相同的標準胞元佈局設定於定位上以形成第一標準胞元佈局STD1及第二標準胞元佈局STD2，第一標準胞元佈局STD1及第二標準胞元佈局STD2分別包括具有相同電路的相同邏輯佈局。作為實例，第一標準胞元佈局STD1及第二標準胞元佈局STD2可代表反相器。第一標準胞元佈局STD1可具有包括第一初步引腳圖案PM11及第二初步引腳圖案PM12的第一互連佈局，且第二標準胞元佈局STD2可具有包括第三初步引腳圖案PM13及第四初步引腳圖案PM14的第二互連佈局。第一初步引腳圖案PM11及第二初步引腳圖案PM12與第三初步引腳圖案PM13及第四初步引腳圖案PM14在大小及位置方面可彼此相同。儘管圖中未示出，然而，第一標準胞元佈局STD1與第二標準胞元佈局STD2之間可另外夾置有其他標準胞元佈局。
參照圖3及圖11B，可對第一標準胞元佈局STD1及第二標準胞元佈局STD2實行布線步驟，以將第一標準胞元佈局STD1及第二標準胞元佈局STD2連接至高階互連佈局（步驟S123）。儘管第一標準胞元佈局STD1與第二標準胞元佈局STD2相同，然而第一標準胞元佈局STD1及第二標準胞元佈局STD2可在布線步驟中分別連接至彼此不同的標準胞元，且因此，第一標準胞元佈局STD1及第二標準胞元佈局STD2可具有與之相關的不同命中資訊。作為實例，第一標準胞元佈局STD1可連接至構成高階互連佈局的第一互連圖案M21及第二互連圖案M22。第二標準胞元佈局STD2可連接至構成高階互連佈局的第三互連圖案M23及第四互連圖案M24。
基於所述命中資訊，（在步驟S124中）可在第一互連佈局中提供或產生第一引腳圖案M11及第二引腳圖案M12，且可在第二互連佈局中提供或產生第三引腳圖案M13及第四引腳圖案M14。可使用先前參照圖6C、圖8C及圖9D所闡述的方法中的一者來形成第一引腳圖案M11及第二引腳圖案M12及/或第三引腳圖案M13及第四引腳圖案M14。因此，可在同一些標準胞元佈局（例如，第一標準胞元佈局STD1及第二標準胞元佈局STD2）中提供第一引腳圖案M11及第二引腳圖案M12以及第三引腳圖案M13及第四引腳圖案M14，第一引腳圖案M11及第二引腳圖案M12與第三引腳圖案M13及第四引腳圖案M14的大小及佈置彼此不同。
相反，若所述引腳圖案是在佈局標準胞元並為其建立布線結構的步驟（例如，參見圖4B或圖5B）之後所新產生的，則相同的標準胞元佈局可具有相同的引腳圖案（例如，具有相同的大小及相同的排列），而無論所述布線步驟中是否存在不同。相比之下，在根據本發明概念的某些實例的佈局設計方法中，儘管標準胞元佈局是相同的，然而可對所述標準胞元佈局分別達成在大小及相對位置方面彼此不同的引腳圖案。此可使得能夠達成具有最佳化特性的半導體裝置。
根據本發明概念的某些實例，一種設計半導體裝置的佈局的方法可包括基於在布線步驟之後獲得的命中資訊而在標準胞元佈局的互連佈局中佈局引腳圖案。因此，可使布線中的自由度最大化並達成具有高運作速度特性及低功耗特性的半導體裝置。
最後，儘管已具體示出並闡述了本發明概念的實例，然而此項技術中具有通常知識者應理解，可對其作出形式及細節上的變化，而此並不背離由所附申請專利範圍所界定的本發明概念的精神及範圍。
10‧‧‧中央處理單元
30‧‧‧工作記憶體
32‧‧‧佈局設計工具
34‧‧‧模擬工具
50‧‧‧輸入-輸出裝置
70‧‧‧儲存裝置
90‧‧‧系統互連件
100‧‧‧基板
110‧‧‧第一層間絕緣層
120‧‧‧第二層間絕緣層
130‧‧‧第三層間絕緣層
140‧‧‧第四層間絕緣層
150‧‧‧第五層間絕緣層
A、B、C、D‧‧‧標準胞元佈局
AF‧‧‧通道區
CA‧‧‧源極/汲極觸點
CB‧‧‧閘極觸點
CP‧‧‧頂覆圖案
D1‧‧‧第一方向
D2‧‧‧第二方向
FN‧‧‧主動式圖案
GI‧‧‧閘極絕緣圖案
GP‧‧‧閘極圖案
GS‧‧‧閘極間隔壁
I-I’、II-II’、III-III’‧‧‧線
M11、M12‧‧‧引腳圖案
M13‧‧‧第三引腳圖案
M14‧‧‧第四引腳圖案
M21‧‧‧第一互連圖案
M22‧‧‧第二互連圖案
M23‧‧‧第三互連圖案
M24‧‧‧第四互連圖案
M31‧‧‧第一上部互連線圖案
M32‧‧‧第二上部互連線圖案
M33‧‧‧第三上部互連線圖案
M41‧‧‧第一下部金屬線
M42‧‧‧第二下部金屬線
M51‧‧‧第一上部金屬線
M52‧‧‧第二上部金屬線
M61‧‧‧第一下部互連線圖案
M62‧‧‧第二下部互連線圖案
M63‧‧‧第三下部互連線圖案
M71‧‧‧第一引腳圖案
M72‧‧‧第二引腳圖案
M73‧‧‧第三引腳圖案
MA1、MA2‧‧‧鬼影圖案
NR‧‧‧NMOSFET區
PI‧‧‧引腳區
PL1‧‧‧第一功率圖案
PL2‧‧‧第二功率圖案
PL3‧‧‧第一電源線
PL4‧‧‧第二電源線
PM11、PM12‧‧‧初步引腳圖案
PM13、PM23‧‧‧第三初步引腳圖案
PM14‧‧‧第四初步引腳圖案
PM21‧‧‧第一初步引腳圖案
PM22‧‧‧第二初步引腳圖案
PR‧‧‧PMOSFET區
RG1‧‧‧第一區
RG2‧‧‧第二區
S110、S120、S130、S140、S150、S121、S122、S123、S124‧‧‧步驟
SD‧‧‧源極/汲極區
ST1‧‧‧第一裝置隔離層
ST2‧‧‧第二裝置隔離層
STD1‧‧‧第一標準胞元佈局
STD2‧‧‧第二標準胞元佈局
V11‧‧‧第一下部接觸窗圖案
V12‧‧‧第二下部接觸窗圖案
V21、V31‧‧‧第一上部接觸窗圖案
V22、V32‧‧‧第二上部接觸窗圖案
V23‧‧‧第三上部接觸窗圖案
V24‧‧‧第四上部接觸窗圖案
V33‧‧‧第三上部接觸窗圖案
V41‧‧‧第一下部接觸窗
V42‧‧‧第二下部接觸窗
V51‧‧‧第一上部接觸窗
V52‧‧‧第二上部接觸窗
V61‧‧‧第一接觸窗圖案
V62‧‧‧第二接觸窗圖案
V63‧‧‧第三接觸窗圖案
藉由結合附圖閱讀以下對本發明概念的非限制性實例的詳細說明，將會更清楚地理解本發明概念。 圖1是根據本發明概念的某些實例，說明用於實行半導體設計過程的電腦系統的方塊圖。 圖2是根據本發明概念的某些實例，說明一種設計及製造半導體裝置的方法的流程圖。 圖3是說明圖2所示佈局設計的某些步驟的流程圖。 圖4A、圖4B、圖5A及圖5B是說明佈局標準胞元並為其建立布線結構的方法的平面圖，用於闡釋根據本發明概念的方法的某些優點及益處。 圖6A、圖6B及圖6C是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。 圖7A、圖7B及圖7C是沿圖6C所示的線I-I’、線II-II’、及線III-III’分別截取的剖視圖，以說明根據本發明概念的某些實例的半導體裝置。 圖8A、圖8B及圖8C是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。 圖9A、圖9C及圖9D是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。 圖9B是說明互連佈局彼此不同的各標準胞元佈局的平面圖。 圖10A、圖10B及圖10C是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。 圖11A及圖11B是根據本發明概念的某些實例，說明一種佈局標準胞元並為其建立布線結構的方法的平面圖。
S121、S122、S123、S124‧‧‧步驟

Claims (25)

  1. 一種生成半導體裝置的佈局的方法，包括： 提供標準胞元佈局，提供所述標準胞元佈局包括創建所述標準胞元佈局的互連佈局的初步引腳圖案； 實行布線步驟，以生成其中將所述初步引腳圖案連接至高階互連圖案的高階互連佈局；以及 基於在所述布線步驟完成時所獲得的命中資訊而在所述標準胞元佈局的所述互連佈局的區中產生後期引腳圖案， 其中所述後期引腳圖案小於所述初步引腳圖案。
  2. 如申請專利範圍第1項所述的生成半導體裝置的佈局的方法，其中產生所述後期引腳圖案將所述後期引腳圖案放置於先前由所述初步引腳圖案佔據的區中，使得所述後期引腳圖案與所述初步引腳圖案在所述生成佈局的方法中佔據交疊的區。
  3. 如申請專利範圍第1項所述的生成半導體裝置的佈局的方法，其中提供所述標準胞元佈局包括： 提供包括邏輯電晶體的邏輯佈局；以及 佈局下部接觸窗圖案，以將所述邏輯佈局連接至所述初步引腳圖案。
  4. 如申請專利範圍第1項所述的生成半導體裝置的佈局的方法，其中佈局所述初步引腳圖案包括佈局其中含有所述布線步驟的引腳資訊的鬼影圖案，且 產生所述後期引腳圖案包括將命中所述高階互連佈局的所述鬼影圖案中的一者轉換成所述後期引腳圖案。
  5. 如申請專利範圍第4項所述的生成半導體裝置的佈局的方法，其中所述鬼影圖案中的至少一者具有由光刻製程中的技術限制因素所確定的最小特徵大小。
  6. 如申請專利範圍第1項所述的生成半導體裝置的佈局的方法，其中產生所述後期引腳圖案包括在移除所述初步引腳圖案的第二區的同時保留所述初步引腳圖案的第一區，且 所述第一區包括欲連接至所述高階互連佈局的第一命中區。
  7. 如申請專利範圍第6項所述的生成半導體裝置的佈局的方法，其中所述第一區更包括欲連接至所述標準胞元佈局的邏輯佈局的第二命中區。
  8. 如申請專利範圍第1項所述的生成半導體裝置的佈局的方法，更包括提供多個胞元佈局，所述多個胞元佈局分別基於所述標準胞元佈局， 其中所述胞元佈局具有彼此不同的互連佈局，且 產生所述後期引腳圖案包括基於所述命中資訊而以所述胞元佈局中的一者取代所述標準胞元佈局。
  9. 如申請專利範圍第8項所述的生成半導體裝置的佈局的方法，其中所述胞元佈局的所述互連佈局包括在大小方面彼此不同的相應引腳圖案。
  10. 如申請專利範圍第1項所述的生成半導體裝置的佈局的方法，更包括：在所述布線步驟之前，佈局多個所述標準胞元佈局。
  11. 如申請專利範圍第10項所述的生成半導體裝置的佈局的方法，其中所述標準胞元佈局中的每一者包括與所述標準胞元佈局的其餘者中的每一者的邏輯佈局相同的邏輯佈局，且 產生所述後期引腳圖案包括分別在所述標準胞元佈局中產生在大小方面彼此不同的後期引腳圖案。
  12. 一種設計半導體裝置的佈局的方法，包括： 在胞元庫中提供第一標準胞元佈局及第二標準胞元佈局，提供所述第一標準胞元佈局及所述第二標準胞元佈局包括分別在所述第一標準胞元佈局及所述第二標準胞元佈局上佈局第一初步引腳圖案及第二初步引腳圖案； 佈局所述第一標準胞元佈局及所述第二標準胞元佈局； 實行布線步驟，以將所述第一初步引腳圖案及所述第二初步引腳圖案連接至高階互連佈局；以及 基於在所述布線步驟之後待獲得的命中資訊而分別使用所述第一初步引腳圖案及所述第二初步引腳圖案來產生第一引腳圖案及第二引腳圖案， 其中所述第一初步引腳圖案與所述第二初步引腳圖案在大小及排列方面彼此相同，且 所述第一引腳圖案與所述第二引腳圖案在大小及排列方面彼此不同。
  13. 如申請專利範圍第12項所述的設計半導體裝置的佈局的方法，其中所述第一標準胞元佈局及所述第二標準胞元佈局中的每一者包括具有相同電路的相同邏輯佈局。
  14. 如申請專利範圍第12項所述的設計半導體裝置的佈局的方法，其中所述第一引腳圖案及所述第二引腳圖案中的每一者就大小而言小於所述第一初步引腳圖案及所述第二初步引腳圖案中的每一者。
  15. 如申請專利範圍第12項所述的設計半導體裝置的佈局的方法，其中所述第一標準胞元佈局上的所述命中資訊不同於所述第二標準胞元佈局上的所述命中資訊。
  16. 如申請專利範圍第12項所述的設計半導體裝置的佈局的方法，其中佈局所述第一初步引腳圖案及所述第二初步引腳圖案中的每一者包括佈局其中含有所述布線步驟的引腳資訊的鬼影圖案，且 產生所述第一引腳圖案及所述第二引腳圖案中的每一者包括當所述鬼影圖案中的第一鬼影圖案及第二鬼影圖案命中所述高階互連佈局時，分別將所述鬼影圖案中的所述第一鬼影圖案及所述第二鬼影圖案轉換成所述第一引腳圖案及所述第二引腳圖案。
  17. 如申請專利範圍第12項所述的設計半導體裝置的佈局的方法，其中產生所述第一引腳圖案及所述第二引腳圖案中的每一者包括：保留所述第一初步引腳圖案及所述第二初步引腳圖案中的每一者的第一區，並移除所述第一初步引腳圖案及所述第二初步引腳圖案中的每一者的除所述第一區外的第二區，且 所述第一區包括欲連接至所述高階互連佈局的命中區。
  18. 如申請專利範圍第12項所述的設計半導體裝置的佈局的方法，更包括： 提供多個第一胞元佈局，所述多個第一胞元佈局中的每一者對應於所述第一標準胞元佈局；以及 提供多個第二胞元佈局，所述多個第二胞元佈局中的每一者對應於所述第二標準胞元佈局， 其中所述多個第一胞元佈局分別包括不同的互連佈局， 所述多個第二胞元佈局分別包括不同的互連佈局， 產生所述第一引腳圖案包括基於所述命中資訊而以所述第一胞元佈局中的一者替換掉所述第一標準胞元佈局，且 產生所述第二引腳圖案包括基於所述命中資訊而以所述第二胞元佈局中的一者替換掉所述第二標準胞元佈局。
  19. 一種製作半導體裝置的方法，包括： 產生半導體裝置的裝置佈局的過程，其中所述過程包括： 取得標準胞元佈局及互連佈局，所述標準胞元佈局包括所述半導體裝置的主動式元件及/或區的佈局，所述互連佈局包括初步引腳圖案，所述初步引腳圖案界定所述半導體裝置中的含有欲電性連接至所述主動式組件及/或區中的至少一者的下部接觸窗的位置的區， 實行布線步驟，包括在所述標準胞元佈局上覆蓋高階互連圖案及上部接觸窗圖案，其中所述高階互連圖案與所述初步引腳圖案交叉且所述高階互連圖案代表所述半導體裝置的高階互連，且所述上部接觸窗圖案放置於所述高階互連圖案與所述初步引腳圖案的交叉處並代表所述半導體裝置的上部接觸窗的位置， 基於所述布線步驟，生成表示所述上部接觸窗的所述位置的命中資訊，以及 使用所述命中資訊生成後期引腳圖案，所述後期引腳圖案代表所述半導體裝置中含有所述下部接觸窗及所述上部接觸窗二者的區；以及 使用所述裝置佈局製造半導體裝置，其中製造所述半導體裝置包括： 在基板的上部部分處形成基於所述標準胞元佈局而佈局的主動式元件及/或區，在所述基板上形成彼此疊置的多層金屬線，且形成將所述多層金屬線連接至所述主動式組件的接觸窗，其中所述多層金屬線包括下部層階金屬層及上部層階金屬層，所述下部層階金屬層包括與所述後期引腳圖案對應的下部層階金屬互連，且所述上部層階金屬層包括與所述高階互連對應的上部層階金屬互連，且所述接觸窗包括第一接觸窗及第二接觸窗，所述第一接觸窗對應於所述下部接觸窗且夾置於所述下部層階金屬互連與所述主動式組件中的至少一者之間並將所述下部層階金屬互連電性連接至所述主動式組件中的所述至少一者，所述第二接觸窗對應於所述上部接觸窗且夾置於所述下部層階金屬互連與所述上部層階金屬互連之間並電性連接所述下部層階金屬互連與所述上部層階金屬互連。
  20. 如申請專利範圍第19項所述的製作半導體裝置的方法，其中在產生所述裝置佈局的過程中的產生所述後期引腳圖案包括：產生所述後期引腳圖案作為面積較由所述初步引腳圖案所代表的所述區的面積小的區。
  21. 如申請專利範圍第19項所述的製作半導體裝置的方法，其中在產生所述裝置佈局的過程中的佈局所述初步引腳圖案包括佈局其中含有所述布線步驟的引腳資訊的鬼影圖案，且 產生所述後期引腳圖案包括將所述鬼影圖案轉換成所述後期引腳圖案。
  22. 如申請專利範圍第19項所述的製作半導體裝置的方法，其中在產生所述裝置佈局的過程中的產生所述後期引腳圖案包括：在自所述裝置佈局中移除所述初步引腳圖案的第二區的同時，保留所述裝置佈局中的所述初步引腳圖案的第一區，且 所述第一區包括被所述上部接觸窗圖案交疊的區。
  23. 如申請專利範圍第22項所述的製作半導體裝置的方法，其中所述第一區更包括與所述下部接觸窗圖案交疊的區。
  24. 如申請專利範圍第19項所述的製作半導體裝置的方法，其中產生所述半導體裝置的所述佈局的過程更包括：存取多個胞元佈局的資料庫，所述多個胞元佈局中的每一者均基於所述標準胞元佈局，且其中所述多個胞元佈局中的每一者均包括與所述胞元佈局的彼此的引腳圖案具有不同大小的引腳圖案，且 產生所述後期引腳圖案包括以所述資料庫中所述多個胞元佈局中的一者的所述引腳圖案來取代所述標準胞元佈局的所述初步引腳圖案。
  25. 如申請專利範圍第19項所述的製作半導體裝置的方法，其中產生所述半導體裝置的所述佈局的過程包括：並排地佈局所述標準胞元佈局中的兩者， 所述布線步驟是對所述標準胞元佈局中的每一者實行，使得在所述標準胞元佈局中的每一者上覆蓋所述高階互連圖案中的相應者及所述上部接觸窗圖案中的相應者，以及 對所述標準胞元佈局中的每一者生成相應的後期引腳圖案，所述後期引腳圖案中的每一者均代表所述半導體裝置中含有相應的下部接觸窗及相應的上部接觸窗二者的區，且 所述後期引腳圖案在其大小方面彼此不同。
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