CN108538829B - 半导体装置及其制造方法 - Google Patents

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Abstract

提供了一种半导体装置及其制造方法，所述半导体装置包括包含PMOSFET区域和NMOSFET区域的基底。第一有源图案位于PMOSFET区域上。第二有源图案位于NMOSFET区域上。栅电极与第一有源图案和第二有源图案交叉并在第一方向上延伸。第一互连线设置在栅电极上并在第一方向上延伸。栅电极在与第一方向交叉的第二方向上以第一节距布置。第一互连线在第二方向上以第二节距布置。第二节距比第一节距小。

Description

半导体装置及其制造方法
本专利申请要求于2017年3月2日和2017年8月4日在韩国知识产权局提交的第10-2017-0027209号和第10-2017-0099161号韩国专利申请的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例性实施例涉及半导体装置，更具体地，涉及用于制造该半导体装置的方法。
背景技术
半导体装置广泛用于电子工业中。半导体装置可以具有相对小的尺寸、多功能特性和/或相对低的制造成本。半导体装置可以被分类为下列的任何一种：存储逻辑数据的半导体存储器装置、处理逻辑数据的半导体逻辑装置以及具有半导体存储器装置的功能和半导体逻辑装置的功能二者的混合半导体装置。随着电子工业的发展，已经越来越需求具有增大的可靠性和相对低的错误率的半导体装置。例如，已经越来越需求高可靠性、高速度和/或多功能的半导体装置。因此，半导体装置已经变得越来越集成。
发明内容
本发明构思的示例性实施例提供一种能够增大半导体装置的集成密度的包括场效应晶体管的半导体装置。
本发明构思的示例性实施例提供一种制造能够增大半导体装置的集成密度的包括场效应晶体管的半导体装置的方法。
本发明构思的示例性实施例提供一种半导体装置，所述半导体装置包括具有PMOSFET区域和NMOSFET区域的基底。第一有源图案位于PMOSFET区域上。第二有源图案位于NMOSFET区域上。栅电极与第一有源图案和第二有源图案交叉并在第一方向上延伸。第一互连线设置在栅电极上并在第一方向上延伸。栅电极在与第一方向交叉的第二方向上以第一节距布置。第一互连线在第二方向上以第二节距布置。第二节距小于第一节距。
本发明构思的示例性实施例提供一种包括位于基底上的第一逻辑单元和第二逻辑单元的半导体装置。第一逻辑单元的逻辑电路的结构与第二逻辑单元的逻辑电路的结构相同。第一逻辑单元和第二逻辑单元中的每个包括栅电极和内部互连线，栅电极与基底的PMOSFET区域和NMOSFET区域交叉并在第一方向上延伸。内部互连线设置在栅电极上并在第一方向上延伸。内部互连线是包括在第一逻辑单元和第二逻辑单元中的每个的逻辑电路中的互连线。第一逻辑单元的内部互连线在平面图中从第一逻辑单元的栅电极偏移的距离与第二逻辑单元的内部互连线在平面图中从第二逻辑单元的栅电极偏移的距离不同。
本发明构思的示例性实施例提供一种制造半导体装置的方法，所述方法包括设计半导体装置的布局并通过使用布局在基底上形成图案。布局的设计包括：放置标准单元；将标准单元中的至少一个标准单元中的内部互连线图案与互连线图案迹线中的至少一条进行重新对准。布局的设计包括对标准单元进行布线以放置与互连线图案迹线对准的布线图案。
附图说明
通过参照附图对发明构思的示例性实施例的详细描述，发明构思的以上和其它特征将变得更加明显，在附图中：
图1是示出根据本发明构思的示例性实施例的用于执行半导体设计工艺的计算机系统的示意性框图。
图2是示出根据本发明构思的示例性实施例的用于设计和制造半导体装置的方法的流程图。
图3是示出执行图2中的布局设计工艺的操作中的根据本发明构思的示例性实施例的对标准单元进行放置和布线的操作的流程图。
图4至图6均是图3中的对标准单元进行放置和布线的操作中的根据本发明构思的示例性实施例的布局。
图7是当省略根据本发明构思的示例性实施例的重新对准操作时的布局。
图8A是示出根据本发明构思的示例性实施例的标准单元的电路图。
图8B是与图8A的电路图对应的标准单元的布局。
图9至图11均是图3中的对标准单元进行放置和布线的操作中的根据本发明构思的示例性实施例的布局。
图12和图13均是分别示出图9和图10的内部互连线图案以及与其相连的第一互连线图案的放大平面图。
图14是示出根据本发明构思的示例性实施例的半导体装置的平面图。
图15A、图15B、图15C、图15D、图15E和图15F是分别沿着图14的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的剖视图。
图16、图18和图20是示出根据本发明构思的示例性实施例的用于制造半导体装置的方法的平面图。
图17A、图19A和图21A分别是沿图16、图18和图20的线A-A'截取的剖视图。
图17B、图19B和图21B分别是沿图16、图18和图20的线B-B'截取的剖视图。
图19C和图21C分别是沿图18和图20的线C-C'截取的剖视图。
图19D和图21D分别是沿图18和图20的线D-D'截取的剖视图。
图22是示出根据本发明构思的示例性实施例的半导体装置的平面图。
图23是沿图22的线A-A'截取的剖视图。
具体实施方式
图1是示出根据本发明构思的示例性实施例的用于执行半导体设计工艺的计算机系统的示意性框图。
参照图1，计算机系统可以包括中央处理单元(CPU)10、工作存储器30、输入/输出(I/O)装置50以及辅助存储装置70。在本发明构思的示例性实施例中，计算机系统可以是用于执行根据本发明构思的示例性实施例的布局设计工艺的定制系统。此外，计算机系统可以包括并执行各种设计和验证仿真程序。
CPU 10可以执行计算机系统中的各种软件(例如，应用程序、操作系统和装置驱动器)。CPU 10可以执行被加载在工作存储器30中的操作系统。此外，CPU 10可执行基于操作系统而驱动的各种应用程序。例如，CPU 10可执行加载在工作存储器30中的布局设计(layout design)工具32、放置-重新对准-布线(placement-realignment-routing)工具34和/或OPC工具36。布局设计工具32、放置-重新对准-布线工具34和/或OPC工具36的执行可以增大CPU 10的操作效率和准确性，以设计并制造具有减少的错误或缺陷率的半导体装置，因此增大制造良率和成本效率。
操作系统和/或应用程序可以加载在工作存储器30中。例如，当计算机系统开始启动(booting)操作时，操作系统的存储在辅助存储装置70中的镜像可以根据启动顺序(booting sequence)而被加载在工作存储器30中。计算机系统的全部输入/输出操作可以由操作系统管理。相似地，可以由用户选择或提供基本服务的应用程序可以加载在工作存储器30中。
用于布局设计工艺的布局设计工具32可以从辅助存储装置70加载到工作存储器30中。放置-重新对准-布线工具34可以从辅助存储装置70加载到工作存储器30中。放置-重新对准-布线工具34可以对被设计的标准单元进行放置，可以使被放置的标准单元中的内部互连线图案重新对准，并可以对被放置的标准单元进行布线。对设计的布局数据执行光学邻近校正(OPC)的OPC工具36可以从辅助存储装置70加载到工作存储器30中。
布局设计工具32可以具有用于对特定布局图案的由设计规则限定的形状和位置进行改变或修改的偏置函数(bias function)。布局设计工具32可以在由偏置函数修改的偏置数据条件下执行设计规则检查(DRC)。工作存储器30可以包括易失性存储器装置(例如，静态随机存取存储器(SRAM)装置或动态随机存取存储器(DRAM)装置)和非易失性存储器装置(例如，PRAM装置、MRAM装置、ReRAM装置、FRAM装置或NOR闪存装置)中的至少一种。
I/O装置50可通过用户接口装置来控制用户的输入操作和输出操作。例如，I/O装置50可以包括键盘和/或监视器并可以从设计者接收相关信息。通过使用I/O装置50，设计者可以接收与包括被调整的操作特性的半导体区域或数据路径有关的信息。此外，OPC工具36的处理和处理结果可以通过I/O装置50来显示。
辅助存储装置70可以用作计算机系统的存储介质。辅助存储装置70可以存储应用程序、操作系统的镜像以及各种数据。辅助存储装置70可以以存储器卡(例如，MMC、eMMC、SD或Micro SD)和硬盘驱动器(HDD)中的至少一种的形式来设置。在本发明构思的示例性实施例中，辅助存储装置70可以包括具有大存储容量的NAND型闪存装置。可选择地，辅助存储装置70可以包括下一代非易失性存储器装置(例如，PRAM、MRAM、ReRAM或FRAM)和NOR闪存装置中的至少一种。
系统互连件90可以用作用于在计算机系统中提供网络的系统总线。CPU10、工作存储器30、I/O装置50和辅助存储装置70可以通过系统互连件90彼此电连接，数据可以通过系统互连件90在它们之间交换。然而，系统互连件90不具体局限于上述构造。在本发明构思的示例性实施例中，系统互连件90还可以包括用于提高数据通信效率的附加元件。
图2是示出根据本发明构思的示例性实施例的用于设计和制造半导体装置的方法的流程图。
参照图2，可以使用上面参照图1更详细描述的计算机系统来执行半导体集成电路的高级设计(S10)工艺。高级设计工艺可以表示使用高级计算机语言来描述待设计的集成电路。例如，高级计算机语言可以是C语言。由高级设计工艺设计的电路可以通过寄存器传输级(RTL)编码或仿真来更具体地描述。此外，由RTL编码生成的代码可以转换成网表(netlist)，可以使网表彼此组合来设计整个半导体装置。可以通过仿真工具来验证所组合的原理电路。在本发明构思的示例性实施例中，还可以根据验证的结果来执行调整操作。
可以执行布局设计(S20)工艺以便在硅基底上设计逻辑上完成的半导体集成电路。例如，可以基于在高级设计工艺或与其对应的网表中制备的原理电路来执行布局设计工艺。布局设计工艺可以包括基于预定的设计规则对从单元库(celllibrary)提供的各种标准单元进行放置和布线(例如，连接)的操作。
用于布局设计工艺的单元库也可以包括与标准单元的操作、速度和功耗有关的信息。在本发明构思的示例性实施例中，可以在大多数布局设计工具中定义表示具有特定门级(gate level)的电路的布局的单元库。电路的布局可以限定或描述将要在硅基底上实际形成的晶体管和金属互连线的图案的形状和/或尺寸。例如，可以适当地放置布局图案(例如，PMOS、NMOS、N-阱、栅电极以及将要设置在其上的金属互连线)，以便在硅基底上实际地形成反相器电路。为此，首先，可以搜索并选择在单元库中预先定义的多个反相器中的一个合适的反相器。
可以对被选择并被放置的标准单元执行布线操作。作为示例，可以在被放置的标准单元上放置上互连线(即，布线图案)。可以通过布线操作来使放置的标准单元彼此连接以适应设计。可以通过放置-重新对准-布线工具34来自动执行对标准单元的放置和布线。
在布线操作之后，可以对布局执行验证操作以便验证是否存在违反设计规则的部分。在本发明构思的示例性实施例中，验证操作可以包括评估验证项目，诸如，设计规则检查(DRC)项目、电气规则检查(ERC)项目和版图-原理图对照检查(layout vs.schematic，LVS)项目。可以执行DRC项目来检查布局是否符合设计规则(例如，是否在预定的质量标准内)。可以执行ERC项目来检查布局中是否存在电气断开的问题。可以执行LVS项目来检查布局是否被制备为与门级网表一致。
可以执行光学邻近校正(OPC)工艺(S30)。可以通过光刻工艺在硅基底上实现通过布局设计工艺获得的布局图案。可以执行OPC工艺以校正会在光刻工艺中发生的光学邻近效应。光学邻近效应会是在光刻工艺中会发生的不期望的光学效应(例如，诸如折射或衍射)。因此，可以通过OPC工艺来校正会由光学邻近效应引起的布局图案的失真现象。可以通过OPC工艺对所设计的布局图案的形状和位置进行轻微修改或偏置。
可以基于通过OPC工艺修改或者偏置的布局来产生光掩模(S40)。通常可以通过使用布局图案数据对沉积在玻璃基底上的铬层进行图案化来产生所述光掩模。
可以使用所产生的光掩模来制造半导体装置(S50)。可以在使用光掩模制造半导体装置中反复进行各种曝光和蚀刻工艺。通过这些工艺，可以在硅基底上按顺序形成布局设计工艺中获得的图案的形状。
图3是示出图2中的执行布局设计工艺的操作中的根据本发明构思的示例性实施例的对标准单元进行放置和布线的操作的流程图。图4至图6均是图3中的对标准单元进行放置和布线的操作中的根据本发明构思的示例性实施例的布局。下面参照图3以及参照图4至图6更详细地描述上面参照图2描述的布局设计(S20)。
参照图3和图4，可以对第一标准单元STD1和第二标准单元STD2进行放置(S110)。可以在第二方向D2上布置第一标准单元STD1和第二标准单元STD2。例如，第一标准单元STD1和第二标准单元STD2可以均在第一方向D1上延伸并可以沿着第二方向D2彼此间隔开。第一标准单元STD1的功能可以与第二标准单元STD2的功能不同。作为示例，第一标准单元STD1的逻辑电路可以与第二标准单元STD2的逻辑电路不同。
第一标准单元STD1和第二标准单元STD2均可包括栅极图案GEa、第一互连线图案M1a、内部互连线图案M2a_I和通孔图案V2a。此外，第一标准单元STD1和第二标准单元STD2可以包括其它布局图案(例如，有源图案、有源接触图案和/或栅极接触图案)。为了描述的清楚，可以省略图4至图6中示出的第一标准单元STD1和第二标准单元STD2中的其它的布局图案(例如，有源图案、有源接触图案和/或栅极接触图案)；然而，其它布局图案可以包括在第一标准单元STD1和第二标准单元STD2中。
栅极图案GEa可以在第一方向D1上延伸，并且可以在与第一方向D1交叉(例如，与第一方向D1垂直)的第二方向D2上布置。例如，栅极图案GEa中的每个可以在第一方向D1上延伸，同时可沿着第二方向D2彼此间隔开。栅极图案GEa可以限定栅电极。栅极图案GEa可以与栅极图案迹线GPT对准(例如，沿着第一方向D1对准)。栅极图案迹线GPT可以是用于在标准单元中放置栅极图案GEa的设定线。每个栅极图案GEa的中心线可以与栅极图案迹线GPT中的对应的一条叠置(例如，沿着与第一方向D1和第二方向D2正交的方向叠置)。中心线可以是穿过栅极图案GEa的中心并且在栅极图案GEa的纵向方向(例如，第一方向D1)上延伸的假想线。彼此相邻的一对栅极图案迹线GPT之间的距离可以是第一距离L1。作为示例，栅极图案迹线GPT之间的最小距离可以是第一距离L1。栅极图案迹线GPT可以以相等的距离L1在第二方向D2上布置。栅极图案GEa之间的最小节距可以是第一节距P1，第一节距P1可以等于第一距离L1。这里，术语“节距”和/或“最小节距”可以指的是一对相邻图案之间的距离与多个图案中的一个图案的宽度的总和。
第一互连线图案M1a可以位于比栅极图案GEa的水平高的水平处。第一互连线图案M1a可以限定第一金属层(例如，第一互连线)。第一互连线图案M1a可以在第二方向D2上延伸。
内部互连线图案M2a_I可以位于比第一互连线图案M1a的水平高的水平处。内部互连线图案M2a_I可以限定第二金属层(例如，第二互连线)。内部互连线图案M2a_I可以在第一方向D1上延伸。内部互连线图案M2a_I可以与栅极图案GEa基本平行。
通孔图案V2a可以放置在第一互连线图案M1a与内部互连线图案M2a_I叠置的区域中(例如，沿着与第一方向D1和第二方向D2正交的方向)。通孔图案V2a可以限定第一互连线(例如，第一互连线图案M1a)与第二互连线(例如，内部互连线图案M2a_I)竖直连接的通孔。例如，通孔图案V2a和内部互连线图案M2a_I可以形成为第二金属层。
放置在第一标准单元STD1和第二标准单元STD2(参见例如图4)中的内部互连线图案M2a_I可以限定用于形成第一标准单元STD1和第二标准单元STD2的逻辑电路的互连线。例如，内部互连线图案M2a_I可以限定用作第一标准单元STD1和第二标准单元STD2的逻辑电路的输出节点或输入节点的互连线。
内部互连线图案M2a_I可以与第一互连线图案迹线MPT1对准。例如，内部互连线图案M2a_I可以沿着第一方向D1与第一互连线图案迹线MPT1对准。第一互连线图案迹线MPT1可以是用于在标准单元中放置内部互连线图案M2a_I的设定线。每个内部互连线图案M2a_I的中心线可以与第一互连线图案迹线MPT1中对应的一条叠置(例如，沿着第一方向D1)。中心线可以是穿过内部互连线图案M2a_I的中心并且在内部互连线图案M2a_I的纵向方向(例如，第一方向D1)上延伸的假想线。彼此相邻的一对第一互连线图案迹线MPT1之间的距离可以是第二距离L2。作为示例，内部互连线图案M2a_I的中心线之间的最小距离可以是第二距离L2。第二距离L2可以基本上等于上述的第一距离L1。内部互连线图案M2a_I之间的最小节距可以等于栅极图案GEa之间的最小节距(例如，第一节距P1)。内部互连线图案M2a_I的中心线之间的距离可以是n×P1，其中，“n”是等于或大于1的整数。例如，在第一标准单元STD1中，第一内部互连线图案M2a_I的中心线与第二内部互连线图案M2a_I的中心线之间的距离可以是1×P1。第一标准单元STD1的第二内部互连线图案M2a_I的中心线与第二标准单元STD2的内部互连线图案M2a_I的中心线之间的距离可以是3×P1。
可以基于与栅极节距对应的第一节距P1来放置第一标准单元STD1和第二标准单元STD2。随着栅极节距的第一节距P1减小，半导体装置的集成密度可以增大。作为示例，在不增大(例如，同时减少)半导体装置中的缺陷的发生的情况下，可以增大半导体装置的集成密度。可以根据由制造半导体装置的工艺实现的最小宽度来确定第一节距P1的最小值。
参照图3和图5，可以使至少一个标准单元中的至少一个内部互连线图案重新对准(S120)。例如，可以使第一标准单元STD1和第二标准单元STD2中的至少一者中的至少一个内部互连线图案M2a_I重新对准。在放置第一标准单元STD1和第二标准单元STD2之后，可以设定新的第二互连线图案迹线MPT2来代替预设的第一互连线图案迹线MPT1。第二互连线图案迹线MPT2可以是用于在随后的布线操作(参见例如图6)中放置布线图案M2a_O的设定线。因此，可以对标准单元进行布线(S130)。彼此相邻的一对第二互连线图案迹线MPT2之间的距离可以是第三距离L3。第三距离L3可以小于第二距离L2(或第一距离L1)。
第一标准单元STD1和第二标准单元STD2中的内部互连线图案M2a_I可以与第二互连线图案迹线MPT2重新对准。内部互连线图案M2a_I中的每个可以和与其最接近的第二互连线图案迹线MPT2重新对准。每个内部互连线图案M2a_I的中心线可以与第二互连线图案迹线MPT2中的对应的一条叠置(例如，沿着与第一方向D1和第二方向D2正交的方向)。
在重新对准操作(S120)中，可以与第二方向D2平行地横向移动内部互连线图案M2a_I。在重新对准操作(S120)中，内部互连线图案M2a_I的移动距离和移动方向可以彼此相同或彼此不同。例如，第一标准单元STD1的第一内部互连线图案M2a_I可以在与第二方向D2相反的方向上移动第四距离L4，第一标准单元STD1的第二内部互连线图案M2a_I可以在第二方向D2上移动比第四距离L4大的第五距离L5。重新对准的内部互连线图案M2a_I的中心线之间的距离可以与重新对准操作(S120)之前的内部互连线图案M2a_I的中心线之间的距离(n×P1)不同。
通孔图案V2a也可以和内部互连线图案M2a_I一起与第二互连线图案迹线MPT2重新对准。作为示例，通孔图案V2a可以和与其对应的内部互连线图案M2a_I一起移动。
参照图3和图6，可以执行对标准单元进行布线的操作(S130)。对标准单元进行布线的操作可以包括：放置布线图案M2a_O。通过放置布线图案M2a_O，可以使标准单元彼此连接以满足设计的电路。
布线图案M2a_O可以与内部互连线图案M2a_I位于同一水平处。布线图案M2a_O和内部互连线图案M2a_I可以定义为第二互连线图案M2a。第二互连线图案M2a可以限定第二金属层。布线图案M2a_O可以与第二互连线图案迹线MPT2对准(例如，沿着第一方向D1)。每个布线图案M2a_O的中心线可以与第二互连线图案迹线MPT2中的对应的一条叠置(例如，沿着与第一方向D1和第二方向D2正交的方向)。也可以在布线操作(S130)中放置位于比第二互连线图案M2a的水平高的水平处的布线图案。
第二互连线图案M2a之间的最小节距可以是等于第三距离L3的第二节距P2。第二节距P2可以小于第一节距P1。第二互连线图案M2a的中心线之间的距离可以是n×P2，其中“n”是等于或大于1的整数。
当完成对标准单元(参见例如图3)的放置和布线时，可以对设计的布局执行OPC工艺，并且可以产生光掩模。可以使用产生的光掩模来执行半导体工艺以制造半导体装置(参见例如图1)。
根据本发明构思的示例性实施例的对标准单元进行放置和布线的方法可包括以内部互连线图案M2a_I满足布线图案M2a_O的放置距离(例如，第二节距P2)的方式使内部互连线图案M2a_I重新对准的操作。如果省略重新对准操作，则无法在内部互连线图案M2a_I附近放置布线图案M2a_O。
图7是当省略根据本发明构思的示例性实施例的重新对准操作时的布局。参照图7，当省略参照图5描述的使内部互连线图案M2a_I重新对准的操作时，图7的内部互连线图案M2a_I的位置可以与图4的内部互连线图案M2a_I的位置相同。与图6不同，无法在图7的第一标准单元STD1中的一对内部互连线图案M2a_I之间放置布线图案M2a_O。如果在图7的一对内部互连线图案M2a_I之间放置了布线图案M2a_O，则图案M2a_O与M2a_I会彼此太过接近，从而可能无法确保工艺余量。此外，与图6不同，无法在图7的第二标准单元STD2的内部互连线图案M2a_I的一侧处放置布线图案M2a_O。如果在内部互连线图案M2a_I的一侧处放置了布线图案M2a_O，则图案M2a_O与M2a_I会彼此太过接近，从而可能无法确保工艺余量。
放置在图6中的布线图案M2a_O的数量比放置在图7中的布线图案M2a_O的数量大。结果，由于根据本发明构思的示例性实施例的对标准单元进行放置和布线的方法包括重新对准操作，因此可以增大标准单元中的第二互连线图案M2a的图案密度。
下面可以更详细地描述以上所述的本发明构思的一个或更多个示例性实施例，并且下面可以省略重复的描述。图8A是示出根据本发明构思的示例性实施例的标准单元STD的电路图。图8B是与图8A的电路图对应的标准单元STD的布局。图9至图11均是图3中的对标准单元进行放置和布线的操作中的根据本发明构思的示例性实施例的布局。图12和图13均是分别示出图9和图10的内部互连线图案以及与其连接的第一互连线图案的放大平面图。下面可以省略或者简要地提及对与上面参照图3至图6描述的技术特征相同的技术特征的描述。因此，下面将侧重于与上面参照图3至图6描述的技术特征的差异。
参照图8A，根据本发明构思的示例性实施例的标准单元STD可以为NAND2标准单元。本发明构思的示例性实施例的标准单元STD可以包括第一晶体管TR1、第二晶体管TR2、第三晶体管TR3和第四晶体管TR4。第一晶体管TR1和第二晶体管TR2可以是PMOS晶体管。第三晶体管TR3和第四晶体管TR4可以是NMOS晶体管。
第一晶体管TR1可以连接在供应有电源电压VDD的节点与输出节点O之间。第一输入I1可以传输到第一晶体管TR1的栅极。第二晶体管TR2可以连接在被供应有电源电压VDD的节点与输出节点O之间。第二输入I2可以传输到第二晶体管TR2的栅极。第一晶体管TR1和第二晶体管TR2可以并联连接在被供应有电源电压VDD的节点与输出节点O之间。
第三晶体管TR3可以连接在输出节点O与第四晶体管TR4之间。第二输入I2可以传输到第三晶体管TR3的栅极。第四晶体管TR4可以连接在被供应有地电压VSS的节点与第三晶体管TR3之间。第一输入I1可以传输到第四晶体管TR4的栅极。第三晶体管TR3和第四晶体管TR4可以串联连接在被供应有地电压VSS的节点与输出节点O之间。
参照图8A和图8B，根据本发明构思的示例性实施例的标准单元STD可以包括栅极图案GEa、第一互连线图案M1a、内部互连线图案M2a_I和通孔图案V2a。为了描述的清楚，省略了图8B的标准单元STD中的其它布局图案(例如，有源图案、有源接触图案和/或栅极接触图案)；然而，其它布局图案可以包括在标准单元STD中。栅极图案GEa可以与栅极图案迹线GPT对准(例如，沿着第一方向D1)。栅极图案GEa之间的最小节距可以是第一节距P1。
第一互连线图案中的一些可以限定用于供应电源电压VDD和地电压VSS的第一互连线。内部互连线图案M2a_I可以限定构成NAND2电路的互连线。作为示例，内部互连线图案M2a_I可以与NAND2电路的输出节点O对应。通孔图案V2a可以在内部互连线图案M2a_I与第一互连线图案M1a之间提供竖直连接。
内部互连线图案M2a_I可以与第一互连线图案迹线MPT1中的对应的一条对准(例如，沿着第一方向D1)。第一互连线图案迹线MPT1之间的距离可以是与栅极图案迹线GPT之间的距离相等的第一节距P1。
参照图3、图9和图12，可以将参照图8A和图8B描述的NAND2标准单元STD设置为多个，并且可以将所述多个NAND2标准单元STD放置为在第二方向D2上布置(例如，在步骤S110中)。例如，可以在第二方向D2上布置第一标准单元STD1、第二标准单元STD2和第三标准单元STD3。第一标准单元STD1至第三标准单元STD3可以彼此相同，并且可以是图8B的NAND2标准单元STD。第一标准单元STD1和第二标准单元STD2中的每个标准单元可以与第三标准单元STD3是镜像对称的。可以基于栅极节距放置第一标准单元STD1至第三标准单元STD3。如图8B中所示，栅极节距可以是第一节距P1。
再次参照图12，连接到内部互连线图案M2a_I的第一互连线图案M1a中的每个可以在第一标准单元STD1至第三标准单元STD3的每个中包括端部EN。所述端部EN可以与内部互连线图案M2a_I的一侧相邻。所述端部EN与内部互连线图案M2a_I的所述一侧之间的距离可以是第一余量D与第二余量OV的总和。第一余量D可以是第二节距P2(下面将更详细描述的第二互连线图案M2a之间的最小节距)的一半(D＝P2/2)。第二余量OV可以是为防止工艺缺陷而设定的最小余量。该最小余量可以是一个值，该值能够防止在工艺中实现图案时由于该图案的失真而引起的接触缺陷。该最小余量可以由设计规则来限定。因此，通过施加最小余量，可以减少半导体装置中的缺陷率，并且可以增大工艺余量。
参照图3、图10和图13，可以使第一标准单元STD1至第三标准单元STD3中的内部互连线图案M2a_I重新对准(例如，在步骤S120中)。在放置第一标准单元STD1至第三标准单元STD3之后，可以设定新的第二互连线图案迹线MPT2来代替图8B中示出的第一互连线图案迹线MPT1。在彼此相邻的一对第二互连线图案迹线MPT2之间的第三距离L3可以比彼此相邻的一对第一互连线图案迹线MPT1之间的第二距离L2小。第一标准单元STD1至第三标准单元STD3中的内部互连线图案M2a_I可以与第二互连线图案迹线MPT2重新对准。通孔图案V2a也可以和内部互连线图案M2a_I一起与第二互连线图案迹线MPT2重新对准。
在重新对准操作(S120)中，可以与第二方向D2平行地横向移动内部互连线图案M2a_I。在重新对准操作(例如，步骤S120)中，内部互连线图案M2a_I的移动距离和移动方向可以彼此相同或彼此不同。内部互连线图案M2a_I可以移动的最大移动距离可以是第三距离L3的一半(L3/2)。作为示例，内部互连线图案M2a_I的最大移动距离可以是第二节距P2的一半(P2/2)。例如，第二标准单元STD2的内部互连线图案M2a_I可以位于一对第二互连线图案迹线MPT2之间的中心处，可以使内部互连线图案M2a_I移动最大移动距离以便与第二互连线图案迹线MPT2中的一条重新对准。
再次参照图13，例如，可以使第二标准单元STD2的内部互连线图案M2a_I在第二方向D2上移动第六距离L6。第六距离L6可以与最大移动距离基本相等或相似。第六距离L6可以大约是第二节距P2的一半。由于图12的第一互连线图案M1a具有第一余量D和第二余量OV，所以虽然使内部互连线图案M2a_I重新对准以接近第一互连线图案M1a的一个端部EN，但是至少可以确保第二余量OV。结果，可以防止由于内部互连线图案M2a_I的重新对准而发生的工艺缺陷。
参照图3和图11，可以执行对标准单元进行布线的操作以在第一标准单元至第三标准单元SD1、SD2和SD3中放置布线图案M2a_O(例如，在步骤S130中)。布线图案M2a_O可以与第二互连线图案迹线MPT2对准。放置的布线图案M2a_O和内部互连线图案M2a_I可以构成第二互连线图案M2a。第二互连线图案M2a之间的最小节距可以是等于第三距离L3的第二节距P2。第二节距P2可以比作为栅极节距的第一节距P1小。第二互连线图案M2a的中心线之间的距离可以是n×P2，其中，“n”是等于或大于1的整数。
图14是示出根据本发明构思的示例性实施例的半导体装置的平面图。图15A、图15B、图15C、图15D、图15E和图15F是分别沿着图14的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的剖视图。参照图14及图15A、图15B、图15C、图15D、图15E和图15F描述的半导体装置是通过使用参照图11描述的设计布局在实际基底上形成的半导体装置的示例。
参照图14以及图15A、图15B、图15C、图15D、图15E和图15F，可以设置第一逻辑单元LC1、第二逻辑单元LC2和第三逻辑单元LC3。第一逻辑单元至第三逻辑单元LC1、LC2和LC3可以在第二方向D2上布置。第一逻辑单元至第三逻辑单元LC1、LC2和LC3中的每个可以包括逻辑电路。在本发明构思的示例性实施例中，可以在第一逻辑单元至第三逻辑单元LC1、LC2和LC3中的每个上设置包括在构成逻辑电路中的逻辑晶体管。
在本发明构思的示例性实施例中，第一逻辑单元至第三逻辑单元LC1、LC2和LC3可以包括彼此相同的逻辑电路。例如，第一逻辑单元LC1、第二逻辑单元LC2和第三逻辑单元LC3中的每个的逻辑电路可以具有彼此相同的结构。例如，第一逻辑单元至第三逻辑单元LC1、LC2和LC3可以是彼此相同的NAND2单元。第一逻辑单元LC1和第二逻辑单元LC2可以具有相同的晶体管结构和相同的内部互连线结构。第一逻辑单元LC1和第二逻辑单元LC2中的每个的晶体管和内部互连线结构与第三逻辑单元LC3的晶体管和内部互连线结构可以是镜像对称的。下面将更详细描述包括在第一逻辑单元LC1至第三逻辑单元LC3中的逻辑晶体管和互连线。
可以设置基底100。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。第二器件隔离层ST2可以设置在基底100中以限定PMOSFET区域PR和NMOSFET区域NR。第二器件隔离层ST2可以形成在基底100的上部中。例如，可以在基底100的最上部处放置第二器件隔离层ST2。第二器件隔离层ST2的上表面可以与基底100的上表面共平面。
PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此分隔开，并且第二器件隔离层ST2设置在其间。PMOSFET区域PR和NMOSFET区域NR可以在第二方向D2上延伸，从而与第一逻辑单元至第三逻辑单元LC1、LC2和LC3交叉。第二器件隔离层ST2还可以限定附加的PMOSFET区域和附加的NMOSFET区域以及PMOSFET区域PR和NMOSFET区域NR。
在第二方向D2上延伸的多个第一有源图案FN1可以设置在PMOSFET区域PR上。在第二方向D2上延伸的多个第二有源图案FN2可以设置在NMOSFET区域NR上。第一有源图案FN1和第二有源图案FN2可以是基底100的从基底100的顶表面突出的部分。第一有源图案FN1和第二有源图案FN2可以沿着第一方向D1布置。
例如，两个第一有源图案FN1可以在PMOSFET区域PR上沿第二方向D2彼此基本平行地延伸。例如，三个第二有源图案FN2可以在NMOSFET区域NR上沿第二方向D2彼此平行地延伸。然而，PMOSFET区域PR上的第一有源图案FN1的数量和形状以及NMOSFET区域NR上的第二有源图案FN2的数量和形状被示出为示例，本发明构思的示例性实施例不限于此。
在第二方向D2上延伸的第一器件隔离层ST1可以设置在第一有源图案FN1和第二有源图案FN2中的每个的两侧处。第一器件隔离层ST1中的一些可以填充第一有源图案FN1之间的沟槽。第一器件隔离层ST1中的另一些可以填充第二有源图案FN2之间的沟槽。
第一有源图案FN1和第二有源图案FN2的上部可以比第一器件隔离层ST1的顶表面高。第一有源图案FN1和第二有源图案FN2的上部可以从第一器件隔离层ST1竖直地突出。第一有源图案FN1和第二有源图案FN2中的每个的上部可以具有从一对第一器件隔离层ST1之间突出的鳍形。
第二器件隔离层ST2和第一器件隔离层ST1可以彼此连接以形成一个绝缘层。第二器件隔离层ST2的顶表面可以与第一器件隔离层ST1的顶表面共平面。第二器件隔离层ST2的厚度(或深度)可以大于第一器件隔离层ST1的厚度(或深度)。在这种情况下，第一器件隔离层ST1可以通过与形成第二器件隔离层ST2的工艺不同的工艺形成。例如，第一器件隔离层ST1和第二器件隔离层ST2可以包括氧化硅层。
第一沟道区域CH1和第一源极/漏极区域SD1可以设置在第一有源图案FN1的上部中。第一源极/漏极区域SD1可以是P型掺杂区域。第一沟道区CH1中的每个可以设置在彼此相邻的一对第一源极/漏极区域SD1之间。第二沟道区域CH2和第二源极/漏极区域SD2可以设置在第二有源图案FN2的上部中。第二源极/漏极区域SD2可以是N型掺杂区域。第二沟道区域CH2中的每个可以设置在彼此相邻的一对第二源极/漏极区域SD2之间。
第一源极/漏极区域SD1和第二源极/漏极区域SD2可以包括通过选择性外延生长(SEG)工艺形成的外延图案。第一源极/漏极区域SD1和第二源极/漏极区域SD2的顶表面可以设置在比第一沟道区域CH1和第二沟道区域CH2的顶表面的水平高的水平处。第一源极/漏极区域SD1和第二源极/漏极区域SD2中的每个可以包括与基底100的半导体元素不同的半导体元素。在本发明构思的示例性实施例中，第一源极/漏极区域SD1可以包括晶格常数比基底100的半导体元素的晶格常数大的半导体元素。因此，第一源极/漏极区域SD1可以向第一沟道区域CH1提供压应力。在本发明构思的示例性实施例中，第二源极/漏极区域SD2可以包括晶格常数比基底100的半导体元素的晶格常数小的半导体元素。因此，第二源极/漏极区域SD2可以向第二沟道区域CH2提供拉应力。在本发明构思的示例性实施例中，第二源极/漏极区域SD2可以包括与基底100的半导体元素相同的半导体元素。
当在沿第一方向D1截取的剖视图(参见例如图15C)中观看时，第一源极/漏极区域SD1的剖面形状可以与第二源极/漏极区域SD2的剖面形状不同。例如，第一源极/漏极区域SD1可以包括硅锗(SiGe)，第二源极/漏极区域SD2可以包括硅。
在第一方向D1上延伸的栅电极GE1、GE2、GE3和GE4可以设置为与第一有源图案FN1和第二有源图案FN2交叉。栅电极GE1、GE2、GE3和GE4可以在第二方向D2上彼此分隔开。栅电极GE1、GE2、GE3和GE4之间的最小节距可以是第一节距P1。栅电极GE1、GE2、GE3和GE4可以根据第一节距P1以相等的距离布置。例如，栅电极GE1、GE2、GE3和GE4可以沿着第二方向D2彼此均匀地间隔开。
栅电极GE1至GE4可以与第一沟道区域CH1和第二沟道区域CH2竖直叠置(例如，沿着第三方向D3)。栅电极GE1、GE2、GE3和GE4中的每个可以围绕第一沟道区域CH1和第二沟道区域CH2中的每个的顶表面和两个侧壁(参见例如图15D)。例如，栅电极GE1、GE2、GE3和GE4中的每个可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
一对栅极间隔件GS可以分别设置在栅电极GE1、GE2、GE3和GE4中的每个栅电极的两个侧壁上。栅极间隔件GS可以在第一方向D1上沿着栅电极GE1、GE2、GE3和GE4延伸。栅极间隔物件GS的顶表面可以高于栅电极GE1至GE4的顶表面。栅极间隔件GS的顶表面可以与稍后将描述的栅极覆盖层CP的顶表面共平面。例如，栅极间隔件GS可以包括SiCN、SiCON和SiN中的至少一种。在本发明构思的示例性实施例中，每个栅极间隔件GS可以具有由SiCN、SiCON和SiN中的至少两种形成的多层结构。
栅极介电层GI可以设置在栅电极GE1、GE2、GE3和GE4与有源图案FN1和FN2之间。每个栅极介电层GI可以沿着栅电极GE1至GE4中的每个栅电极的底表面延伸。每个栅极介电层GI可以覆盖第一沟道区域CH1和第二沟道区域CH2中的每个的顶表面和两个侧壁。栅极介电层GI可以包括其介电常数比氧化硅的介电常数高的高k介电材料。例如，高k电介质材料可包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
栅极覆盖层CP可以设置在栅电极GE1、GE2、GE3和GE4中的每个上。栅极覆盖层CP可以在第一方向D1上沿着栅电极GE1至GE4延伸。栅极覆盖层CP可包括相对于下面将更详细描述的第一层间绝缘层110具有蚀刻选择性的材料。例如，栅极覆盖层CP可包括SiON、SiCN、SiCON和SiN中的至少一种。
第一栅电极GE1、第二栅电极GE2、第三栅电极GE3和第四栅电极GE4可以包括在第一逻辑单元至第三逻辑单元LC1、LC2和LC3中的每个中。栅电极GE1、GE2、GE3和GE4可以与第一逻辑单元至第三逻辑单元LC1、LC2和LC3中的每个交叉。栅电极GE1、GE2、GE3和GE4可以在第二方向D2上按顺序布置在第一逻辑单元LC1和第二逻辑单元LC2中的每个中。作为示例，在第三逻辑单元LC3中，栅电极GE1、GE2、GE3和GE4可以按顺序布置在与第二方向D2相反的方向上。这是因为第一逻辑单元LC1和第二逻辑单元LC2中的每个与第三逻辑单元LC3是镜像对称的。
第一层间绝缘层110可以被设置为覆盖第一有源图案FN1和第二有源图案FN2、栅极间隔件GS以及栅极覆盖层CP。第二层间绝缘层120和第三层间绝缘层130可以被顺序地堆叠在第一层间绝缘层110上。第一层间绝缘层110、第二层间绝缘层120和第三层间绝缘层130中的每个可以包括氧化硅层和/或氮氧化硅层。
有源接触件AC可以穿过栅电极GE1、GE2、GE3和GE4之间的第一层间绝缘层110而电连接到第一源极/漏极区域SD1和第二源极/漏极区域SD2。有源接触件AC可以具有在第一方向D1上延伸的条形状。在本发明构思的示例性实施例中，一个有源接触件AC可以连接到多个第一源极/漏极区域SD1。在本发明构思的示例性实施例中，一个有源接触件AC可以连接到多个第二源极/漏极区域SD2。在本发明构思的示例性实施例中，一个有源接触件AC可以连接到一个第一源极/漏极区域SD1或一个第二源极/漏极区域SD2。然而，本发明构思的示例性实施例不限于此。
至少一个栅极接触件GC(参见例如图14)可以穿过第一层间绝缘层110和栅极覆盖层CP以电连接到栅电极GE1、GE2、GE3和GE4中的至少一个。栅极接触件GC可以具有在第二方向D2上延伸的条形状。例如，栅极接触件GC可以设置在第二栅电极GE2和第三栅电极GE3上。当在平面图中观看时，栅极接触件GC可以设置在PMOSFET区域PR与NMOSFET区域NR之间。栅极接触件GC可以与PMOSFET区域PR和NMOSFET区域NR之间的第二器件隔离层ST2竖直地叠置。
有源接触件AC和栅极接触件GC可以包括彼此相同的导电材料。例如，有源接触件AC和栅极接触件GC可以包括铝、铜、钨、钼和钴中的至少一种。
第一互连线M1和第一通孔V1可以设置在第二层间绝缘层120中。第一互连线M1和第一通孔V1可以包括在第一金属层中。第一互连线M1可以包括在第二方向D2上延伸以与第一逻辑单元至第三逻辑单元LC1、LC2和LC3交叉的电源互连线VDD和地互连线VSS。第一互连线M1中的每条可以具有在第二方向D2上延伸的线形状或条形状。作为示例，第一互连线M1可以在第二方向D2上彼此基本平行地延伸。
一些第一通孔V1可以设置在有源接触件AC与第一互连线M1中的对应的第一互连线之间，以将有源接触件AC电连接到第一互连线M1中的所述对应的第一互连线。其它第一通孔V1可以设置在栅极接触件GC与第一互连线M1中的对应的第一互连线之间，以将栅极接触件GC电连接到第一互连线M1中的所述对应的第一互连线。第一互连线M1和设置在其下的第一通孔V1可以彼此连接以形成单一的一体导电结构。作为示例，可以一起(例如，可以通过单个连续工艺)形成第一互连线M1和第一通孔V1。例如，第一互连线M1和第一通孔V1可以通过使用双镶嵌(dual damascene)工艺形成为单个的一体导电结构。
第一逻辑单元LC1中的有源接触件AC、栅极接触件GC、第一通孔V1和第一互连线M1的形状和位置可以与第二逻辑单元LC2中的有源接触件AC、栅极接触件GC、第一通孔V1和第一互连线M1的形状和位置基本上相同。这是因为第一逻辑单元LC1和第二逻辑单元LC2包括相同的逻辑电路的缘故。第二逻辑单元LC2中的接触件AC和GC、第一通孔V1和第一互连线M1与第三逻辑单元LC3中的接触件AC和GC、第一通孔V1和第一互连线M1可以是镜像对称的。
第二互连线M2和第二通孔V2可以设置在第三层间绝缘层130中。第二互连线M2可以包括内部互连线M2_I和布线互连线M2_O。第二互连线M2和第二通孔V2可以包括在第二金属层中。第二互连线M2中的每条可以具有在第一方向D1上延伸的线形状或条形状。作为示例，第二互连线M2可以在第一方向D1上彼此基本平行地延伸。当在平面图中观看时，第二互连线M2可以平行于栅电极GE1至GE4。
第二互连线M2之间的最小节距可以是第二节距P2。彼此相邻的第二互连线M2的中心线之间的距离可以是n×P2，其中“n”是等于或大于1的整数。可以分别使用图11的布局的栅极图案GEa和第二互连线图案M2a来形成栅电极GE1至GE4以及第二互连线M2。栅电极GE1至GE4可以使用与栅极图案迹线GPT对准的栅极图案GEa来形成，第二互连线M2可以使用与第二互连线图案迹线MPT2对准的第二互连线图案M2a来形成。因此，作为第二互连线M2之间的最小节距的第二节距P2可以比作为栅电极GE1至GE4之间的节距的第一节距P1小。
第二通孔V2可以设置在第二互连线M2与第一互连线M1之间，以将第二互连线M2电连接到第一互连线M1。第二互连线M2和位于其下的第二通孔V2可以彼此连接。作为示例，可以一起(例如，通过单个连续工艺)形成第二互连线M2和第二通孔V2。例如，可以使用双镶嵌工艺形成第二互连线M2和第二通孔V2。
第一逻辑单元至第三逻辑单元LC1、LC2和LC3每个中的内部互连线M2_I可以从PMOSFET区域PR上延伸到NMOSFET区域NR上。PMOSFET区域PR上的内部互连线M2_I可以通过第二通孔V2、第一互连线M1、第一通孔V1以及有源接触件AC而电连接到第一源极/漏极区域SD1(参见例如图15A)。NMOSFET区域NR上的内部互连线M2_I可以通过第二通孔V2、第一互连线M1、第一通孔V1以及有源接触件AC而电连接到第二源极/漏极区域SD2(参见例如图15B)。作为示例，第一逻辑单元至第三逻辑单元LC1、LC2和LC3每个中的内部互连线M2_I可以把PMOSFET区域PR的PMOS晶体管(PMOSFET)与NMOSFET区域NR的NMOS晶体管(NMOSFET)电连接。第一逻辑单元LC1至第三逻辑单元LC3每个中的内部互连线M2_I可以将PMOSFET的源极/漏极电连接到NMOSFET的源极/漏极。
第一逻辑单元LC1至第三逻辑单元LC3每个中的内部互连线M2_I可以是包括在逻辑电路中的互连线。例如，内部互连线M2_I可以是NAND2单元的输出节点。第一逻辑单元LC1中的内部互连线M2_I可以不延伸超过第一逻辑单元LC1的边界。作为示例，内部互连线M2_I的两个端部可以位于第一逻辑单元LC1中。例如，内部互连线M2_I的一个端部可以位于PMOSFET区域PR上，内部互连线M2_I的另一个端部可以位于NMOSFET区域NR上。第二逻辑单元LC2和第三逻辑单元LC3中的内部互连线M2_I可以具有与第一逻辑单元LC1中的内部互连线M2_I的形状基本相同的形状。
尽管第一逻辑单元LC1至第三逻辑单元LC3可以包括相同的逻辑电路，但是第一逻辑单元LC1至第三逻辑单元LC3中的内部互连线M2_I的位置可以彼此不同。第一逻辑单元LC1的内部互连线M2_I可以在平面图中从与其相邻的第三栅电极GE3偏移第一偏移距离，而第二逻辑单元LC2的内部互连线M2_I可以在平面图中从与其相邻的第三栅电极GE3偏移第二偏移距离。第三逻辑单元LC3的内部互连线M2_I可以在平面图中从与其相邻的第三栅电极GE3偏移第三偏移距离。因此，第一偏移距离、第二偏移距离和第三偏移距离可以彼此不同。
在第一逻辑单元LC1中，内部互连线M2_I可以在平面图中与第三栅电极GE3部分地叠置。在第一逻辑单元LC1中，内部互连线M2_I可以在平面图中与第四栅电极GE4横向地分隔开(参见例如图14和图15A)。
在第二逻辑单元LC2中，内部互连线M2_I可以在平面图中与第四栅电极GE4部分地叠置。在第二逻辑单元LC2中，内部互连线M2_I可以在平面图中与第三栅电极GE3横向地分隔开(参见例如图14和图15E)。
在第三逻辑单元LC3中，内部互连线M2_I可以在平面图中设置在第三栅电极GE3与第四栅电极GE4之间。在第三逻辑单元LC3中，内部互连线M2_I在平面图中可以与第三栅电极GE3和第四栅电极GE4两者横向地分隔开(参见例如图14和图15F)。
位于第一逻辑单元LC1至第三逻辑单元LC3每个中的布线互连线M2_O可以将其所在的逻辑单元的逻辑电路连接到另一个逻辑单元的逻辑电路。作为示例，布线互连线M2_O可以独立于第一逻辑单元LC1至第三逻辑单元LC3的逻辑电路(例如，NAND2电路)之外。第一逻辑单元至第三逻辑单元LC1、LC2和LC3的布线互连线M2_O的数量和形状可以彼此不同。布线互连线M2_O可以延伸超过第一逻辑单元LC1至第三逻辑单元LC3的边界。可选择地，至少一条布线互连线M2_O可以不延伸超过第一逻辑单元LC1至第三逻辑单元LC3的边界。布线互连线M2_O的示出长度和布置是示例。然而，本发明构思的示例性实施例不限于此。
第一互连线M1、第一通孔V1、第二互连线M2和第二通孔V2可以包括彼此相同的导电材料。例如，第一互连线M1、第一通孔V1、第二互连线M2和第二通孔V2可以包括铝、铜、钨、钼和钴中的至少一种。还可以在第三层间绝缘层130上设置附加金属层。附加金属层可以包括布线互连线。
根据本发明构思的示例性实施例，第二节距P2是第二互连线M2之间的最小节距，而第一节距P1是栅电极GE1至GE4之间的最小节距，第二节距P2可以小于第一节距P1。第二互连线M2的内部互连线M2_I可以基于布线互连线M2_O的放置距离(即，第二节距P2)而对准。因此，可以增大逻辑单元中的第二互连线M2的图案密度。
图16、图18和图20是示出根据本发明构思的示例性实施例的用于制造半导体装置的方法的平面图。图17A、图19A和图21A是分别沿着图16、图18和图20的线A-A'截取的剖视图，图17B、图19B和图21B是分别沿着图16、图18和图20的线B-B'截取的剖视图，图19C和图21C是分别沿着图18和图20的线C-C'截取的剖视图，图19D和图21D是分别沿着图18和图20的线D-D'截取的剖视图。根据本发明构思的示例性实施例的制造半导体装置的方法可以包括通过使用图11的设计布局在实际基底上形成图案的工艺。
参照图16、图17A和图17B，可以设置基底100。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。可以对基底100的上部进行图案化以形成第一有源图案FN1和第二有源图案FN2。可以在位于第一有源图案FN1之间的沟槽中和位于第二有源图案FN2之间的沟槽中形成第一器件隔离层ST1。可以在基底100中形成第二器件隔离层ST2以限定PMOSFET区域PR和NMOSFET区域NR。
可以通过浅沟槽隔离(STI)工艺形成第一器件隔离层ST1和第二器件隔离层ST2。可以使用例如氧化硅来形成第一器件隔离层ST1和第二器件隔离层ST2。
参照图18以及图19A至图19D，可以在基底100上形成在第一方向D1上延伸的栅电极GE1、GE2、GE3和GE4以与第一有源图案FN1和第二有源图案FN2交叉。可以在栅电极GE1、GE2、GE3和GE4之下形成栅极介电层GI。可以在栅电极GE1、GE2、GE3和GE4中的每个的两个侧壁上形成栅极间隔件GS。可以在栅电极GE1、GE2、GE3和GE4上形成栅极覆盖层CP。
作为示例，栅电极GE1、GE2、GE3和GE4的形成可以包括形成与第一有源图案FN1和第二有源图案FN2交叉的牺牲图案、在牺牲图案中的每个的两个侧壁上形成栅极间隔件GS以及使用栅电极GE1、GE2、GE3和GE4代替牺牲图案。
栅电极GE1、GE2、GE3和GE4可以包括导电金属氮化物和金属材料中的至少一种。栅极介电层GI可以包括其介电常数比氧化硅的介电常数高的高k介电材料。栅极间隔件GS可以包括SiCN、SiCON和SiN中的至少一种。栅极覆盖层CP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
可以在第一有源图案FN1的上部中形成第一源极/漏极区域SD1。可以在第二有源图案FN2的上部中形成第二源极/漏极区域SD2。可以在栅电极GE1、GE2、GE3和GE4中的每个的两侧处形成第一源极/漏极区域SD1和第二源极/漏极区域SD2。第一源极/漏极区域SD1可以掺杂有P型掺杂剂，第二源极/漏极区域SD2可以掺杂有N型掺杂剂。
作为示例，第一源极/漏极区域SD1和第二源极/漏极区域SD2可以包括通过选择性外延生长(SEG)工艺形成的外延图案。在本发明构思的示例性实施例中，可以使第一有源图案FN1和第二有源图案FN2的设置在栅电极GE1、GE2、GE3和GE4中的每个的两侧处的部分凹陷，然后，可以对第一有源图案FN1和第二有源图案FN2的凹陷区域执行SEG工艺以形成外延图案。
可以在基底100的基本整个顶表面上形成第一层间绝缘层110。第一层间绝缘层110可以包括氧化硅层和/或氮氧化硅层。可以在第一层间绝缘层110中形成有源接触件AC和栅极接触件GC。可以在第一源极/漏极区域SD1和第二源极/漏极区域SD2上形成有源接触件AC。有源接触件AC可以具有在第一方向D1上延伸的条形状。可以在栅电极GE1、GE2、GE3和GE4中的对应的栅电极上形成栅极接触件GC。栅极接触件GC可以具有在第二方向D2上延伸的条形状。
再次参照图20以及图21A至图21D，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层和/或氮氧化硅层。
可以在第二层间绝缘层120中形成第一互连线M1和第一通孔V1。可以在第一互连线M1与有源接触件AC之间以及第一互连线M1与栅极接触件GC之间形成第一通孔V1。第一互连线M1中的每条可以具有在第二方向D2上延伸的线形状或条形状。
作为示例，可以使用图11的布局的第一互连线图案M1a来产生第一光掩模(参见例如图2的步骤S40)。可以使用第一光掩模来执行光刻工艺以在第二层间绝缘层120中形成第一互连线沟槽。可以通过以导电材料填充第一互连线沟槽来形成第一互连线M1(参见例如图2的步骤S50)。
再次参照图14以及图15A、图15B、图15C、图15D、图15E和图15F，可以在第二层间绝缘层120上形成第三层间绝缘层130。第三层间绝缘层130可以包括氧化硅层和/或氮氧化硅层。
可以在第三层间绝缘层130中形成第二互连线M2和第二通孔V2。可以在第二互连线M2与第一互连线M1之间形成第二通孔V2。第二互连线M2中的每条可以具有在第一方向D1上延伸的线形状或条形状。
作为示例，可以使用图11的布局的第二互连线图案M2a来产生第二光掩模(参见例如图2的步骤S40)。可以使用第二光掩模来执行光刻工艺以在第三层间绝缘层130中形成第二互连线沟槽。可以使用图11的布局的通孔图案V2a来产生第三光掩模(参见例如图2的步骤S40)。可以使用第三光掩模来执行光刻工艺以在第三层间绝缘层130中的第二互连线沟槽中形成竖直孔。竖直孔可以暴露第一互连线M1的一部分。可以通过使用导电材料填充第二互连线沟槽和竖直孔而一起(例如，通过单一的连续的工艺)形成第二互连线M2和第二通孔V2(参见例如图2的步骤S50)。第二互连线M2和与其连接的第二通孔V2可以形成为单个整体。
图22是示出根据本发明构思的示例性实施例的半导体装置的平面图。图23是沿图22的线A-A'截取的剖视图。在本发明构思的示例性实施例中，下面可以省略或简要提及与上面参照图14以及图15A、图15B、图15C、图15D、图15E和图15F描述的技术特征相同的技术特征的描述。因此，下面将侧重于与上面参照图14以及图15A、图15B、图15C、图15D、图15E和图15F的技术特征的差异。
参照图22和图23，可设置第一逻辑单元LC1和第二逻辑单元LC2。第一逻辑单元LC1和第二逻辑单元LC2可以在第二方向D2上布置。第一逻辑单元LC1和第二逻辑单元LC2每个可以包括逻辑电路。在本发明构思的示例性实施例中，第一逻辑单元LC1和第二逻辑单元LC2可以包括在相同的逻辑电路中。作为示例，第一逻辑单元LC1和第二逻辑单元LC2可以具有相同的晶体管结构和相同的内部互连线结构。
栅电极GE1、GE2和GE3可以设置为与基底100的PMOSFET区域PR和NMOSFET区域NR交叉。栅电极GE1、GE2和GE3之间的最小节距可以是第一节距P1。栅电极GE1、GE2和GE3可以根据第一节距P1彼此以基本相等的距离布置。第一逻辑单元LC1和第二逻辑单元LC2每个中的栅电极GE1、GE2和GE3可以包括第一栅电极GE1、第二栅电极GE2和第三栅电极GE3。因此，第一逻辑单元LC1和第二逻辑单元LC2中的每个可以分别包括第一栅电极GE1、第二栅电极GE2和第三栅电极GE3。
第一层间绝缘层110可以覆盖栅电极GE1、GE2和GE3，第二层间绝缘层至第四层间绝缘层120、130和140可以依次堆叠在第一层间绝缘层110上。第一金属层可以设置在第二层间绝缘层120中，第二金属层可以设置在第三层间绝缘层130中，第三金属层可以设置在第四层间绝缘层140中。第二层间绝缘层120中的第一金属层可以包括第一互连线M1和第一通孔V1。第三层间绝缘层130中的第二金属层可以包括第二互连线M2和第二通孔V2。第四层间绝缘层140中的第三金属层可以包括第三互连线M3_I和M3_O以及第三通孔V3。
第一互连线M1中的至少一条可以包括在第一方向D1上延伸的部分和在第二方向D2上延伸的部分。根据本发明构思的示例性实施例的第一互连线M1可以在第一方向D1和/或第二方向D2上延伸。然而，本发明构思的示例性实施例不限于此。
第二互连线M2可以在第二方向D2上延伸。根据本发明构思的示例性实施例的第二互连线M2可以在与栅电极GE1、GE2和GE3的延伸方向交叉的第二方向D2上延伸。
第一逻辑单元LC1中的逻辑晶体管以及第一金属层和第二金属层的形状和位置可以与第二逻辑单元LC2中的逻辑晶体管以及第一金属层和第二金属层的形状和位置基本相同。这是因为第一逻辑单元LC1和第二逻辑单元LC2可以包括在相同的逻辑电路中的缘故。
第三互连线M3_I和M3_O可以包括内部互连线M3_I和布线互连线M3_O。第三互连线M3_I和M3_O可以在与栅电极GE1、GE2和GE3的延伸方向平行的第一方向D1上延伸。
第三互连线M3_I和M3_O之间的最小节距可以是第二节距P2。彼此相邻的第三互连线M3_I和M3_O的中心线之间的距离可以是n×P2，其中“n”是等于或大于1的整数。与第三互连线M3_I和M3_O之间的最小节距对应的第二节距P2可以小于与栅电极GE1、GE2和GE3之间的最小节距对应的第一节距P1。
第一逻辑单元LC1和第二逻辑单元LC2每个中的内部互连线M3_I可以从PMOSFET区域PR上延伸到NMOSFET区域NR上。内部互连线M3_I可以将PMOSFET电连接到NMOSFET。作为示例，第一逻辑单元LC1和第二逻辑单元LC2每个中的内部互连线M3_I可以是包括在逻辑电路中的互连线。例如，内部互连线M3_I可以是逻辑电路的输入节点或输出节点。
尽管第一逻辑单元LC1和第二逻辑单元LC2包括相同的逻辑电路，但是第一逻辑单元LC1和第二逻辑单元LC2中的内部互连线M3_I的位置可以彼此不同。当在平面图中观看时，第一逻辑单元LC1中的内部互连线M3_I从与其相邻的第一栅电极GE1偏移的距离可以不同于第二逻辑单元LC2中的内部互连线M3_I从与其相邻的第一栅电极GE1偏移的距离。
第一逻辑单元LC1和第二逻辑单元LC2每个中的布线互连线M3_O可以将其所在的逻辑单元的逻辑电路连接到另一个逻辑单元的逻辑电路。作为示例，布线互连线M3_O可以独立于第一逻辑单元LC1和第二逻辑单元LC2的逻辑电路之外。第一逻辑单元LC1的布线互连线M3_O的数量和形状可以与第二逻辑单元LC2的布线互连线M3_O的数量和形状不同。
在根据本发明构思的示例性实施例的半导体装置中，互连线之间的最小节距可以小于栅电极之间的最小节距。因此，可以增大逻辑单元中的互连线的图案密度以增大半导体装置的集成密度和电导电性的精确度。
虽然已经参照发明构思的示例性实施例具体示出并描述了发明构思，但是对于本领域普通技术人员而言将理解的是，在不脱离发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (22)

1.一种半导体装置，所述半导体装置包括：
第一逻辑单元和第二逻辑单元，位于基底上，基底包括PMOSFET区域和NMOSFET区域，
其中，第一逻辑单元的逻辑电路的结构与第二逻辑单元的逻辑电路的结构相同，
其中，第一逻辑单元和第二逻辑单元中的每个包括：
第一有源图案，位于PMOSFET区域上；
第二有源图案，位于NMOSFET区域上；
第一栅电极和第二栅电极，与第一有源图案和第二有源图案交叉并在第一方向上延伸；
内部互连线，设置在第一栅电极和第二栅电极上，在平面图中位于第一栅电极和第二栅电极之间，并在第一方向上延伸，
其中，内部互连线是包括在第一逻辑单元和第二逻辑单元中的每个逻辑单元的逻辑电路中的互连线，
其中，在第一逻辑单元中，内部互连线在平面图中比第二栅电极更靠近第一栅电极，并且
其中，在第二逻辑单元中，内部互连线在平面图中比第一栅电极更靠近第二栅电极。
2.根据权利要求1所述的半导体装置，其中，当在平面图中观看时，内部互连线从PMOSFET区域延伸到NMOSFET区域，
其中，内部互连线将第一有源图案电连接到第二有源图案，
其中，内部互连线的一个端部设置在PMOSFET区域上，
其中，内部互连线的另一个端部设置在NMOSFET区域上。
3.根据权利要求2所述的半导体装置，其中，第一逻辑单元和第二逻辑单元中的每个还包括：布线互连线，与内部互连线设置在同一水平处，并在第一方向上延伸，
其中，布线互连线延伸超过第一逻辑单元和第二逻辑单元中的每个的边界至其它逻辑单元上。
4.根据权利要求3所述的半导体装置，其中，布线互连线的中心线与内部互连线的中心线之间的距离是n×第二节距，“n”是等于或大于1的整数。
5.根据权利要求1所述的半导体装置，其中，第一栅电极和第二栅电极与在第一方向上延伸的假想栅极迹线对准，
其中，内部互连线与在第一方向上延伸的假想互连线迹线对准，
其中，彼此相邻的假想栅极迹线之间的距离是第一节距，
其中，彼此相邻的假想互连线迹线之间的距离是第二节距。
6.根据权利要求1所述的半导体装置，所述半导体装置还包括：
层间绝缘层，覆盖基底上的第一有源图案和第二有源图案以及第一栅电极和第二栅电极；
有源接触件和栅极接触件，位于层间绝缘层中，
其中，第一有源图案和第二有源图案包括位于第一栅电极和第二栅电极之下的沟道区域和位于沟道区域之间的源极/漏极区域，
其中，有源接触件连接到源极/漏极区域，
其中，栅极接触件连接到第一栅电极和第二栅电极。
7.根据权利要求6所述的半导体装置，所述半导体装置还包括：
第一互连线，设置在有源接触件与内部互连线之间并设置在栅极接触件与内部互连线之间，
其中，第一互连线在第二方向上延伸，
其中，第一互连线将有源接触件和栅极接触件电连接到内部互连线。
8.一种半导体装置，所述半导体装置包括：
第一逻辑单元和第二逻辑单元，位于基底上，
其中，第一逻辑单元的逻辑电路的结构与第二逻辑单元的逻辑电路的结构相同，
其中，第一逻辑单元和第二逻辑单元中的每个包括：
栅电极，与基底的PMOSFET区域和NMOSFET区域交叉并在第一方向上延伸；
内部互连线，设置在栅电极上并在第一方向上延伸，
其中，内部互连线是包括在第一逻辑单元和第二逻辑单元中的每个逻辑单元的逻辑电路中的互连线，
其中，第一逻辑单元的内部互连线在平面图中从第一逻辑单元的栅电极偏移的距离与第二逻辑单元的内部互连线在平面图中从第二逻辑单元的栅电极偏移的距离不同。
9.根据权利要求8所述的半导体装置，其中，内部互连线将PMOSFET区域的PMOS晶体管电连接到NMOSFET区域的NMOS晶体管。
10.根据权利要求8所述的半导体装置，其中，内部互连线的一个端部设置在PMOSFET区域上，
其中，内部互连线的另一个端部设置在NMOSFET区域上。
11.根据权利要求8所述的半导体装置，其中，第一逻辑单元的内部互连线的形状与第二逻辑单元的内部互连线的形状基本相同。
12.根据权利要求8所述的半导体装置，其中，第一逻辑单元和第二逻辑单元中的每个还包括：布线互连线，与内部互连线设置在同一水平处，并在第一方向上延伸，
其中，布线互连线将第一逻辑单元和第二逻辑单元中的每个逻辑单元连接到另一逻辑单元。
13.根据权利要求12所述的半导体装置，其中，栅电极包括位于第一逻辑单元和第二逻辑单元中的每个逻辑单元中的多个栅电极，
其中，栅电极在与第一方向交叉的第二方向上以第一节距布置，
其中，内部互连线和布线互连线在第二方向上以第二节距布置，
其中，第二节距比第一节距小。
14.根据权利要求8所述的半导体装置，其中，第一逻辑单元和第二逻辑单元中的每个逻辑单元还包括：第一互连线，设置在栅电极与内部互连线之间，
其中，第一互连线在与第一方向交叉的第二方向上延伸，
其中，第一互连线在第一逻辑单元中的放置与第一互连线在第二逻辑单元中的放置基本相同。
15.根据权利要求8所述的半导体装置，其中，第一逻辑单元的栅电极在第一逻辑电路中的放置与第二逻辑单元的栅电极在第二逻辑电路中的放置相同。
16.一种用于制造半导体装置的方法，所述方法包括：
设计半导体装置的布局；
通过使用布局在基底上形成图案，
其中，布局的设计包括：
在基底上放置第一标准单元和第二标准单元，其中，第一标准单元的逻辑电路的结构与第二标准单元的逻辑电路的结构相同，第一标准单元和第二标准单元中的每个包括：栅极图案，与基底的PMOSFET区域和NMOSFET区域交叉并在第一方向上延伸；以及内部互连线图案，设置在栅极图案上并在第一方向上延伸，内部互连线图案是包括在第一标准单元和第二标准单元中的每个标准单元的逻辑电路中的互连线；
将第一标准单元和第二标准单元中的每个标准单元中的内部互连线图案与互连线图案迹线进行重新对准，使得第一标准单元的内部互连线图案在平面图中从第一标准单元的栅极图案偏移的距离与第二标准单元的内部互连线图案在平面图中从第二标准单元的栅极图案偏移的距离不同；
对第一标准单元和第二标准单元进行布线以放置与互连线图案迹线对准的布线图案。
17.根据权利要求16所述的方法，其中，第一标准单元和第二标准单元中的每个标准单元的栅极图案与栅极图案迹线对准，
其中，彼此相邻的互连线图案迹线之间的距离是第一距离，
其中，彼此相邻的栅极图案迹线之间的距离是第二距离，
其中，第一距离比第二距离小。
18.根据权利要求17所述的方法，其中，栅极图案、内部互连线图案和布线图案具有在第一方向上延伸的线形状或条形状。
19.根据权利要求16所述的方法，其中，内部互连线图案与布线图案放置在同一水平处。
20.根据权利要求16所述的方法，其中，彼此相邻的互连线图案迹线之间的距离是第一距离，
其中，内部互连线图案在重新对准中移动的最大距离是第一距离的一半。
21.根据权利要求16所述的方法，其中，彼此相邻的互连线图案迹线之间的距离是第一距离，
其中，第一标准单元和第二标准单元中的每个包括：第一互连线图案，位于比内部互连线图案的水平低的水平处，
其中，内部互连线图案在第一方向上延伸，第一互连线图案在与第一方向交叉的第二方向上延伸，
其中，第一互连线图案的一个端部与内部互连线图案的一侧相邻，
其中，在内部互连线图案的重新对准之前，所述一个端部与所述一侧之间的距离是第一余量与第二余量的总和，
其中，第一余量是第一距离的一半，
其中，第二余量是限定用于防止工艺缺陷的最小余量。
22.根据权利要求16所述的方法，其中，内部互连线图案的重新对准包括：将通孔图案和内部互连线图案一起重新对准，所述通孔图案与内部互连线图案叠置。
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