KR20210054437A - 반도체 소자 및 그의 제조 방법 - Google Patents

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김우태
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서문준
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 표준 셀을 배치하는 것; 파워 비아 패턴의 폭을 다른 비아 패턴의 폭과 달라지도록 조절하는 것; 및 파워 비아 패턴과 상기 다른 비아 패턴에 각각 서로 다른 디자인 룰을 적용하여 상기 표준 셀에 라우팅을 수행하는 것을 포함한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 표준 셀을 배치하는 것; 상기 제3 비아 패턴의 폭을 상기 제2 비아 패턴의 폭과 달라지도록 조절하는 것; 및 상기 제2 비아 패턴과 상기 제3 비아 패턴에 각각 서로 다른 디자인 룰을 적용하여 상기 표준 셀에 라우팅을 수행하는 것을 포함할 수 있다. 상기 표준 셀은: 제1 하부 배선 패턴, 제2 하부 배선 패턴 및 하부 파워 패턴; 제1 상부 배선 패턴, 제2 상부 배선 패턴 및 상부 파워 패턴; 상기 제1 하부 배선 패턴과 상기 제1 상부 배선 패턴 사이의 제1 비아 패턴; 상기 제2 하부 배선 패턴과 상기 제2 상부 배선 패턴 사이의 제2 비아 패턴, 상기 제2 비아 패턴의 폭은 상기 제1 비아 패턴의 폭보다 크고; 및 상기 하부 파워 패턴과 상기 상부 파워 패턴 사이의 제3 비아 패턴을 포함할 수 있다. 상기 제3 비아 패턴의 폭은 상기 제2 비아 패턴의 폭과 동일할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 상부 파워 패턴을 배치하는 것; 상기 상부 파워 패턴 상에 표준 셀을 배치하는 것; 상기 표준 셀의 하부 파워 패턴과 상기 상부 파워 패턴 사이에 파워 비아 패턴을 배치하는 것; 상기 파워 비아 패턴의 크기를 조절하여 다른 비아 패턴과 구별시키는 것; 및 상기 표준 셀에 라우팅을 수행하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 로직 셀, 상기 로직 셀은 활성 패턴 및 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 포함하고; 상기 로직 셀 상의 제1 금속 층; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 제1 금속 층은: 상기 활성 패턴 및 상기 게이트 전극 중 적어도 하나와 전기적으로 연결되는 하부 배선; 및 상기 로직 셀의 경계 상에서 제2 방향으로 연장되는 하부 파워 배선을 포함하고, 상기 제2 금속 층은: 상기 하부 배선과 전기적으로 연결되는 상부 배선; 상기 하부 파워 배선과 전기적으로 연결되는 상부 파워 배선; 상기 하부 배선과 상기 상부 배선 사이의 상부 비아; 및 상기 하부 파워 배선과 상기 상부 파워 배선 사이의 상부 파워 비아를 포함하고, 상기 상부 파워 비아에서 가장 큰 부피를 차지하는 금속막은, 상기 상부 비아에서 가장 큰 부피를 차지하는 금속막과 다른 금속을 포함할 수 있다.
본 발명에 따른 반도체 소자의 설계 방법은, 표준 셀들의 배치 및 라우팅 단계에서 추가적으로 파워 비아 패턴의 크기를 조절(resizing)할 수 있다. 파워 비아 패턴의 크기가 달라지면서 다른 비아 패턴과 구별시킬 수 있고, 이로써 배치 및 라우팅 툴이 파워 비아 패턴에 다른 디자인 룰을 적용할 수 있다. 결과적으로, 본 발명은 공정 불량을 막아 소자의 신뢰성을 향상시키고, 상부 파워 배선과 하부 파워 배선을 작은 저항으로 연결시켜 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 도 2의 레이아웃 설계 단계를 통해 설계된 표준 셀의 레이아웃이다.
도 4는 도 2의 표준 셀들의 배치 및 라우팅 단계를 구체적으로 설명하기 위한 순서도이다.
도 5 내지 도 11은 도 4에 나타난 표준 셀들의 배치 및 라우팅 단계를 설명하기 위한 레이아웃 평면도들이다.
도 12는 본 발명의 비교예에 따른 표준 셀들의 배치 및 라우팅 단계를 설명하기 위한 레이아웃 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 레이아웃 평면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 15a 내지 도 15e는 각각 도 14의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 16a 및 도 16b는 각각 본 발명의 일 실시예에 따른 도 15a의 M 영역 및 도 15b의 N 영역을 확대한 단면도들이다.
도 17a 및 도 17b는 각각 본 발명의 다른 실시예에 따른 도 15a의 M 영역 및 도 15b의 N 영역을 확대한 단면도들이다.
도 18a 및 도 18b는 각각 본 발명의 또 다른 실시예에 따른 도 15a의 M 영역 및 도 15b의 N 영역을 확대한 단면도들이다.
도 19a 내지 도 19d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 14의 A-A'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제를 실행할 수 있다. CPU(10)는 상기 운영 체제 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32), 배치 및 라우팅 툴(34), 및/또는 OPC 툴(36)을 실행할 수 있다.
워킹 메모리(30)에는 상기 운영 체제나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 보조 기억 장치(70)에 저장된 상기 운영 체제 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다.
레이아웃 설계를 위한 레이아웃 디자인 툴(32)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. 설계된 표준 셀들을 배치하고, 및 배치된 표준 셀들을 라우팅하는 배치 및 라우팅 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. 설계된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행하는 OPC 툴(36)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 입출력 장치(50)를 통해서 OPC 툴(36)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S20). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
셀 라이브러리(Cell Library)에 저장된 다양한 표준 셀들의 배치(Place) 및 라우팅(Routing)이 수행될 수 있다(S30). 구체적으로, 표준 셀들이 이차원적으로 배치될 수 있다. 배치된 표준 셀들 상에 상위 배선들(라우팅 배선들)이 배치될 수 있다. 라우팅을 수행함으로써 배치된 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 표준 셀들의 배치 및 라우팅은 배치 및 라우팅 툴(34)에 의해 자동적으로 수행될 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S40). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경(바이어스)될 수 있다.
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S50). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S60). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 도 2의 레이아웃 설계 단계(S20)를 통해 설계된 표준 셀의 레이아웃이다. 도 3은 하나의 로직 회로에 대한 표준 셀(STD)을 예시한다. 도 3을 참조하여, 설계된 임의의 표준 셀(STD)을 예시적으로 설명한다.
표준 셀(STD)은 게이트 패턴들(GEa), 제1 배선 패턴들(M1a), 제2 배선 패턴들(M2a) 및 비아 패턴들(V2a, V2b)을 포함할 수 있다. 나아가, 표준 셀(STD)은 다른 레이아웃 패턴들(예를 들어, 활성 영역들, 활성 콘택 패턴들 등)을 더 포함할 수 있다. 도면의 간략화를 위하여, 도 3에 나타난 표준 셀(STD)내의 다른 레이아웃 패턴들(예를 들어, 활성 영역들, 활성 콘택 패턴들 등)은 생략하였다.
게이트 패턴들(GEa)은 제1 방향(D1)으로 연장되며, 제1 방향(D1)에 교차하는(예를 들어, 직교하는) 제2 방향(D2)을 따라 배열될 수 있다. 게이트 패턴들(GEa)은 제1 피치(P1)로 배열될 수 있다. 본 발명에서 사용되는 용어 "피치"는 제1 패턴의 중심 라인과 상기 제1 패턴에 인접하는 제2 패턴의 중심 라인간의 거리일 수 있다. 게이트 패턴들(GEa)은 게이트 전극들을 정의할 수 있다.
제1 배선 패턴들(M1a)은 게이트 패턴들(GEa)보다 상위 레벨에 위치될 수 있다. 제1 배선 패턴들(M1a)은 제1 금속 층(제1 배선들, M1)을 정의할 수 있다. 구체적으로, 제1 배선 패턴들(M1a)은, 제1 하부 파워 패턴(M1a_R1), 제2 하부 파워 패턴(M1a_R2), 및 제1 내지 제5 하부 배선 패턴들(M1a_I1-M1a_I5)을 포함할 수 있다.
제1 하부 파워 패턴(M1a_R1), 제2 하부 파워 패턴(M1a_R2), 및 제1 내지 제5 하부 배선 패턴들(M1a_I1-M1a_I5)은 동일한 레이어(또는 동일한 레벨)에 배치되는 패턴들일 수 있다. 제1 하부 파워 패턴(M1a_R1), 제2 하부 파워 패턴(M1a_R2), 및 제1 내지 제5 하부 배선 패턴들(M1a_I1-M1a_I5)은 제2 방향(D2)을 따라 서로 평행하게 연장될 수 있다
제1 하부 파워 패턴(M1a_R1) 및 제2 하부 파워 패턴(M1a_R2)은 표준 셀(STD)을 가로지르며 연장될 수 있다. 제1 하부 파워 패턴(M1a_R1) 및 제2 하부 파워 패턴(M1a_R2) 사이에 제1 내지 제5 하부 배선 패턴들(M1a_I1-M1a_I5)이 제1 방향(D1)을 따라 배치될 수 있다. 제1 내지 제5 하부 배선 패턴들(M1a_I1-M1a_I5)은 제2 피치(P2)로 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다.
제1 및 제2 하부 파워 패턴들(M1a_R1, M1a_R2) 각각의 선폭은 제1 내지 제5 하부 배선 패턴들(M1a_I1-M1a_I5) 각각의 선폭보다 더 클 수 있다. 제1 및 제2 하부 파워 패턴들(M1a_R1, M1a_R2)은 상대적으로 큰 선폭을 가짐으로써, 배선 저항을 낮출 수 있다.
제2 배선 패턴들(M2a)은 제1 배선 패턴들(M1a)보다 상위 레벨에 위치될 수 있다. 제2 배선 패턴들(M2a)은 제2 금속 층(제2 배선들, M2)을 정의할 수 있다. 라우팅이 수행되기 전의 표준 셀(STD)의 레이아웃에 있어서, 제2 배선 패턴들(M2a)은 제1 및 제2 상부 배선 패턴들(M2a_I1, M2a_I2)을 포함할 수 있다. 제1 및 제2 상부 배선 패턴들(M2a_I1, M2a_I2)은 제1 방향(D1)을 따라 서로 평행하게 연장될 수 있다. 제1 및 제2 상부 배선 패턴들(M2a_I1, M2a_I2)은 게이트 패턴들(GEa)과 평행할 수 있다.
제1 상부 배선 패턴(M2a_I1)의 선폭은 제2 상부 배선 패턴(M2a_I2)의 선폭보다 클 수 있다. 제1 상부 배선 패턴(M2a_I1)은 상대적으로 큰 선폭을 가짐으로써, 배선 저항을 낮출 수 있다.
제1 내지 제7 배선 트랙들(MPT1-MPT7)은 표준 셀(STD) 내에 제2 배선 패턴들(M2a)을 배치하는 데에 사용되는 가상의 선들일 수 있다. 제1 내지 제7 배선 트랙들(MPT1-MPT7)은 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제2 배선 트랙(MPT2) 상에 제1 상부 배선 패턴(M2a_I1)이 배치될 수 있다. 제1 상부 배선 패턴(M2a_I1)의 중심이 제2 배선 트랙(MPT2)에 정렬될 수 있다. 제5 배선 트랙(MPT5) 상에 제2 상부 배선 패턴(M2a_I2)이 배치될 수 있다. 제2 상부 배선 패턴(M2a_I2)의 중심이 제5 배선 트랙(MPT5)에 정렬될 수 있다.
제1 내지 제7 배선 트랙들(MPT1-MPT7)은 제3 피치(P3)로 제2 방향(D2)을 따라 배열될 수 있다. 제3 피치(P3)는 제1 피치(P1)보다 작을 수 있다. 제3 피치(P3)는 제2 피치(P2)보다 클 수 있다.
제1 내지 제7 배선 트랙들(MPT1-MPT7) 중 적어도 하나는 게이트 패턴(GEa)의 중심에 정렬될 수 있다. 예를 들어, 게이트 패턴(GEa)의 중심이 제4 배선 트랙(MPT4)에 정렬될 수 있다.
비아 패턴들(V2a, V2b)은 제1 배선 패턴(M1a)과 제2 배선 패턴(M2a)이 중첩되는 영역에 배치될 수 있다. 비아 패턴들(V2a, V2b)은 제1 비아 패턴(V2a) 및 제2 비아 패턴(V2b)을 포함할 수 있다. 구체적으로, 제2 하부 배선 패턴(M1a_I2)과 제2 상부 배선 패턴(M2a_I2) 사이에 제1 비아 패턴(V2a)이 배치될 수 있다. 제1 하부 배선 패턴(M1a_I1)과 제1 상부 배선 패턴(M2a_I1) 사이에 제2 비아 패턴(V2b)이 배치될 수 있다.
제1 비아 패턴(V2a)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 제2 비아 패턴(V2b)는 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
앞서 설명한 바와 같이, 제1 상부 배선 패턴(M2a_I1)의 선폭은 제2 상부 배선 패턴(M2a_I2)의 선폭보다 클 수 있다. 따라서, 제2 비아 패턴(V2b)은 제1 상부 배선 패턴(M2a_I1)의 선폭에 따라 상대적으로 큰 폭(W2)을 가질 수 있다. 제1 비아 패턴(V2a)은 제2 상부 배선 패턴(M2a_I2)의 선폭에 따라 상대적으로 작은 폭(W1)을 가질 수 있다.
비아 패턴들(V2a, V2b)은, 제1 배선(예를 들어, 제1 배선 패턴(M1a))과 제2 배선(예를 들어, 제2 배선 패턴(M2a))을 서로 수직적으로 연결시키기 위한 비아를 정의할 수 있다. 일 예로, 비아 패턴들(V2a, V2b)은 제2 배선 패턴들(M2a)과 함께 제2 금속 층을 정의할 수 있다.
도 4는 도 2의 표준 셀들의 배치 및 라우팅 단계(S30)를 구체적으로 설명하기 위한 순서도이다. 도 5 내지 도 11은 도 4에 나타난 표준 셀들의 배치 및 라우팅 단계를 설명하기 위한 레이아웃 평면도들이다.
도 4 및 도 5를 참조하면, 제1 방향(D1)으로 연장되는 게이트 패턴들(GEa)이 제2 방향(D2)을 따라 배치될 수 있다. 게이트 패턴들(GEa)은 제1 피치(P1)로 배열될 수 있다.
제1 내지 제13 배선 트랙들(MPT1-MPT13)이 정의될 수 있다. 제1 내지 제13 배선 트랙들(MPT1-MPT13)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 제1 내지 제13 배선 트랙들(MPT1-MPT13)은 제3 피치(P3)로 제2 방향(D2)을 따라 배열될 수 있다.
제1 내지 제13 배선 트랙들(MPT1-MPT13) 중 일부는 게이트 패턴들(GEa)과 중첩될 수 있다. 예를 들어, 제1, 제4, 제7, 제10, 제13 배선 트랙들(MPT1, MPT4, MPT7, MPT10, MPT13) 각각은 게이트 패턴(GEa)의 중심을 가로지를 수 있다.
제2 금속 층(M2)의 파워 배선들이 배치될 수 있다 (S301). 구체적으로, 제1 내지 제13 배선 트랙들(MPT1-MPT13) 중 적어도 하나 상에 한 쌍의 상부 파워 패턴들(M2a_R)이 배치될 수 있다. 예를 들어, 제4 배선 트랙(MPT4) 상에 한 쌍의 상부 파워 패턴들(M2a_R)이 배치될 수 있다. 제10 배선 트랙(MPT10) 상에 한 쌍의 상부 파워 패턴들(M2a_R)이 배치될 수 있다. 상부 파워 패턴들(M2a_R)은 제2 금속 층(M2)의 파워 배선들을 정의할 수 있다.
한 쌍의 상부 파워 패턴들(M2a_R) 각각은, 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 한 쌍의 상부 파워 패턴들(M2a_R)은 게이트 패턴(GEa)과 중첩될 수 있다. 다시 말하면, 게이트 패턴(GEa) 상에 한 쌍의 상부 파워 패턴들(M2a_R)이 제공될 수 있다. 한 쌍의 상부 파워 패턴들(M2a_R)은 게이트 패턴(GEa)을 따라 제1 방향(D1)으로 배열될 수 있다. 한 쌍의 상부 파워 패턴들(M2a_R)은 게이트 패턴(GEa)을 따라 제1 방향(D1)으로 정렬될 수 있다.
상부 파워 패턴들(M2a_R) 각각은 상대적으로 큰 선폭을 가질 수 있다. 예를 들어, 상부 파워 패턴들(M2a_R) 각각의 선폭은 제1 상부 배선 패턴(M2a_I1)의 선폭과 실질적으로 동일할 수 있다. 다른 예로, 도시되진 않았지만, 상부 파워 패턴들(M2a_R) 각각의 선폭은 제1 상부 배선 패턴(M2a_I1)의 선폭보다 클 수도 있다.
도 4 및 도 6을 참조하면, 표준 셀들이 배치될 수 있다 (S301). 구체적으로, 제1 및 제2 표준 셀들(STD1, STD2)이 제2 방향(D2)으로 배치될 수 있다. 예를 들어, 각각의 제1 및 제2 표준 셀들(STD1, STD2)은, 앞서 도 3의 표준셀(STD)일 수 있다.
제1 및 제2 표준 셀들(STD1, STD2) 각각의 양 측에 한 쌍의 분리 패턴들(DBa)이 배치될 수 있다. 예를 들어, 제1 표준 셀(STD1)의 양 측의 게이트 패턴들(GEa)이 분리 패턴들(DBa)로 교체될 수 있다. 제2 표준 셀(STD2)의 양 측의 게이트 패턴들(GEa)이 분리 패턴들(DBa)로 교체될 수 있다. 제1 및 제2 표준 셀들(STD1, STD2) 사이에 분리 패턴(DBa)이 개재될 수 있다.
제1 및 제2 표준 셀들(STD1, STD2) 각각에 있어서, 앞서 배치된 상부 파워 패턴(M2a_R)은 제1 및 제2 상부 배선 패턴들(M2a_I1, M2a_I2) 사이에 위치할 수 있다.
도 4 및 도 7을 참조하면, 파워 비아들이 배치될 수 있다 (S303). 구체적으로, 제1 하부 파워 패턴(M1a_R1)과 상부 파워 패턴(M1a_R)이 중첩되는 영역에 제3 비아 패턴(V2c)이 배치될 수 있다. 제2 하부 파워 패턴(M1a_R2)과 상부 파워 패턴(M1a_R)이 중첩되는 영역에 제3 비아 패턴(V2c)이 배치될 수 있다. 제3 비아 패턴(V2c)은, 상부 파워 패턴(M1a_R)과 하부 파워 패턴(M1a_R1 또는 M1a_R2) 사이의 연결을 정의할 수 있다.
제3 비아 패턴(V2c)은 제2 비아 패턴(V2b)과 실질적으로 동일한 형태를 가질 수 있다. 예를 들어, 제3 비아 패턴(V2c)은 제2 방향(D2)으로 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은, 앞서 도 3의 제2 비아 패턴(V2b)의 제2 폭(W2)과 실질적으로 동일할 수 있다.
도 4 및 도 8을 참조하면, 파워 비아들의 크기가 조절(resizing)될 수 있다 (S304). 구체적으로, 제3 비아 패턴들(V2c) 각각의 크기가 조절될 수 있다. 예를 들어, 제3 비아 패턴들(V2c) 각각의 폭이 제3 폭(W3)에서 제4 폭(W4)으로 증가할 수 있다. 이로써, 제3 비아 패턴(V2c)의 형태가 제2 비아 패턴(V2b)의 형태와 달라질 수 있다. 다시 말하면, 제3 비아 패턴(V2c)의 크기가 조절됨으로써, 도 1의 배치 및 라우팅 툴(34)이 제2 비아 패턴(V2b)과 제3 비아 패턴(V2c)을 서로 다른 비아로 구별할 수 있다. 배치 및 라우팅 툴(34)이 제2 비아 패턴(V2b)과 제3 비아 패턴(V2c)에 각각 서로 다른 디자인 룰을 적용할 수 있다.
도 4 및 도 9를 참조하면, 표준 셀들 상에 라우팅이 수행될 수 있다 (S305). 구체적으로, 제1 및 제2 표준 셀들(STD1, STD2)을 라우팅하는 것은, 라우팅 패턴들(M2a_O)을 배치하는 것을 포함할 수 있다. 라우팅 패턴들(M2a_O)의 배치를 통해, 표준 셀들이 설계된 회로에 맞추어 서로 연결될 수 있다.
각각의 제1 및 제2 표준 셀들(STD1, STD2)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 각각의 제1 및 제2 표준 셀들(STD1, STD2)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 제1 하부 파워 패턴(M1a_R1)이 배치될 수 있다. 제2 셀 경계(CB2) 상에 제2 하부 파워 패턴(M1a_R2)이 배치될 수 있다.
라우팅 패턴들(M2a_O)이 제3 배선 트랙(MPT3) 및 제9 배선 트랙(MPT9) 상에 각각 배치될 수 있다. 라우팅 패턴들(M2a_O)은, 표준 셀 내에서 제1 셀 경계(CB1) 또는 제2 셀 경계(CB2) 밖으로 연장될 수 있다. 일 예로, 라우팅 패턴(M2a_O)은 제1 하부 배선 패턴(M1a_I1)과 연결될 수 있다. 라우팅 패턴들(M2a_O), 제1 및 제2 상부 배선 패턴들(M2a_I1, M2a_I2) 및 상부 파워 패턴들(M2a_R)은 제2 배선 패턴들(M2a)을 구성할 수 있다. 제2 배선 패턴들(M2a)은 제2 금속 층(제2 배선들, M2)을 정의할 수 있다.
라우팅 패턴(M2a_O)과 제1 하부 배선 패턴(M1a_I1) 사이에 제1 비아 패턴(V2a)이 배치될 수 있다. 제1 비아 패턴(V2a)은, 라우팅 패턴(M2a_O)과 제1 하부 배선 패턴(M1a_I1) 사이의 연결을 정의할 수 있다.
라우팅 패턴들(M2a_O) 및 제1 비아 패턴들(V2a)이 배치된 이후, 디자인 룰을 검증할 수 있다 (S306). 구체적으로, 라우팅 단계에서 배치된 제1 비아 패턴(V2a)과 인접하는 제2 비아 패턴(V2b)간의 거리를 측정하여, 디자인 룰을 충족하는지 확인할 수 있다. 라우팅 단계에서 배치된 제1 비아 패턴(V2a)과 인접하는 제3 비아 패턴(V2c)간의 거리를 측정하여, 디자인 룰을 충족하는지 확인할 수 있다.
제1 비아 패턴(V2a)과 제2 비아 패턴(V2b)간의 거리는 제1 거리(L1)로서, 디자인 룰을 충족하는 것으로 확인될 수 있다. 한편, 제3 비아 패턴(V2c)은 하부 파워 배선과 상부 파워 배선을 상대적으로 작은 저항으로 연결시켜야 하기 때문에, 상대적으로 엄격한 디자인 룰이 요구될 수 있다. 제1 비아 패턴(V2a)과 제3 비아 패턴(V2c)간의 거리는 제2 거리(L2)로서, 제1 거리(L1)보다 클 수 있다. 그러나, 제3 비아 패턴(V2c)에 요구되는 디자인 룰은 충족시키지 못하는 것으로 확인될 수 있다.
도 4 및 도 10을 참조하면, 디자인 룰에 위배되는 라우팅 배선을 재배치할 수 있다 (S307). 구체적으로, 라우팅 패턴(M2a_O)이 제3 배선 트랙(MPT3)에서 제6 배선 트랙(MPT6)으로 재배치될 수 있다. 라우팅 패턴(M2a_O)이 제9 배선 트랙(MPT9)에서 제12 배선 트랙(MPT12)으로 재배치될 수 있다.
라우팅 패턴(M2a_O)과 제1 하부 배선 패턴(M1a_I1) 사이에 제1 비아 패턴(V2a)이 배치될 수 있다. 제1 비아 패턴(V2a)과 인접하는 제3 비아 패턴(V2c)간의 거리는 제3 거리(L3)로 측정될 수 있다. 제3 거리(L3)는 제2 거리(L2)보다 클 수 있다. 제3 거리(L3)는 제3 비아 패턴(V2c)에 요구되는 디자인 룰은 충족시키는 것으로 확인될 수 있다.
도 4 및 도 11을 참조하면, 파워 비아들의 크기를 되돌릴 수 있다 (S308). 구체적으로, 라우팅 결과가 제3 비아 패턴(V2c)에 요구되는 디자인 룰을 충족할 경우, 제3 비아 패턴(V2c)의 크기를 원래의 크기로 되돌릴 수 있다. 다시 말하면, 제3 비아 패턴(V2c)의 크기 및 형태가 제2 비아 패턴(V2b)의 크기 및 형태와 실질적으로 동일해질 수 있다.
도 4 및 도 5 내지 도 11을 참조하여 설명한 표준 셀들의 배치 및 라우팅이 완료되면, 설계된 레이아웃에 광 근접 보정이 수행되고, 포토마스크가 제작될 수 있다. 제작된 포토마스크를 이용해 반도체 공정이 수행되어, 반도체 소자가 제조될 수 있다 (도 1 참고).
도 12는 본 발명의 비교예에 따른 표준 셀들의 배치 및 라우팅 단계를 설명하기 위한 레이아웃 평면도이다. 본 비교예에서는, 앞서 도 4 및 도 8을 참조하여 설명한 파워 비아들의 크기를 조절하는 단계(S304)가 생략된 경우를 예시한다.
도 4 및 도 12를 참조하면, 파워 비아들의 크기를 조절하는 단계(S304)가 생략되므로, 제3 비아 패턴(V2c)의 크기 및 형태가 제2 비아 패턴(V2b)의 크기 및 형태와 실질적으로 동일하게 유지될 수 있다. 따라서 배치 및 라우팅 툴(34)은 제2 비아 패턴(V2b)과 제3 비아 패턴(V2c)을 서로 다른 비아로 구별할 수 없다. 제2 비아 패턴(V2b)과 제3 비아 패턴(V2c)에 서로 다른 디자인 룰을 적용할 수 없다.
앞서 도 9를 참조하여 설명한 바와 같이, 라우팅이 수행되어 (S305), 라우팅 패턴들(M2a_O)이 제3 배선 트랙(MPT3) 및 제9 배선 트랙(MPT9) 상에 각각 배치될 수 있다. 제1 비아 패턴(V2a)이 배치될 수 있다.
디자인 룰이 검증될 수 있다 (S306). 이때, 제1 비아 패턴(V2a)과 제3 비아 패턴(V2c)간의 거리는 제2 거리(L2)로서, 배치 및 라우팅 툴(34)은 제1 비아 패턴(V2a)과 제3 비아 패턴(V2c)간의 디자인 룰이 충족되는 것으로 판단할 수 있다. 앞서 설명한 바와 같이, 배치 및 라우팅 툴(34)이 제3 비아 패턴(V2c)에도 제2 비아 패턴(V2b)과 동일한 디자인 룰을 적용하기 때문이다.
결과적으로 본 비교예에 따르면, 배치 및 라우팅 툴(34)이 디자인 룰에 위배됨이 없다고 판단하고 라우팅 단계를 종결할 수 있다. 앞서 설명한 도 11에 따른 레이아웃 결과물과 도 12의 레이아웃 결과물이 서로 달라질 수 있다. 도 11에 나타난 바와 같이, 제1 비아 패턴(V2a)과 제3 비아 패턴(V2c)간의 거리(L2)가 상대적으로 작으므로, 추후 파워 비아를 형성할 때 가까운 제1 비아 패턴(V2a)으로 인한 공정 불량 내지 성능 저하가 발생될 수 있다.
본 발명의 실시예에 따르면, 라우팅 단계 이전에 파워 비아들의 크기를 조절하여 제2 비아 패턴(V2b)과 제3 비아 패턴(V2c)을 서로 구별시키고, 이로써 배치 및 라우팅 툴(34)이 제2 비아 패턴(V2b)과 제3 비아 패턴(V2c)에 각각 서로 다른 디자인 룰을 적용하게 할 수 있다. 따라서, 파워 비아인 제3 비아 패턴(V2c)이 요구하는 디자인 룰을 충족시켜 추후 반도체 제조 공정에서 발생될 수 있는 공정 불량 내지 성능 저하를 막을 수 있다.
본 발명에 따르면, 상대적으로 큰 사이즈를 갖는 파워 비아를 통해 하부 파워 배선과 상부 파워 배선 사이를 작은 저항으로 연결시킬 수 있다. 이로써 반도체 소자의 전기적 특성이 향상될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 레이아웃 평면도이다. 도 4 및 도 13을 참조하면, 파워 비아의 크기를 조절하는 것(S304)은, 제3 비아 패턴(V2c)의 폭을 줄이는 것을 포함할 수 있다. 예를 들어, 제3 비아 패턴들(V2c) 각각의 폭이 제3 폭(W3)에서 제4 폭(W4)으로 감소할 수 있다. 이 경우에도 제3 비아 패턴(V2c)의 형태가 제2 비아 패턴(V2b)의 형태와 달라지므로, 도 1의 배치 및 라우팅 툴(34)이 제2 비아 패턴(V2b)과 제3 비아 패턴(V2c)을 서로 다른 비아로 구별할 수 있다.
단, 제3 비아 패턴(V2c)의 폭(W4)은 도 3의 제1 비아 패턴(V2a)의 제1 폭(W1)보다는 클 수 있다. 제3 비아 패턴(V2c)의 폭(W4)이 제1 폭(W1)과 같아질 경우, 배치 및 라우팅 툴(34)이 제1 비아 패턴(V2a)과 제3 비아 패턴(V2c)을 서로 다른 비아로 구별할 수 없게 된다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 15a 내지 도 15e는 각각 도 14의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다. 도 14 및 도 15a 내지 도 15e에 도시된 반도체 소자는, 도 11의 제1 표준 셀(STD1)의 레이아웃을 이용하여 실제 기판 상에 구현된 반도체 소자의 일 예이다.
도 14 및 도 15a 내지 도 15e를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 15e 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 15e를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 14 및 도 15a 내지 도 15e를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 15e 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 15c를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 파워 배선(M1_R1), 제2 하부 파워 배선(M1_R2), 및 제1 내지 제5 하부 배선들(M1_I1-M1_I5)을 포함할 수 있다.
제1 하부 파워 배선(M1_R1) 및 제2 하부 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 구체적으로, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 제1 하부 파워 배선(M1_R1)이 배치될 수 있다. 제1 하부 파워 배선(M1_R1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 제2 하부 파워 배선(M1_R2)이 배치될 수 있다. 제2 하부 파워 배선(M1_R2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 내지 제5 하부 배선들(M1_I1-M1_I5)은, 제1 및 제2 하부 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 내지 제5 하부 배선들(M1_I1-M1_I5)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
제1 내지 제5 하부 배선들(M1_I1-M1_I5)은, 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다. 제1 금속 층(M1)은, 제1 하부 비아들(VI1a) 및 제2 하부 비아들(VI1b)을 더 포함할 수 있다. 제1 및 제2 하부 비아들(VI1a, VI1b)은 하부 배선들 아래에 제공될 수 있다.
제1 하부 비아(VI1a)는, 활성 콘택(AC)과 하부 배선 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제2 하부 비아(VI1b)는, 게이트 콘택(GC)과 하부 배선 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
구체적으로, 제1 하부 파워 배선(M1_R1)은, 제1 하부 비아(VI1a)를 통해 제1 활성 영역(PR)의 활성 콘택(AC)과 전기적으로 연결될 수 있다 (도 15d 참조). 제2 하부 파워 배선(M1_R2)은, 제1 하부 비아(VI1a)를 통해 제2 활성 영역(NR)의 활성 콘택(AC)과 전기적으로 연결될 수 있다 (도 15d 참조).
제1 하부 배선(M1_I1)은 제1 하부 비아(VI1a)를 통해 활성 콘택(AC)과 전기적으로 연결될 수 있다 (도 15a 참조). 제4 하부 배선(M1_I4)은 제2 하부 비아(VI1b)를 통해 게이트 콘택(GC)과 전기적으로 연결될 수 있다 (도 15c 참조).
일 예로, 하부 배선과 그 아래의 하부 비아는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 하부 배선 및 하부 비아 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제1 및 제2 상부 배선들(M2_I1, M2_I2), 상부 파워 배선들(M2_R), 및 라우팅 배선(M2_O)을 포함할 수 있다. 제2 금속 층(M2)의 상부 배선들 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들은 게이트 전극들(GE)과 평행할 수 있다. 상부 배선들은 제3 피치(P3)로 제2 방향(D2)을 따라 배열될 수 있다. 제3 피치(P3)는 제1 피치(P1)보다 작을 수 있다. 제3 피치(P3)는 제2 피치(P2)보다 클 수 있다.
제1 및 제2 상부 배선들(M2_I1, M2_I2) 각각은, 제1 활성 영역(PR) 상에서 제2 활성 영역(NR) 상으로 연장될 수 있다. 제1 및 제2 상부 배선들(M2_I1, M2_I2) 각각은, 제1 셀 경계(CB1)를 벗어나 연장되지 않을 수 있다. 제1 및 제2 상부 배선들(M2_I1, M2_I2) 각각은, 제2 셀 경계(CB2)를 벗어나 연장되지 않을 수 있다. 예를 들어, 제1 및 제2 상부 배선들(M2_I1, M2_I2) 각각의 일 단은 제1 활성 영역(PR) 상에 위치할 수 있고, 제1 및 제2 상부 배선들(M2_I1, M2_I2) 각각의 타 단은 제2 활성 영역(NR) 상에 위치할 수 있다. 제1 상부 배선(M2_I1)의 선폭은 제2 상부 배선(M2_I2)의 선폭보다 더 클 수 있다.
라우팅 배선(M2_O)은, 제1 셀 경계(CB1) 또는 제2 셀 경계(CB2)를 넘어 연장될 수 있다. 예를 들어, 라우팅 배선(M2_O)은, 로직 셀(LC)과 제1 방향(D1)으로 인접하는 다른 로직 셀 상으로 연장될 수 있다. 다시 말하면, 라우팅 배선(M2_O)은, 로직 셀(LC)의 로직 회로를 다른 로직 셀의 로직 회로와 연결할 수 있다.
한 쌍의 상부 파워 배선들(M2_R)이 게이트 전극(GE) 상에 제공될 수 있다. 한 쌍의 상부 파워 배선들(M2_R)은, 게이트 전극(GE)을 따라 제1 방향(D1)으로 정렬될 수 있다. 다시 말하면, 평면적 관점에서, 한 쌍의 상부 파워 배선들(M2_R)은 게이트 전극(GE)과 중첩될 수 있다. 한 쌍의 상부 파워 배선들(M2_R) 중 제1 상부 파워 배선은, 후술할 제3 상부 비아(VI2c)를 통해 제1 하부 파워 배선(M1_R1)과 전기적으로 연결될 수 있다. 한 쌍의 상부 파워 배선들(M2_R) 중 제2 상부 파워 배선은, 제3 상부 비아(VI2c)를 통해 제2 하부 파워 배선(M1_R2)과 전기적으로 연결될 수 있다 (도 15e 참조).
제2 금속 층(M2)은, 제1 상부 비아들(VI2a), 제2 상부 비아들(VI2b) 및 제3 상부 비아들(VI2c)을 더 포함할 수 있다. 제1 내지 제3 상부 비아들(VI2a, VI2b, VI2c)은 상부 배선들 아래에 제공될 수 있다.
예를 들어, 제2 상부 배선(M2_I2)은 제1 상부 비아(VI2a)를 통해 제4 하부 배선(M1_I4)과 전기적으로 연결될 수 있다 (도 15c 참조). 제1 상부 배선(M2_I1)은 제2 상부 비아(VI2b)를 통해 제1 하부 배선(M1_I1)과 전기적으로 연결될 수 있다 (도 15a 참조). 상부 파워 배선(M2_R)은 제3 상부 비아(VI2c)를 통해 제1 하부 파워 배선(M1_R1)과 전기적으로 연결될 수 있다 (도 15b 참조).
도 15a를 다시 참조하면, 제2 상부 비아(VI2b)의 제2 방향(D2)으로의 폭은 제1 상부 비아(VI2a)의 제2 방향(D2)으로의 폭보다 클 수 있다. 도 15b를 다시 참조하면, 제3 상부 비아(VI2c)의 제2 방향(D2)으로의 폭은 제2 상부 비아(VI2b)의 제2 방향(D2)으로의 폭과 실질적으로 동일할 수 있다. 특히, 제3 상부 비아(VI2c)가 상대적으로 큰 폭을 가짐으로써, 상부 파워 배선(M2_R)과 제1 하부 파워 배선(M1_R1)간의 전기적 저항이 줄어들 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 16a 및 도 16b는 각각 본 발명의 일 실시예에 따른 도 15a의 M 영역 및 도 15b의 N 영역을 확대한 단면도들이다. 도 16a 및 도 16b를 참조하면, 제2 금속 층(M2)의 상부 배선과 그 아래의 상부 비아는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선 및 상부 비아는 듀얼 다마신 공정으로 함께 형성될 수 있다.
구체적으로, 도 16a 및 도 16b에 나타난 도전 구조체는, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 도전 구조체의 상부는 제1 상부 배선(M2_I1)일 수 있고, 도전 구조체의 하부는 제2 상부 비아(VI2b)일 수 있다. 제1 상부 배선(M2_I1)과 제2 상부 비아(VI2b) 사이에 배리어 패턴(BM)은 개재되지 않을 수 있다. 상부 파워 배선(M2_R) 및 제3 상부 비아(VI2c)로 이루어진 도전 구조체는 앞서 설명한 제1 상부 배선(M2_I1) 및 제2 상부 비아(VI2b)로 이루어진 도전 구조체와 실질적으로 동일할 수 있다.
도 17a 및 도 17b는 각각 본 발명의 다른 실시예에 따른 도 15a의 M 영역 및 도 15b의 N 영역을 확대한 단면도들이다. 도 17a 및 도 17b를 참조하면, 제2 금속 층(M2)의 상부 배선과 그 아래의 상부 비아는 앞서 제1 금속 층(M1)의 하부 배선 및 하부 비아와 동일하게 싱글 다마신 공정으로 형성될 수도 있다.
구체적으로, 제4 층간 절연막(140)은 하부 절연막(140a) 및 상부 절연막(140b)을 포함할 수 있다. 하부 절연막(140a)에 제2 상부 비아(VI2b) 및 제3 상부 비아(VI2c)가 제공될 수 있다.
제2 상부 비아(VI2b)는 제1 도전 패턴(FM1) 및 제1 도전 패턴(FM1)을 감싸는 제1 배리어 패턴(BM1)을 포함할 수 있다. 제1 도전 패턴(FM1)은 제2 상부 비아(VI2b)을 구성하는 복수개의 금속막들 중 가장 큰 부피를 차지하는 금속막일 수 있다.
제3 상부 비아(VI2c)는 제2 도전 패턴(FM2) 및 제2 도전 패턴(FM2)을 감싸는 제2 배리어 패턴(BM2)을 포함할 수 있다. 제2 도전 패턴(FM2)은 제3 상부 비아(VI2c)을 구성하는 복수개의 금속막들 중 가장 큰 부피를 차지하는 금속막일 수 있다.
제3 상부 비아(VI2c)의 제2 도전 패턴(FM2)은 제2 상부 비아(VI2b)의 제1 도전 패턴(FM1)과 다른 금속을 포함할 수 있다. 제3 상부 비아(VI2c)는 반도체 소자의 파워 신호를 전달하는데 사용되기 때문에, 제2 상부 비아(VI2b)에 비해 저항이 더 작음이 바람직할 수 있다. 따라서, 제2 도전 패턴(FM2)은 제1 도전 패턴(FM1)보다 저항이 낮은 금속을 포함할 수 있다.
상부 절연막(140b)에 제1 상부 배선(M2_I1) 및 상부 파워 배선(M2_R)이 제공될 수 있다. 제1 상부 배선(M2_I1) 및 상부 파워 배선(M2_R) 각각은 제3 도전 패턴(FM3) 및 제3 도전 패턴(FM3)을 감싸는 제3 배리어 패턴(BM3)을 포함할 수 있다. 제1 상부 배선(M2_I1)의 제3 도전 패턴(FM3)은 상부 파워 배선(M2_R)의 제3 도전 패턴(FM3)과 동일한 금속을 포함할 수 있다.
제2 상부 비아(VI2b)와 제1 상부 배선(M2_I1) 사이에 제1 상부 배선(M2_I1)의 제3 배리어 패턴(BM3)이 개재될 수 있다. 제3 상부 비아(VI2c)와 상부 파워 배선(M2_R) 사이에 상부 파워 배선(M2_R)의 제3 배리어 패턴(BM3)이 개재될 수 있다.
도 18a 및 도 18b는 각각 본 발명의 또 다른 실시예에 따른 도 15a의 M 영역 및 도 15b의 N 영역을 확대한 단면도들이다. 도 18a 및 도 18b를 참조하면, 제2 상부 비아(VI2b)와 제3 상부 비아(VI2c)는 서로 다른 폭을 갖도록 형성될 수 있다. 예를 들어, 제2 상부 비아(VI2b)는 제2 방향(D2)으로 제5 폭(W5)을 가질 수 있고, 제3 상부 비아(VI2c)는 제2 방향(D2)으로 제5 폭(W5)보다 큰 제6 폭(W6)을 가질 수 있다. 다시 말하면, 제3 상부 비아(VI2c)가 제2 상부 비아(VI2b)보다 더 큰 크기를 가질 수 있다.
제5 폭(W5)에 대한 제6 폭(W6)의 비(W6/W5)는 1.1 내지 2일 수 있다. 바람직하기로, 제5 폭(W5)에 대한 제6 폭(W6)의 비(W6/W5)는 1.1 내지 1.5일 수 있다.
제3 상부 비아(VI2c)는 반도체 소자의 파워 신호를 전달하는데 사용되기 때문에, 제2 상부 비아(VI2b)에 비해 저항이 더 작음이 바람직할 수 있다. 제3 상부 비아(VI2c)의 폭이 증가됨으로써, 제3 상부 비아(VI2c)의 저항이 낮아질 수 있다.
도 19a 내지 도 19d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 14의 A-A'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 14 및 도 15a 내지 도 15e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14 및 도 19a 내지 도 19d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 19d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 14 및 도 15a 내지 도 15e를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 표준 셀을 배치하는 것, 상기 표준 셀은:
    제1 하부 배선 패턴, 제2 하부 배선 패턴 및 하부 파워 패턴;
    제1 상부 배선 패턴, 제2 상부 배선 패턴 및 상부 파워 패턴;
    상기 제1 하부 배선 패턴과 상기 제1 상부 배선 패턴 사이의 제1 비아 패턴;
    상기 제2 하부 배선 패턴과 상기 제2 상부 배선 패턴 사이의 제2 비아 패턴, 상기 제2 비아 패턴의 폭은 상기 제1 비아 패턴의 폭보다 크고; 및
    상기 하부 파워 패턴과 상기 상부 파워 패턴 사이의 제3 비아 패턴을 포함하되, 상기 제3 비아 패턴의 폭은 상기 제2 비아 패턴의 폭과 동일하고;
    상기 제3 비아 패턴의 폭을 상기 제2 비아 패턴의 폭과 달라지도록 조절하는 것; 및
    상기 제2 비아 패턴과 상기 제3 비아 패턴에 각각 서로 다른 디자인 룰을 적용하여 상기 표준 셀에 라우팅을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제3 비아 패턴의 폭을 되돌리는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제3 비아 패턴의 폭을 조절하는 것은, 상기 제3 비아 패턴의 폭을 상기 제2 비아 패턴의 폭보다 커지도록 증가시키는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제3 비아 패턴의 폭을 조절하는 것은, 상기 제3 비아 패턴의 폭을 상기 제2 비아 패턴의 폭보다 작아지도록 감소시키는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 라우팅을 수행하는 것은:
    상기 표준 셀을 다른 표준 셀과 연결하는 라우팅 배선 패턴을 배치하는 것; 및
    상기 라우팅 배선 패턴과 상기 제1 상부 배선 패턴 사이에 제4 비아 패턴을 배치하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제4 비아 패턴과 상기 제2 비아 패턴 사이, 및 상기 제4 비아 패턴과 상기 제3 비아 패턴 사이의 디자인 룰을 검증하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제4 비아 패턴과 상기 제3 비아 패턴 사이의 최소 거리는, 상기 제4 비아 패턴과 상기 제2 비아 패턴 사이의 최소 거리보다 더 큰 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 표준 셀을 배치하기 전에, 게이트 패턴들 및 상기 상부 파워 패턴을 배치하는 것을 더 포함하되,
    상기 표준 셀은 상기 게이트 패턴들 및 상기 상부 파워 패턴 상에 오버랩 되게 배치되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 상부 배선 패턴의 선폭은 상기 제1 상부 배선 패턴의 선폭보다 크고,
    상기 상부 파워 패턴의 선폭은 상기 제1 상부 배선 패턴의 선폭보다 큰 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    라우팅이 수행된 레이아웃 상에 광 근접 보정을 수행하는 것;
    광 근접 보정이 수행된 상기 레이아웃에 기초하여 포토마스크를 제조하는 것; 및
    상기 포토마스크를 이용하여 기판 상에 반도체 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
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