KR20230014132A - 반도체 장치 및 그 레이아웃 방법 - Google Patents

반도체 장치 및 그 레이아웃 방법 Download PDF

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KR20230014132A
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이재하
김형규
유태준
천운선
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 갖는 복수의 표준 셀들을 포함하며, 같은 회로를 제공하고 서로 다른 위치의 표준 셀 영역들에 배치되는 일부의 표준 셀들에서, 입력 라인 및/또는 출력 라인이 서로 다른 위치에 배치될 수 있다.

Description

반도체 장치 및 그 레이아웃 방법{SEMICONDUCTOR DEVICE AND LAYOUT METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 레이아웃 방법에 관한 것이다.
반도체 장치는 반도체 기판에 형성되는 반도체 소자들 및 반도체 소자들을 연결하기 위한 배선들 등을 포함하며, 라이브러리에 미리 정의된 표준 셀들을 배치하고 연결함으로써 설계될 수 있다. 반도체 장치의 집적도가 증가함에 따라 반도체 소자들을 연결하기 위한 배선들을 효율적으로 배치하기 위한 다양한 방법들이 제안되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 표준 셀(Standard Cell)들에서 둘 이상의 게이트 구조체들을 서로 연결하는 입력 라인, 및 둘 이상의 활성 영역들을 서로 연결하는 출력 라인 중 적어도 하나의 위치를 복수의 후보군들 중에서 선택함으로써, 설계의 자유도를 높이고 배선들을 효율적으로 배치할 수 있는 반도체 장치 및 그 레이아웃 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 갖는 복수의 표준 셀들을 포함하며, 상기 복수의 표준 셀들은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나에서 다른 위치에 정의되는 제1 표준 셀 영역과 제2 표준 셀 영역에 배치되며, 같은 회로를 제공하는 제1 표준 셀들을 포함하고, 상기 제1 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제1 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제1 출력 라인을 포함하며, 상기 제2 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제2 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제2 출력 라인을 포함하고, 상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 다르거나, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 다르다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 갖는 복수의 표준 셀들을 포함하며, 상기 복수의 표준 셀들은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나에서 다른 위치에 정의되는 제1 표준 셀 영역과 제2 표준 셀 영역에 배치되며, 같은 회로를 제공하는 제1 표준 셀들을 포함하고, 상기 제1 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제1 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제1 출력 라인을 포함하며, 상기 제2 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제2 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제2 출력 라인을 포함하고, 상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 다르고, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 다르다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 갖는 복수의 표준 셀들을 포함하며, 상기 복수의 표준 셀들은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나에서 다른 위치에 정의되는 제1 표준 셀 영역과 제2 표준 셀 영역에 배치되며, 같은 회로를 제공하는 제1 표준 셀들을 포함하고, 상기 제1 표준 셀 영역에 배치되는 상기 제1 표준 셀은, 둘 이상의 게이트 구조체들을 서로 연결하며 상기 제2 방향으로 연장되는 제1 입력 라인, 및 둘 이상의 활성 영역들을 서로 연결하며 상기 제2 방향으로 연장되는 제1 출력 라인을 포함하며, 상기 제2 표준 셀 영역에 배치되는 상기 제1 표준 셀은, 둘 이상의 게이트 구조체들을 서로 연결하며 상기 제2 방향으로 연장되는 제2 입력 라인, 및 둘 이상의 활성 영역들을 서로 연결하며 상기 제2 방향으로 연장되는 제2 출력 라인을 포함하고, 상기 제1 방향에서 상기 제1 입력 라인과 상기 제1 출력 라인 사이의 간격은 상기 제2 입력 라인과 상기 제2 출력 라인 사이의 간격과 다르다.
본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법은, 복수의 표준 셀들을 포함하는 반도체 장치의 레이아웃 방법에 있어서, 표준 셀 라이브러리를 참조하여 상기 복수의 표준 셀들 중 둘 이상의 표준 셀들을 배치하는 단계, 상기 배치된 표준 셀들 사이에 적어도 하나의 필러 셀을 배치하는 단계, 상기 배치된 표준 셀들 중 적어도 하나에서, 둘 이상의 게이트 구조체들을 서로 연결하는 입력 라인, 및 둘 이상의 활성 영역들을 서로 연결하는 출력 라인의 위치를 결정하는 단계, 및 상기 배치된 표준 셀들을 서로 연결하여 레이아웃을 생성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 표준 셀들, 및 표준 셀들 사이에 배치되는 필러 셀들을 포함하는 반도체 장치가 제공된다. 서로 다른 위치에 배치되며 같은 회로를 제공하는 둘 이상의 제1 표준 셀들에서, 입력 라인 및 출력 라인 중 적어도 하나가 서로 다른 위치에 배치될 수 있다. 표준 셀들을 배치하고 서로 연결하는 배치 및 라우팅(Place & Routing) 작업에서 입력 라인 및 출력 라인 중 적어도 하나의 위치를 복수의 후보군들 중에서 선택함으로써, 설계의 자유도를 높이고 배선들을 효율적으로 배치할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀에서 입력 라인과 출력 라인의 배치 방법을 설명하기 위해 제공되는 도면들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다.
도 5는 도 4의 A-A` 방향의 단면을 나타낸 단면도이다.
도 6은 도 4의 B-B` 방향의 단면을 나타낸 단면도이다.
도 7은 도 4의 C-C` 방향의 단면을 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀에서 입력 라인과 출력 라인의 배치 방법을 설명하기 위해 제공되는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다.
도 11은 도 10의 D-D` 방향의 단면을 나타낸 단면도이다.
도 12는 도 10의 E-E` 방향의 단면을 나타낸 단면도이다.
도 13은 도 10의 F-F` 방향의 단면을 나타낸 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법을 설명하기 위해 제공되는 흐름도이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다.
도 17은 도 16에 도시한 표준 셀이 제공하는 회로를 간단하게 나타낸 회로도이다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀에서 입력 라인과 출력 라인의 배치 방법을 설명하기 위해 제공되는 도면들이다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치에서 서로 다른 위치에 배치되는 표준 셀들을 간단하게 나타낸 도면들이다.
도 25 내지 도 28은 본 발명의 일 실시예에 따른 반도체 장치에서 서로 다른 위치에 배치되는 표준 셀들을 간단하게 나타낸 도면들이다.
도 29는 도 25 내지 도 28에 도시한 표준 셀이 제공하는 회로를 간단하게 나타낸 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, RTL(Register Transfer Level) 설계로 시작될 수 있다(S10). RTL 설계에 의해 생성되는 RTL 코드는 반도체 장치의 기능을 정의할 수 있다. 일례로, RTL 코드는 VHDL(VHSIC Hardware Description Language), Verilog 등과 같은 언어로 표현될 수 있다.
RTL 코드가 생성되면, 소정의 라이브러리에 저장된 표준 셀들을 이용하여 RTL 코드로부터 반도체 장치의 넷 리스트 데이터를 생성하는 논리 합성이 실행될 수 있다(S11). 넷 리스트 데이터는 표준 셀들, 및 표준 셀들의 연결 관계를 정의하는 데이터를 포함할 수 있으며, 소정의 반도체 설계 툴에 의해 생성될 수 있다. 표준 셀들은 AND, OR, NOR, 인버터, OAI(Or And Inverter), AOI(And Or Inverter), 플립-플롭, 래치 등과 같은 다양한 회로를 제공할 수 있다.
이후, 넷 리스트 데이터를 참조하여 레이아웃 데이터를 생성하는 배치 및 라우팅(Place & Routing) 작업이 실행될 수 있다(S12). S12 단계의 배치 및 라우팅 작업은, 라이브러리에 저장된 표준 셀들의 레이아웃을 참조하여 실행될 수 있다. 배치 및 라우팅 작업을 실행하는 반도체 설계 툴은, 표준 셀들이 저장된 라이브러리 및 넷 리스트 데이터를 참조하여 표준 셀들의 배치 정보, 및 배치된 표준 셀들을 연결하는 라우팅 정보를 포함하는 레이아웃 데이터를 생성할 수 있다.
배치 및 라우팅 작업이 완료되면, S12 단계에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정을 실행할 수 있다(S13). 광학 근접 보정이 완료되면, 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터가 생성될 있다(S14). 마스크 데이터를 이용하여 포토 레지스트 등에 노광이 진행되고 마스크를 생성한 후에, 마스크를 이용한 반도체 공정을 진행하여(S15) 반도체 장치를 제조할 수 있다.
배치 및 라우팅 작업에서 표준 셀들은 표준 셀 영역들에 배치되며, 표준 셀 영역들 사이의 빈 공간은 필러 셀 영역들로 할당되어 필러 셀들로 채워질 수 있다. 라우팅 작업에서는 표준 셀들에 포함되는 반도체 소자들을 서로 연결하는 배선 패턴들을 형성할 수 있다.
일반적으로 표준 셀들 각각에는, 반도체 소자들을 연결하기 위한 배선 패턴들 중 적어도 일부의 위치가 미리 정의되어 있으며, 일례로 표준 셀들이 제공하는 회로를 구현하는 데에 필요한 배선 패턴들이 미리 정의될 수 있다. 표준 셀들에 미리 정의된 배선 패턴들은, 서로 다른 위치에 배치되고 하나의 입력 신호를 입력받는 입력 배선들을 연결하는 입력 라인, 및 서로 다른 위치에 배치되고 하나의 출력 신호를 출력하는 출력 배선들을 연결하는 출력 라인을 포함할 수 있다.
다만, 모든 표준 셀들에서 입력 라인과 출력 라인의 위치가 미리 정의되는 경우, 배치 및 라우팅 작업에서 설계의 자유도가 감소하고, 배선 패턴들을 효율적으로 배치하지 못함에 따라 반도체 장치의 성능이 저하되는 등의 문제가 발생할 수 있다. 본 발명의 일 실시예에서는, 표준 셀들 중 적어도 하나에서, 입력 라인과 출력 라인의 위치를 미리 정의하지 않고 입력 라인과 출력 라인이 배치될 수 있는 위치의 후보들을 정의할 수 있다. 따라서, 배치 및 라우팅 작업에서 입력 라인 및 출력 라인을 포함한 배선 패턴들의 설계 자유도를 확보하고, 배선 패턴들을 효율적으로 배치하여 반도체 장치의 성능을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀에서 입력 라인과 출력 라인의 배치 방법을 설명하기 위해 제공되는 도면들이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서, 표준 셀(100)은 제1 방향(X축 방향)으로 연장되는 활성 영역들(105), 제2 방향(Y축 방향)으로 연장되며 활성 영역(105)과 교차하는 게이트 구조체들(110) 등을 포함할 수 있다. 활성 영역들(105)과 게이트 구조체들(110)은 복수의 반도체 소자들을 제공할 수 있다. 일례로, 게이트 구조체들(110) 중 하나와, 그 양측에 배치된 활성 영역들(105)이 하나의 트랜지스터를 제공할 수 있다. 활성 영역들(105)은 게이트 구조체들(110)과 인접하는 활성 컨택들(120)과 연결될 수 있다.
또한 표준 셀(100)은, 게이트 비아(115)를 통해 게이트 구조체들(110) 중 적어도 하나와 연결되는 입력 배선들(131), 및 활성 비아(125)를 통해 활성 컨택들(120) 중 적어도 하나와 연결되는 출력 배선들(132)을 갖는 하부 배선 패턴들(130)을 포함할 수 있다. 하부 배선 패턴들(130)은 금속, 금속 실리사이드 등의 도전성 물질로 형성되며, 도 2 및 도 3에 도시한 바와 같이 제1 방향으로 연장될 수 있다.
일례로, 서로 다른 위치에 배치되는 한 쌍의 입력 배선들(131)이 제2 방향으로 연장되는 입력 라인에 의해 서로 연결되어 하나의 입력 신호가 한 쌍의 입력 배선들(131)에 공통으로 입력될 수 있다. 또한, 서로 다른 위치에 배치되는 한 쌍의 출력 배선들(132)이 제2 방향으로 연장되는 출력 라인에 의해 서로 연결되어, 하나의 출력 신호를 내보낼 수 있다. 입력 라인과 출력 라인은 제3 방향(Z축 방향)으로 하부 배선 패턴들(130)보다 상부에 위치하며, 금속, 금속 실리사이드 등의 도전성 물질로 형성될 수 있다.
도 2 및 도 3에 도시한 일 실시예에서는, 표준 셀(100)에서 입력 라인과 출력 라인의 위치가 미리 결정되지 않으며, 입력 라인 및 출력 라인이 배치될 수 있는 후보 위치들(ILC, OLC)만이 제공될 수 있다. 일례로, 입력 라인과 출력 라인은 하부 배선 패턴들(130)보다 상부에 배치되는 배선 패턴들의 배치 룰에 따라 미리 정해진 폭과 간격을 가지며 배치되어야 할 수 있다. 또한, 입력 라인과 출력 라인 각각의 후보 위치들(ILC, OLC)은, 입력 배선들(131)을 서로 연결하고, 출력 배선들(132)을 서로 연결할 수 있는 위치로 제한될 수 있다.
따라서, 도 2 및 도 3에 도시한 바와 같이 입력 라인의 후보 위치들(ILC)과 출력 라인의 후보 위치들(OLC)이 표준 셀(100)에 미리 정의될 수 있다. 표준 셀(100)을 이용하여 반도체 장치의 레이아웃을 설계하는 과정에서, 표준 셀(100)을 다른 표준 셀들과 연결하는 배선 패턴들의 위치와 개수 등을 고려하여, 후보 위치들(ILC, OLC) 중에서 입력 라인과 출력 라인의 위치를 각각 선택할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다.
도 4를 참조하면, 앞서 도 2 및 도 3을 참조하여 설명한 일 실시예에 따른 표준 셀(100)에서, 입력 라인(150)과 출력 라인(160) 각각의 위치가 결정될 수 있다. 도 4에 도시한 일 실시예에서, 입력 라인(150)은 도 2에 도시된 후보 위치들(ILC) 중 가장 우측의 후보 위치에 배치되며, 출력 라인(160)은 도 3에 도시된 후보 위치들(OLC) 중 가운데 후보 위치에 배치될 수 있다. 일 실시예에서, 제1 방향에서 입력 라인(150)과 출력 라인(160)의 폭은, 게이트 구조체들(130) 각각의 폭보다 클 수 있다.
입력 라인(150)은 한 쌍의 하부 입력 비아들(141)을 통해 제2 방향(Y축 방향)에서 서로 분리되는 한 쌍의 입력 배선들(131)을 서로 연결할 수 있다. 한편, 출력 라인(160)은 한 쌍의 하부 출력 비아들(142)을 통해 제2 방향에서 서로 분리되는 한 쌍의 출력 배선들(132)을 서로 연결할 수 있다. 따라서, 입력 라인(150)을 통해 하나의 입력 신호가 한 쌍의 입력 배선들(131)에 공통으로 입력될 수 있으며, 출력 라인(160)을 통해 한 쌍의 출력 배선들(132)이 공통으로 내보내는 출력 신호가 출력될 수 있다.
입력 라인(150)에 의해 서로 연결되는 입력 배선들(131)은 게이트 비아들(115)에 의해 게이트 구조체들(110) 중 둘 이상에 연결될 수 있다. 입력 라인(150)과 전기적으로 연결되는 게이트 비아들(115)은 제1 방향에서 서로 다른 위치에 배치되며, 따라서 서로 다른 게이트 구조체들(110)에 연결될 수 있다.
유사하게, 출력 라인(160)에 의해 서로 연결되는 출력 배선들(132)은 활성 비아들(125)을 통해 둘 이상의 활성 컨택들(120)에 연결될 수 있다. 도 4를 참조하면, 출력 라인(160)에 연결되는 활성 컨택들(120)은 서로 다른 도전형의 불순물들로 도핑될 수 있다.
한편, 실시예들에 따라, 입력 라인(150)과 출력 라인(160)이 형성되지 않은 나머지 후보 위치들(ILC, OLC)에도 메탈 배선들이 형성될 수 있다. 나머지 후보 위치들(ILC, OLC)에 형성되는 메탈 배선들은, 입력 라인(150) 및 출력 라인(160)과 같은 폭으로 형성될 수 있다.
이하, 도 5 내지 도 7을 참조하여, 본 발명의 일 실시에에 따른 반도체 장치에 포함되는 표준 셀(100)의 구조를 더욱 상세히 설명하기로 한다.
도 5는 도 4의 A-A` 방향의 단면을 나타낸 단면도이며, 도 6은 도 4의 B-B` 방향의 단면을 나타낸 단면도이다. 도 7은 도 4의 C-C` 방향의 단면을 나타낸 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 표준 셀(100)은 반도체 기판(101)에 형성되는 활성 영역들(105), 활성 영역들(105) 사이에 배치되는 게이트 구조체들(110), 활성 영역들(105)에 연결되는 활성 컨택들(120) 등을 포함할 수 있다. 제1 방향(X축 방향)에서 서로 인접한 활성 영역들(105) 사이에 채널 영역(103)이 정의되며, 채널 영역(103) 상에는 게이트 구조체들(110) 중 적어도 하나가 배치될 수 있다.
도 5 내지 도 7을 참조하여 설명하는 일 실시예에서, 표준 셀(100)의 반도체 소자들 각각의 채널 영역은 핀 구조체들로 구현되는 것을 가정하였으나, 이와 달리 반도체 기판(101) 상부에 형성되어 게이트 구조체들(110)로 둘러싸이는 나노 와이어, 나노 시트 등으로 구현될 수도 있다. 또는, 반도체 소자들 각각의 채널 영역이 제3 방향(Z축 방향)으로 돌출되는 구조체가 아닌, 반도체 기판(101)의 상면 내에 구현될 수도 있다. 다시 말해, 반도체 소자들 각각이 일반적인 수평 트랜지스터로 구현될 수도 있다.
도 5를 참조하면, 게이트 구조체들(110) 각각은 게이트 스페이서(111), 게이트 절연층(112), 게이트 도전층(113) 및 캡핑층(114) 등을 포함할 수 있다. 다만 실시예들에 따라 게이트 구조체들(110) 각각의 구조는 다양하게 변형될 수 있다. 일례로, 반도체 소자들 각각의 문턱 전압 등을 고려하여 게이트 절연층(112)의 두께 및/또는 물질이 달라지거나, 게이트 도전층(113)의 물질 및/또는 적층 구조가 달라질 수도 있다.
활성 컨택들(120)은 게이트 구조체들(110)과 제1 방향(X축 방향)에서 인접하며, 활성 영역들(105)에 연결될 수 있다. 활성 컨택들(120)은 금속, 금속 실리사이드, 폴리실리콘 등으로 형성될 수 있으며, 서로 다른 물질로 형성되는 둘 이상의 층들을 포함할 수도 있다. 일례로, 활성 컨택들(120) 각각은 활성 영역들(105)과 직접 접촉하는 금속 실리사이드층, 및 금속 실리사이드층 상에 배치되는 금속층을 포함할 수 있다.
활성 컨택들(120) 중 적어도 하나는, 그 상부에 배치되는 활성 비아(125)를 통해, 출력 배선들(132) 중 하나에 연결될 수 있다. 활성 비아(125)와 출력 배선들(132) 역시 복수의 층들을 포함할 수 있으며, 일례로 배리어 금속층과 필(fill) 금속층을 포함할 수 있다. 실시예들에 따라, 출력 배선들(132)과 활성 비아(125)는 한 번의 공정에서 형성될 수도 있으며, 이 경우, 출력 배선들(132)과 활성 비아(125)의 배리어 금속층이 하나로 연결될 수 있다.
출력 배선들(132)은 그 상부의 하부 출력 비아들(142) 중 하나를 통해, 출력 라인(160)과 연결될 수 있다. 출력 라인(160)은 입력 라인(150)과 같은 높이에 배치되며, 일례로 하부 배선 패턴들(130)이 배치되는 층을 제1 배선층으로, 입력 라인(150)과 출력 라인(160)이 배치되는 층은 제2 배선층으로 정의될 수 있다.
일 실시예에서, 제1 배선층에 배치되는 하부 배선 패턴들(130)의 위치는 표준 셀(100)에 미리 정의될 수 있다. 반면, 제2 배선층에 배치되는 배선 패턴들 중 적어도 일부, 예를 들어 입력 라인(150)과 출력 라인(160)의 위치는 표준 셀(100)에서 미리 정의되지 않을 수 있으며, 배치 및 라우팅 작업 중에 표준 셀(100)에 정의된 후보 위치들 중에서 입력 라인(150)과 출력 라인(160)의 위치가 각각 선택될 수 있다.
한편, 표준 셀(110)에는 층간 절연층(170)이 포함될 수 있으며, 층간 절연층(170)은 복수의 층간 절연층들(171-175)을 포함할 수 있다. 일례로 제1 층간 절연층(171)은 게이트 구조체들(110) 및 활성 컨택들(120)과 같은 높이에 배치될 수 있으며, 제2 층간 절연층(172)은 활성 비아(125) 및 게이트 비아(115)와 같은 높이에 배치될 수 있다. 제3 층간 절연층(173)은 제1 배선층과 같은 높이에 배치되고, 제4 층간 절연층(174)은 하부 비아들(141, 142)과 같은 높이에 배치되며, 제5 층간 절연층(175)은 제2 배선층과 같은 높이에 배치될 수 있다. 층간 절연층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 6을 참조하면, 반도체 기판(101) 상에 형성되는 소자 분리막(102)에 의해 반도체 소자들이 표준 셀(100) 내에서 분리될 수 있다. 일례로, 제2 방향(Y축 방향)에서 소자 분리막(102)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다.
채널 영역(103)은 반도체 기판(101)의 상면에 수직한 제3 방향으로 연장되는 핀 구조체들에 의해 제공될 수 있으며, 게이트 구조체들(110) 중 게이트 절연층(112)은 핀 구조체들을 타고 넘어가는 형상을 가질 수 있다. 다시 말해, 핀 구조체들의 측면과 상면이 모두 게이트 절연층(112)과 접촉할 수 있다. 도 6을 참조하면, 핀 구조체들의 측면과 상면에 게이트 절연층(112)이 접촉하며, 게이트 절연층(112) 상에 게이트 도전층(113)과 캡핑층(114)이 형성될 수 있다.
게이트 비아(115)는 게이트 도전층(113)과 연결될 수 있으며, 일례로 제1 층간 절연층(171) 및 제2 층간 절연층(172)을 관통할 수 있다. 게이트 비아(115)의 하면은 게이트 도전층(113)과 접촉하고, 게이트 비아(115)의 상면은 활성 컨택들(120)의 상면보다 높은 위치에 배치될 수 있다. 일례로 게이트 비아(115)의 상면은 제2 층간 절연층(172)의 상면과 같은 높이에 배치될 수 있다.
게이트 비아(115)는 제1 배선층에서 제1 방향으로 연장되는 입력 배선들(131) 중 적어도 하나에 연결될 수 있다. 입력 배선들(131)은 입력 비아들(141)에 의해 제2 배선층에서 제2 방향으로 연장되는 입력 라인(150)에 연결될 수 있다. 따라서, 도 6에 도시한 바와 같이, 하나의 입력 라인(150)에 의해 둘 이상의 입력 배선들(131)이 서로 연결될 수 있다.
한편, 실시예들에 따라, 입력 라인(150)에 의해 서로 전기적으로 연결되는 게이트 구조체들(110) 중 적어도 하나에는 제2 방향에서 서로 다른 위치에 배치되는 둘 이상의 게이트 비아들(115)이 연결될 수도 있다. 일례로, 도 6에 도시한 일 실시예에서, 입력 배선들(131) 각각이 게이트 비아(115)에 의해 게이트 도전층(113)과 연결될 수 있다. 이 경우, 입력 배선들(131)은 제3 방향으로 상부에서 입력 라인(150)에 의해 서로 전기적으로 연결되고, 제3 방향으로 하부에서 게이트 도전층(113)에 의해 서로 전기적으로 연결될 수 있다.
도 7을 참조하면, 앞서 도 6을 참조하여 설명한 바와 같이, 반도체 기판(101) 상에 형성되는 소자 분리막(102)에 의해 반도체 소자들이 표준 셀(100) 내에서 분리될 수 있다. 일례로, 제2 방향에서 소자 분리막(102)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다. 따라서, 소자 분리막(102)의 일측에 배치되는 활성 영역들(105)과, 소자 분리막(102)의 다른 일측에 배치되는 활성 영역들(105)은 서로 다른 도전형의 불순물로 도핑될 수 있다.
활성 영역들(105)은 앞서 도 5를 참조하여 설명한 바와 같이, 제1 방향에서 채널 영역(103)과 연결될 수 있다. 일례로 활성 영역들(105)은 반도체 기판(101)에 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 적용함으로써 형성될 수 있다. 활성 영역들(105)은 활성 컨택들(120)과 연결되며, 일례로 활성 컨택들(120)은 활성 영역들(105)의 일부 영역을 리세스하는 형상으로 형성될 수 있다. 활성 컨택들(120) 각각에 의해, 제2 방향에서 서로 물리적으로 분리된 활성 영역들(105)이 전기적으로 연결될 수 있다.
도 7을 참조하면, 활성 컨택들(120)의 상면은 제1 층간 절연층(171)의 상면과 같은 높이에 배치될 수 있다. 따라서, 활성 컨택들(120)의 상면은, 제3 방향에서 게이트 구조체들(110)의 상면과, 게이트 비아(115)의 상면 사이에 위치할 수 있다. 다만 이는 하나의 실시예일뿐이며, 다른 실시예들에서 활성 컨택들(120)과 게이트 구조체들(110), 및 게이트 비아(115)의 배치 형태와 높이 등은 다양하게 변형될 수 있다.
앞서 도 4를 참조하여 설명한 바와 같이, 활성 컨택들(120)은 활성 비아들(125)에 의해 제1 배선층의 출력 배선들(132)과 연결될 수 있다. 도 7을 참조하면, 출력 배선들(132)은 그 상부의 출력 비아들(142)을 통해 하나의 출력 라인(160)에 연결될 수 있다. 따라서, 하나의 출력 라인(160)에 의해 둘 이상이 출력 배선들(132)이 서로 전기적으로 연결될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다.
도 8에 도시한 일 실시예에 따른 표준 셀(100A)은, 앞서 도 2 내지 도 7을 참조하여 설명한 일 실시예에 따른 표준 셀(100)과 같은 회로를 제공할 수 있다. 다만, 표준 셀(100A)에 포함되는 입력 라인(150A)과 출력 라인(160A) 각각의 위치가, 앞서 도 4를 참조하여 설명한 일 실시예에 따른 표준 셀(100)과 다르게 선택될 수 있다. 도 8에 도시한 일 실시예에서, 입력 라인(150A)은 도 2에 도시된 후보 위치들(ILC) 중 가운데의 후보 위치에 배치되며, 출력 라인(160A)은 도 3에 도시된 후보 위치들(OLC) 중 가장 좌측의 후보 위치에 배치될 수 있다.
도 4를 참조하여 설명한 표준 셀(100)과, 도 8을 참조하여 설명한 표준 셀(100A)은 하나의 반도체 장치에 포함될 수 있다. 다만, 표준 셀들(100, 100A)은 반도체 장치에서 서로 다른 위치에 배치될 수 있으며, 일례로 도 4를 참조하여 설명한 표준 셀(100)은 제1 표준 셀 영역에 배치되고, 도 8을 참조하여 설명한 표준 셀(100A)은 제1 표준 셀 영역과 다른 위치의 제2 표준 셀 영역에 배치될 수 있다.
따라서, 같은 회로를 제공하는 표준 셀들(100, 100A) 각각에서, 입력 라인들(150, 150A)의 위치가 서로 다르거나, 또는 출력 라인들(160, 160A)의 위치가 서로 다를 수 있다. 표준 셀들(100, 100A)을 배치하고 서로 연결하는 설계 과정에서, 필요에 따라 입력 라인들(150, 150A)과 출력 라인들(160, 160A)의 위치를 복수의 후보 위치들(ILC, OLC) 중에서 선택할 수 있으므로, 설계의 자유도를 높이고, 배선 패턴들을 효율적으로 배치하여 저항과 기생 커패시턴스 등을 낮춤으로써 반도체 장치의 성능을 개선할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀에서 입력 라인과 출력 라인의 배치 방법을 설명하기 위해 제공되는 도면들이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서, 표준 셀(200)은 제1 방향(X축 방향)으로 연장되는 활성 영역들(205), 제2 방향(Y축 방향)으로 연장되며 활성 영역들(205)과 교차하는 게이트 구조체들(210), 활성 영역들(205)에 연결되는 활성 컨택들(220) 등을 포함할 수 있다. 활성 영역들(205)과 게이트 구조체들(210)은 복수의 반도체 소자들을 제공할 수 있다.
또한 표준 셀(200)은, 제3 방향(Z축 방향)에서 활성 컨택들(220)보다 상부에 배치되는 제1 배선층과 제2 배선층을 포함할 수 있다. 제1 배선층에는 하부 배선 패턴들(230)이 배치되며, 일례로 게이트 구조체들(210)에 연결되는 입력 배선들(231), 및 활성 컨택들(220)에 연결되는 출력 배선들(232)이 배치될 수 있다. 하부 배선 패턴들(230)은 제1 방향으로 연장될 수 있다.
제2 배선층에는 제2 방향으로 연장되는 중간 배선 패턴들(240)이 배치될 수 있다. 중간 배선 패턴들(240) 중 하나는 하부 입력 비아들(241)을 통해 둘 이상의 입력 배선들(231)을 서로 연결할 수 있으며, 다른 하나는 하부 출력 비아들(242)을 통해 둘 이상의 출력 배선들(232)을 서로 연결할 수 있다.
도 9에 도시한 일 실시예에서, 제2 배선층보다 상부에 위치하는 제3 배선층에 입력 라인과 출력 라인이 배치될 수 있다. 도 9를 참조하면, 입력 라인 및 출력 라인이 배치될 수 있는 후보 위치들(ILC, OLC)이 표준 셀(200)에 제공되며, 후보 위치들(ILC, OLC)은 제2 방향에서 서로 다른 위치에 정의될 수 있다. 따라서, 하나의 반도체 장치에서 서로 다른 제1 및 제2 표준 셀 영역들에 둘 이상의 표준 셀(200)이 배치되는 경우, 제1 표준 셀 영역에 배치되는 표준 셀(200)의 입력 라인과, 제2 표준 셀 영역에 배치되는 표준 셀(200)의 입력 라인은 제2 방향에서 서로 다른 위치에 배치될 수 있다. 또는, 제1 표준 셀 영역에 배치되는 표준 셀(200)의 출력 라인과, 제2 표준 셀 영역에 배치되는 표준 셀(200)의 출력 라인은 제2 방향에서 서로 다른 위치에 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다.
도 10을 참조하면, 앞서 도 9를 참조하여 설명한 후보 위치들(ILC, OLC) 중에서 입력 라인(250)과 출력 라인(260) 각각의 위치가 결정될 수 있다. 입력 라인(250)은 상부 입력 비아(251)를 통해, 중간 배선 패턴들(240) 중에서 둘 이상의 입력 배선들(231)과 연결된 하나의 중간 배선 패턴에 연결될 수 있다. 한편, 출력 라인(260)은 상부 출력 비아(252)를 통해, 중간 배선 패턴들(240) 중에서 둘 이상의 출력 배선들(232)과 연결된 다른 하나의 중간 배선 패턴에 연결될 수 있다.
이하, 도 11 내지 도 13을 참조하여, 본 발명의 일 실시에에 따른 반도체 장치에 포함되는 표준 셀(100)의 구조를 더욱 상세히 설명하기로 한다.
도 11은 도 10의 D-D` 방향의 단면을 나타낸 단면도이며, 도 12는 도 10의 E-E` 방향의 단면을 나타낸 단면도이다. 도 13은 도 10의 F-F` 방향의 단면을 나타낸 단면도이다.
도 11 내지 도 14를 참조하면, 본 발명의 일 실시예에 따른 표준 셀(200)은 반도체 기판(201)에 형성되는 활성 영역들(205), 활성 영역들(205) 사이에 배치되는 게이트 구조체들(210), 활성 영역들(205)에 연결되는 활성 컨택들(220) 등을 포함할 수 있다. 제1 방향(X축 방향)에서 서로 인접한 활성 영역들(205) 사이에 채널 영역(203)이 정의되며, 채널 영역(203) 상에는 게이트 구조체들(210) 중 적어도 하나가 배치될 수 있다.
게이트 구조체들(210)과 활성 영역들(205) 및 활성 컨택들(220) 상에는 복수의 배선층들이 배치되며, 복수의 배선층들은 층간 절연층(270) 내에 형성될 수 있다. 층간 절연층(270)은 복수의 층간 절연층들(271-277)을 포함할 수 있으며, 층간 절연층(270)의 구조는 앞서 도 5 내지 도 7을 참조하여 설명한 바와 유사할 수 있다.
도 11을 참조하면, 게이트 구조체들(210) 각각은 게이트 스페이서(211), 게이트 절연층(212), 게이트 도전층(213) 및 캡핑층(214) 등을 포함할 수 있다. 다만 실시예들에 따라 게이트 구조체들(210) 각각의 구조는 다양하게 변형될 수 있다. 활성 컨택들(220)은 게이트 구조체들(210)과 제1 방향(X축 방향)에서 인접하며, 활성 영역들(205)에 연결될 수 있다.
활성 컨택들(220) 중 적어도 하나는, 그 상부에 배치되는 활성 비아(225)를 통해, 출력 배선들(232) 중 하나에 연결될 수 있다. 실시예들에 따라 활성 비아(225)와 출력 배선들(232) 역시 복수의 층들을 포함할 수 있다. 출력 배선들(232)은 제1 방향으로 연장되며, 그 상부의 하부 출력 비아들(242) 중 적어도 하나를 통해, 중간 배선 패턴들(240) 중 적어도 하나와 연결될 수 있다. 일례로 하부 배선 패턴들(230)이 배치되는 층은 제1 배선층으로, 입력 라인(250)과 출력 라인(260)이 배치되는 층은 제2 배선층으로 정의될 수 있다.
일 실시예에서, 제1 배선층에 배치되는 하부 배선 패턴들(230), 및 제2 배선층에 배치되는 중간 배선 패턴들(240)의 위치는 표준 셀(200)에 미리 정의될 수 있다. 반면, 중간 배선 패턴들(240)의 상부에 배치되는 입력 라인(250)과 출력 라인(260)의 위치는 표준 셀(200)에 정의되지 않을 수 있다. 입력 라인(250)과 출력 라인(260)은, 제2 배선층 상부의 제3 배선층에 배치될 수 있다. 배치 및 라우팅 작업 중에 표준 셀(200)의 제3 배선층에 정의된 후보 위치들 중에서 입력 라인(250)과 출력 라인(260)의 위치가 각각 선택될 수 있다.
도 11을 참조하면, 배치 및 라우팅 작업 중에 제3 배선층에서 그 위치가 결정된 출력 라인(260)이 상부 출력 비아(252)를 통해 중간 배선 패턴들(240) 중 적어도 하나와 연결될 수 있다. 출력 라인(260)은 상부 출력 비아(252), 중간 배선 패턴(240), 하부 출력 비아(242), 출력 배선(232), 활성 비아(225), 및 활성 컨택(220)을 통해 표준 셀(200)의 반도체 소자들 중 적어도 하나의 활성 영역(205)과 연결될 수 있다.
다음으로 도 12 및 도 13을 참조하면, 반도체 기판(201) 상에 형성되는 소자 분리막(202)에 의해 반도체 소자들이 표준 셀(200) 내에서 분리될 수 있다. 일례로, 제2 방향(Y축 방향)에서 소자 분리막(202)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다. 일례로, 소자 분리막(202)의 일측에 배치되는 활성 영역들(205)은 제1 도전형의 불순물로 도핑되고, 소자 분리막(202)의 다른 일측에 배치되는 활성 영역들(205)은 제1 도전형과 다른 제2 도전형의 불순물로 도핑될 수 있다.
도 12에 도시한 일 실시예에서, 채널 영역(203)은 핀 구조체들에 의해 제공될 수 있으며, 게이트 구조체들(210) 중 게이트 절연층(212)은 핀 구조체들을 타고 넘어가는 형상을 가질 수 있다. 다시 말해, 핀 구조체들의 측면과 상면이 모두 게이트 절연층(212)과 접촉할 수 있다. 도 12를 참조하면, 핀 구조체들의 측면과 상면에 게이트 절연층(212)이 접촉하며, 게이트 절연층(212) 상에 게이트 도전층(213)과 캡핑층(214)이 형성될 수 있다.
한편 활성 영역들(205)은, 제1 방향에서 채널 영역(203)과 연결될 수 있다. 도 13을 참조하면, 활성 영역들(205)은 활성 컨택들(220)과 연결되며, 일례로 활성 컨택들(220)은 활성 영역들(205)의 일부 영역을 리세스하는 형상으로 형성될 수 있다. 활성 컨택들(220) 각각에 의해, 제2 방향에서 서로 물리적으로 분리된 활성 영역들(205)이 전기적으로 연결될 수 있다.
게이트 비아(215)는 제1 층간 절연층(271) 및 제2 층간 절연층(272)을 관통하며, 게이트 도전층(213)과 연결될 수 있다. 일례로, 게이트 비아(215)의 상면은 제2 층간 절연층(272)의 상면과 같은 높이에 배치될 수 있다. 한편 도 13을 참조하면, 활성 컨택들(220)의 상면은 제1 층간 절연층(271)의 상면과 같은 높이에 배치될 수 있다. 따라서, 활성 컨택들(220)의 상면은, 제3 방향에서 게이트 구조체들(210)의 상면과, 게이트 비아(215)의 상면 사이에 위치할 수 있다. 다만 이는 하나의 실시예일뿐이며, 다른 실시예들에서 활성 컨택들(220)과 게이트 구조체들(210), 및 게이트 비아(215)의 배치 형태와 높이 등은 다양하게 변형될 수 있다.
게이트 비아(215)는 제1 배선층에서 제1 방향으로 연장되는 입력 배선들(231) 중 적어도 하나에 연결될 수 있다. 입력 배선들(231)은 제1 배선층 내에 출력 배선들(232)과 함께 배치되며, 하부 입력 비아(241)에 의해 제2 배선층에서 제2 방향으로 연장되는 중간 배선 패턴들(240) 중 적어도 하나에 연결될 수 있다. 입력 배선들(231)에 의해 게이트 비아(215)와 전기적으로 연결되는 적어도 하나의 중간 배선 패턴(240)은, 도 13에 도시된 바와 같이 상부 입력 비아(251)를 통해 입력 라인(260)에 연결될 수 있다. 따라서, 입력 라인(260)을 통해 전달되는 입력 신호가 복수의 입력 배선들(231)을 통해 둘 이상의 게이트 구조체들(210)에 공통으로 입력될 수 있다.
한편, 활성 컨택들(220) 중 적어도 하나는 활성 비아(225)를 통해 출력 배선들(232) 중 적어도 하나와 연결될 수 있다. 출력 배선들(232)은 하부 출력 비아들(242)을 통해 중간 배선 패턴들(240) 중 적어도 하나에 연결되며, 상부 출력 비아(252)에 의해 출력 라인(260)과 전기적으로 연결될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법을 설명하기 위해 제공되는 흐름도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법은, 표준 셀들과 필러 셀들을 배치하는 것으로 시작될 수 있다(S20). 일례로, 표준 셀들은 표준 셀 영역들에 배치될 수 있으며, 필러 셀들은 필러 셀 영역들에 배치될 수 있다.
표준 셀들과 필러 셀들이 배치되면, 표준 셀들 중 적어도 일부에서 입력 라인 및 출력 라인 중 하나의 위치를 선택할 수 있다(S21). 표준 셀들 중에서 일부에서는 입력 라인과 출력 라인이 미리 정해진 위치에 배치될 수 있으나, 표준 셀들 중 다른 일부에서는 입력 라인과 출력 라인의 위치가 고정되지 않을 수 있다. 다시 말해, 표준 셀들 중 적어도 일부에서는 입력 라인과 출력 라인의 위치가 고정되지 않고, 입력 라인과 출력 라인을 배치할 수 있는 후보 위치들만이 제공될 수 있다. 따라서, 표준 셀들과 필러 셀들을 배치한 후, 입력 라인과 출력 라인이 배치 가능한 후보 위치들만을 제공하는 일부의 표준 셀들에서, 입력 라인과 출력 라인 중 적어도 하나의 위치를 결정할 수 있다.
다음으로, 입력 라인과 출력 라인 중 나머지 하나의 위치를 선택할 수 있다(S22). S21 단계와 S22 단계에서 입력 라인의 위치를 먼저 선택하고 출력 라인의 위치를 나중에 선택하거나, 또는 출력 라인의 위치를 먼저 선택하고 입력 라인의 위치를 나중에 선택할 수도 있다. 입력 라인의 후보 위치들과 출력 라인의 후보 위치들 중 적어도 일부는 서로 중첩될 수 있다. 따라서, 입력 라인과 출력 라인의 위치를 필요에 따라 순서대로 선택할 수 있다.
표준 셀들에서 입력 라인과 출력 라인의 위치가 결정되면, 나머지 라우팅 작업을 실행할 수 있다(S23). 일례로, S23 단계의 라우팅 작업은, 표준 셀들 각각에 배치되는 입력 라인과 출력 라인 외에, 표준 셀들을 서로 전기적으로 연결하는 배선 패턴들의 위치 및 길이 등을 결정하는 작업을 포함할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도들이다.
도 15a는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이며, 도 15b은 도 15a의 평면도에 전원 배선 패턴들(M1(VDD), M1(VSS))과 게이트 패턴들(GL)을 추가적으로 나타낸 평면도이다.
도 15a 및 도 15b를 참조하면, 반도체 장치는 표준 셀 영역들(SCA1-SCA10) 및 필러 셀 영역들(FCA1-FCA2)을 포함할 수 있다. 표준 셀 영역들(SCA1-SCA10)에는 표준 셀들(SC1-SC5)이 배치되며, 표준 셀들(SC1-SC5)은 실제로 동작하는 반도체 소자들 및/또는 회로들을 제공할 수 있다. 필러 셀 영역들(FCA1-FCA2)에는 필러 셀들(FC1-FC2)이 배치될 수 있다.
도 15a 및 도 15b에 도시한 실시예들에서 표준 셀 영역들(SCA1-SCA10)에는 제1 내지 제5 표준 셀들(SC1-SC5)이 배치되는 것으로 도시하였으나, 이는 하나의 실시예일뿐이며 더 다양한 표준 셀들이 더 많은 표준 셀 영역들에 배치될 수 있다. 유사하게, 필러 셀 영역들(FCA1-FCA2)에는 제1 및 제2 필러 셀들(FC1-FC2)이 배치되는 것으로 도시하였으나, 더 다양한 필러 셀들이 더 많은 필러 셀 영역들에 배치될 수 있다.
반도체 장치는 제1 방향(X축 방향)을 따라 연장되는 전원 배선 패턴들(M1(VDD), M1(VSS))을 포함할 수 있다. 전원 배선 패턴들(M1(VDD), M1(VSS))은 제1 방향과 교차하는 제2 방향(Y축 방향)에서 배열될 수 있다. 일례로, 전원 배선 패턴들(M1(VDD), M1(VSS))은 표준 셀 영역들(SCA1-SCA10)과 필러 셀 영역들(FCA1-FCA2) 사이의 경계를 따라 연장되거나, 표준 셀 영역들(SCA1-SCA10)과 필러 셀 영역들(FCA1-FCA2) 중 적어도 하나를 가로지를 수 있다.
게이트 패턴들(GL)은 제2 방향으로 연장되며, 제1 방향에서 서로 분리될 수 있다. 게이트 패턴들(GL)은 반도체 소자를 제공하는 게이트 구조체들 및 더미 게이트 구조체들을 포함할 수 있다. 예를 들어, 표준 셀 영역들(SCA1-SCA10)과 필러 셀 영역들(FCA1-FCA2) 사이의 경계들에 배치되는 게이트 패턴들(GL)은 더미 게이트 구조체들일 수 있다.
도 15a와 도 15b를 참조하면, 제1 표준 셀(SC1)은 제1 내지 제3 표준 셀 영역들(SCA1-SCA3)에 배치될 수 있다. 다시 말해, 제1 내지 제3 표준 셀 영역들(SCA1-SCA3) 각각에는 동일한 회로가 구현될 수 있다.
본 발명의 일 실시예에서는, 제1 내지 제3 표준 셀 영역들(SCA1-SCA3) 중 적어도 일부에서, 제1 표준 셀(SC1)에 포함되는 입력 라인 및 출력 라인 중 적어도 하나가 서로 다른 위치에 배치될 수 있다. 일레로, 제1 표준 셀 영역(SCA1)에 배치되는 제1 표준 셀(SC1)은 제1 입력 라인과 제1 출력 라인을 포함하며, 제2 표준 셀 영역(SCA2)에 배치되는 제1 표준 셀(SC1)은 제2 입력 라인과 제2 출력 라인을 포함할 수 있다.
동일한 제1 표준 셀(SC1)이 배치되므로, 제1 표준 셀 영역(SCA1)에서 제1 입력 라인에 연결되는 게이트 구조체들은 제2 표준 셀 영역(SCA2)에서 제2 입력 라인에 연결되는 게이트 구조체들과 같은 위치에 배치될 수 있다. 마찬가지로, 제1 표준 셀 영역(SCA1)에서 제1 출력 라인에 연결되는 활성 영역들은 제2 표준 셀 영역(SCA2)에서 제2 출력 라인에 연결되는 활성 영역들과 같은 위치에 배치될 수 있다.
다만, 인접한 다른 표준 셀들(SC1-SC5)과의 라우팅을 고려하여, 제1 표준 셀 영역(SCA1)에서 제1 표준 셀(SC1)에 포함되는 제1 입력 라인의 위치는, 제2 표준 셀 영역(SCA2)에서 제1 표준 셀(SC1)에 포함되는 제2 입력 라인의 위치와 다를 수 있다. 또한, 제1 표준 셀 영역(SCA1)에서 제1 표준 셀(SC1)에 포함되는 제1 출력 라인의 위치는, 제2 표준 셀 영역(SCA2)에서 제1 표준 셀(SC1)에 포함되는 제2 출력 라인의 위치와 다를 수 있다. 실시예들에 ‹x라, 제1 입력 라인의 위치와 제2 입력 라인의 위치는 같고 제1 출력 라인과 제2 출력 라인의 위치만 다르거나, 제1 입력 라인의 위치와 제2 입력 라인의 위치가 다르고 제1 출력 라인과 제2 출력 라인의 위치는 같을 수 있다. 또는, 1 입력 라인의 위치와 제2 입력 라인의 위치가 다르고 제1 출력 라인과 제2 출력 라인의 위치 역시 다를 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀을 간단하게 나타낸 평면도이다. 한편, 도 17은 도 16에 도시한 표준 셀이 제공하는 회로를 간단하게 나타낸 회로도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서, 표준 셀(300)은 제1 방향(X축 방향)으로 연장되는 활성 영역들(305), 제2 방향(Y축 방향)으로 연장되며 활성 영역(305)과 교차하는 게이트 구조체들(310) 등을 포함할 수 있다. 활성 영역들(305)과 게이트 구조체들(310)은 복수의 반도체 소자들을 제공할 수 있다. 일례로, 게이트 구조체들(310) 중 하나와, 그 양측에 배치된 활성 영역들(305)이 하나의 트랜지스터를 제공할 수 있다. 활성 영역들(305)은 게이트 구조체들(310)에 인접하는 활성 컨택들(320)과 연결될 수 있다. 활성 컨택들(320)은 제2 방향으로 연장되며, 컨택 분리 영역(321)은 활성 컨택들(320) 중 적어도 일부를 복수의 영역들로 나눌 수 있다.
표준 셀(300)은, 게이트 비아(315)를 통해 게이트 구조체들(310) 중 적어도 하나와 연결되는 입력 배선들(331), 및 활성 비아(325)를 통해 활성 컨택들(320) 중 적어도 하나와 연결되는 출력 배선들(332)을 갖는 하부 배선 패턴들(330)을 포함할 수 있다. 하부 배선 패턴들(330)은 금속, 금속 실리사이드 등의 도전성 물질로 형성되며, 제1 방향으로 연장될 수 있다. 하부 배선 패턴들(330)은 전원 배선 패턴들(M1(VDD), M1(VSS))과 같은 높이에 배치될 수 있다. 한편, 하부 배선 패턴들(330) 중 적어도 하나는, 배선 패턴 분리 영역(335)에 의해 제1 방향에서 복수의 영역들로 나눠질 수 있다.
도 16에 도시한 일 실시예에 따른 표준 셀(300)은 OAI(Or And Inverter) 회로를 제공할 수 있다. 표준 셀(300)이 제공하는 OAI 회로를 간단하게 나타낸 도 17을 참조하면, 네 개의 OR 게이트(OR), 네 개의 AND 게이트(AND) 및 네 개의 인버터(INV)를 포함할 수 있다. 일례로, 두 개의 OR 게이트(OR)와 두 개의 AND 게이트(AND) 및 두 개의 인버터(INV)는 도 16에 도시한 일 실시예에 따른 레이아웃에서 제2 방향으로 접지 전원 라인(M1(VSS))의 위에 배치될 수 있다. 한편, 다른 두 개의 OR 게이트(OR)와 두 개의 AND 게이트(AND) 및 두 개의 인버터(INV)는 도 16에 도시한 일 실시예에 따른 레이아웃에서 제2 방향으로 접지 전원 라인(M1(VSS))의 아래에 배치될 수 있다.
도 17을 참조하면, 네 개의 OR 게이트(OR)는 서로 입력 신호들(A0, A1)을 공유하며, 네 개의 AND 게이트(AND) 역시 입력 신호(B0)를 공유할 수 있다. 또한, 네 개의 인버터(INV)는 출력 신호들(Y)을 공유할 수 있다. 다시 말해, 입력 신호들(A0, A1, B0)이 네 개의 OAI 회로들에 공통으로 입력되며, 네 개의 입력 신호들(A0, A1, B0)에 대응하는 출력 신호(Y)를 함께 내보낼 수 있다. 따라서, 도 16에 도시한 레이아웃에서, 입력 신호들(A0, A1, B0) 중 적어도 하나를 입력받는 입력 배선들(331)이 서로 연결되고, 출력 신호(Y)를 내보내는 출력 배선들(332)이 서로 연결되어야 할 수 있다. 일례로, 입력 신호들(A0, A1, B0)에 따른 출력 신호(Y)는 아래의 표 1과 같이 결정될 수 있다.
A0 A1 B0 Y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
도 16을 참조하면, 제2 방향에서 접지 전원 라인(M1(VSS))보다 위에 배치되는 입력 배선(331)과 접지 전원 라인(M1(VSS))보다 아래에 배치되는 입력 배선(331)이 입력 라인들(350)에 의해 서로 연결될 수 있다. 입력 라인들(350)과 입력 배선들(331)은 하부 입력 비아들(341)에 의해 서로 연결될 수 있다. 일례로, 입력 라인들(350) 중 하나(351)는 제2 입력 신호(A1)를 전달하기 위한 경로로 제공되며, 입력 라인들(350) 중 다른 하나(352)는 제3 입력 신호(B0)를 전달하기 위한 경로로 제공될 수 있다.
또한 도 16을 참조하면, 제2 방향에서 접지 전원 라인(M1(VSS))보다 위에 배치되는 출력 배선(332)과 접지 전원 라인(M1(VSS))보다 아래에 배치되는 출력 배선(332)이 출력 라인(360)에 의해 서로 연결될 수 있다. 출력 라인(360)과 출력 배선들(332)은 하부 출력 비아들(342)에 의해 서로 연결될 수 있다. 출력 라인(360)에 의해, 네 개의 인버터(INV)가 출력 신호(Y)를 공통으로 내보낼 수 있다.
일 실시예에서, 표준 셀(300)은 도 15a 및 도 15b를 참조하여 설명한 실시예들에 따른 반도체 장치의 제1 표준 셀(SC1)일 수 있으며, 제1 내지 제3 표준 셀 영역들(SCA1-SCA3)에 배치될 수 있다. 도 16에 도시한 일 실시예에서는, 입력 라인들(350)과 출력 라인(360)의 위치가 표준 셀(300)에 결정되어 있을 수 있다. 다시 말해, 표준 셀(300)에서 입력 라인들(350)과 출력 라인(360)이 항상 같은 위치에 배치될 수 있다. 따라서, 반도체 소자들을 연결하기 위한 배선 설계의 자유도가 저하될 수 밖에 없으며, 이미 위치가 결정된 입력 라인들(350)과 출력 라인(360)에 의해 다른 배선의 길이가 길어지는 경우, 저항과 커패시턴스가 증가하여 표준 셀(300)을 포함하는 반도체 장치의 성능이 저하될 수도 있다.
본 발명의 일 실시예에서는, 입력 라인들(350)과 출력 라인(360) 중 적어도 하나의 위치가 표준 셀(300)에서 고정되지 않을 수 있다. 표준 셀(300)에는 단지 입력 라인들(350)과 출력 라인(360)을 배치할 수 있는 후보 위치들만이 정의되며, 배선 및 라우팅 작업에서 후보 위치들 중에서 입력 라인들(350)과 출력 라인(360)의 위치가 선택될 수 있다. 이하, 도 18 내지 도 20을 참조하여 더욱 상세히 설명하기로 한다.
도 18 내지 도 20은 도 16에 도시한 표준 셀에서 입력 라인과 출력 라인의 배치 방법을 설명하기 위해 제공되는 도면들이다.
도 18 내지 도 20에 도시한 일 실시예에 따른 표준 셀(400)은, 앞서 도 16을 참조하여 설명한 일 실시예에 따른 표준 셀(300)과 같은 회로, 다시 말해 도 17에 도시한 일 실시예에 따른 OAI 회로를 제공할 수 있다. 따라서, 활성 영역들(405), 게이트 구조체들(410), 게이트 비아들(415), 활성 컨택들(420), 컨택 분리 영역들(421), 활성 비아들(425), 하부 배선 패턴들(430), 배선 패턴 분리 영역(435), 전원 배선 패턴들(M1(VDD), M1(VSS))의 배치는 도 16을 참조하여 설명한 바와 동일할 수 있다.
다만, 도 18 내지 도 20을 참조하여 설명한 일 실시예에서는, 입력 라인들과 출력 라인의 위치가 정해지지 않고, 입력 라인들과 출력 라인을 배치할 수 있는 후보 위치들(ILC1, ILC2, OLC)만이 제공될 수 있다. 먼저 도 18을 참조하면, 입력 라인들을 배치할 수 있는 복수의 입력 후보 위치들(ILC1, ILC2)이 표준 셀(400)에 정의될 수 있다. 설계 과정의 배치 및 라우팅 작업 단계에서, 복수의 입력 후보 위치들(ILC1, ILC2) 중 제2 입력 신호(A1)를 입력받기 위한 입력 라인의 위치가 3개의 제1 입력 후보 위치들(ILC1) 중에서 선택되고, 제3 입력 신호(B0)를 입력받기 위한 입력 라인의 위치는 2개의 제2 입력 후보 위치들(ILC2) 중에서 선택될 수 있다.
제1 입력 후보 위치들(ILC1)과 제2 입력 후보 위치들(ILC2)은, 입력 라인들과 출력 라인이 배치되는 제2 배선층에 형성되는 배선 패턴들 간의 간격과 배선 패턴들 각각의 폭, 및 입력 라인들에 의해 연결되어야 하는 입력 배선들(431)의 길이와 위치 등을 고려하여 정의될 수 있다. 일례로, 제1 입력 후보 위치들(ILC1) 중 적어도 일부는, 그 위치가 고정된 제2 배선층의 중간 배선 패턴(M2)을 고려하여, 제1 방향에서 중간 배선 패턴(M2)의 양측에 배치될 수 있다.
다음으로 도 19를 참조하면, 출력 라인을 배치할 수 있는 복수의 출력 후보 위치들(OLC)이 표준 셀(400)에 정의될 수 있다. 설계 과정의 배치 및 라우팅 작업 단계에서, 복수의 출력 후보 위치들(OLC) 중 하나가 선택되고, 선택된 위치에 출력 라인이 형성될 수 있다. 복수의 출력 후보 위치들(OLC) 각각의 위치는, 출력 라인이 형성될 제2 배선층의 디자인 룰, 및 출력 라인에 의해 서로 연결되어야 하는 출력 배선들(432)의 길이와 위치 등을 고려하여 결정될 수 있다.
도 20을 참조하면, 복수의 입력 후보 위치들(ILC1, ILC2) 중 적어도 하나가, 복수의 출력 후보 위치들(OLC) 중 적어도 하나와 서로 중첩될 수 있다. 따라서, 복수의 입력 후보 위치들(ILC1, ILC2)에 대한 선택을 먼저 실행하는 경우, 복수의 출력 후보 위치들(OLC) 중 하나에 대한 선택에 제약이 발생할 수 있다. 또는, 복수의 출력 후보 위치들(OLC) 중 하나를 먼저 선택하는 경우, 복수의 입력 후보 위치들(ILC1, ILC2)에 대한 선택에 제약이 발생할 수 있다. 복수의 입력 후보 위치들(ILC1, ILC2)과 복수의 출력 후보 위치들(OLC) 중 무엇을 먼저 선택할지는, 다양하게 달라질 수 있다.
복수의 입력 후보 위치들(ILC1, ILC2) 중에서 입력 라인들의 위치가 선택되고, 복수의 출력 후보 위치들(OLC) 중에서 출력 라인의 위치가 선택되므로, 하나의 반도체 장치에서 서로 다른 표준 셀 영역들에 배치되는 표준 셀(400) 중 적어도 일부에서, 입력 라인들 및 출력 라인 중 적어도 하나의 위치가 다르게 결정될 수 있다. 일례로, 도 18 내지 도 20을 참조하여 설명한 표준 셀(400)이 도 15a에 도시한 일 실시예에 따른 반도체 장치의 제1 표준 셀(SC1)에 해당하는 경우, 제1 표준 셀 영역(SCA1)에 배치되는 제1 표준 셀(SC1)에서 입력 라인들의 위치가, 제2 표준 셀 영역(SCA2)에 배치되는 제1 표준 셀(SC1)에서 입력 라인들의 위치와 다를 수 있다. 또는, 제1 표준 셀 영역(SCA1)에 배치되는 제1 표준 셀(SC1)에서 출력 라인의 위치가, 제2 표준 셀 영역(SCA2)에 배치되는 제1 표준 셀(SC1)에서 출력의 위치와 다를 수 있다.
접지 전원 라인(M1(VSS))을 기준으로, 위 아래에 배치되는 OAI 회로들이 입력 신호들을 공통으로 수신하고, 출력 신호를 공통으로 내보내야 하기 때문에, 입력 라인들과 출력 라인 중 적어도 하나는 제2 방향으로 연장되어 접지 전원 라인(M1(VSS))을 가로지를 수 있다. 접지 전원 라인(M1(VSS))은 제1 배선층에 배치되고, 입력 라인들과 출력 라인은 제2 배선층에 배치되므로, 입력 라인들과 출력 라인 중 적어도 하나는, 제3 방향으로 접지 전원 라인(M1(VSS))의 상부에서 접지 전원 라인(M1(VSS))을 가로지를 수 있다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치에서 서로 다른 위치에 배치되는 표준 셀들을 간단하게 나타낸 도면들이다.
도 21 내지 도 24에 도시한 표준 셀들(400A-400D)은, 도 17에 도시한 OAI 회로를 제공할 수 있으며, 도 18 내지 도 20을 참조하여 설명한 복수의 후보 위치들(ILC1, ILC2, OLC) 중에서 선택한 위치들에 형성되는 입력 라인들(450A-450D) 및 출력 라인(460A-460D)을 포함할 수 있다. 도 21 내지 도 24에 도시한 실시예들에서, 출력 라인들(460A-460D) 각각은 제2 방향으로 연장되어 서로 다른 도전형의 불순물로 도핑되고 제2 방향에서 서로 분리되는 활성 영역들(405)을 서로 전기적으로 연결할 수 있다.
또한, 도 21 내지 도 24를 참조하면, 접지 전원 라인(M1(VSS))을 가로지르는 활성 컨택들(420)에 의해서도, 서로 다른 도전형의 불순물로 도핑되고 제2 방향에서 서로 분리되는 활성 영역들(405)을 서로 전기적으로 연결될 수 있다. 결과적으로, 접지 전원 라인(M1(VSS))을 가로지르는 활성 컨택들(420)에 의해, 제2 방향에서 서로 다른 위치에 배치되는 출력 배선들(432)이 서로 전기적으로 연결될 수 있다. 예를 들어 제2 방향에서 접지 전원 라인(M1(VSS))의 위 아래에 배치되는 출력 배선들(432)이, 접지 전원 라인(M1(VSS))을 가로지르는 활성 컨택들(420)에 의해 둘 이상의 활성 영역들(405)에 전기적으로 연결될 수 있다.
먼저 도 21에 도시한 일 실시예에 따른 표준 셀(400A)에서, 제2 입력 신호(A1)를 전달하는 입력 라인(451A)은 제1 입력 후보 위치들(ILC1) 중에서 가운데 위치에 형성될 수 있다. 한편, 제3 입력 신호(B0)를 전달하는 입력 라인(452A)은 제2 입력 후보 위치들(ILC2) 중에서 우측 위치에 형성될 수 있으며, 출력 라인(460A)은 출력 후보 위치들(OLC) 중 좌측에서 세 번째 위치에 형성될 수 있다.
일례로, 도 21을 참조하면, 제2 입력 신호(A1)를 전달하는 입력 라인(451A)이 제1 방향에서 게이트 구조체들(410) 중 하나와 같은 위치에 배치될 수 있다. 여기서 같은 위치에 배치된다는 표현은, 제1 방향에서 입력 라인(451A)의 중심과 게이트 구조체들(410) 중 하나의 중심이 같은 위치에 배치된다는 의미로 이해될 수 있을 것이다.
다음으로 도 22에 도시한 일 실시예에 따른 표준 셀(400B)에서는, 제2 입력 신호(A1)를 전달하는 입력 라인(451B)이 제1 입력 후보 위치들(ILC1) 중에서 우측 위치에 형성될 수 있다. 한편, 제3 입력 신호(B0)를 전달하는 입력 라인(452B)은 제2 입력 후보 위치들(ILC2) 중에서 우측 위치에 형성될 수 있으며, 출력 라인(460B)은 출력 후보 위치들(OLC) 중 좌측에서 세 번째 위치에 형성될 수 있다. 따라서, 도 21 및 도 22에 도시한 표준 셀들(400A, 400B)을 비교하면, 제2 입력 신호(A1)를 전달하는 입력 라인들(451A, 451B)이 제1 방향에서 서로 다른 위치에 배치될 수 있다. 또한, 제2 입력 신호(A1)를 전달하는 입력 라인들(451A, 451B)이 제2 방향에서는 같은 위치에 배치될 수 있다.
도 23을 참조하면, 표준 셀(400C)에서 제2 입력 신호(A1)를 전달하는 입력 라인(451C)이 제1 입력 후보 위치들(ILC1) 중에서 좌측 위치에 형성될 수 있다. 한편, 제3 입력 신호(B0)를 전달하는 입력 라인(452C)은 제2 입력 후보 위치들(ILC2) 중에서 우측 위치에 형성될 수 있으며, 출력 라인(460C)은 출력 후보 위치들(OLC) 중 좌측에서 세 번째 위치에 형성될 수 있다. 따라서, 도 21 내지 도 23에 도시한 표준 셀들(400A-400C)을 서로 비교하면, 제2 입력 신호(A1)를 전달하는 입력 라인들(451A-451C)이 제1 방향에서 서로 다른 위치에 배치될 수 있다.
도 24를 참조하면, 표준 셀(400D)에서 제2 입력 신호(A1)를 전달하는 입력 라인(451D)이 제1 입력 후보 위치들(ILC1) 중에서 좌측 위치에 형성될 수 있다. 한편, 제3 입력 신호(B0)를 전달하는 입력 라인(452D)은 제2 입력 후보 위치들(ILC2) 중에서 좌측 위치에 형성될 수 있으며, 출력 라인(460D)은 출력 후보 위치들(OLC) 중 좌측에서 두 번째 위치에 형성될 수 있다. 도 21 및 도 24에 도시한 표준 셀들(400A, 400D)을 서로 비교하면, 제2 입력 신호(A1)를 전달하는 입력 라인들(451A, 451D), 제3 입력 신호(B0)를 전달하는 입력 라인들(452A, 452D), 및 출력 라인들(460A, 460D)이 모두 제1 방향에서 서로 다른 위치에 배치될 수 있다. 또한 도 23 및 도 24에 도시한 표준 셀들(400C, 400D)을 서로 비교하면, 제2 입력 신호(A1)를 전달하는 입력 라인들(451A, 451D)과 제3 입력 신호(B0)를 전달하는 입력 라인들(452A, 452D) 사이의 간격이 서로 다르게 나타날 수 있다.
도 21 내지 도 24를 참조하여 설명한 표준 셀들(400A-400D) 중 적어도 일부는, 제1 표준 셀(SC1)로서 도 15a 및 도 15b에 도시한 실시예에 따른 반도체 장치의 제1 내지 제3 표준 셀 영역들(SCA1-SCA3)에 배치될 수 있다. 일례로, 제1 표준 셀 영역(SCA1)에 도 21에 도시한 일 실시예에 따른 표준 셀(400A)이 제1 표준 셀(SC1)로 배치되고, 제2 표준 셀 영역(SCA2)에 도 24에 도시한 일 실시예에 따른 표준 셀(400D)이 제1 표준 셀(SC1)로 배치될 수 있다. 이 경우, 제1 표준 셀 영역(SCA1)에 배치되는 제1 표준 셀(SC1)의 입력 라인들(450A)의 위치는, 제2 표준 셀 영역(SCA2)에 배치되는 제1 표준 셀(SC1)의 입력 라인들(450D)의 위치와 다를 수 있다.
또한, 제1 표준 셀 영역(SCA1)에 배치되는 제1 표준 셀(SC1)의 출력 라인(460A)의 위치는, 제2 표준 셀 영역(SCA2)에 배치되는 제1 표준 셀(SC1)의 출력 라인(460D)의 위치와 다를 수 있다. 따라서, 하나의 반도체 장치에서 서로 다른 표준 셀 영역들에 배치되어 같은 회로를 제공하는 복수의 표준 셀들에서, 입력 라인들 및/또는 출력 라인이 서로 다른 위치에 배치될 수 있다.
도 25 내지 도 28은 본 발명의 일 실시예에 따른 반도체 장치에서 서로 다른 위치에 배치되는 표준 셀들을 간단하게 나타낸 도면들이다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서, 표준 셀(500)은 제1 방향(X축 방향)으로 연장되는 활성 영역들(505), 제2 방향(Y축 방향)으로 연장되며 활성 영역(505)과 교차하는 게이트 구조체들(510) 등을 포함할 수 있다. 활성 영역들(505)과 게이트 구조체들(510)은 복수의 반도체 소자들을 제공할 수 있다. 활성 영역들(505)은 게이트 구조체들(510)에 인접하는 활성 컨택들(520)과 연결될 수 있다. 활성 컨택들(520)은 제2 방향으로 연장되며, 컨택 분리 영역(521)은 활성 컨택들(520) 중 적어도 일부를 복수의 영역들로 나눌 수 있다.
표준 셀(500)은, 게이트 비아(515)를 통해 게이트 구조체들(510) 중 적어도 하나와 연결되는 입력 배선들(531), 및 활성 비아(525)를 통해 활성 컨택들(520) 중 적어도 하나와 연결되는 출력 배선들(532)을 갖는 하부 배선 패턴들(530)을 포함할 수 있다. 하부 배선 패턴들(530)은 금속, 금속 실리사이드 등의 도전성 물질로 형성되며, 제1 방향으로 연장될 수 있다. 하부 배선 패턴들(530)은 전원 라인들(M1(VDD), M1(VSS))과 같은 높이에 배치될 수 있다. 한편, 하부 배선 패턴들(530) 중 적어도 하나는, 배선 패턴 분리 영역(535)에 의해 제1 방향에서 복수의 영역들로 나눠질 수 있다.
도 25에 도시한 일 실시예에 따른 표준 셀(500)은 래치 회로를 제공할 수 있다. 일례로, 표준 셀(500)이 제공하는 래치 회로는, 게이트형 D 래치 회로일 수 있다. 도 25를 참조하면, 표준 셀(500)에서 래치 회로의 출력 신호를 내보내기 위한 출력 라인(560)의 위치는 미리 정해질 수 있다. 반면, 래치 회로의 입력 신호들 중하나를 수신하여 둘 이상의 입력 배선들(531)에 공통으로 전달하기 위한 입력 라인의 위치는 표준 셀(500)에서 미리 정해지지 않으며, 후보 위치들(ILC)만이 표준 셀(500)에 정의될 수 있다.
입력 라인의 위치는, 배치 및 라우팅 작업에서 후보 위치들(ILC) 중 하나로 선택될 수 있다. 일례로, 도 26에 도시한 일 실시예에 따른 표준 셀(500A)에서, 입력 라인(550A)은 후보 위치들(ILC) 중 가장 좌측의 위치에 배치될 수 있다. 한편, 도 27에 도시한 일 실시예에 따른 표준 셀(500B)에서 입력 라인(550B)은 후보 위치들(ILC) 중 가운데 위치에 배치될 수 있으며, 도 28에 도시한 일 실시예에 따른 표준 셀(500C)에서는 입력 라인(550C)이 후보 위치들(ILC) 중 가장 우측 위치에 배치될 수 있다. 일례로, 도 28을 참조하면, 입력 라인(550C)이 제1 방향에서 활성 컨택들(520) 중 하나와 같은 위치에 배치될 수 있다. 여기서 같은 위치에 배치된다는 표현은, 제1 방향에서 입력 라인(550C)의 중심과 활성 컨택들(520) 중 하나의 중심이 같은 위치에 배치된다는 의미로 이해될 수 있을 것이다.
일 실시예에서, 도 25에 도시한 일 실시예에 따른 표준 셀(500)은, 도 15a 및 도 15b에 도시한 일 실시예에 따른 반도체 장치에 제2 표준 셀(FC2)로서 포함될 수 있다. 따라서, 표준 셀(500)은 제2 표준 셀(FC2)로서 제4 내지 제6 표준 셀 영역들(SCA4-SCA6)에 각각 배치될 수 있다.
본 발명의 일 실시예에서, 제4 내지 제6 표준 셀 영역들(SCA4-SCA6)에 배치되는 제2 표준 셀(SC2)에서, 입력 라인의 위치가 서로 다르게 나타날 수 있다. 일례로, 제4 표준 셀 영역(SCA4)에는 도 26을 참조하여 설명한 표준 셀(500A)이 제2 표준 셀(SC2)로 배치될 수 있고, 제5 표준 셀 영역(SCA5)에는 도 27을 참조하여 설명한 표준 셀(500B)이 제2 표준 셀(SC2)로 배치될 수 있다. 또한, 제6 표준 셀 영역(SCA6)에는 도 28을 참조하여 설명한 표준 셀(500C)이 제2 표준 셀(SC3)로 배치될 수 있다. 따라서, 하나의 반도체 장치에서 서로 다른 위치의 표준 셀 영역들에 배치되어 동일한 회로를 제공하는 표준 셀들에서, 입력 라인이 서로 다른 위치들에 배치될 수 있다.
도 25 내지 도 28에 도시한 일 실시예에서는 출력 라인(560)의 위치가 고정되며, 입력 라인들(550A-550C)의 위치만이 선택적으로 달라질 수 있다. 따라서, 제4 내지 제6 표준 셀 영역들(SCA4-SCA6)에 배치되는 제2 표준 셀(SC2)에서, 입력 라인들(550A-550C) 각각과 출력 라인(560) 사이의 간격이 다를 수 있다. 일례로, 제4 표준 셀 영역(SCA4)에 배치되는 제2 표준 셀(SC2)에서 제1 방향으로 입력 라인(550A)과 출력 라인(560) 사이의 간격은, 제5 표준 셀 영역(SCA5)에 배치되는 제2 표준 셀(SC2)에서 제1 방향으로 입력 라인(550B)과 출력 라인(560) 사이의 간격과 다를 수 있다. 유사한 설명이 앞서 도 21 내지 도 24를 참조하여 설명한 실시예들에도 적용될 수 있음은 물론이다.
도 29는 도 25 내지 도 28에 도시한 표준 셀이 제공하는 회로를 간단하게 나타낸 회로도이다.
도 29를 참조하면, 도 25 내지 도 28을 참조하여 설명한 표준 셀이 제공하는 회로는 래치 회로일 수 있다. 도 29를 참조하면, 래치 회로는 하나의 입력 신호(D)와 클럭 신호(CK)를 입력받으며, 클럭 신호(CK)를 반전시켜 반전 클럭 신호(nclk)를 생성하기 위한 제1 인버터(INV1)가 표준 셀에 포함될 수 있다.
클럭 신호(CK)가 하이 레벨을 갖고 반전 클럭 신호(nclk)가 로우 레벨을 갖는 제1 시간 동안, 입력 신호(D)가 래치 회로에 저장될 수 있다. 일례로, 입력 신호(D)는 제1 PMOS 소자(PM1)와 제2 NMOS 소자(NM2)의 게이트에 공통으로 입력될 수 있다. 제1 시간 동안 제1 PMOS 소자(PM1)와 제2 NMOS 소자(NM2) 사이에 연결된 제2 PMOS 소자(PM2)와 제1 NMOS 소자(NM1)가 턴-온될 수 있다. 따라서, 입력 신호(D)가 0이면 제1 PMOS 소자(PM1)가 턴-온되어 제3 인버터(INV3)에 전원 전압(VDD)이 입력되고, 출력 신호(Q)는 로우 레벨로 결정되며, 입력 신호(D)가 그대로 출력 신호(Q)에 반영될 수 있다. 반대로, 입력 신호(D)가 1이면, 출력 신호(Q)는 하이 레벨을 가질 수 있다.
한편, 클럭 신호(CK)가 로우 레벨을 갖고 반전 클럭 신호(nclk)가 하이 레벨을 갖는 제2 시간 동안, 래치 회로는 제1 시간에 입력받은 입력 신호(D)를 그대로 출력 신호(Q)로 유지할 수 있다. 제2 시간 동안 제2 PMOS 소자(PM2)와 제1 NMOS 소자(NM1)는 턴-오프되며, 제4 PMOS 소자(PM4)와 제3 NMOS 소자(NM3)가 턴-온될 수 있다. 제3 PMOS 소자(PM3)와 제4 NMOS 소자(NM4)의 게이트에는 제2 인버터(INV2)에 의해 출력 신호(Q)와 같은 레벨의 신호가 입력될 수 있다.
일례로, 제1 시간에서 출력 신호(Q)가 로우 레벨이면, 제3 PMOS 소자(PM3)가 턴-온되고 전원 전압(VDD)이 제3 인버터(INV3)에 입력되어 출력 신호(Q)는 계속 로우 레벨로 유지될 수 있다. 반면, 제1 시간에서 출력 신호(Q)가 하이 레벨이면, 제4 NMOS 소자(NM4)가 턴-온되고 접지 전압(VSS)이 제1 인버터(INV1)에 입력되어 출력 신호(Q)는 계속 하이 레벨로 유지될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400, 400A, 400B, 400C, 400D, 500, 500A, 500B, 500C: 표준 셀
105, 205, 305, 405, 505: 활성 영역
110, 210, 310, 410, 510: 게이트 구조체
120, 220, 320, 420, 520: 활성 컨택
130, 230, 330, 430, 530: 하부 배선 패턴
131, 231, 331, 431, 531: 입력 배선
132, 232, 332, 432, 532: 출력 배선
150, 250, 350, 450, 550: 입력 라인
160, 260, 360, 460, 560: 출력 라인

Claims (20)

  1. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 갖는 복수의 표준 셀들; 을 포함하며,
    상기 복수의 표준 셀들은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나에서 다른 위치에 정의되는 제1 표준 셀 영역과 제2 표준 셀 영역에 배치되며, 같은 회로를 제공하는 제1 표준 셀들을 포함하고,
    상기 제1 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제1 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제1 출력 라인을 포함하며,
    상기 제2 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제2 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제2 출력 라인을 포함하고,
    상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 다르거나, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 다른 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 다르고,
    상기 제2 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 같은 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 다르고,
    상기 제2 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 같은 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 같고,
    상기 제2 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 다른 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 같고,
    상기 제2 방향에서, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 다른 반도체 장치.
  6. 제1항에 있어서,
    상기 표준 셀들 각각에서 상기 활성 영역들은 상기 제1 방향으로 연장되고, 상기 게이트 구조체들은 상기 제2 방향으로 연장되며,
    상기 표준 셀들 각각은 상기 활성 영역들과 상기 출력 배선들 사이에 연결되는 활성 컨택들, 상기 게이트 구조체들과 상기 입력 배선들 사이에 연결되는 게이트 비아들 및 상기 활성 컨택들과 상기 출력 배선들 사이에 연결되는 활성 비아들을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 입력 라인 및 상기 제2 입력 라인 중 적어도 하나에 의해 서로 연결되는 상기 입력 배선들에 연결되는 상기 게이트 비아들은, 상기 제1 방향에서 서로 다른 위치에 배치되는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 출력 라인 및 상기 제2 출력 라인 중 적어도 하나에 의해 서로 연결되는 상기 출력 배선들은, 상기 활성 컨택들에 의해 서로 다른 도전형의 불순물들로 도핑된 상기 활성 영역들에 연결되는 반도체 장치.
  9. 제6항에 있어서,
    상기 제1 입력 라인 및 상기 제2 입력 라인 중 적어도 하나에 의해 서로 연결되는 상기 둘 이상의 게이트 구조체들 중 적어도 하나는, 상기 게이트 비아들에 의해 상기 입력 배선들에 공통으로 연결되는 반도체 장치.
  10. 제6항에 있어서,
    상기 제1 출력 라인 및 상기 제2 출력 라인 중 적어도 하나에 의해 서로 연결되는 상기 둘 이상의 활성 영역들 중 적어도 하나는, 상기 활성 컨택들에 의해 상기 출력 배선들에 공통으로 연결되는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 입력 라인 및 상기 제2 입력 라인 중 적어도 하나는, 상기 제1 방향에서 상기 게이트 구조체들 중 적어도 하나와 같은 위치에 배치되는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 방향에서, 상기 제1 입력 라인, 상기 제2 입력 라인, 상기 제1 출력 라인, 및 상기 제2 출력 라인 각각의 폭은, 상기 게이트 구조체들 각각의 폭보다 큰 반도체 장치.
  13. 제1항에 있어서,
    상기 제1 방향으로 연장되며 상기 제2 방향에서 서로 분리되는 복수의 전원 라인들을 더 포함하며, 상기 복수의 전원 라인들은 상기 입력 배선들 및 상기 출력 배선들과 같은 높이에 배치되는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 입력 라인, 상기 제2 입력 라인, 상기 제1 출력 라인, 및 상기 제2 출력 라인 중 적어도 하나는, 상기 제2 방향으로 연장되어 상기 복수의 전원 라인들 중 적어도 하나를 가로지르는 반도체 장치.
  15. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 갖는 복수의 표준 셀들; 을 포함하며,
    상기 복수의 표준 셀들은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나에서 다른 위치에 정의되는 제1 표준 셀 영역과 제2 표준 셀 영역에 배치되며, 같은 회로를 제공하는 제1 표준 셀들을 포함하고,
    상기 제1 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제1 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제1 출력 라인을 포함하며,
    상기 제2 표준 셀 영역에 배치되는 상기 제1 표준 셀은 둘 이상의 게이트 구조체들에 연결된 입력 배선들을 서로 연결하는 제2 입력 라인, 및 둘 이상의 활성 영역들에 연결된 출력 배선들을 서로 연결하는 제2 출력 라인을 포함하고,
    상기 제1 표준 셀 영역에서 상기 제1 입력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 입력 라인의 위치와 다르고, 상기 제1 표준 셀 영역에서 상기 제1 출력 라인의 위치는 상기 제2 표준 셀 영역에서 상기 제2 출력 라인의 위치와 다른 반도체 장치.
  16. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 갖는 복수의 표준 셀들; 을 포함하며,
    상기 복수의 표준 셀들은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나에서 다른 위치에 정의되는 제1 표준 셀 영역과 제2 표준 셀 영역에 배치되며, 같은 회로를 제공하는 제1 표준 셀들을 포함하고,
    상기 제1 표준 셀 영역에 배치되는 상기 제1 표준 셀은, 둘 이상의 게이트 구조체들을 서로 연결하며 상기 제2 방향으로 연장되는 제1 입력 라인, 및 둘 이상의 활성 영역들을 서로 연결하며 상기 제2 방향으로 연장되는 제1 출력 라인을 포함하며,
    상기 제2 표준 셀 영역에 배치되는 상기 제1 표준 셀은, 둘 이상의 게이트 구조체들을 서로 연결하며 상기 제2 방향으로 연장되는 제2 입력 라인, 및 둘 이상의 활성 영역들을 서로 연결하며 상기 제2 방향으로 연장되는 제2 출력 라인을 포함하고,
    상기 제1 방향에서 상기 제1 입력 라인과 상기 제1 출력 라인 사이의 간격은 상기 제2 입력 라인과 상기 제2 출력 라인 사이의 간격과 다른 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 표준 셀 영역 내에서 상기 제1 입력 라인의 위치는, 상기 제2 표준 셀 영역 내에서 상기 제2 입력 라인의 위치와 다르고,
    상기 제1 표준 셀 영역 내에서 상기 제1 방향으로 상기 제1 출력 라인의 위치는, 상기 제2 표준 셀 영역 내에서 상기 제1 방향으로 상기 제2 출력 라인의 위치와 다른 반도체 장치.
  18. 제16항에 있어서,
    상기 제1 표준 셀 영역 내에서 상기 제1 입력 라인의 위치는, 상기 제2 표준 셀 영역 내에서 상기 제1 방향으로 상기 제2 입력 라인의 위치와 같고,
    상기 제1 표준 셀 영역 내에서 상기 제1 출력 라인의 위치는, 상기 제2 표준 셀 영역 내에서 상기 제1 방향으로 상기 제2 출력 라인의 위치와 다른 반도체 장치.
  19. 제16항에 있어서,
    상기 제1 표준 셀 영역 내에서 상기 제1 입력 라인의 위치는, 상기 제2 표준 셀 영역 내에서 상기 제1 방향으로 상기 제2 입력 라인의 위치와 다르고,
    상기 제1 표준 셀 영역 내에서 상기 제1 출력 라인의 위치는, 상기 제2 표준 셀 영역 내에서 상기 제1 방향으로 상기 제2 출력 라인의 위치와 같은 반도체 장치.
  20. 복수의 표준 셀들을 포함하는 반도체 장치의 레이아웃 방법에 있어서,
    표준 셀 라이브러리를 참조하여 상기 복수의 표준 셀들 중 둘 이상의 표준 셀들을 배치하는 단계;
    상기 배치된 표준 셀들 사이에 적어도 하나의 필러 셀을 배치하는 단계;
    상기 배치된 표준 셀들 중 적어도 하나에서, 둘 이상의 게이트 구조체들을 서로 연결하는 입력 라인, 및 둘 이상의 활성 영역들을 서로 연결하는 출력 라인의 위치를 결정하는 단계;
    상기 배치된 표준 셀들을 서로 연결하여 레이아웃을 생성하는 단계; 를 포함하는 반도체 장치의 레이아웃 방법.

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