CN115642157A - 半导体装置 - Google Patents

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柳泰俊
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Abstract

根据本发明构思的实施例的半导体装置包括多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，并且在提供相同电路且在标准单元区域中位于不同位置处的一些标准单元中，输入线或/和输出线位于不同位置。

Description

半导体装置
相关申请的交叉引用
本申请要求于2021年7月20日在韩国知识产权局提交的韩国专利申请No.10-2021-0095033的优先权的权益，所述韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思涉及半导体装置及其布局方法。
背景技术
半导体装置可以包括形成在半导体衬底上的半导体元件、用于连接半导体元件的布线等，并且可以通过布置和连接在库中预定义的标准单元来设计。随着半导体装置集成度的提高，用于更有效地布置用于连接半导体元件的线路的各种方法可以是有益的。
发明内容
本发明构思的一方面提供一种半导体装置及其布局方法，其能够通过在标准单元的多个候选位置当中选择将两个或更多个栅极结构彼此连接的输入线或将两个或更多个有源区彼此连接的输出线中的至少一者的位置，来提高设计自由度和/或高效地布置布线。
根据本发明构思的一方面，半导体装置包括：多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，其中，所述多个标准单元包括位于第一标准单元区域中的第一标准单元和位于第二标准单元区域中的第一标准单元，所述第一标准单元区域和所述第二标准单元区域被界定在所述第一方向或所述第二方向中的至少一个方向上的不同位置，并且位于所述第一标准单元区域中的所述第一标准单元和位于所述第二标准单元区域中的所述第一标准单元提供相同的电路，其中，位于所述第一标准单元区域中的所述第一标准单元包括：将连接到两个或更多个栅极结构的输入布线彼此连接的第一输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第一输出线，并且位于所述第二标准单元区域中的所述第一标准单元包括：将连接到两个或更多个栅极结构的输入布线彼此连接的第二输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第二输出线，其中，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置，或者所述第一输出线在所述第一标准单元区域中的位置不同于所述第二输出线在所述第二标准单元区域中的位置。
根据本发明构思的一方面，半导体装置包括：多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，其中，所述多个标准单元包括位于第一标准单元区域中的第一标准单元和位于第二标准单元区域中的第一标准单元，所述第一标准单元区域和所述第二标准单元区域被界定在所述第一方向或所述第二方向中的至少一个方向上的不同位置，并且位于所述第一标准单元区域中的所述第一标准单元和位于所述第二标准单元区域中的所述第一标准单元提供相同的电路，其中，位于所述第一标准单元区域中的所述第一标准单元包括将连接到两个或更多个栅极结构的输入布线彼此连接的第一输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第一输出线，并且位于所述第二标准单元区域中的所述第一标准单元包括将连接到两个或更多个栅极结构的输入布线彼此连接的第二输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第二输出线，其中，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置，并且所述第一输出线在所述第一标准单元区域中的位置不同于所述第二输出线在所述第二标准单元区域中的位置。
根据本发明构思的一方面，半导体装置包括：多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，其中，所述多个标准单元包括位于第一标准单元区域中的第一标准单元和位于第二标准单元区域中的第一标准单元，所述第一标准单元区域和所述第二标准单元区域被界定在所述第一方向或所述第二方向中的至少一个方向上的不同位置，并且位于所述第一标准单元区域中的所述第一标准单元和位于所述第二标准单元区域中的所述第一标准单元提供相同的电路，其中，位于所述第一标准单元区域中的所述第一标准单元包括将两个或更多个栅极结构彼此连接并沿所述第二方向延伸的第一输入线，以及将两个或更多个有源区彼此连接并沿所述第二方向延伸的第一输出线，并且位于所述第二标准单元区域中的所述第一标准单元包括将两个或更多个栅极结构彼此连接并沿所述第二方向延伸的第二输入线，以及将两个或更多个有源区彼此连接并沿所述第二方向延伸的第二输出线，其中，在所述第一方向上，所述第一输入线与所述第一输出线之间的距离不同于所述第二输入线与所述第二输出线之间的距离。
根据本发明构思的一方面，用于布局包括多个标准单元的半导体装置的方法包括：参考标准单元库设置所述多个标准单元当中的两个或更多个标准单元；在所述两个或多个标准单元之间设置至少一个填充单元；在所述两个或更多个标准单元当中的至少一个标准单元中，确定将所述两个或更多个栅极结构彼此连接的输入线的位置和将所述两个或更多个有源区彼此连接的输出线的位置；以及将所述两个或更多个标准单元彼此连接以生成所述布局。
附图说明
根据以下结合附图的详细描述将更清楚的理解本发明构思的上述以及其他方面、特征和优点，在附图中：
图1是示出根据本发明构思的示例实施例的制造半导体装置的方法的流程图。
图2和图3是示出根据本发明构思的示例实施例的在半导体装置中包括的标准单元中布设输入线和输出线的方法的图。
图4是示意性地示出根据本发明构思的示例实施例的半导体装置中包括的标准单元的俯视图。
图5是图4的沿着线A-A'截取的截面图。
图6是图4的沿着线B-B'截取的截面图。
图7是图4的沿着线C-C'截取的截面图。
图8是示意性地示出根据本发明构思的示例实施例的半导体装置中包括的标准单元的俯视图。
图9是示出根据本发明构思的示例实施例的在半导体装置中包括的标准单元中布设输入线和输出线的方法的图。
图10是示意性地示出根据本发明构思的示例实施例的半导体装置中包括的标准单元的俯视图。
图11是图10的沿着线D-D'截取的截面图。
图12是图10的沿着线E-E'截取的截面图。
图13是图10的沿着线F-F'截取的截面图。
图14是示出根据本发明构思的示例实施例的半导体装置的布局方法的流程图。
图15A和图15B是示出根据本发明构思的示例实施例的半导体装置的俯视图。
图16是示意性地示出根据本发明构思的示例实施例的半导体装置中包括的标准单元的俯视图。
图17是示意性地示出由图16所示的标准单元提供的电路的电路图。
图18至图20是示出根据本发明构思的示例实施例的在半导体装置中包括的标准单元中布设输入线和输出线的方法的图。
图21至图24是示意性地示出根据本发明构思的示例实施例的设置在半导体装置中不同位置的标准单元的图。
图25至图28是示意性地示出根据本发明构思的示例实施例的设置在半导体装置中不同位置的标准单元的图。
图29是示意性地示出由图25至图28所示的标准单元提供的电路的电路图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例实施例。
图1是示出根据本发明构思的示例实施例的制造半导体装置的方法的流程图。
参照图1，根据本发明构思的示例实施例的制造半导体装置的方法可以从寄存器传输级(RTL)的设计开始(S10)。通过设计RTL而生成的RTL代码可以定义半导体装置的功能。例如，RTL代码可以用诸如VHSIC硬件描述语言(VHDL)、Verilog等语言来表达。
当生成RTL代码时，可以使用存储在预定的或者期望的库中的标准单元来执行用于从RTL代码生成半导体装置的网表数据的逻辑综合(S11)。网表数据可以包括定义标准单元以及标准单元之间的连接关系的数据，并且可以由预定的或者期望的半导体设计工具生成。标准单元可以提供各种电路，例如与(AND)门、或(OR)门、或非(NOR)门、反相器、OR-AND-反相器(OAI)、AND-OR-反相器(AOI)、触发器、锁存器等。
其后，可以执行用于参考网表数据生成布局(layout)数据的布设(place)和布线操作(S12)。可以参考库中存储的标准单元的布局来执行S12的布设和布线操作。执行布设和布线操作的半导体设计工具可以参考存储有标准单元的库和网表数据，来生成包括标准单元的布设信息和连接所布设的标准单元的布线信息的布局数据。
当布设和布线操作完成时，可以对在S12中生成的布局数据执行光学邻近校正(S13)。当光学邻近校正完成时，可以生成用于在多个层上形成各种图案的掩模数据(S14)。在使用掩模数据执行对光刻胶等的曝光并且产生掩模之后，可以执行使用掩模的半导体工艺(S15)以制造半导体装置。
在布设和布线操作中，标准单元可以设置在标准单元区域中，标准单元区域之间的空白空间可以被分配为填充单元区域，并且可以用填充单元来填充。在布线操作中，可以形成用于将半导体装置中包括的标准单元彼此连接的布线图案。
通常，在每个标准单元中，可以预先界定用于连接该标准单元的至少一部分布线图案的位置，例如，可以预先界定实现由该标准单元提供的电路所必需的布线图案。在标准单元中预先界定的布线图案可以包括：连接布置在不同位置的输入布线并接收输入信号的输入线，以及连接布置在不同位置的输出布线并输出输出信号的输出线。
当在所有标准单元中预先界定了输入线和输出线的位置时，布设和布线操作中的设计自由度会降低，半导体装置的性能会由于无法有效地布置布线图案而劣化，和/或可能出现其他问题。在本发明构思的示例实施例中，在至少一个标准单元中，可以界定布置输入线和输出线的候选位置，而无需提前界定输入线和输出线的位置。因此，可以确保在布设和布线操作中设计包括输入线和输出线的布线图案的自由度，并且可以更有效地布置布线图案以提高半导体装置的性能。
图2和图3是示出根据本发明构思的示例实施例的在半导体装置中包括的标准单元中布设输入线和输出线的方法的图。
参照图2和图3，在根据本发明构思的示例实施例的半导体装置中，标准单元100可以包括：沿第一方向(X轴方向)延伸的有源区(ACT)105，以及沿第二方向(Y轴方向)延伸并且与有源区105相交的栅极结构(GS)110。有源区105和栅极结构110可以提供多个半导体元件。例如，栅极结构110当中的一个栅极结构以及设置在该栅极结构两侧的有源区105可以提供晶体管。有源区105可以连接到与栅极结构110相邻的有源接触(CNT)120。
另外，标准单元100可以包括下布线图案(M1)130，该下布线图案130具有通过栅极通路(VG)115连接到至少一个栅极结构110的输入布线131，以及通过有源通路125连接到至少一个有源接触120的输出布线132。下布线图案130可以由诸如金属或金属硅化物的导电材料形成，并且可以如图2和图3所示沿第一方向延伸。
例如，设置在不同位置的成对的输入布线131可以通过沿第二方向延伸的输入线彼此连接，使得输入信号可以被公共地输入到该成对的输入布线131中。另外，设置在不同位置的成对的输出布线132可以通过沿第二方向延伸的输出线彼此连接，以输出输出信号。输入线和输出线可以在第三方向(Z轴方向)上位于下布线图案130上方，并且可以由诸如金属、金属硅化物等的导电材料形成。
在图2和图3所示的示例实施例中，可以不预先确定标准单元100中的输入线和输出线的位置，而是可以仅提供布置输入线的候选位置ILC和布置输出线的候选位置OLC。例如，输入线和输出线可能必须根据设置在下布线图案130上方的布线图案的布置规则而以预定的或者期望的宽度和距离进行布置。另外，输入线的候选位置ILC和输出线的候选位置OLC可以被限制在输入布线131可以彼此连接并且输出布线132可以彼此连接的位置。
因此，如图2和图3所示，输入线的候选位置ILC和输出线的候选位置OLC可以在标准单元100中被预先界定。在使用标准单元100设计半导体装置的布局的工艺中，可以考虑将标准单元100与其他标准单元连接的布线图案的位置、数目等，可以选择候选位置ILC中的输入线的位置和候选位置OLC中的输出线的位置。
图4是示意性地示出根据本发明构思的示例实施例的包括在半导体装置中的标准单元的俯视图。
参照图4，在根据上面参照图2和图3描述的示例实施例的标准单元100中，可以分别确定输入线150的位置和输出线160的位置。在图4所示的示例实施例中，输入线150可以设置在图2所示的候选位置ILC当中的最右边的候选位置，并且输出线160可以设置在图3所示的候选位置OLC当中的中央候选位置。在示例实施例中，输入线150在第一方向上的宽度和输出线160在第一方向上的宽度可以分别大于每个栅极结构110在第一方向上的宽度。
输入线150可以通过成对的下输入通路(VU)141连接在第二方向(Y轴方向)上彼此分开的成对的输入布线131。输出线160可以通过成对的下输出通路(VU)142连接在第二方向上彼此分开的成对的输出布线132。因此，输入信号可以通过输入线150共同输入到成对的输入布线131，并且要共同发射的输出信号可以通过输出线160输出到成对的输出布线132。
通过输入线150彼此连接的输入布线131可以通过栅极通路115连接到两个或更多个栅极结构110。电连接到输入线150的栅极通路115可以设置在第一方向上的不同位置，因此可以连接到不同的栅极结构110。
相似地，通过输出线160彼此连接的输出布线132可以通过有源通路(VA)125连接到两个或更多个有源接触120。参照图4，连接到输出线160的有源接触120可以掺杂有不同导电类型的杂质。
根据示例实施例，金属布线也可以形成在未形成有输入线150和输出线160的剩余候选位置ILC和OLC中。形成在剩余候选位置ILC和OLC中的金属布线可以被形成为具有与输入线150和输出线160相同的宽度。
在下文中，将参照图5至图7更详细地描述根据本发明构思的示例实施例的半导体装置中包括的标准单元100的结构。
图5是图4的沿着线A-A'截取的截面图，图6是图4的沿着线B-B'截取的截面图，并且图7是图4的沿着线C-C'截取的截面图。
参照图5至图7，根据本发明构思的示例实施例的标准单元100可以包括形成在半导体衬底101上的有源区105、设置在有源区105之间的栅极结构110、连接到有源区105的有源接触120等。沟道区103可以被限定在沿第一方向(X轴方向)彼此相邻的有源区105之间，并且至少一个栅极结构110可以设置在沟道区103上。
在参照图5至图7描述的示例实施例中，假设标准单元100的每个半导体元件的沟道区可以被实现为鳍结构。与此不同，沟道区可以形成在半导体衬底101上，并且可以实现为被栅极结构110围绕的纳米线、纳米片等。或者，每个半导体元件的沟道区可以被实现在半导体衬底101的上表面中，而不是被实现在沟道区沿第三方向(Z轴方向)突出的结构中。例如，每个半导体元件可以实现为被普通的水平晶体管。
参照图5，每个栅极结构110可以包括栅极间隔物111、栅极绝缘层112、栅极导电层113、覆盖层114等。每个栅极结构110的结构可以根据示例实施例进行各种修改。例如，考虑到每个半导体元件的阈值电压等，可以改变栅极绝缘层112的厚度或/和材料，或者可以改变栅极导电层113的材料或/和堆叠结构。
有源接触120可以在第一方向(X轴方向)上与栅极结构110相邻，并且可以连接到有源区105。有源接触120可以由金属、金属硅化物、多晶硅等形成，并且可以包括由不同材料形成的两个或更多个层。例如，每个有源接触120可以包括直接接触有源区105的金属硅化物层以及设置在金属硅化物层上的金属层。
至少一个有源接触120可以通过设置在其上的有源通路125连接到输出布线132之一。有源通路125和输出布线132也可以包括多个层，例如，阻挡金属层和填充金属层。在一些示例实施例中，输出布线132和有源通路125可以通过单个工艺形成。在一些示例实施例中，输出布线132的阻挡金属层和有源通路125的阻挡金属层可以连接以被提供为单个层。
输出布线132可以通过其上的下输出通路142之一连接到输出线160。输出线160可以设置在与输入线150相同的高度上。例如，设置有下布线图案130的层可以被定义为第一布线层，并且设置有输入线150和输出线160的层可以被定义为第二布线层。
在示例实施例中，设置在第一布线层中的下布线图案130的位置可以被预先界定在标准单元100中。设置在第二布线层上的至少一部分布线图案的位置(例如，输入线150和输出线160的位置)可以不被预先界定在标准单元100中，并且在布设和布线操作期间，输入线150和输出线160的位置可以分别从标准单元100中界定的候选位置当中选择。
标准单元100可以包括层间绝缘层170，并且层间绝缘层170可以包括多个层间绝缘层171至175。例如，第一层间绝缘层171可以设置在与栅极结构110和有源接触120相同的高度上，并且第二层间绝缘层172可以设置在与有源通路125和栅极通路115相同的高度上。第三层间绝缘层173可以设置在与第一布线层相同的高度上，第四层间绝缘层174可以设置在与下输入通路141和142相同的高度上，并且第五层间绝缘层175可以设置在与输入线150和输出线160相同的高度上。层间绝缘层170可以由氧化硅、氮化硅、氮氧化硅等形成。
参照图6，在标准单元100中，半导体元件可以被形成在半导体衬底101上的元件隔离层102分隔开。例如，沿第二方向(Y轴方向)设置在元件隔离层102两侧的半导体元件可以分别是PMOS元件和NMOS元件。
沟道区103可以由在垂直于半导体衬底101的上表面的第三方向上延伸的鳍结构提供，并且在栅极结构110当中，栅极绝缘层112可以具有向上包裹在鳍结构上面的形状。例如，鳍结构的侧表面和上表面都可以与栅极绝缘层112接触。参照图6，栅极绝缘层112可以与鳍结构的侧表面和上表面接触，并且栅极导电层113和覆盖层114可以形成在栅极绝缘层112上。
栅极通路115可以连接到栅极导电层113，并且可以穿过例如第一层间绝缘层171和第二层间绝缘层172。栅极通路115的下表面可以与栅极导电层113接触，并且栅极通路115的上表面可以设置在高于有源接触120的上表面的位置。例如，栅极通路115的上表面可以设置在与第二层间绝缘层172的上表面相同的高度上。
栅极通路115可以连接到在第一布线层中沿第一方向延伸的至少一条输入布线131。输入布线131可以通过输入通路141连接到在第二布线层中沿第二方向延伸的输入线150。因此，如图6所示，两条或更多条输入布线131可以通过输入线150彼此连接。
根据示例实施例，沿第二方向设置在不同位置处的两个或更多个栅极通路115可以通过输入线150连接到彼此电连接的至少一个栅极结构110。例如，在图6所示的实施例中，每一条输入布线131可以通过栅极通路115连接到栅极导电层113。在一些示例实施例中，输入布线131可以在第三方向上的上部通过输入线150彼此电连接，并且可以在第三方向上的下部通过栅极导电层113彼此电连接。
参照图7，如上面参照图6所描述的，在标准单元100中，半导体元件可以被形成在半导体衬底101上的元件隔离层102分隔开。例如，在第二方向上设置在元件隔离层102两侧的半导体元件可以分别是PMOS元件和NMOS元件。因此，设置在元件隔离层102一侧的有源区105和设置在元件隔离层102另一侧的有源区105可以掺杂有不同导电类型的杂质。
如上面参照图5所描述的，有源区105可以在第一方向上连接到沟道区103。例如，有源区105可以通过对半导体衬底101应用选择性外延生长工艺来形成。有源区105可以连接到有源接触120，并且例如，有源接触120可以形成为使有源区105的一部分凹陷。在第二方向上彼此物理分开的有源区105可以通过每个有源接触120彼此电连接。
参照图7，有源接触120的上表面可以设置在与第一层间绝缘层171的上表面相同的高度上。因此，在第三方向上，有源接触120的上表面可以位于栅极结构110的上表面和栅极通路115的上表面之间。这仅是示例性的，并且在其他示例实施例中，有源接触120、栅极结构110和栅极通路115的布置和高度可以进行各种修改。
如上面参照图4所描述的，有源接触120可以通过有源通路125连接到第一布线层的输出布线132。参照图7，输出布线132可以通过其上的输出通路142连接到输出线160。因此，两条或更多条输出布线132可以通过输出线160彼此电连接。
图8是示意性地示出根据本发明构思的示例实施例的半导体装置中包括的标准单元的俯视图。
根据图8所示的示例实施例的标准单元100A可以提供与上面参照图2至图7描述的根据示例实施例的标准单元100相同的电路。可以与上面参照图4描述的根据示例实施例的标准单元100不同地选择标准单元100A中包括的输入线150A的位置和输出线160A的位置。在图8所示的示例实施例中，输入线150A可以设置在图2所示的候选位置ILC当中的中央候选位置上，并且输出线160A可以设置在图3所示的候选位置OLC当中的最左边的候选位置上。
参照图4描述的标准单元100和参照图8描述的标准单元100A可以被包括在单个半导体装置中。在半导体装置中，标准单元100和100A可以设置在不同位置。例如，参照图4描述的标准单元100可以设置在第一标准单元区域中，并且参照图8描述的标准单元100A可以设置在不同于第一标准单元区域的第二标准单元区域中。
因此，在提供相同电路的标准单元100和100A中的每一者中，输入线150和150A的位置可以彼此不同，或者输出线160和160A的位置可以彼此不同。在对标准单元100和100A进行布置和彼此连接的设计工艺中，可以根据需要从多个候选位置ILC和OLC中选择输入线150和150A的位置以及输出线160和160A的位置。因此，通过有效地布置布线图案可以增加设计自由度并且可以降低电阻和寄生电容，从而改善半导体装置的性能。
图9是示出根据本发明构思的示例实施例的在半导体装置中包括的标准单元中布设输入线和输出线的方法的图。
参照图9，在根据本发明构思的示例实施例的半导体装置中，标准单元200可以包括沿第一方向(X轴方向)延伸的有源区205、沿第二方向(Y轴方向)延伸的并且与有源区205相交的栅极结构210、连接到有源区205的有源接触220等。有源区205和栅极结构210可以提供多个半导体元件。
另外，标准单元200可以包括沿第三方向(Z轴方向)设置在有源接触220上方的第一布线层和第二布线层。下布线图案230可以设置在第一布线层上。例如，可以布置连接到栅极结构210的输入布线231和连接到有源接触220的输出布线232。下布线图案230可以沿第一方向延伸。
沿第二方向延伸的中间布线图案240可以设置在第二布线层上。一个中间布线图案240可以通过下输入通路241将两条或更多条输入布线231彼此连接，并且另一个中间布线图案240可以通过下输出通路242将两条或更多条输出布线232彼此连接。
在图9所示的示例实施例中，输入线和输出线可以设置在位于第二布线层上方的第三布线层中。参照图9，可以在标准单元200中提供布置输入线的候选位置ILC和输出线的候选位置OLC，并且候选位置ILC和OLC可以被界定在第二方向上的不同位置。因此，当两个或更多个标准单元200设置在半导体装置中的不同的第一标准单元区域和第二标准单元区域中时，设置在第一标准单元区域中的标准单元200的输入线和设置在第二标准单元区域中的标准单元200的输入线可以设置在第二方向上的不同位置。或者，设置在第一标准单元区域中的标准单元200的输出线和设置在第二标准单元区域中的标准单元200的输出线可以设置在第二方向上的不同位置。
图10是示意性地示出根据本发明构思的示例实施例的半导体装置中包括的标准单元的俯视图。
参照图10，可以分别从上面参照图9描述的候选位置ILC和OLC当中确定输入线250的位置和输出线260的位置。输入线250可以通过上输入通路(VM VIA)251连接到中间布线图案240当中的连接到两条或更多条输入布线231的中间布线图案。输出线260可以通过上输出通路(VM VIA)252连接到中间布线图案240当中的连接到两条或更多条输出布线232的另一个中间布线图案。
在下文中，将参照图11至图13更详细地描述根据本发明构思的示例实施例的半导体装置中包括的标准单元200的结构。
图11是图10的沿着线D-D'截取的截面图，图12是图10的沿着线E-E'截取的截面图，并且图13是图10的沿着线F-F'截取的截面图。
参照图11至图13，根据本发明构思的示例实施例的标准单元200可以包括形成在半导体衬底201上的有源区205、设置在有源区205之间的栅极结构210、连接到有源区205的有源接触220等。沟道区203可以被限定在第一方向(X轴方向)上彼此相邻的有源区205之间，并且至少一个栅极结构210可以设置在沟道区203上。
多个布线层可以设置在栅极结构210、有源区205和有源接触220上，并且多个布线层可以形成在层间绝缘层270中。层间绝缘层270可以包括多个层间绝缘层271至277，并且层间绝缘层270的结构可以类似于上面参照图5至图7描述的结构。
参照图11，每个栅极结构210可以包括栅极间隔物211、栅极绝缘层212、栅极导电层213和覆盖层214。每个栅极结构210的结构可以根据示例实施例进行各种修改。有源接触220可以在第一方向(X轴方向)上与栅极结构210相邻，并且可以连接到有源区205。
至少一个有源接触220可以通过设置在其上的有源通路225连接到输出线232之一。在一些示例实施例中，有源通路225和输出布线232也可以包括多个层。输出布线232可以沿第一方向延伸并且可以通过其上的至少一个下输出通路242连接到至少一个中间布线图案240。例如，设置有下布线图案230的层可以被定义为第一布线层，并且设置有输入线250和输出线260的层可以被定义为第二布线层。
在示例实施例中，设置在第一布线层上的下布线图案230的位置和设置在第二布线层上的中间布线图案240的位置可以被预先界定在标准单元200中。设置在中间布线图案240上的输入线250和输出线260的位置可以不被界定在标准单元200中。输入线250和输出线260可以设置在第三布线层中，该第三布线层被设置在第二布线层上方。在布设和布线操作期间，输入线250和输出线260的位置可以分别从在标准单元200的第三布线层中界定的候选位置中选择。
参照图11，在布设和布线操作期间，其位置被确定在第三布线层中的输出线260可以通过上输出通路252连接到至少一个中间布线图案240。在标准单元200中，输出线260可以通过上输出通路252、下输出通路242、输出布线232、有源通路225和有源接触220连接到至少一个有源区205。
接下来，参照图12和图13，在标准单元200中，半导体元件可以被形成在半导体衬底201上的元件隔离层202分隔开。例如，沿第二方向(Y轴方向)设置在元件隔离层202两侧的半导体元件可以分别为PMOS元件和NMOS元件。例如，设置在元件隔离层202一侧的有源区205可以掺杂有第一导电类型的杂质，并且设置在元件隔离层202另一侧的有源区205可以掺杂有不同于第一导电类型的第二导电类型的杂质。
在图12所示的示例实施例中，沟道区203可以由鳍结构提供，并且栅极结构210的栅极绝缘层212可以具有向上包裹在鳍结构上面的形状。例如，鳍结构的侧表面和上表面都可以与栅极绝缘层212接触。参照图12，栅极绝缘层212可以与鳍结构的侧表面和上表面接触，并且栅极导电层213和覆盖层214可以形成在栅极绝缘层212上。
在第一方向上，有源区205可以连接到沟道区203。参照图13，有源区205可以连接到有源接触220，并且例如，有源接触220可以形成为使有源区205的一部分凹陷。在第二方向上彼此物理分开的有源区205可以通过每个有源接触220彼此电连接。
栅极通路215可以穿过第一层间绝缘层271和第二层间绝缘层272，并且可以连接到栅极导电层213。例如，栅极通路215的上表面可以设置在与第二层间绝缘层272的上表面相同的高度上。参照图13，有源接触220的上表面可以设置在与第一层间绝缘层271的上表面相同的高度上。因此，在第三方向上，有源接触220的上表面可以位于栅极结构210的上表面与栅极通路215的上表面之间。这仅是示例性的，并且在其他示例实施例中，可以对有源接触220、栅极结构210和栅极通路215的布置和高度进行各种修改。
栅极通路215可以连接到在第一布线层中沿第一方向延伸的至少一条输入布线231。输入布线231可以与输出布线232一起设置在第一布线层中，并且可以通过下输入通路241连接到在第二布线层中沿第二方向延伸的至少一个中间布线图案240。如图13所示，通过输入布线231电连接到栅极通路215的至少一个中间布线图案240可以通过上输入通路251连接到输入线250。因此，通过输入线250传输的输入信号可以通过多条输入线231共同输入到两个或更多个栅极结构210。
至少一个有源接触220可以通过有源通路225连接到至少一个输出布线232。输出布线232可以通过下输出通路242连接到至少一个中间布线图案240，并且可以通过上输出通路252电连接到输出线260。
图14是示出根据本发明构思的示例实施例的半导体装置的布局方法的流程图。
参照图14，根据本发明构思的示例实施例的半导体装置的布局方法可以从标准单元和填充单元的布置(S20)开始。例如，标准单元可以设置在标准单元区域中，并且填充单元可以设置在填充单元区域中。
在布置标准单元和填充单元时，可以从至少一部分标准单元中选择输入线或输出线中的一者的位置(S21)。在一部分标准单元中，输入线和输出线可以设置在预定的或者期望的位置。在其他部分标准单元中，输入线和输出线的位置可以不是固定的。例如，在至少一部分标准单元中，输入线和输出线的位置可以不是固定的，而是可以仅提供布置输入线和输出线的候选位置。因此，在布置标准单元和填充单元之后，在仅提供可以布置输入线和输出线的候选位置的部分标准单元中，可以确定输入线或输出线中的至少一者的位置。
接下来，可以选择输入线或输出线中的另一者的位置(S22)。在S21和S22中，可以先选择输入线的位置，并且可以稍后选择输出线的位置，或者可以先选择输出线的位置，并且可以稍后选择输入线的位置。输入线的候选位置和输出线的候选位置中的至少一些候选位置可以彼此重叠。因此，可以根据需要顺序地选择输入线和输出线的位置。
当在标准单元中确定了输入线和输出线的位置时，可以执行剩余的布线操作(S23)。例如，除了布置在每个标准单元中的输入线和输出线之外，S23的布线操作可以包括确定将标准单元彼此电连接的布线图案的位置和长度等。
图15A和图15B是示出根据本发明构思的示例实施例的半导体装置的俯视图。
图15A可以是示出根据示例实施例的半导体装置的俯视图，并且图15B可以是基于图15A的俯视图的另外示出电源布线图案M1(VDD)和M1(VSS)以及栅极图案GL的俯视图。
参照图15A和图15B，半导体装置可以包括标准单元区域SCA1至SCA10以及填充单元区域FCA1和FCA2。标准单元SC1至SC5可以设置在标准单元区域SCA1至SCA10中，并且标准单元SC1至SC5可以提供实际运行的半导体元件或/和电路。填充单元FC1和FC2可以设置在填充单元区域FCA中。
在图15A和图15B所示的示例实施例中，第一标准单元SC1至第五标准单元SC5被示出为设置在标准单元区域SCA1至SCA10中，但这仅是示例性的，更多不同的标准单元可以布设在更多的标准单元区域中。类似地，虽然第一填充单元FC1和第二填充单元FC2被示出为设置在填充单元区域FCA中，但是更多不同的填充单元可以设置在更多的填充单元区域中。
半导体装置可以包括沿第一方向(X轴方向)延伸的电源布线图案M1(VDD)和M1(VSS)。电源布线图案M1(VDD)和M1(VSS)可以沿与第一方向相交的第二方向(Y轴方向)布置。例如，电源布线图案M1(VDD)和M1(VSS)可以沿着标准单元区域SCA1至SCA10与填充单元区域FCA1和FCA2之间的边界延伸，或者可以横穿标准单元区域SCA1至SCA10或填充单元区域FCA中的至少一个区域。
栅极图案GL可以沿第二方向延伸并且可以在第一方向上彼此分开。栅极图案GL可以包括虚设栅极结构和提供半导体元件的栅极结构。例如，设置在标准单元区域SCA1至SCA10与填充单元区域FCA之间的边界处的栅极图案GL可以是虚设栅极结构。
参照图15A和图15B，第一标准单元SC1可以设置在第一标准单元区域SCA1至第三标准单元区域SCA3中。例如，相同的电路可以实现在第一标准单元区域SCA1至第三标准单元区域SCA3中的每一者中。
在本发明构思的示例实施例中，在第一标准单元区域SCA1至第三标准单元区域SCA3中的至少一部分标准单元区域中，第一标准单元SC1中包括的输入线或输出线中的至少一者可以位于彼此不同的位置处。例如，设置在第一标准单元区域SCA1中的第一标准单元SC1可以包括第一输入线和第一输出线，并且设置在第二标准单元区域SCA2中的第一标准单元SC1可以包括第二输入线和第二输出线。
由于可以设置相同的第一标准单元SC1，所以连接到第一标准单元区域SCA1中的第一输入线的栅极结构可以与连接到第二标准单元区域SCA2中的第二输入线的栅极结构设置在相同的位置。类似地，连接到第一标准单元区域SCA1中的第一输出线的有源区可以与连接到第二标准单元区域SCA2中的第二输出线的有源区设置在相同的位置。
考虑到其他相邻标准单元SC1至SC5的布线，第一标准单元区域SCA1中的第一标准单元SC1中包括的第一输入线的位置可以不同于第二标准单元区域SCA2中的第一标准单元SC1中包括的第二输入线的位置。另外，第一标准单元区域SCA1中的第一标准单元SC1中包括的第一输出线的位置可以不同于第二标准单元区域SCA2中的第一标准单元SC1中包括的第二输出线的位置。根据示例实施例，第一输入线的位置可以与第二输入线的位置相同，并且第一输出线的位置可以与第二输出线的位置不同，或者第一输入线的位置可以与第二输入线的位置不同，并且第一输出线的位置可以与第二输出线的位置相同。或者，第一输入线的位置可以与第二输入线的位置不同，并且第一输出线的位置可以与第二输出线的位置不同。
图16是示意性地示出根据本发明构思的示例实施例的半导体装置中包括的标准单元的俯视图。图17是示意性地示出由图16所示的标准单元提供的电路的电路图。
参照图16，在根据本发明构思的示例实施例的半导体装置中，标准单元300可以包括沿第一方向(X轴方向)延伸的有源区305，以及沿第二方向(Y轴方向)延伸并且与有源区305相交的栅极结构310。有源区305和栅极结构310可以提供多个半导体元件。例如，栅极结构310当中的一个栅极结构和设置在该栅极结构两侧的有源区305可以提供晶体管。有源区305可以连接到与栅极结构310相邻的有源接触320。有源接触320可以沿第二方向延伸，并且接触分隔区(CX)321可以将至少一部分有源接触320分为多个区域。
标准单元300可以包括下布线图案330，该下布线图案330具有：通过栅极通路315连接到至少一个栅极结构310的输入布线331，以及通过有源通路325连接到至少一个有源接触320的输出布线332。下布线图案330可以由诸如金属或金属硅化物的导电材料形成，并且可以沿第一方向延伸。下布线图案330可以设置在与电源布线图案M1(VDD)和M1(VSS)相同的高度上。至少一个下布线图案330可以在第一方向上被布线图案分隔区335划分为多个区域。
根据图16所示的示例实施例的标准单元300可以提供OR-AND-反相器(OAI)电路。参照简单地示出由标准单元300提供的OAI电路的图17，OAI电路可以包括四个OR门(OR)、四个AND门(AND)和四个反相器(INV)。例如，在根据图16所示的示例实施例的布局中，两个OR门(OR)、两个AND门(AND)和两个反相器(INV)可以在第二方向上布置在接地电源线M1(VSS)上面。在根据图16所示的示例实施例的布局中，另外两个OR门(OR)、另外两个AND门(AND)和另外两个反相器(INV)可以在第二方向上布置在接地电源线M1(VSS)下面。
参照图17，四个OR门(OR)可以彼此共享输入信号A0和A1，并且四个AND门(AND)也可以共享输入信号B0。此外，四个反相器(INV)可以共享输出信号Y。例如，输入信号A0、A1和B0可以公共地输入到四个OAI电路，并且可以输出与四个输入信号A0、A1和B0对应的一个输出信号Y。因此，在图16所示的布局中，接收输入信号A0、A1或B0中的至少一者的输入布线331应当彼此连接，并且输出输出信号Y的输出布线332应当彼此连接。例如，可以如下表1所示来确定根据输入信号A0、A1和B0的输出信号Y。
[表1]
A0 A1 B0 Y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
参照图16，在第二方向上，设置在接地电源线M1(VSS)上方的输入布线331和设置在接地电源线M1(VSS)下方的输入布线331可以通过输入线350彼此连接。输入线350和输入布线331可以通过下输入通路341彼此连接。例如，输入线350中的输入线351可以被提供为用于传输第二输入信号A1的路径，并且输入线350中的输入线352可以被提供为用于传输第三输入信号B0的路径。
另外，参照图16，在第二方向上，设置在接地电源线M1(VSS)上方的输出布线332和设置在接地电源线M1(VSS)下方的输出布线332可以通过输出线360彼此连接。输出线360和输出布线332可以通过下输出通路342彼此连接。四个反相器(INV)可以通过输出线360共同输出输出信号Y。
在示例实施例中，标准单元300可以是根据参照图15A和图15B描述的示例实施例的半导体装置的第一标准单元SC1，并且可以设置在第一标准单元区域SCA1至第三标准单元区域SCA3中。在图16所示的示例实施例中，输入线350和输出线360的位置在标准单元300中可以被确定。例如，在标准单元300中，输入线350和输出线360可以总是设置在相同的位置。因此，用于连接半导体元件的布线设计的自由度可能不可避免地降低，并且当另一布线的长度因已经确定了位置的输入线350和输出线360而增加时，电阻和电容会增加，从而使包括标准单元300的半导体装置的性能劣化。
在本发明构思的示例实施例中，输入线350和输出线360中的至少一者的位置在标准单元300中可以不是固定的。在标准单元300中，可以仅界定可以布置输入线350和输出线360的候选位置，并且在布设和布线操作中，可以从候选位置当中选择输入线350和输出线360的位置。在下文中，将参照图18至图20进行更详细地描述。
图18至图20是示出在图16所示的标准单元中布设输入线和输出线的方法的图。
根据图18至图20所示的示例实施例的标准单元400可以与根据上面参照图16描述的示例实施例的标准单元300提供相同的电路，例如，根据图17所示的示例实施例的OAI电路。因此，有源区405、栅极结构410、栅极通路415、有源接触420、接触分隔区421、有源通路425、下布线图案430、布线图案分隔区435、电源布线图案M1(VDD)和M1(VSS)的布置可以与参照图16描述的布置相同。
在参照图18至图20描述的示例实施例中，可以不确定输入线和输出线的位置，而是可以仅提供可以布置输入线的候选位置ILC1、ILC2和输出线的候选位置OLC。首先参照图18，可以在标准单元400中界定可以布置输入线的多个输入候选位置ILC1和ILC2。在设计工艺的布设和布线操作中，可以从三个第一输入候选位置ILC1当中选择用于接收第二输入信号A1的输入线的位置，并且可以从两个第二输入候选位置ILC2当中选择用于接收第三输入信号B0的输入线的位置。
可以考虑在设置有输入线和输出线的第二布线层中形成的布线图案之间的距离、每个布线图案的宽度、通过输入线连接的输入布线431的长度、位置等，来界定第一输入候选位置ILC1和第二输入候选位置ILC2。例如，考虑到位置被固定的第二布线层的中间布线图案M2，至少一部分第一输入候选位置ILC1可以在第一方向上设置在中间布线图案M2两侧。
接下来，参照图19，可以在标准单元400中界定可以布置输出线的多个输出候选位置OLC。在设计工艺的布设和布线操作中，可以选择多个输出候选位置OLC之一，并且可以在所选择的位置处形成输出线。可以考虑将在其中形成输出线的第二布线层的设计规则以及将通过输出线彼此连接的输出布线432的长度、位置等，来确定多个输出候选位置OLC中的每一个输出候选位置的位置。
参照图20，多个输入候选位置ILC1和ILC2中的至少一个输入候选位置可以与多个输出候选位置OLC中的至少一个输出候选位置重叠。因此，当首先执行多个输入候选位置ILC1和ILC2的选择时，在选择多个输出候选位置OLC中的一个输出候选位置时会出现限制。或者，当首先选择多个输出候选位置OLC中的一个输出候选位置时，在选择多个输入候选位置ILC1和ILC2中的一个输入候选位置时会出现限制。可以不同地改变首先选择多个输入候选位置ILC1和ILC2以及多个输出候选位置OLC中的哪一者。
由于可以从多个输入候选位置ILC1和ILC2当中选择输入线的位置，并且可以从多个输出候选位置OLC当中选择输出线的位置，所以在半导体装置的不同标准单元区域中布置的至少一部分标准单元400中，可以不同地确定输入线或输出线中的至少一者的位置。例如，当参照图18至图20描述的标准单元400对应于根据图15A所示的示例实施例的半导体装置的第一标准单元SC1时，第一标准单元区域SCA1中设置的第一标准单元SC1中的输入线的位置可以不同于第二标准单元区域SCA2中设置的第一标准单元SC1中的输入线的位置。或者，第一标准单元区域SCA1中设置的第一标准单元SC1中的输出线的位置可以不同于第二标准单元区域SCA2中设置的第一标准单元SC1中的输出线的位置。
因为设置在接地电源线M1(VSS)上方的OAI电路和设置在接地电源线M1(VSS)下方的OAI电路应当共同接收输入信号并且应当共同输出输出信号，所以输入线或输出线中的至少一者可以沿第二方向延伸以与接地电源线M1(VSS)相交。由于接地电源线M1(VSS)设置在第一布线层上，并且输入线和输出线设置在第二布线层上，所以输入线或输出线中的至少一者可以在接地电源线M1(VSS)上与接地电源线M1(VSS)相交。
图21至图24是示意性地示出根据本发明构思的示例实施例的设置在半导体装置中的不同位置的标准单元的图。
图21至图24所示的标准单元400A至400D可以提供图17所示的OAI电路，并且可以包括输入线450A至450D和输出线460A至460D，其形成在从参照图18至图20描述的多个候选位置ILC1、ILC2和OLC当中选择的位置上。在图21至图24所示的示例实施例中，输出线460A至460D中的每一条输出线可以沿第二方向延伸，以将掺杂有不同导电类型的杂质并且在第二方向上彼此分开的有源区405彼此电连接。
此外，参照图21至图24，掺杂有不同导电类型的杂质并且在第二方向上彼此分开的有源区405甚至可以通过与接地电源线M1(VSS)相交的有源接触420彼此电连接。作为结果，设置在第二方向上的不同位置的输出布线432可以通过与接地电源线M1(VSS)相交的有源接触420彼此电连接。例如，在第二方向上设置在接地电源线M1(VSS)上方和下方的输出布线432可以通过与接地电源线M1(VSS)相交的有源接触420电连接到两个或更多个有源区405。
首先，在根据图21所示的示例实施例的标准单元400A中，传输第二输入信号A1的输入线451A可以形成在第一输入候选位置ILC1当中的中央位置。传输第三输入信号B0的输入线452A可以形成在第二输入候选位置ILC2当中的右侧位置，并且输出线460A可以形成在输出候选位置OLC当中从左侧起的第三位置处。
例如，参照图21，传输第二输入信号A1的输入线451A在第一方向上可以与栅极结构410之一设置在相同位置上。在一些示例实施例中，“设置在相同位置”的表述可以被理解为意味着输入线451A的中心和栅极结构410之一的中心在第一方向上设置在相同的位置。
接下来，在根据图22所示的示例实施例的标准单元400B中，传输第二输入信号A1的输入线451B可以形成在第一输入候选位置ILC1当中的右侧位置处。传输第三输入信号B0的输入线452B可以形成在第二输入候选位置ILC2当中的右侧位置处，并且输出线460B可以形成在输出候选位置OLC当中的从左侧起的第三位置处。因此，比较图21所示的标准单元400A和图22所示的标准单元400B，传输第二输入信号A1的输入线451A和451B可以设置在第一方向上的不同位置。此外，传输第二输入信号A1的输入线451A和451B可以设置在第二方向上的相同位置处。
参照图23，在标准单元400C中传输第二输入信号A1的输入线451C可以形成在第一输入候选位置ILC1当中的左侧位置处。传输第三输入信号B0的输入线452C可以形成在第二输入候选位置ILC2当中的右侧位置处，并且输出线460C可以形成在输出候选位置OLC当中的从左侧起的第三位置处。因此，比较图21所示的标准单元400A至图23所示的标准单元400C，传输第二输入信号A1的输入线451A至451C可以设置在第一方向上的不同位置。
参照图24，在标准单元400D中传输第二输入信号A1的输入线451D可以形成在第一输入候选位置ILC1当中的左侧位置处。传输第三输入信号B0的输入线452D可以形成在第二输入候选位置ILC2当中的左侧位置处，并且输出线460D可以形成在输出候选位置OLC当中从左侧起的第二位置处。比较图21所示的标准单元400A和图24所示的标准单元400D，传输第二输入信号A1的输入线451A和451D、传输第三输入信号B0的输入线452A和452D、以及输出线460A和460D都可以设置在第一方向上的不同位置。另外，比较图23所示的标准单元400C和图24所示的标准单元400D，传输第二输入信号A1的输入线451C和传输第三输入信号B0的输入线452C之间的距离与传输第二输入信号A1的输入线451D和传输第三输入信号B0的输入线452D之间的距离可以彼此不同。
参照图21至图24描述的标准单元400A至400D中的至少一些标准单元可以作为第一标准单元SC1设置在根据图15A和图15B所示的示例实施例的半导体装置的第一至第三标准单元区域SCA1至SCA3中。例如，根据图21所示的示例实施例的标准单元400A可以作为第一标准单元SC1设置在第一标准单元区域SCA1中，并且根据图24所示的示例实施例的标准单元400D可以作为第一标准单元SC1设置在第二标准单元区域SCA2中。在一些示例实施例中，设置在第一标准单元区域SCA1中的第一标准单元SC1的输入线450A的位置可以不同于设置在第二标准单元区域SCA2中的第一标准单元SC1的输入线450D的位置。
另外，设置在第一标准单元区域SCA1中的第一标准单元SC1的输出线460A的位置可以不同于设置在第二标准单元区域SCA2中的第一标准单元SC1的输出线460D的位置。因此，在不同标准单元区域中设置的以在半导体装置中提供相同电路的多个标准单元中，输入线或/和输出线可以设置在不同位置。
图25至图28是示意性地示出根据本发明构思的示例实施例的设置在半导体装置中的不同位置的标准单元的图。
参照图25，在根据本发明构思的示例实施例的半导体装置中，标准单元500可以包括：沿第一方向(X轴方向)延伸的有源区505，以及沿第二方向(Y轴方向)延伸并且与有源区505相交的栅极结构510。有源区505和栅极结构510可以提供多个半导体装置。有源区505可以连接到与栅极结构510相邻的有源接触520。有源接触520可以沿第二方向延伸，并且接触分隔区521可以将至少一部分有源接触520划分为多个区域。
标准单元500可以包括下布线图案530，该下布线图案具有：通过栅极通路515连接到至少一个栅极结构510的输入布线531，以及通过有源通路525连接到至少一个有源接触520的输出布线532。下布线图案530可以由诸如金属或金属硅化物的导电材料形成，并且可以沿第一方向延伸。下布线图案530可以与电源布线图案M1(VDD)和M1(VSS)设置在相同的高度上。至少一个下布线图案530可以在第一方向上被布线图案分隔区535划分为多个区域。
根据图25所示的示例实施例的标准单元500可以提供锁存电路。例如，标准单元500提供的锁存电路可以是门控型D锁存电路。参照图25，标准单元500中用于输出锁存电路的输出信号的输出线560的位置可以预先确定。用于接收锁存电路的输入信号当中的输入信号并且将该输入信号公共地传输到两个或更多个输入布线531的输入线的位置在标准单元500中可以不被预先确定，并且在标准单元500中可以仅界定候选位置ILC。
在布设和布线操作中，输入线的位置可以是候选位置ILC之一。例如，在根据图26所示的示例实施例的标准单元500A中，输入线550A可以设置在候选位置ILC当中的最左边位置上。在根据图27所示的示例实施例的标准单元500B中，输入线550B可以设置在候选位置ILC当中的中央位置上，而且，在根据图28所示的示例实施例的标准单元500C中，输入线550C可以设置在候选位置ILC当中的最右边位置上。例如，参照图28，输入线550C可以在第一方向上与有源接触520之一设置在相同位置处。在一些示例实施例中，表述“设置在相同位置”可以被理解为意味着输入线550C的中心和有源接触520之一的中心在第一方向上设置在相同位置处。
在示例实施例中，根据图25所示的示例实施例的标准单元500可以作为第二标准单元SC2被包括在根据图15A和图15B所示的示例实施例的半导体装置中。因此，标准单元500可以作为第二标准单元SC2分别设置在第四标准单元区域SCA4至第六标准单元区域SCA6中。
在本发明构思的示例实施例中，在设置在第四标准单元区域SCA4至第六标准单元区域SCA6中的第二标准单元SC2中，输入线的位置可以彼此不同。例如，参照图26描述的标准单元500A可以作为第二标准单元SC2设置在第四标准单元区域SCA4中，并且参照图27描述的标准单元500B可以作为第二标准单元SC2设置在第五标准单元区域SCA5中。此外，参照图28描述的标准单元500C可以作为第二标准单元SC3设置在第六标准单元区域SCA6中。因此，在设置在半导体装置中的不同位置处的标准单元区域中以提供相同的电路的标准单元中，输入线可以设置在不同的位置处。
参照图25至图28，输出线560的位置可以是固定的，并且仅输入线550A至550C的位置可以选择性地改变。因此，在设置在第四标准单元区域SCA4至第六标准单元区域SCA6中的第二标准单元SC2中，输入线550A至550C中的每一者与输出线560之间的距离可以不同。例如，设置在第四标准单元区域SCA4中的第二标准单元SC2中的输入线550A和输出线560之间在第一方向上的距离，可以不同于设置在第五标准单元区域SCA5中的第二标准单元SC2中的输入线550B和输出线560之间在第一方向上的距离。类似的说明也可以应用于参照图21至图24描述的示例实施例。
图29是示意性地示出由图25至图28所示的标准单元提供的电路的电路图。
参照图29，由参照图25至图28描述的标准单元提供的电路可以是锁存电路。参照图29，锁存电路可以接收输入信号D和时钟信号CK，并且可以将时钟信号CK反相以产生反相时钟信号nclk。第一反相器INV1可以被包括在标准单元中。
在时钟信号CK具有高电平并且反相时钟信号nclk具有低电平的第一时间段期间，输入信号D可以被存储在锁存电路中。例如，输入信号D可以公共地输入到第一PMOS元件PM1的栅极和第二NMOS元件NM2的栅极。在第一时间段期间，连接在第一PMOS元件PM1与第二NMOS元件NM2之间的第二PMOS元件PM2和第一NMOS元件NM1可以导通。因此，当输入信号D为0时，第一PMOS元件PM1可以导通，电源电压VDD可以输入到第三反相器INV3，输出信号Q可以被确定为低电平，并且输入信号D可以原样反映在输出信号Q中。相反地，当输入信号D为1时，输出信号Q可以具有高电平。
在时钟信号CK具有低电平并且反相时钟信号nclk具有高电平的第二时间段期间，锁存电路可以原样保持第一次接收到的输入信号D作为输出信号Q。在第二时间段期间，第二PMOS元件PM2和第一NMOS元件NM1可以关断，并且第四PMOS元件PM4和第三NMOS元件NM3可以导通。具有与输出信号Q相同电平的信号可以通过第二反相器INV2输入到第三PMOS元件PM3的栅极和第四NMOS元件NM4的栅极。
例如，当输出信号Q在第一时间段期间具有低电平时，第三PMOS元件PM3可以导通，并且电源电压VDD可以输入到第三反相器INV3，以将输出信号Q保持在低电平。当输出信号Q在第一时间段期间具有高电平时，第四NMOS元件NM4可以导通，并且接地电压VSS可以输入到第一反相器INV1，以将输出信号Q保持在高电平。
根据本发明构思的示例实施例，可以提供一种包括标准单元和设置在标准单元之间的填充单元的半导体装置。在设置在不同位置并提供相同电路的两个或更多个第一标准单元中，输入线或输出线中的至少一者可以设置在不同的位置处。在用于布置和连接标准单元的布设和布线操作中，通过从多个候选组当中选择输入线或输出线中的至少一者的位置，可以增加设计自由度，并且可以高效地布置布线。
本发明构思的各种优点和效果不限于上述内容，并且在描述本发明构思的具体示例实施例的过程中将更容易被理解。
虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员来说将显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下能够进行修改和变化。

Claims (20)

1.一种半导体装置，包括：
多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，
其中，所述多个标准单元包括位于第一标准单元区域中的第一标准单元和位于第二标准单元区域中的第一标准单元，所述第一标准单元区域和所述第二标准单元区域被界定在所述第一方向或所述第二方向中的至少一个方向上的不同位置，并且位于所述第一标准单元区域中的所述第一标准单元和位于所述第二标准单元区域中的所述第一标准单元提供相同的电路，
其中，位于所述第一标准单元区域中的所述第一标准单元包括：将连接到两个或更多个栅极结构的输入布线彼此连接的第一输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第一输出线，并且
位于所述第二标准单元区域中的所述第一标准单元包括：将连接到两个或更多个栅极结构的输入布线彼此连接的第二输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第二输出线，
其中，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置，或者所述第一输出线在所述第一标准单元区域中的位置不同于所述第二输出线在所述第二标准单元区域中的位置。
2.根据权利要求1所述的半导体装置，其中，在所述第一方向上，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置，并且
在所述第二方向上，所述第一输入线在所述第一标准单元区域中的位置与所述第二输入线在所述第二标准单元区域中的位置相同。
3.根据权利要求1所述的半导体装置，其中，在所述第一方向上，所述第一输出线在所述第一标准单元区域中的位置不同于所述第二输出线在所述第二标准单元区域中的位置，并且
在所述第二方向上，所述第一输出线在所述第一标准单元区域中的位置与所述第二输出线在所述第二标准单元区域中的位置相同。
4.根据权利要求1所述的半导体装置，其中，在所述第一方向上，所述第一输入线在所述第一标准单元区域中的位置与所述第二输入线在所述第二标准单元区域中的位置相同，并且
在所述第二方向上，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置。
5.根据权利要求1所述的半导体装置，其中，在所述第一方向上，所述第一输出线在所述第一标准单元区域中的位置与所述第二输出线在所述第二标准单元区域中的位置相同，并且
在所述第二方向上，所述第一输出线在所述第一标准单元区域中的位置不同于所述第二输出线在所述第二标准单元区域中的位置。
6.根据权利要求1所述的半导体装置，其中，在所述多个标准单元中的每一个标准单元中，所述有源区沿所述第一方向延伸，并且所述栅极结构沿所述第二方向延伸，并且
所述多个标准单元中的每一个标准单元包括：连接在所述有源区与所述输出布线之间的有源接触、连接在所述栅极结构与所述输入布线之间的栅极通路、以及连接在所述有源接触与所述输出布线之间的有源通路。
7.根据权利要求6所述的半导体装置，其中，与通过所述第一输入线或所述第二输入线中的至少一者彼此连接的所述输入布线连接的所述栅极通路位于所述第一方向上的不同位置。
8.根据权利要求6所述的半导体装置，其中，通过所述第一输出线或所述第二输出线中的至少一者彼此连接的所述输出布线通过所述有源接触连接到掺杂有不同导电类型的杂质的所述有源区。
9.根据权利要求6所述的半导体装置，其中，通过所述第一输入线或所述第二输入线中的至少一者彼此连接的所述输入布线通过所述栅极通路连接到所述两个或更多个栅极结构中的至少一个栅极结构。
10.根据权利要求6所述的半导体装置，其中，通过所述第一输出线或所述第二输出线中的至少一者彼此连接的所述输出布线通过所述有源接触连接到所述两个或更多个有源区中的至少一个有源区。
11.根据权利要求1所述的半导体装置，其中，所述第一输入线或所述第二输入线中的至少一者与至少一个所述栅极结构在所述第一方向上位于相同位置处。
12.根据权利要求1所述的半导体装置，其中，在所述第一方向上，所述第一输入线、所述第二输入线、所述第一输出线和所述第二输出线中的每一者的宽度大于每一个所述栅极结构的宽度。
13.根据权利要求1所述的半导体装置，所述半导体装置还包括：在所述第一方向上延伸并在所述第二方向上彼此分开的多条电源线，
其中，所述多条电源线与所述输入布线和所述输出布线位于相同高度处。
14.根据权利要求13所述的半导体装置，其中，所述第一输入线、所述第二输入线、所述第一输出线或所述第二输出线中的至少一者沿所述第二方向延伸以与所述多条电源线中的至少一条电源线相交。
15.一种半导体装置，包括：
多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，
其中，所述多个标准单元包括位于第一标准单元区域中的第一标准单元和位于第二标准单元区域中的第一标准单元，所述第一标准单元区域和所述第二标准单元区域被界定在所述第一方向或所述第二方向中的至少一个方向上的不同位置，并且位于所述第一标准单元区域中的所述第一标准单元和位于所述第二标准单元区域中的所述第一标准单元提供相同的电路，
其中，位于所述第一标准单元区域中的所述第一标准单元包括：将连接到两个或更多个栅极结构的输入布线彼此连接的第一输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第一输出线，并且
位于所述第二标准单元区域中的所述第一标准单元包括：将连接到两个或更多个栅极结构的输入布线彼此连接的第二输入线，以及将连接到两个或更多个有源区的输出布线彼此连接的第二输出线，
其中，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置，并且所述第一输出线在所述第一标准单元区域中的位置不同于所述第二输出线在所述第二标准单元区域中的位置。
16.一种半导体装置，包括：
多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，
其中，所述多个标准单元包括位于第一标准单元区域中的第一标准单元和位于第二标准单元区域中的第一标准单元，所述第一标准单元区域和所述第二标准单元区域被界定在所述第一方向或所述第二方向中的至少一个方向上的不同位置，并且位于所述第一标准单元区域中的所述第一标准单元和位于所述第二标准单元区域中的所述第一标准单元提供相同的电路，
其中，位于所述第一标准单元区域中的所述第一标准单元包括：将两个或更多个栅极结构彼此连接并沿所述第二方向延伸的第一输入线，以及将两个或更多个有源区彼此连接并沿所述第二方向延伸的第一输出线，并且
位于所述第二标准单元区域中的所述第一标准单元包括：将两个或更多个栅极结构彼此连接并沿所述第二方向延伸的第二输入线，以及将两个或更多个有源区彼此连接并沿所述第二方向延伸的第二输出线，
其中，在所述第一方向上，所述第一输入线与所述第一输出线之间的距离不同于所述第二输入线与所述第二输出线之间的距离。
17.根据权利要求16所述的半导体装置，其中，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置，并且
所述第一输出线在所述第一标准单元区域中的在所述第一方向上的位置不同于所述第二输出线在所述第二标准单元区域中的在所述第一方向上的位置。
18.根据权利要求16所述的半导体装置，其中，在所述第一方向上，所述第一输入线在所述第一标准单元区域中的位置与所述第二输入线在所述第二标准单元区域中的位置相同，并且
在所述第一方向上，所述第一输出线在所述第一标准单元区域中的位置不同于所述第二输出线在所述第二标准单元区域中的位置。
19.根据权利要求16所述的半导体装置，其中，在所述第一方向上，所述第一输入线在所述第一标准单元区域中的位置不同于所述第二输入线在所述第二标准单元区域中的位置，并且
在所述第一方向上，所述第一输出线在所述第一标准单元区域中的位置与所述第二输出线在所述第二标准单元区域中的位置相同。
20.根据权利要求16所述的半导体装置，其中，位于所述第一标准单元区域中的所述第一标准单元包括多条所述第一输入线，并且位于所述第二标准单元区域中的所述第一标准单元包括多条所述第二输入线，并且
位于所述第一标准单元区域中的所述多条所述第一输入线之间的距离与位于所述第二标准单元区域中的所述多条所述第二输入线之间的距离不同。
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