KR20230041877A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20230041877A
KR20230041877A KR1020210124792A KR20210124792A KR20230041877A KR 20230041877 A KR20230041877 A KR 20230041877A KR 1020210124792 A KR1020210124792 A KR 1020210124792A KR 20210124792 A KR20210124792 A KR 20210124792A KR 20230041877 A KR20230041877 A KR 20230041877A
Authority
KR
South Korea
Prior art keywords
standard cell
transistor
power supply
power
gate
Prior art date
Application number
KR1020210124792A
Other languages
English (en)
Inventor
유지수
도영숙
서은성
김우석
유원식
정찬영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210124792A priority Critical patent/KR20230041877A/ko
Priority to US17/731,464 priority patent/US20230086367A1/en
Publication of KR20230041877A publication Critical patent/KR20230041877A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11835—Degree of specialisation for implementing specific functions
    • H01L2027/1184—Implementation of analog circuits
    • H01L2027/11842—Resistors and capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 복수의 표준 셀들을 포함하는 표준 셀 어레이; 전원 전압을 공급하며 상기 제1 방향으로 연장되는 복수의 전원 배선들; 상기 표준 셀 어레이 상에 형성된 복수의 유전층들 각각에 포함되는 전극 구조물들, 및 상기 전극 구조물들을 연결하는 비아들을 포함하는 커패시터 구조물; 및 상기 커패시터 구조물과 상기 표준 셀 어레이를 전기적으로 연결하는 콘택들을 포함하며, 상기 복수의 표준 셀들 각각은 상기 복수의 전원 배선들 중 제1 전원 배선에 연결되는 제1 트랜지스터, 상기 복수의 전원 배선들 중 제2 전원 배선에 연결되는 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터들의 활성 영역과 게이트의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치는 반도체 기판에 형성되는 반도체 소자들 및 반도체 소자들을 연결하기 위한 배선들 등을 포함하며, 라이브러리에 미리 정의된 표준 셀들을 배치하고 연결함으로써 설계될 수 있다. 반도체 장치의 집적도가 증가함에 따라 반도체 소자들을 연결하기 위한 배선들을 효율적으로 배치하기 위한 다양한 방법들이 제안되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, BEOL(Back end of line) 공정에서 형성되는 커패시터 구조물의 커패시턴스를 보완하기 위해, 상기 커패시터 구조물의 아래에 표준 셀(Standard cell)들을 배치함으로써 추가적인 커패시턴스를 제공할 수 있는 반도체 장치 및 그의 제조 방법을 제공하고자 하는 데에 있다.
본 발명의 실시 예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 복수의 표준 셀들을 포함하는 표준 셀 어레이; 전원 전압을 공급하며 상기 제1 방향으로 연장되는 복수의 전원 배선들; 상기 표준 셀 어레이 상에 형성된 복수의 유전층들 각각에 포함되는 전극 구조물들, 및 상기 전극 구조물들을 연결하는 비아들을 포함하는 커패시터 구조물; 및 상기 커패시터 구조물과 상기 표준 셀 어레이를 전기적으로 연결하는 콘택들을 포함하며, 상기 복수의 표준 셀들 각각은 상기 복수의 전원 배선들 중 제1 전원 배선에 연결되는 제1 트랜지스터, 상기 복수의 전원 배선들 중 제2 전원 배선에 연결되는 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터들의 활성 영역과 게이트의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 복수의 표준 셀들을 포함하는 표준 셀 어레이; 전원 전압을 공급하며 상기 제1 방향으로 연장되는 복수의 전원 배선들; 상기 표준 셀 어레이 상에 형성된 복수의 유전층들 각각에 포함되는 전극 구조물들, 및 상기 전극 구조물들을 연결하는 비아들을 포함하는 커패시터 구조물; 및 상기 커패시터 구조물과 상기 표준 셀 어레이를 전기적으로 연결하는 콘택들을 포함하며, 상기 복수의 표준 셀들 각각은 상기 복수의 전원 배선들 중 제1 전원 배선에 연결되는 제1 트랜지스터, 상기 제1 전원 배선에 연결되고 상기 제1 트랜지스터와 다른 도전형의 불순물을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 게이트들은 상기 제1 전원 배선에 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되고, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 표준 셀 어레이; 전원 전압을 공급하며, 상기 제1 방향으로 연장되는 복수의 전원 배선들; 및 상기 표준 셀 어레이 상에 형성된 복수의 유전층들 각각에 포함되는 전극 구조물들 및 상기 전극 구조물들을 연결하는 비아들을 포함하는 커패시터 구조물을 포함하고, 상기 복수의 표준 셀들 각각은 상기 커패시터 구조물과 병렬로 연결되어 단위 커패시터 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, 표준 셀 라이브러리를 참조하여 상기 표준 셀 어레이에 각각이 단위 커패시터 회로를 제공하는 복수의 표준 셀들을 배치하는 단계; 상기 배치된 표준 셀들을 서로 연결하여 레이아웃 데이터를 생성하는 단계; 상기 생성된 레이아웃 데이터에 기초하여 마스크 데이터를 생성하는 단계; 상기 마스크 데이터를 이용하여 FEOL(Front end of line) 공정을 진행함으로써 상기 표준 셀 어레이를 형성하는 단계; 및 상기 마스크 데이터를 이용하여 BEOL(Back end of line) 공정을 진행함으로써 상기 표준 셀 어레이의 상부에서 상기 표준 셀 어레이와 연결되고, 복수의 유전층들 각각에 포함되는 전극 구조물들 및 상기 전극 구조물들을 연결하는 비아 콘택들을 포함하는 커패시터 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 각각이 커패시턴스를 갖는 표준 셀들을 포함하는 표준 셀 어레이 및 상기 표준 셀 어레이 상에 형성되는 커패시터 구조물을 포함하는 반도체 장치가 제공된다.
본 발명의 실시 예에 따르면, 반도체 공정의 미세화 추세에 따라 기판상에 형성될 수 있는 개별 트랜지스터의 크기가 작아지더라도, 커패시터 구조물의 하부에 복수의 표준 셀들을 포함하는 표준 셀 어레이를 구성함으로써 커패시터 구조물의 커패시턴스를 보완할 수 있다. 그리고, 서로 다른 커패시턴스를 갖는 다양한 표준 셀들을 선택적으로 구성함으로써 다양한 커패시턴스를 갖는 표준 셀 어레이를 형성할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 장치에 포함되는 커패시터 구조물을 나타내는 평면도이다.
도 2a 및 도 2b는 도 1에 도시된 커패시터 구조물을 포함하는 반도체 장치의 단면도이다.
도 3은 도 2a 및 도 2b를 참조하여 설명된 반도체 소자의 커패시터 형성영역의 등가회로를 나타내는 회로도이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 하부 커패시터를 나타내는 평면도들이다.
도 5는 본 발명의 실시 예에 따른 제1 표준 셀을 나타낸 평면도이다.
도 6a 내지 도 6c는 도 5의 단면도이다.
도 7은 도 5에 도시된 실시 예에 따른 제1 표준 셀에 대응하는 회로를 나타내는 회로도이다.
도 8은 본 발명의 실시 예에 따른 제2 표준 셀을 나타낸 평면도이다.
도 9는 제2 표준 셀에 대응하는 회로를 나타내는 회로도이다.
도 10은 본 발명의 실시 예에 따른 제3 표준 셀을 나타낸 평면도이다.
도 11은 제3 표준 셀에 대응하는 회로를 나타내는 회로도이다.
도 12는 본 발명의 실시 예에 따른 제4 표준 셀을 나타낸 평면도이다.
도 13은 제4 표준 셀에 대응하는 회로를 나타내는 회로도이다.
도 14a는 제1 표준 셀의 회로의 등가회로를 나타내는 회로도이다.
도 14b는 제2 표준 셀의 회로의 등가회로를 나타내는 회로도이다.
도 15는 본 발명의 실시 예에 따른 하부 커패시터를 나타내는 평면도이다.
도 16은 본 발명의 실시 예에 따른 제5 표준 셀을 나타낸 평면도이다.
도 17은 제5 표준 셀에 대응하는 회로를 나타내는 회로도이다.
도 18은 제5 표준 셀의 등가회로를 나타내는 회로도이다.
도 19는 본 발명의 실시 예에 따른 하부 커패시터를 나타내는 평면도이다.
도 20a 및 도 20b는 본 발명의 실시 예에 따른 제6 표준 셀을 나타낸 평면도이다.
도 21a 및 도 21b는 제6 표준 셀에 대응하는 회로를 나타내는 회로도이다.
도 22는 본 발명의 실시 예에 따른 하부 커패시터를 나타내는 평면도이다.
도 23a 및 도 23b는 본 발명의 실시 예에 따른 제7 표준 셀을 나타낸 평면도이다.
도 24a 및 도 24b는 제7 표준 셀에 대응하는 회로를 나타내는 회로도이다.
도 25는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치에 포함되는 커패시터 구조물을 나타내는 평면도이다. 도 2a 및 도 2b는 도 1에 도시된 커패시터 구조물을 포함하는 반도체 장치의 단면도이다.
도 1을 참조하면, 커패시터 구조물(140)은 복수의 층으로 이루어지는 전극 구조물들(110, 120)과 비아들(118a, 118b)을 포함할 수 있다. 비아들(118a, 118b)은 전극 구조물들(110, 120)을 전기적으로 연결할 수 있다. 도 1은 커패시터 구조물(140)이 2층의 전극 구조물들(110, 120)을 포함하는 경우를 예시하나, 전극 구조물들이 적층되는 층 수는 제한되지 않는다.
도 1에서 설명의 편의를 위하여 제1 및 제2 전극 구조물(110, 120)은 다소 어긋나게 도시되었다. 그러나, 제1 및 제2 전극 구조물(110, 120)은 수직 방향으로 서로 나란하게 배치될 수 있다.
제1 전극 구조물(110)은 서로 다른 극성을 갖는 제1 도전 패턴들(116a, 116b)을 포함할 수 있다. 제1 도전 패턴(116a)은 제1 네거티브 플레이트들(112a), 및 제1 네거티브 플레이트들(112a)을 서로 연결하는 제1 네거티브 연결 패턴(114a)을 포함할 수 있다. 제2 도전 패턴(116b)은 제1 포지티브 플레이트들(112b), 및 제1 포지티브 플레이트들(112b)을 서로 연결하는 제1 포지티브 연결 패턴(114b)을 포함할 수 있다. 제1 네거티브 플레이트들(112a) 및 제1 포지티브 플레이트들(112b)은 제1 방향으로 서로 이격되면서 번갈아 배치될 수 있다. 따라서, 제1 네거티브 플레이트들(112a) 및 제1 포지티브 플레이트들(112b) 사이에는 수평 커패시턴스가 생길 수 있다.
제2 전극 구조물(120)은 제1 전극 구조물(110)과 이격되어 배치될 수 있다. 제2 전극 구조물(120)은 서로 다른 극성을 갖는 제2 도전 패턴들(126a, 126b)을 포함할 수 있다. 제2 도전 패턴(126a)은 제2 네거티브 플레이트들(122a), 및 제2 네거티브 플레이트들(122a)을 서로 연결하는 제2 네거티브 연결 패턴(124a)을 포함할 수 있다. 제2 도전 패턴(126b)은 제2 포지티브 플레이트들(122b), 및 제2 포지티브 플레이트들(122b)을 서로 연결하는 제2 포지티브 연결 패턴(124b)을 포함할 수 있다. 제2 네거티브 플레이트들(122a) 및 제2 포지티브 플레이트들(122b)은 제1 방향으로 번갈아가며 배치될 수 있으며, 제2 네거티브 플레이트들(122a) 및 제2 포지티브 플레이트들(122b) 사이에도 수평 커패시턴스가 생길 수 있다.
제2 전극 구조물(120)은 제1 전극 구조물(110)과의 사이에서 수직 커패시턴스가 생성되도록 배치될 수 있다. 예를 들어, 제2 네거티브 플레이트들(122a)의 일부는 제1 포지티브 플레이트들(112b)의 일부와 제3 방향(Z)에서 오버랩되도록 배치되고, 제2 포지티브 플레이트들(122b)의 일부는 제1 네거티브 플레이트들(112a)의 일부와 제3 방향(Z)에서 오버랩되도록 배치될 수 있다.
도 2a 및 도 2b를 참조하면, 반도체 장치(10)는 도 1을 참조하여 설명된 커패시터 구조물(140)을 포함할 수 있다. 도 2a는 커패시터 구조물(140)의 I-I'방향 단면을 도시하고, 도 2b는 커패시터 구조물(140)의 II-II'방향 단면을 도시한다.
도 2a 및 도 2b를 참조하면, 반도체 장치(10)는 소자영역 및 커패시터 형성영역이 구분된 기판(100)을 포함할 수 있다. 기판(100)의 소자영역에는 FEOL(Front end of line) 공정을 통해 형성된 하부 소자들(102)이 구비될 수 있다. 하부 소자들(102)은 MOS(Metal-oxide-semiconductor) 트랜지스터, 다이오드 및 이들과 연결되는 하부 배선들을 포함할 수 있다.
기판(100)의 커패시터 형성영역 상에는 BEOL(Back end of line) 공정을 통해 형성된 커패시터 구조물(140)이 구비될 수 있다. 기판(100)은 복수의 유전층들(130a, 130b)을 포함하며, 복수의 유전층들(130a, 130b)은 도 1을 참조하여 설명된 전극 구조물들(110, 120)을 포함할 수 있다. 복수의 전극 구조물들(110, 120)은 비아 콘택들(118a, 118b)을 통해 서로 연결될 수 있다.
반도체 장치(10)의 고집적화 경향에 따라, 커패시터 형성영역의 제한된 수평 영역 내에서 높은 커패시턴스를 갖는 커패시터가 형성될 것이 요구된다. 예를 들어, 반도체 장치(10)가 아날로그 I/O회로인 경우 입출력신호에서 고주파 성분을 갖는 노이즈를 제거하기 위해 높은 커패시터를 갖는 커패시터가 이용될 수 있다.
커패시터 구조물(140)의 커패시턴스를 보완하기 위해, 커패시터 구조물(140)의 하부에는 FEOL 공정을 통해 형성되는 하부 커패시터(150)가 더 구비될 수 있다. 하부 커패시터(150)의 상부에는 하부 커패시터(150) 및 커패시터 구조물(140)을 전기적으로 연결하기 위한 콘택들(174a, 174b)이 구비될 수 있다. 커패시터 구조물(140) 및 하부 커패시터(150)는 병렬 연결되어, 반도체 장치(10)의 동작을 위한 커패시터 회로를 제공할 수 있다. 즉, 커패시터 구조물(140)의 하부에 하부 커패시터(150)를 더 형성함으로써, 동일한 수평 면적에서 더 높은 커패시턴스를 제공할 수 있다.
하부 커패시터(150)는 MOS 트랜지스터를 포함할 수 있다. MOS 트랜지스터는 MOS 구조를 포함할 수 있다. MOS 구조의 일측은 금속으로 구성되고, 다른 일측은 반도체로 구성되며, 그 사이에 유전체가 위치할 수 있다. MOS 구조가 평행판 커패시터와 유사한 구조를 가질 수 있으므로, MOS 트랜지스터는 커패시턴스를 가질 수 있다. MOS 트랜지스터는 게이트에 인가되는 전압에 따라 커패시턴스가 변화하는 특성을 가질 수 있다.
한편, 반도체 장치(10)를 형성하기 위한 반도체 공정은 미세해지는 경향을 갖는다. 즉, 기판(100)에 형성되는 MOS 트랜지스터에 포함된 게이트 구조체의 폭이 점점 좁아질 수 있다. 예를 들어, 평면형(Planar) 트랜지스터가 FinFET으로 대체되면서 게이트 구조체의 폭이 좁아질 수 있었다. 나아가, MBCFET(Multi-Bridge Channel Field Effect Transistor) 등이 사용되면서, 트랜지스터의 채널 영역이 정상적으로 형성될 수 있으려면 게이트 구조체의 폭이 일정 수준 이상 넓어질 수 없는 상황에 도달하였다.
반도체 공정의 미세화 경향에 따라 MOS 에 포함된 게이트 구조체의 폭이 좁아질수록, MOS 트랜지스터가 갖는 커패시턴스는 작아질 수 있다. MOS 트랜지스터가 갖는 커패시턴스가 작아지면, 하부 커패시터(150)가 커패시터 구조물(140)을 보완하기에 충분한 커패시턴스를 제공하기 어려울 수 있다.
본 발명의 실시 예에 따르면, 하부 커패시터(150)는 기판(100)의 상면에 형성되는 표준 셀 어레이를 포함할 수 있다. 표준 셀 어레이는, 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 복수의 표준 셀들을 포함할 수 있다. 표준 셀 라이브러리에는 서로 다른 커패시턴스를 갖는 표준 셀들이 정의될 수 있다. 표준 셀 어레이에 포함된 표준 셀들은, 표준 셀 라이브러리에 정의된 표준 셀들 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 표준 셀 어레이에 포함된 복수의 표준 셀들이 커패시터 구조물(140)과 서로 병렬 연결됨으로써 커패시터 구조물(140)의 커패시턴스를 보완할 수 있다.
도 3은 도 2a 및 도 2b를 참조하여 설명된 반도체 소자의 커패시터 형성영역의 등가회로를 나타내는 회로도이다.
도 2a 및 도 2b를 참조하여 설명된 표준 셀 어레이에 포함된 복수의 표준 셀들 및 커패시터 구조물(140)은 병렬 연결될 수 있다. 예를 들어, 커패시터 구조물(140)의 제1 및 제2 네거티브 연결 패턴(114a, 124a)은 제2 전원 전압(VSS)에 연결되고, 제1 및 제2 포지티브 연결 패턴(114b, 124b)은 제1 전원 전압(VDD)에 연결될 수 있다. 그리고, 복수의 표준 셀들 각각은 제2 전원 전압(VSS)을 공급하는 제1 전원 배선 및 제1 전원 전압(VDD)을 공급하는 제2 전원 배선에 연결될 수 있다.
도 3에서, 복수의 표준 셀들이 병렬 연결됨으로써 제공하는 커패시턴스는 CFEOL로 도시되고, 커패시터 구조물(140)이 제공하는 커패시턴스는 CBEOL로 도시된다. 본 발명의 실시 예에 따르면, 반도체 장치(10)의 커패시터 형성영역은 CFEOL과 CBEOL을 합한 크기의 커패시턴스를 제공할 수 있다. 따라서, 미세 공정에서 제조되는 반도체 장치에서도 충분한 크기의 커패시턴스를 갖는 커패시터를 제공할 수 있다.
표준 셀 어레이에 포함되는 복수의 표준 셀들의 조합에 따라 CFEOL은 다양한 크기를 가질 수 있다. 이하에서, 도 4a 내지 도 24b를 참조하여 본 발명의 실시 예에 따른 표준 셀들의 다양한 예가 설명된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 하부 커패시터를 나타내는 평면도들이다.
도 4a는 본 발명의 실시 예에 따른 표준 셀 어레이를 나타내는 평면도이며, 도 4b는 도 4a의 평면도에 전원 배선들 및 게이트 패턴들을 추가적으로 나타낸 평면도이다.
도 4a 및 도 4b를 참조하면, 하부 커패시터(200)는 표준 셀 어레이 및 전원 배선들을 포함할 수 있다. 하부 커패시터(200)는 도 2a 및 도 2b를 참조하여 설명된 하부 커패시터(150)에 대응할 수 있다.
표준 셀 어레이는 기판의 상면에 평행한 제1 방향(X), 및 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배치되는 표준 셀 영역들(SCA1-SCA20)을 포함할 수 있다. 표준 셀 영역들(SCA1-SCA20)에는 표준 셀들(SC1-SC4)이 배치되며, 표준 셀들(SC1-SC4)은 실제로 동작하는 반도체 소자들 및/또는 회로들을 제공할 수 있다. 도 4a 및 도 4b에서는 표준 셀 영역들(SCA1-SCA20)에 표준 셀들(SC1-SC4)이 배치되는 것으로 도시되었으나, 이는 하나의 실시 예일 뿐이며, 더 다양한 표준 셀들이 더 많은 표준 셀 영역들에 배치될 수 있다. 그리고, 도 4a 및 도 4b에서는 생략되었으나, 표준 셀 어레이에서 표준 셀들을 배치하고 남는 공간이 발생하는 경우 남는 공간을 채우기 위한 필러 셀들이 더 배치될 수 있다.
표준 셀 어레이는 게이트 패턴들(GL)을 더 포함할 수 있다. 게이트 패턴들(GL)은 제2 방향(Y)으로 연장되며, 제1 방향(X)에서 서로 분리될 수 있다. 게이트 패턴들(GL)은 반도체 소자를 제공하는 게이트 구조체들 및 더미 게이트 구조체들을 포함할 수 있다. 예를 들어, 표준 셀 영역들(SCA1-SCA20) 사이에 배치되는 게이트 패턴들(GL)은 더미 게이트 구조체들일 수 있다.
하부 커패시터(200)는 제1 방향(X)을 따라 연장되는 전원 배선들(M1(VDD), M1(VSS))을 포함할 수 있다. 전원 배선들(M1(VDD), M1(VSS))은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배열될 수 있다. 예를 들어, 전원 배선들(M1(VDD), M1(VSS))은 표준 셀 영역들(SCA1-SCA20) 사이의 경계를 따라 연장되거나, 표준 셀 영역들(SCA1-SCA20) 중 적어도 하나를 가로지를 수 있다. 전원 배선들(M1(VDD), M1(VSS))은 제1 전원 전압을 전달하는 제1 전원 배선들(M1(VDD)) 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 전달하는 제2 전원 배선들(M1(VSS))을 포함할 수 있다. 예를 들어, 상기 제1 전원 전압은 제1 전원 전압(VDD)이 될 수 있으며, 상기 제2 전원 전압은 제2 전원 전압(VSS)이 될 수 있다. 제1 전원 배선들(M1(VDD)) 및 제2 전원 배선들(M1(VSS))은 제2 방향(Y)에서 교대로 배치될 수 있다.
본 발명의 실시 예에 따르면, 표준 셀 영역들(SCA1-SCA20)에 배치되는 표준 셀들(SC1-SC4)은 각각 단위 커패시터 회로를 제공할 수 있다. 표준 셀들(SC1-SC4) 각각은 도 1 내지 도 2b를 참조하여 설명된 커패시터 구조물(140)에 병렬 연결되어 커패시터 구조물(140)의 커패시턴스를 보완할 수 있다. 표준 셀들(SC1-SC4)은 표준 셀 라이브러리에 정의될 수 있으며, 각각 서로 다른 커패시턴스 및 누설전류를 가질 수 있다. 반도체 장치(10)의 동작을 위해 요구되는 커패시턴스의 값에 따라, 표준 셀 영역들(SCA1-SCA20) 각각에 배치될 표준 셀들이 선택될 수 있다.
본 발명의 실시 예에 따르면, 커패시터 구조물(140)의 하부에서 다양한 커패시턴스를 갖는 표준 셀들(SC1-SC4)을 조합하여 표준 셀 어레이를 형성함으로써, 목표하는 커패시턴스를 갖는 커패시터를 제공할 수 있다. 이하에서, 도 5 내지 도 14b를 참조하여 표준 셀들(SC1-SC4)의 예시적인 구조들이 설명된다.
도 5는 본 발명의 실시 예에 따른 제1 표준 셀(SC1)을 나타낸 평면도이다. 도 6a는 도 5의 I-I'선에 따른 단면도이고, 도 6b는 도 5의 II-II'선에 따른 단면도이며, 도 6c는 도 5의 III-III'선에 따른 단면도이다. 그리고, 도 7은 도 5에 도시된 실시 예에 따른 제1 표준 셀(SC1)에 대응하는 회로를 나타내는 회로도이다.
도 5를 참조하면, 제1 표준 셀(SC1)은 각각 제1 방향(X)으로 연장되는 제1 및 제2 활성 영역들(210, 215), 제2 방향(Y)으로 연장되며 제1 및 제2 활성 영역들(210, 215)과 교차하는 게이트 구조체들(220) 등을 포함할 수 있다. 제1 및 제2 활성 영역들(210, 215)과 게이트 구조체들(220)은 복수의 반도체 소자들을 제공할 수 있다.
예를 들어, 게이트 구조체들(220) 중 하나와, 그 양측에 배치된 제1 활성 영역들(210)은 PMOS 트랜지스터들을 제공할 수 있다. 그리고, 게이트 구조체들(220) 중 하나와, 그 양측에 배치된 제2 활성 영역들(215)은 NMOS 트랜지스터들을 제공할 수 있다. 제1 및 제2 활성 영역들(210, 215)은 게이트 구조체들(220)과 인접하는 활성 컨택들(230)과 연결될 수 있다. 표준 셀들 각각에 포함되는 트랜지스터들은 서로 연결되어 하나의 단위 커패시터 회로를 제공할 수 있다. 한편, 게이트 구조체들(220) 중 제1 표준 셀(SC1)의 가장자리에 위치한 게이트 구조체들은 트랜지스터를 제공하지 않는 더미 게이트 구조체들일 수 있다.
제1 표준 셀(SC1)은 게이트 구조체들(220) 및 활성 컨택들(230) 중 적어도 하나와 연결되는 하부 배선 패턴들(240)을 포함할 수 있다. 그리고, 제1 표준 셀(SC1)은 상부 비아(245)를 통해 하부 배선 패턴들(240) 중 적어도 하나와 연결되는 상부 배선 패턴들(250)을 포함할 수 있다. 하부 배선 패턴들(240)은 도 5에 도시된 바와 같이 제1 방향(X)으로 연장될 수 있으며, 상부 배선 패턴들(250)은 제2 방향(Y)으로 연장될 수 있다. 하부 배선 패턴들(240) 및 상부 배선 패턴들(250)은 금속, 금속 실리사이드 등의 도전성 물질로 형성될 수 있다.
도 7을 참조하면, 제1 표준 셀(SC1)은 복수의 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함할 수 있다. PMOS 트랜지스터들의 활성 영역들에는 제1 전원 전압(VDD)이 인가되고, PMOS 트랜지스터들의 게이트들에는 제2 전원 전압(VSS)이 인가될 수 있다. 그리고, NMOS 트랜지스터들의 활성 영역들에는 제2 전원 전압(VSS)이 인가되고, NMOS 트랜지스터들의 게이트들에는 제1 전원 전압(VDD)이 인가될 수 있다. PMOS 트랜지스터들과 NMOS 트랜지스터들 각각은 커패시턴스를 가질 수 있다. 제1 표준 셀(SC1)에서 PMOS 트랜지스터들과 NMOS 트랜지스터들은 병렬로 연결될 수 있으며, 제1 표준 셀(SC1)은 단위 커패시터 회로로서, PMOS 트랜지스터들과 NMOS 트랜지스터들의 커패시턴스들을 합한 크기의 커패시턴스를 제공할 수 있다.
다시 도 5를 참조하면, 게이트 구조체들(220)은 컷 영역(260)에 의해 PMOS 트랜지스터의 게이트들과 NMOS 트랜지스터의 게이트들로 분리될 수 있다. PMOS 트랜지스터를 구성하는 제1 활성 영역들(210)은 활성 컨택들(230)을 통해 제1 전원 전압(VDD)을 제공하는 제1 전원 배선(M1(VDD))에 연결될 수 있다. 그리고, NMOS 트랜지스터를 구성하는 제2 활성 영역들(215)은 활성 컨택들(230)을 통해 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 제공하는 제2 전원 배선(M1(VSS))에 연결될 수 있다. 전원 배선들(M1(VDD), M1(VSS))은 하부 배선 패턴들(240)과 같은 층에 형성될 수 있다.
PMOS 트랜지스터의 게이트들은 게이트 비아(225)를 통해 하부 배선 패턴들(240) 중 하나에 연결될 수 있다. 그리고, 제2 활성 영역들(215)에 연결된 활성 컨택(230)은 활성 비아(235)를 통해 하부 배선 패턴들(240) 중 다른 하나에 연결될 수 있다. PMOS 트랜지스터들의 게이트들에 연결된 하부 배선 패턴(240)은 상부 배선 패턴(250)을 통해 제2 활성 영역들(215)에 연결된 하부 배선 패턴(240)에 연결될 수 있다. 따라서, PMOS 트랜지스터들의 게이트들에는 제2 전원 전압(VSS)이 인가될 수 있다. 마찬가지로, NMOS 트랜지스터들의 게이트들이 연결된 하부 배선 패턴들(240)은 상부 배선 패턴들(250)을 통해 제1 활성 영역들(210)에 연결된 하부 배선 패턴들(240)에 연결될 수 있다. 따라서, NMOS 트랜지스터들의 게이트들에는 제1 전원 전압(VDD)이 인가될 수 있다.
도 6a 내지 도 6c를 참조하면, 본 발명의 실시 예에 따른 제1 표준 셀(SC1)은 반도체 기판(201)에 형성되는 제1 활성 영역들(210), 제1 활성 영역들(210) 사이에 배치되는 게이트 구조체들(220), 제1 활성 영역들(210)에 연결되는 활성 컨택들(230) 등을 포함할 수 있다. 제1 방향(X)에서 서로 인접한 제1 활성 영역들(210) 사이에 채널 영역(203)이 정의되며 채널 영역(203) 상에는 게이트 구조체들(220) 중 적어도 하나가 배치될 수 있다. 게이트 구조체들(220)은 제2 방향(Y)으로 연장될 수 있다.
도 6a 내지 도 6c를 참조하여 설명되는 실시 예에서, 제1 표준 셀(SC1)에 포함되는 채널 영역(203)은 핀 구조체들에 의해 제공되는 것을 가정하였으나, 이와 달리 반도체 기판(201) 상에 형성되어 게이트 구조체들(220)로 둘러싸이는 나노 와이어, 나노 시트 등으로 구현될 수도 있다. 나노 와이어, 나노 시트 등으로 채널 영역(203)이 구현되는 경우, 채널 영역(203)은 반도체 기판(201)과 제3 방향(Z)에서 분리될 수 있다. 또는 채널 영역(203)이 제3 방향(Z)으로 돌출되지 않고, 제1 활성 영역들(210)의 상면에 채널 영역(203)의 상면과 공면을 형성할 수도 있다. 다시 말해, 반도체 소자들 각각이 일반적인 수평 트랜지스터로 구현될 수도 있다.
도 6a를 참조하면, 게이트 구조체들(220) 각각은 게이트 스페이서(221), 게이트 절연층(222), 게이트 도전층(223) 및 캡핑층(224) 등을 포함할 수 있다. 다만 실시 예들에 따라 게이트 구조체들(220) 각각의 구조는 다양하게 변형될 수 있다. 예를 들어, 반도체 소자들 각각의 문턱 전압 등을 고려하여 게이트 절연층(222)의 두께 및/또는 물질이 달라지거나, 게이트 도전층(223)의 물질 및/또는 적층 구조가 달라질 수도 있다. 제1 표준 셀(SC1)에서, 게이트 도전층(223), 게이트 절연층(222) 및 채널 영역(203)은 MOS 구조를 가질 수 있으며, 커패시턴스를 제공할 수 있다.
활성 컨택들(230)은 게이트 구조체들(220)과 제1 방향(X)에서 인접하며, 제1 활성 영역들(210)에 연결될 수 있다. 활성 컨택들(230)은 금속, 금속 실리사이드, 폴리실리콘 등으로 형성될 수 있으며, 서로 다른 물질로 형성되는 둘 이상의 층들을 포함할 수도 있다. 예를 들어, 활성 컨택들(230) 각각은 금속 실리사이드층 및 금속층 등을 포함하며, 일 실시 예에서 제1 활성 영역들(210)과 직접 접촉하는 금속 실리사이드층, 및 금속 실리사이드층 상에 배치되는 금속층을 포함할 수도 있다.
활성 컨택들(230) 중 적어도 하나는, 그 상부에 배치되는 활성 비아(235)를 통해 하부 배선 패턴들(240) 중 하나에 연결될 수 있다. 활성 비아(235)와 하부 배선 패턴들(240) 역시 복수의 층들을 포함할 수 있으며, 일례로 배리어 금속층과 필(fill) 금속층을 포함할 수 있다. 실시 예들에 따라, 하부 배선 패턴들(240)과 활성 비아(235)의 배리어 금속층이 하나로 연결되고, 필 금속층 역시 하나로 연결될 수 있다.
도 6b를 참조하면, 하부 배선 패턴들(240) 중 적어도 하나는 상부 비아(245)를 통해 상부 배선 패턴들(250)과 연결될 수 있다. 예를 들어, 하부 배선 패턴들(240)이 배치되는 층은 제1 배선층으로, 상부 배선 패턴들(250)이 배치되는 층은 제2 배선층으로 정의될 수 있다.
일 실시 예에서, 제1 배선층에 배치되는 하부 배선 패턴들(240)의 위치는 표준 셀들 각각에 미리 정의될 수 있다. 반면, 제2 배선층에 배치되는 배선 패턴들 중 적어도 일부의 위치는 표준 셀들 각각에서 미리 정의되지 않을 수 있으며, 배치 및 라우팅 작업 중에 표준 셀들을 배치한 후, 제2 배선층에서 상부 배선 패턴들(250)의 위치를 결정함으로써 표준 셀들을 서로 연결할 수 있다.
한편, 제1 표준 셀(SC1)은 층간 절연층(270)을 포함할 수 있으며, 층간 절연층(270)은 복수의 층간 절연층들(271-275)을 포함할 수 있다. 예를 들어, 제1 층간 절연층(271)은 게이트 구조체들(220) 및 활성 컨택들(230)과 같은 높이에 배치될 수 있으며, 제2 층간 절연층(272)은 게이트 비아(225) 및 활성 비아(235)와 같은 높이에 배치될 수 있다. 제3 층간 절연층(273)은 제1 배선층과 같은 높이에 배치되고, 제4 층간 절연층(274)은 상부 비아(245)와 같은 높이에 배치되며, 제5 층간 절연층(275)은 제2 배선층과 같은 높이에 배치될 수 있다. 층간 절연층(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 6b를 참조하면, 반도체 기판(201) 상에 형성되는 소자 분리막(202)에 의해 제1 표준 셀(SC1) 내에서 반도체 소자들이 서로 분리될 수 있다. 예를 들어, 제2 방향(Y)에서 소자 분리막(202)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다.
도 6c를 참조하면, 채널 영역(203)은 반도체 기판(201)의 상면에 수직한 제3 방향(Z)으로 연장되는 핀 구조체들에 의해 제공될 수 있으며, 게이트 구조체들(220) 중 게이트 절연층(222)은 핀 구조체들을 타고 넘어가는 형상을 가질 수 있다. 다시 말해, 핀 구조체들의 측면과 상면이 모두 게이트 절연층(222)과 접촉할 수 있다. 도 6b를 참조하면, 핀 구조체들의 측면과 상면에 게이트 절연층(222)이 접촉하며, 게이트 절연층(222)상에 게이트 도전층(223)과 캡핑층(224)이 형성될 수 있다.
도 6c를 참조하면, 게이트 구조체들(220)은 컷 영역(260)에 의해 분리될 수 있다. 게이트 비아(225)는 분리된 게이트 구조체(220)에 포함된 게이트 도전층(223)과 연결될 수 있으며, 예를 들어 제1 및 제2 층간 절연층(271, 272)을 관통할 수 있다. 게이트 비아(225)의 하면은 게이트 도전층(223)과 접촉하고, 게이트 비아(225)의 상면은 활성 컨택들(230)의 상면보다 높은 위치에 배치될 수 있다. 예를 들어, 게이트 비아(225)의 상면은 제2 층간 절연층(272)의 상면과 같은 높이에 배치될 수 있다.
게이트 비아(225)는 제1 배선층에서 제1 방향(X)으로 연장되는 하부 배선 패턴들(240) 중 적어도 하나에 연결될 수 있다. 하부 배선 패턴들(240)은, 표준 셀들 사이의 경계를 따라 제1 방향으로 연장되는 전원 배선들(M1(VDD), M1(VSS))과 같은 높이에 배치될 수 있다.
도 6b를 참조하면, 앞서 도 6b를 참조하여 설명된 바와 같이, 반도체 기판(201) 상에 형성되는 소자 분리막(202)에 의해 반도체 소자들이 서로 분리될 수 있다. 예를 들어, 제2 방향(Y)에서 하나의 소자 분리막(202)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다. 따라서, 소자 분리막(202)의 일측에 배치되는 제1 활성 영역들(210)과 제2 활성 영역들(215)은 서로 다른 도전형의 불순물로 도핑될 수 있다.
활성 영역들(210, 215)은 앞서 설명된 바와 같이, 제1 방향(X)에서 채널 영역(203)과 연결될 수 있다. 예를 들어, 활성 영역들(210, 215)은 반도체 기판(201)에 선택적 에피택시 성장(Selective epitaxial growth) 공정을 적용함으로써 형성될 수 있다. 활성 영역들(210, 215)은 활성 컨택들(230)과 연결되며, 예를 들어 활성 컨택들(230)은 활성 영역들(210, 215)의 일부 영역을 리세스하는 형상으로 형성될 수 있다. 활성 컨택들(230) 각각에 의해, 제2 방향(Y)으로 서로 물리적으로 분리된 제1 활성 영역들(210)이 전기적으로 연결되고, 제2 활성 영역들(215) 또한 전기적으로 연결될 수 있다.
도 6b를 참조하면, 활성 비아(235)의 하면은 제1 층간 절연층(271)의 상면과 같은 높이에 배치되고 활성 컨택들(230)과 접촉할 수 있다. 따라서, 활성 비아(235)의 하면은, 제3 방향(Z)에서 게이트 구조체들(220)의 상면과, 게이트 비아(225)의 상면 사이에 위치할 수 있다. 다만 이는 하나의 실시 예일 뿐이며, 다른 실시 예들에서 활성 컨택들(230)과 게이트 구조체들(220), 및 게이트 비아(225)의 배치 형태와 높이 등은 다양하게 변형될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바에 따르면, 제1 표준 셀(SC1)은 복수의 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함할 수 있다. 상기 트랜지스터들은 정해진 구조로 연결되고, 제1 표준 셀(SC1)은 상기 트랜지스터들의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다. 본 발명의 실시 예에 따르면, 표준 셀에 포함된 트랜지스터들은 도 5 내지 도 7을 참조하여 설명된 것과는 다른 구조로 연결되어 제1 표준 셀(SC1)과는 다른 크기의 커패시턴스를 가질 수 있다. 이하에서, 제1 표준 셀(SC1)과는 다른 구조로 연결되는 트랜지스터들을 포함하는 표준 셀들이 설명된다.
도 8은 본 발명의 실시 예에 따른 제2 표준 셀(SC2)을 나타낸 평면도이다. 도 9는 도 8에 도시된 실시 예에 따른 제2 표준 셀(SC2)에 대응하는 회로를 나타내는 회로도이다.
도 8을 참조하면, 제2 표준 셀(SC2)은 제1 방향(X)으로 연장되는 제1 및 제2 활성 영역들(310, 315), 및 제2 방향(Y)으로 연장되며 제1 및 제2 활성 영역들(310, 315)과 교차하는 게이트 구조체들(320) 등을 포함할 수 있다. 게이트 구조체들(320) 중 하나와, 그 양측에 배치된 제1 활성 영역들(310)은 PMOS 트랜지스터들을 제공할 수 있다. 그리고, 게이트 구조체들(320) 중 하나와, 그 양측에 배치된 제2 활성 영역들(315)은 NMOS 트랜지스터들을 제공할 수 있다. 제1 및 제2 활성 영역들(310, 315)은 게이트 구조체들(320)과 인접하는 활성 컨택들(330)과 연결될 수 있다. 게이트 구조체들(320)은 제1 활성 영역들(310) 및 제2 활성 영역들(315)에 걸쳐서 연장될 수 있다. 따라서, PMOS 트랜지스터들의 게이트들 각각은 NMOS 트랜지스터의 게이트에 연결될 수 있다.
제2 표준 셀(SC2)은 활성 컨택들(330)과 연결되는 하부 배선 패턴들(340)을 포함할 수 있다. 도 6의 예에서, 하부 배선 패턴들(340) 중 하나는 활성 컨택들(330)을 통해 제1 활성 영역들(310)과 연결되어 제1 활성 영역들(310)로 제1 전원 전압(VDD)을 제공할 수 있다. 그리고, 하부 배선 패턴들(340) 중 다른 하나는 활성 컨택들(330)을 통해 제2 활성 영역들(315)과 연결되어 제2 활성 영역들(315)로 제2 전원 전압(VSS)을 제공할 수 있다.
도 9를 참조하면, 제2 표준 셀(SC2)은 복수의 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함할 수 있다. PMOS 트랜지스터들의 활성 영역들에는 제1 전원 전압(VDD)이 인가되고, NMOS 트랜지스터들의 활성 영역들에는 제2 전원 전압(VSS)이 인가될 수 있다. PMOS 트랜지스터들 각각의 게이트는 NMOS 트랜지스터의 게이트에 연결될 수 있다. PMOS 트랜지스터들의 게이트들과 NMOS 트랜지스터들의 게이트들은 플로팅(floating)될 수 있다. 즉, 상기 게이트들에는 전원 전압이 인가되지 않을 수 있다.
제2 표준 셀(SC2)에서 PMOS 트랜지스터들과 NMOS 트랜지스터들 각각은 커패시턴스를 가질 수 있다. 제2 표준 셀(SC2)은 PMOS 트랜지스터들과 NMOS 트랜지스터들의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 제3 표준 셀(SC3)을 나타낸 평면도이다. 도 11은 도 10을 참조하여 설명된 제3 표준 셀(SC3)에 대응하는 회로를 나타내는 회로도이다.
도 10을 참조하면, 제3 표준 셀(SC3)은 각각 제1 방향(X)으로 연장되는 제1 및 제2 활성 영역들(410, 415), 및 제2 방향(Y)으로 연장되며 제1 및 제2 활성 영역들(410, 415)과 교차하는 게이트 구조체들(420) 등을 포함할 수 있다. 게이트 구조체들(420) 중 하나와 그 양측에 배치된 제1 활성 영역들(410)은 PMOS 트랜지스터들을 제공하고, 게이트 구조체들(420) 중 하나와 그 양측에 배치된 제2 활성 영역들(415)은 NMOS 트랜지스터들을 제공할 수 있다. 제1 및 제2 활성 영역들(410, 415)은 게이트 구조체들(420)과 인접하는 활성 컨택들(430)과 연결될 수 있다.
제3 표준 셀(SC3)은 게이트 구조체들(420) 및 활성 컨택들(430) 중 적어도 하나와 연결되는 하부 배선 패턴들(440)을 포함할 수 있다. 하부 배선 패턴들(440)은 활성 컨택들(430)을 통해 제1 활성 영역들(410)과 연결되는 제1 전원 배선(M1(VDD)) 및 활성 컨택들(430)을 통해 제2 활성 영역들(415)과 연결되는 제2 전원 배선(M1(VSS))을 포함할 수 있다. 그리고, 하부 배선 패턴들(440)은 상부 비아(445)를 통해 상부 배선 패턴들(450)과 연결되는 배선 패턴들을 포함할 수 있다.
도 11을 참조하면, 제3 표준 셀(SC3)은 복수의 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함할 수 있다. PMOS 트랜지스터들의 드레인 영역들은 제1 전원 전압(VDD)을 입력받고, NMOS 트랜지스터들의 소스 영역들은 제2 전원 전압(VSS)을 입력받을 수 있다. PMOS 트랜지스터들의 게이트들 각각은 NMOS 트랜지스터의 드레인 영역에 연결될 수 있으며, NMOS 트랜지스터들의 게이트들 각각은 PMOS 트랜지스터의 소스 영역에 연결될 수 있다. 실시 예에 따라, PMOS 트랜지스터들의 게이트들끼리도 서로 연결되고, NMOS 트랜지스터들의 게이트들끼리도 서로 연결될 수 있다.
다시 도 10을 참조하면, 제1 활성 영역들(410)은 활성 컨택들(430)을 통해 제1 전원 배선(M1(VDD))에 연결되는 활성 영역들 및 컷 영역(460)에 의해 제1 전원 배선(M1(VDD))과 분리된 활성 영역들을 포함할 수 있다. 제1 전원 배선(M1(VDD))에 연결된 활성 영역들, 및 제1 전원 배선(M1(VDD))과 분리된 활성 영역들은 제1 방향(X)에서 교대로 배치될 수 있다. 즉, PMOS 트랜지스터들 각각에서, 활성 영역들 중 하나는 제1 전원 배선(M1(VDD))에 연결되고, 다른 하나는 컷 영역(460)에 의해 제1 전원 배선(M1(VDD))과 분리될 수 있다.
PMOS 트랜지스터들과 마찬가지로, NMOS 트랜지스터들 각각에서, 활성 영역들 중 하나는 제2 전원 배선(M1(VSS))에 연결되고, 다른 하나는 제2 전원 배선(M1(VSS))과 분리될 수 있다.
게이트 구조체들(420)은 컷 영역(460)에 의해 PMOS 트랜지스터들의 게이트들과 NMOS 트랜지스터들의 게이트들로 분리될 수 있다. PMOS 트랜지스터들의 게이트들은 서로 하부 배선 패턴들(440) 중 하나를 통해 연결될 수 있다. 그리고, 제2 활성 영역들(415) 중 제1 전원 배선(M1(VDD))과 분리된 활성 영역들은 하부 배선 패턴들(440) 중 다른 하나를 통해 연결될 수 있다. PMOS 트랜지스터들의 게이트들을 연결하는 하부 배선 패턴(440), 및 제2 활성 영역들(415) 중 제2 전원 배선(M1(VSS))과 분리된 활성 영역들을 연결하는 하부 배선 패턴(440)은 상부 배선 패턴들(450) 중 하나를 통해 서로 연결될 수 있다. 마찬가지로, 제1 활성 영역들(410) 중 제1 전원 배선(M1(VDD))과 분리된 활성 영역들을 연결하는 하부 배선 패턴(440)은, 상부 배선 패턴들(450) 중 다른 하나를 통해 NMOS 트랜지스터들의 게이트들을 연결하는 하부 배선 패턴(440)에 연결될 수 있다.
제3 표준 셀(SC3)은 PMOS 트랜지스터들과 NMOS 트랜지스터들의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 제4 표준 셀(SC4)을 나타낸 평면도이다. 도 13은 도 12를 참조하여 설명된 제4 표준 셀(SC4)에 대응하는 회로를 나타내는 회로도이다.
도 12를 참조하면, 제4 표준 셀(SC4)은 각각 제1 방향(X)으로 연장되는 제1 및 제2 활성 영역들(510, 515), 및 제2 방향(Y)으로 연장되며 제1 및 제2 활성 영역들(510, 515)과 교차하는 게이트 구조체들(520) 등을 포함할 수 있다. 게이트 구조체들(520) 중 하나와 그 양측에 배치된 제1 활성 영역들(510)은 PMOS 트랜지스터들을 제공하고, 게이트 구조체들(520) 중 하나와 그 양측에 배치된 제2 활성 영역들(515)은 NMOS 트랜지스터들을 제공할 수 있다. 제4 표준 셀(SC4)은 게이트 구조체들(520) 및 활성 컨택들(530) 중 적어도 하나와 연결되는 하부 배선 패턴들(540)을 포함할 수 있다.
도 13을 참조하면, 제4 표준 셀(SC4)은 복수의 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함할 수 있다. PMOS 트랜지스터들의 활성 영역들과 NMOS 트랜지스터들의 활성 영역들에는 제1 전원 전압(VDD)이 인가될 수 있다. 또한, PMOS 트랜지스터들의 게이트들과 NMOS 트랜지스터들의 게이트 영역들에도 제1 전원 전압(VDD)이 인가될 수 있다.
다시 도 12를 참조하면, 제1 활성 영역들(510) 중 일부는 활성 비아(535)를 통해 제1 전원 배선(M1(VDD))에 바로 연결될 수 있으며, 다른 일부는 전기적으로 연결된 NMOS 트랜지스터의 활성 영역을 거쳐서 제1 전원 배선(M1(VDD))에 연결될 수 있다. 따라서, PMOS 트랜지스터들의 활성 영역들에는 제1 전원 전압(VDD)이 인가될 수 있다.
제2 활성 영역들(515)은 컷 영역(560)에 의해 제2 전원 배선(M1(VSS))과 분리될 수 있다. 그리고, 제2 활성 영역들(515)은 제2 방향(Y)에서 제1 전원 배선(M1(VDD)) 및 제2 전원 배선(M1(VSS))의 사이에 위치하는 하부 배선 패턴들(540)들을 통해 제1 전원 배선(M1(VDD))으로부터 제1 전원 전압(VDD)을 공급받을 수 있다. 따라서, NMOS 트랜지스터들의 활성 영역들에는 제1 전원 전압(VDD)이 인가될 수 있다.
게이트 구조체들(520)은 제1 활성 영역들(510) 및 제2 활성 영역들(515)에 걸쳐셔 연장될 수 있다. 게이트 구조체들(520)은 하부 배선 패턴들(540)을 통해 제1 전원 배선(M1(VDD))으로부터 제1 전원 전압(VDD)을 입력받을 수 있다. 따라서, NMOS 트랜지스터들 및 PMOS 트랜지스터들의 게이트들에는 제1 전원 전압(VDD)이 인가될 수 있다.
제4 표준 셀(SC4)은 PMOS 트랜지스터들과 NMOS 트랜지스터들의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다.
본 발명의 실시 예에 따르면, 표준 셀 라이브러리는 표준 셀들(SC1-SC4)을 포함하는 다양한 표준 셀들을 제공할 수 있다. 표준 셀들(SC1-SC4)은 PMOS 트랜지스터들과 NMOS 트랜지스터들의 활성 영역들과 게이트들의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다. 이하에서, 도 14a 및 도 14b를 참조하여, 연결 구조에 따라 서로 다른 크기의 커패시터를 갖는 표준 셀들의 예가 설명된다.
도 14a는 도 7을 참조하여 설명된 제1 표준 셀(SC1)의 회로의 등가회로를 나타내는 회로도이고, 도 14b는 도 9를 참조하여 설명된 제2 표준 셀(SC2)의 회로의 등가회로를 나타내는 회로도이다.
다시 도 7을 참조하면, 제1 표준 셀(SC1)에 포함된 PMOS 트랜지스터들과 NMOS 트랜지스터들은 각각 MOS 커패시터를 제공할 수 있다. PMOS 트랜지스터들의 게이트들에는 각각 제2 전원 전압(VSS)이 인가되므로, PMOS 트랜지스터들은 온(on) 상태일 수 있다. PMOS 트랜지스터들의 활성 영역들에는 동일한 제1 전원 전압(VDD)이 인가되므로 활성 영역들 사이의 채널을 통한 누설전류는 발생하지 않을 수 있으나, 게이트를 통해서 약간의 누설전류가 발생할 수 있다. 따라서, PMOS 트랜지스터들 각각은 직렬연결된 커패시터 및 저항으로 근사될 수 있다. NMOS 트랜지스터들의 게이트들에는 각각 제1 전원 전압(VDD)이 인가되므로, NMOS 트랜지스터들 또한 온(on) 상태일 수 있다. NMOS 트랜지스터들에도 게이트를 통한 누설전류가 발생할 수 있으며, NMOS 트랜지스터들 각각은 직렬연결된 커패시터 및 저항으로 근사될 수 있다. 도 14a는 제1 표준 셀(SC1)의 PMOS 트랜지스터들 및 NMOS 트랜지스터들 각각이 직렬연결된 커패시터 및 저항으로 근사된 회로를 예시한다.
다시 도 9를 참조하면, 제2 표준 셀(SC2)에 포함된 PMOS 트랜지스터들과 NMOS 트랜지스터들은 각각 MOS 커패시터를 제공할 수 있다. 도 14b를 참조하면, 한 쌍의 PMOS 트랜지스터와 NMOS 트랜지스터는 직렬연결된 2개의 커패시터들 및 저항으로 근사될 수 있다.
도 14a와 도 14b를 비교하면, PMOS 트랜지스터들과 NMOS 트랜지스터들의 활성 영역들과 게이트들의 연결 구조가 다른 표준 셀들은 서로 다른 크기의 커패시턴스를 가질 수 있다. 예를 들어, 모든 트랜지스터들이 병렬 연결된 제1 표준 셀(SC1)의 커패시턴스가, 트랜지스터들이 병렬 및 직렬로 연결된 제2 표준 셀(SC1)의 커패시턴스보다 클 수 있다.
본 발명의 실시 예에 따르면, 표준 셀 어레이에 포함되는 표준 셀들 각각은 표준 셀들(SC1-SC4) 중에서 선택될 수 있다. 다양한 크기의 커패시턴스를 갖는 표준 셀들(SC1-SC4)의 조합에 따라, 목표하는 크기의 커패시턴스를 갖는 하부 커패시터(200)가 형성될 수 있다.
도 4a 내지 도 14b를 참조하여, 표준 셀 어레이에서 제1 전원 배선들(M1(VDD)) 및 제2 전원 배선들(M1(VSS))이 교대로 배열되고, 상기 표준 셀 어레이들에 포함된 표준 셀들이 PMOS 트랜지스터들 및 NMOS 트랜지스터들을 포함하며, PMOS 트랜지스터들이 제1 전원 배선(M1(VDD))에 연결되는 경우를 예로 들어 본 발명의 실시 예가 설명되었다. 그러나, 본 발명은 이에 제한되지 않는다. 구체적으로, 표준 셀 어레이는 제1 방향(X)으로 연장되는 전원 배선들에 인가되는 전원 전압, 및 복수의 표준 셀들 각각에 포함되는 활성 영역들에 도핑된 불순물의 도전형은 도 4 내지 도 14b를 참조하여 설명된 것들과 달라질 수 있다. 이하에서, 도 15 내지 도 24b를 참조하여 본 발명의 다양한 실시 예들이 설명된다.
도 15는 본 발명의 실시 예에 따른 하부 커패시터(600)를 나타내는 평면도이다. 구체적으로, 도 15는 본 발명의 실시 예에 따른 표준 셀 어레이 및 전원 배선들을 나타낸다.
도 15를 참조하면, 하부 커패시터(600)는 표준 셀 어레이 및 전원 배선들을 포함할 수 있다. 하부 커패시터(600)는 도 2a 및 도 2b를 참조하여 설명된 하부 커패시터(150)에 대응할 수 있다.
표준 셀 어레이는 기판의 상면에 평행한 제1 방향(X), 및 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배치되는 표준 셀 영역들(SCA1-SCA20) 및 게이트 패턴들(GL)을 포함할 수 있다. 표준 셀 영역들(SCA1-SCA20), 게이트 패턴들(GL) 및 전원 배선들은 도 4a 및 도 4b를 참조하여 설명된 것과 유사하게 배치될 수 있다. 다만, 표준 셀 영역들(SCA1-SCA20)은 제5 표준 셀(SC5)을 포함할 수 있으며, 제1 전원 배선들(M1(VDD)) 및 제2 전원 배선들(M1(VSS))이 배열되는 순서는 도 4b에 도시된 것과 반대될 수 있다. 물론, 표준 셀 어레이에는 더 다양한 표준 셀들이 더 많은 표준 셀 영역들에 배치될 수 있다.
표준 셀 영역들(SCA1-SCA20)에 배치되는 제5 표준 셀들(SC5)은 단위 커패시터 회로를 제공할 수 있으며, 제5 표준 셀들(SC5)은 각각 커패시터 구조물(140)에 병렬 연결되어 커패시터 구조물(140)의 커패시턴스를 보완할 수 있다. 이하에서, 도 16 내지 도 17을 참조하여 제5 표준 셀(SC5)의 예시적인 구조가 설명된다.
도 16은 본 발명의 실시 예에 따른 제5 표준 셀(SC5)을 나타낸 평면도이다. 도 17은 도 16에 도시된 실시 예에 따른 제5 표준 셀(SC5)에 대응하는 회로를 나타내는 회로도이다.
도 16을 참조하면, 제5 표준 셀(SC5)은 각각 제1 방향(X)으로 연장되는 제1 및 제2 활성 영역들(610, 615), 제2 방향(Y)으로 연장되며 제1 및 제2 활성 영역들(610, 615)과 교차하는 게이트 구조체들(620) 등을 포함할 수 있다. 제1 및 제2 활성 영역들(610, 615)과 게이트 구조체들(620)은 복수의 반도체 소자들을 제공할 수 있다.
예를 들어, 게이트 구조체들(620) 중 하나와, 그 양측에 배치된 제1 활성 영역들(610)은 PMOS 트랜지스터들을 제공할 수 있다. 그리고, 게이트 구조체들(620) 중 하나와, 그 양측에 배치된 제2 활성 영역들(615)은 NMOS 트랜지스터들을 제공할 수 있다. 제1 및 제2 활성 영역들(610, 615)은 게이트 구조체들(620)과 인접하는 활성 컨택들(630)들과 연결될 수 있다. 제5 표준 셀(SC5)은 게이트 구조체들(620) 및 활성 컨택들(630) 중 적어도 하나와 연결되는 하부 배선 패턴들(640)을 포함할 수 있다.
도 17을 참조하면, 제5 표준 셀(SC5)은 복수의 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함할 수 있다. PMOS 트랜지스터들의 활성 영역들에는 제2 전원 전압(VSS)이 인가되고, NMOS 트랜지스터들의 활성 영역들에는 제1 전원 전압(VDD)이 인가될 수 있다. 표준 셀들(SC1-SC4) 및 제5 표준 셀(SC5)에서 PMOS 트랜지스터들의 활성 영역들과 NMOS 트랜지스터의 활성 영역들에 인가되는 전원 전압은 서로 반대될 수 있다. PMOS 트랜지스터들의 게이트들에는 제1 전원 전압(VDD)이 인가될 수 있으며, NMOS 트랜지스터들의 게이트들에는 제2 전원 전압(VSS)이 인가될 수 있다.
다시 도 16을 참조하면, 반도체 장치는 제5 표준 셀(SC5)의 경계를 따라 연장되는 전원 배선들 및 제5 표준 셀(SC5)을 가로질러 연장되는 전원 배선들을 포함할 수 있다. 제5 표준 셀(SC5)의 경계를 따라 연장되어 제1 전원 전압(VDD)을 제공하는 전원 배선은 제1 전원 배선으로 지칭되고, 제2 전원 전압(VSS)을 제공하는 전원 배선은 제2 전원 배선으로 지칭될 수 있다. 제5 표준 셀(SC5)을 가로질러 연장되어 제1 전원 전압(VDD)을 제공하는 전원 배선은 제3 전원 배선으로 지칭되고, 제2 전원 전압(VSS)을 제공하는 전원 배선은 제4 전원 배선으로 지칭될 수 있다. 제1 내지 제4 전원 배선들은 하부 배선 패턴들(640)로서, 서로 동일한 배선층에 형성될 수 있다.
다시 도 16을 참조하면, 게이트 구조체들(620)은 컷 영역(660)에 의해 PMOS 트랜지스터의 게이트들과 NMOS 트랜지스터의 게이트들로 분리될 수 있다. PMOS 트랜지스터를 구성하는 제1 활성 영역들(610)은 활성 컨택들(630)을 통해 제2 전원 전압(VSS)을 제공하는 제2 전원 배선(M1(VSS))에 연결될 수 있다. 그리고, PMOS 트랜지스터의 게이트들은 제1 전원 전압(VDD)을 제공하는 제3 전원 배선(M1(VDD))에 연결될 수 있다. NMOS 트랜지스터를 구성하는 제2 활성 영역들(615)은 활성 컨택들(630)을 통해 제1 전원 전압(VDD)을 제공하는 제1 전원 배선(M1(VSS))에 연결될 수 있다. 그리고, NMOS 트랜지스터의 게이트들은 제2 전원 전압(VSS)을 제공하는 제4 전원 배선(M1(VSS))에 연결될 수 있다.
제5 표준 셀(SC5)은 PMOS 트랜지스터들과 NMOS 트랜지스터들의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다. 구체적으로, 제5 표준 셀(SC5)에 포함된 PMOS 트랜지스터들과 NMOS 트랜지스터들은 각각 커패시턴스를 제공할 수 있다.
한편, PMOS 트랜지스터들의 활성 영역들에는 동일한 제2 전원 전압(VSS)이 인가되므로 PMOS 트랜지스터의 활성 영역들 사이의 채널을 통한 누설전류가 발생하지 않을 수 있다. 그리고, PMOS 트랜지스터들의 게이트들에는 제1 전원 전압(VDD)이 인가되므로, PMOS 트랜지스터들은 오프(off) 상태일 수 있다. 따라서, PMOS 트랜지스터들에서는 게이트를 통한 누설전류 또한 발생하지 않을 수 있다. 유사하게, NMOS 트랜지스터들에서도 채널을 통한 누설전류나 게이트를 통한 누설전류가 발생하지 않을 수 있다.
도 18은 도 17을 참조하여 설명된 제5 표준 셀(SC5)의 등가회로를 나타내는 회로도이다. 제5 표준 셀(SC5)에 포함되는 트랜지스터들에 누설전류가 발생하지 않을 수 있으므로, 트랜지스터들 각각은 커패시터로 근사될 수 있다. 따라서, 제5 표준 셀(SC5)은 병렬연결된 커패시터들을 포함하는 회로로 근사될 수 있다.
도 14a를 참조하여 설명된 제1 표준 셀(SC1)과 비교하면, 제5 표준 셀(SC5)은 제1 표준 셀(SC1)과 비슷한 크기의 커패시턴스를 가질 수 있다. 그러나, 제5 표준 셀(SC5)은 제1 표준 셀(SC1)과 달리, 누설전류가 거의 발생하지 않을 수 있다. 즉, 본 발명의 실시 예에 따르면, 표준 셀들은 PMOS 트랜지스터들과 NMOS 트랜지스터들의 활성 영역들과 게이트들의 연결 구조에 따라 서로 다른 크기의 누설 전류를 가질 수 있다.
도 19는 본 발명의 실시 예에 따른 하부 커패시터(700)를 나타내는 평면도이다. 구체적으로, 도 19는 본 발명의 실시 예에 따른 표준 셀 어레이 및 전원 배선을 나타낸 평면도이다.
도 19를 참조하면, 하부 커패시터(700)는 표준 셀 어레이 및 전원 배선들을 포함할 수 있다. 하부 커패시터(700)는 도 2a 및 도 2b를 참조하여 설명된 하부 커패시터(150)에 대응할 수 있다.
표준 셀 어레이는 기판의 상면에 평행한 제1 방향(X), 및 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배치되는 표준 셀 영역들(SCA1-SCA20) 및 게이트 패턴들(GL)을 포함할 수 있다. 하부 커패시터(700)의 표준 셀 영역들(SCA1-SCA20), 게이트 패턴들(GL) 및 전원 배선들은 도 4a 및 도 4b를 참조하여 설명된 것과 유사하게 배치될 수 있다. 다만, 표준 셀 영역들(SCA1-SCA20)은 제6 표준 셀(SC6)을 포함할 수 있으며, 전원 배선들은 제1 전원 전압(VDD)을 공급하는 제1 전원 배선들(M1(VDD))일 수 있다. 물론, 표준 셀 어레이에는 더 다양한 표준 셀들이 더 많은 표준 셀 영역들에 배치될 수 있다.
표준 셀 영역들(SCA1-SCA20)에 배치되는 제6 표준 셀(SC6)은 단위 커패시터 회로를 제공할 수 있으며, 제6 표준 셀들(SC6)은 각각 커패시터 구조물(140)에 병렬 연결되어 커패시터 구조물(140)의 커패시턴스를 보완할 수 있다. 이하에서, 도 20a 내지 도 21b을 참조하여 제6 표준 셀(SC6)의 예시적인 구조가 설명된다.
도 20a 및 도 20b는 본 발명의 실시 예에 따른 제6 표준 셀(SC6)을 나타내는 평면도이다. 도 21a는 도 20a에 도시된 실시 예에 따른 제6 표준 셀(SC6)에 대응하는 회로를 나타내는 회로도이며, 도 21b는 도 20b에 도시된 실시 예에 따른 제6 표준 셀(SC6)에 대응하는 회로를 나타내는 회로도이다.
도 20a를 참조하면, 제6 표준 셀(SC6)은 제1 방향(X)으로 연장되는 활성 영역들(710), 및 제2 방향(Y)으로 연장되며 활성 영역들(710)과 교차하는 게이트 구조체들(720) 등을 포함할 수 있다. 활성 영역들(710) 및 게이트 구조체들(720)은 복수의 반도체 소자들을 제공할 수 있다.
예를 들어, 게이트 구조체들(720) 중 하나와, 그 양측에 배치된 활성 영역들(710)은 PMOS 트랜지스터를 제공할 수 있다. 활성 영역들(710)은 게이트 구조체들(720)과 인접하는 활성 컨택들(730)을 포함할 수 있다. 제6 표준 셀(SC6)은 게이트 구조체들(720) 및 활성 컨택들(730) 중 적어도 하나와 연결되는 하부 배선 패턴들(740)을 포함할 수 있다.
도 21a를 참조하면, 제6 표준 셀(SC6)은 복수의 PMOS 트랜지스터들을 포함할 수 있다. PMOS 트랜지스터들의 활성 영역들에는 제1 전원 전압(VDD)이 인가될 수 있다. 한 쌍의 PMOS 트랜지스터들의 게이트들이 서로 연결될 수 있다. 도 21a의 예에서, 서로 연결된 PMOS 트랜지스터들의 게이트들은 플로팅될 수 있다.
다시 도 20a를 참조하면, 제6 표준 셀(SC6)의 경계에 제1 전원 배선들(M1(VDD))이 배치되고, 제1 전원 배선들(M1(VDD)) 각각에 활성 영역들(710)이 연결될 수 있다. 게이트 구조체들(720)은 제2 방향(Y)으로 연장되어 한 쌍의 PMOS 트랜지스터들의 게이트들을 제공할 수 있다. 한 쌍의 PMOS 트랜지스터들의 게이트들은 서로 연결될 수 있으며, 플로팅될 수 있다.
도 20b를 참조하면, 한 쌍의 PMOS 트랜지스터들의 게이트들은 플로팅되는 대신 제2 전원 전압(VSS)을 제공하는 전원 배선에 연결될 수 있다. 구체적으로, 제6 표준 셀(SC6)은 경계에 배치된 제1 전원 배선들(M1(VDD)) 사이에 제2 전원 전압(VSS)을 공급하는 제2 전원 배선(M1(VSS))을 더 포함할 수 있다. 제2 전원 배선(M1(VSS))은 게이트 비아(725)를 통해 게이트 구조체들(720)들에 연결될 수 있다. 도 21b를 참조하면, 도 21a와는 다르게 PMOS 트랜지스터들의 게이트들에 제2 전원 전압(VSS)이 인가될 수 있다.
도 22 내지 도 24b는 표준 셀 어레이에서 제2 전원 전압(VSS)을 공급하는 제2 전원 배선들(M1(VSS))이 연결되고, 표준 셀들이 NMOS 트랜지스터들을 포함하며, 상기 NMOS 트랜지스터들이 제2 전원 배선들(M1(VSS))에 연결되는 경우를 예시한다.
도 22는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 평면도이다. 구체적으로, 도 22는 본 발명의 실시 예에 따른 표준 셀 어레이 및 전원 배선을 나타낸 평면도이다.
도 22를 참조하면, 표준 셀 영역들(SCA1-SCA20), 전원 배선들 및 게이트 패턴들(GL)은 도 4a 및 도 4b를 참조하여 설명된 것과 유사하게 배치될 수 있다. 다만, 표준 셀 영역들(SCA1-SCA20)은 제7 표준 셀(SC7)을 포함할 수 있으며, 전원 배선들은 제2 전원 전압(VSS)을 공급하는 제2 전원 배선들(M1(VSS))일 수 있다. 물론, 표준 셀 어레이에는 더 다양한 표준 셀들이 더 많은 표준 셀 영역들에 배치될 수 있다.
본 발명의 실시 예예 따르면, 표준 셀 어레이 및 전원 배선들(M1(VSS))은 하부 커패시터(800)를 제공할 수 있다. 하부 커패시터(800)는 도 2a 및 도 2b를 참조하여 설명된 하부 커패시터(150)에 대응할 수 있다. 표준 셀 영역들(SCA1-SCA20)에 배치되는 제7 표준 셀(SC7)은 단위 커패시터 회로를 제공할 수 있으며, 제7 표준 셀들(SC7)은 각각 커패시터 구조물(140)에 병렬 연결되어 커패시터 구조물(140)의 커패시턴스를 보완할 수 있다.
도 23a 및 도 23b는 본 발명의 실시 예에 따른 제7 표준 셀(SC7)을 나타내는 평면도이다. 도 24a는 도 23a에 도시된 실시 예에 따른 제7 표준 셀(SC7)에 대응하는 회로를 나타내는 회로도이며, 도 24b는 도 23b에 도시된 실시 예에 따른 제7 표준 셀(SC7)에 대응하는 회로를 나타내는 회로도이다.
도 23a를 참조하면, 제7 표준 셀(SC7)에 포함되는 활성 영역들(810), 게이트 구조체들(820), 게이트 비아(825), 활성 컨택들(830), 활성 비아(835) 및 하부 배선 패턴들(840)은 도 20a를 참조하여 설명된 활성 영역들(710), 게이트 구조체들(720), 게이트 비아(725), 활성 컨택들(730), 활성 비아(735) 및 하부 배선 패턴들(740)과 유사한 연결 구조를 가질 수 있다. 다만, 제7 표준 셀(SC7)의 경계에 제1 전원 배선들(M1(VDD)) 대신 제2 전원 배선들(M1(VSS))이 배치되고, 활성 영역들(810) 및 게이트 구조체들(820)은 PMOS 트랜지스터 대신 NMOS 트랜지스터를 제공할 수 있다.
도 24a를 참조하면, 제7 표준 셀(SC7)은 복수의 NMOS 트랜지스터들을 포함할 수 있다. NMOS 트랜지스터들의 활성 영역들에는 제2 전원 전압(VSS)이 인가될 수 있다. 한 쌍의 NMOS 트랜지스터들의 게이트들은 서로 연결될 수 있다. 도 24a의 예에서, 서로 연결된 NMOS 트랜지스터들의 게이트들은 플로팅될 수 있다.
도 23b를 참조하면, 제7 표준 셀(SC7)에서 한 쌍의 NMOS 트랜지스터들의 게이트들은 플로팅되는 대신 제1 전원 전압(VDD)을 제공하는 전원 배선에 연결될 수 있다. 구체적으로, 제7 표준 셀(SC7)은 경계에 배치된 제2 전원 배선들(M1(VSS)) 사이에 제1 전원 전압(VDD)을 제공하는 제1 전원 배선(M1(VDD))을 더 포함할 수 있다. 제1 전원 배선(M1(VDD))은 게이트 비아(825)를 통해 게이트 구조체들(820)에 연결될 수 있다. 도 24b를 참조하면, 도 24a와는 다르게 NMOS 트랜지스터들의 게이트들에 제1 전원 전압(VDD)이 인가될 수 있다.
도 25는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 25를 참조하면, 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, RTL(Register Transfer Level) 설계로 시작될 수 있다(S10). RTL 설계에 의해 생성되는 RTL 코드는 반도체 장치의 기능을 정의할 수 있다. 일례로, RTL 코드는 VHDL(VHSIC Hardware Description Language), Verilog 등과 같은 언어로 표현될 수 있다.
RTL 코드가 생성되면, 소정의 라이브러리에 저장된 표준 셀들을 이용하여 RTL 코드로부터 반도체 장치의 넷 리스트 데이터를 생성하는 논리 합성이 실행될 수 있다(S11). 넷 리스트 데이터는 표준 셀들, 및 표준 셀들의 연결 관계를 정의하는 데이터를 포함할 수 있으며, 소정의 반도체 설계 툴에 의해 생성될 수 있다. 표준 셀들은 AND, OR, NOR, 인버터, OAI(Or And Inverter), AOI(And Or Inverter), 플립-플롭, 래치 등과 같은 다양한 회로를 제공할 수 있다.
본 발명의 실시 예에 따르면, 라이브러리에 저장된 표준 셀들은 제1 전원 배선에 연결되는 제1 트랜지스터, 제2 전원 배선에 연결되는 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 활성 영역과 게이트의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공할 수 있다.
논리 합성이 실행된 이후, 넷 리스트 데이터를 참조하여 레이아웃 데이터를 생성하는 배치 및 라우팅(Place & Routing) 작업이 실행될 수 있다(S12). S12 단계의 배치 및 라우팅 작업은, 라이브러리에 저장된 표준 셀들의 레이아웃을 참조하여 실행될 수 있다. 배치 및 라우팅 작업을 실행하는 반도체 설계 툴은, 표준 셀들이 저장된 라이브러리 및 넷 리스트 데이터를 참조하여 표준 셀들의 배치 정보, 및 배치된 표준 셀들을 연결하는 라우팅 정보를 포함하는 레이아웃 데이터를 생성할 수 있다. 배치 및 라우팅 작업에서 표준 셀들은 표준 셀 영역들에 배치되며, 표준 셀 영역들 사이의 빈 공간은 필러 셀 영역들로 할당되어 필러 셀들로 채워질 수 있다. 라우팅 작업에서는 표준 셀들에 포함되는 반도체 소자들을 서로 연결하는 배선 패턴들을 형성할 수 있다.
배치 및 라우팅 작업이 완료되면, S12 단계에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정을 실행할 수 있다(S13). 광학 근접 보정이 완료되면, 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터가 생성될 있다(S14). 마스크 데이터를 이용하여 포토 레지스트 등에 노광이 진행되고 마스크를 생성한 후에, FEOL 공정을 진행하여(S15) 각각이 단위 커패시터 회로를 제공하는 복수의 표준 셀들을 포함하는 표준 셀 어레이를 형성할 수 있다.
FEOL 공정이 완료되면, BEOL 공정을 진행하여(S16) 상기 표준 셀 어레이의 상부에서 상기 표준 셀 어레이와 연결되고, 복수의 유전층들 각각에 포함되는 전극 구조물들 및 상기 전극 구조물들을 연결하는 비아들을 포함하는 커패시터 구조물을 형성할 수 있다. 상기 표준 셀 어레이에 포함되는 복수의 표준 셀들 각각은 상기 커패시터 구조물과 병렬 연결될 수 있다.
본 발명의 실시 예에 따르면, 미세화된 반도체 공정 하에서도 상기 커패시터 구조물의 하부에 상기 커패시터 구조물의 커패시턴스를 보완하기에 충분한 커패시턴스를 갖는 하부 커패시터가 형성될 수 있다. 그리고, 하부 커패시터에 포함되는 표준 셀들 각각은 표준 셀 라이브러리에서 제공되는 다양한 표준 셀들 중에서 선택될 수 있다. 따라서, 다양한 커패시턴스 및 누설전류를 갖는 하부 커패시터가 형성될 수 있다.
이상 본 발명의 실시예에 따른 반도체 장치 및 그의 제조 방법을 구체적인 실시 형태로서 설명하였으나, 이는 예시에 불과한 것으로서 본 발명은 이에 한정되지 않는 것이며, 본 명세서에 개시된 기초 사상에 따르는 최광의 범위를 갖는 것으로 해석되어야 한다. 당업자는 개시된 실시 형태들을 조합, 치환하여 적시되지 않은 실시 형태를 실시할 수 있으나, 이 역시 본 발명의 권리범위를 벗어나지 않는 것이다. 이외에도 당업자는 본 명세서에 기초하여 개시된 실시형태를 용이하게 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 권리범위에 속함은 명백하다.
10 : 반도체 장치
140 : 커패시터 구조물
150, 200, 600, 700, 800 : 하부 커패시터
SC1, SC2, SC3, SC4, SC5, SC6, SC7: 표준 셀들
210, 215, 310, 315, 410, 415, 510, 515, 610, 615, 710, 810: 활성 영역들
220, 320, 420, 520, 620, 720, 820: 게이트 구조체들
225, 325, 425, 525, 625, 725, 825: 게이트 비아
230, 330, 430, 530, 630, 730, 830: 활성 컨택들
235, 335, 435, 535, 635, 735, 835: 활성 비아
240, 340, 440, 540, 640, 740, 840: 하부 배선 패턴들
245, 445: 상부 비아
250, 450: 상부 배선 패턴들
260, 460, 560, 660: 컷 영역
M1(VDD), M1(VSS): 전원 배선들

Claims (10)

  1. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 복수의 표준 셀들을 포함하는 표준 셀 어레이;
    전원 전압을 공급하며 상기 제1 방향으로 연장되는 복수의 전원 배선들;
    상기 표준 셀 어레이 상에 형성된 복수의 유전층들 각각에 포함되는 전극 구조물들, 및 상기 전극 구조물들을 연결하는 비아들을 포함하는 커패시터 구조물; 및
    상기 커패시터 구조물과 상기 표준 셀 어레이를 전기적으로 연결하는 콘택들을 포함하며,
    상기 복수의 표준 셀들 각각은
    상기 복수의 전원 배선들 중 제1 전원 배선에 연결되는 제1 트랜지스터, 상기 복수의 전원 배선들 중 제2 전원 배선에 연결되는 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터들의 활성 영역과 게이트의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 표준 셀들은 제1 표준 셀을 포함하고,
    상기 제1 표준 셀에서, 상기 제1 전원 배선은 제1 전원 전압을 공급하고 상기 제1 트랜지스터의 활성 영역에 연결되고, 상기 제2 전원 배선은 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하고 상기 제2 트랜지스터의 활성 영역에 연결되며, 상기 제1 트랜지스터의 게이트는 상기 제2 전원 배선에 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제1 전원 배선에 연결되는
    반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 표준 셀들은 제2 표준 셀을 포함하고,
    상기 제2 표준 셀에서, 상기 제1 전원 배선은 제1 전원 전압을 공급하고 상기 제1 트랜지스터의 활성 영역에 연결되고, 상기 제2 전원 배선은 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하고 상기 제2 트랜지스터의 활성 영역에 연결되며, 상기 제1 및 제2 트랜지스터의 게이트들은 서로 연결되는
    반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 표준 셀들은 제3 표준 셀을 포함하고,
    제3 표준 셀에서, 상기 제1 전원 배선은 제1 전원 전압을 공급하고 상기 제1 트랜지스터의 드레인 영역에 연결되고, 상기 제2 전원 배선은 상기 제1 전원 전압보다 낮은 제2 전원 전압을 공급하고 상기 제2 트랜지스터의 소스 영역에 연결되며, 상기 제1 트랜지스터의 게이트는 배선 패턴을 통해 상기 제2 트랜지스터의 드레인 영역에 연결되고, 상기 제1 트랜지스터의 소스 영역은 배선 패턴을 통해 상기 제2 트랜지스터의 게이트에 연결되는
    반도체 장치.
  5. 제1항에 있어서,
    상기 표준 셀 어레이는 제4 표준 셀을 더 포함하고,
    상기 제4 표준 셀은
    상기 복수의 전원 배선들 중 제3 전원 배선에 연결되는 제3 트랜지스터, 상기 제3 전원 배선에 연결되고 상기 제3 트랜지스터와 다른 도전형의 불순물을 포함하는 제4 트랜지스터를 포함하고, 상기 제3 및 제4 트랜지스터들의 활성 영역과 게이트의 연결 구조에 따라 결정되는 커패시턴스를 갖는 단위 커패시터 회로를 제공하는
    반도체 장치.
  6. 제5항에 있어서,
    상기 제4 표준 셀에서, 상기 제3 전원 배선은 제1 전원 전압을 공급하고 상기 제3 및 제4 트랜지스터의 활성 영역들 및 게이트들에 연결되는
    반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 표준 셀들은 제5 표준 셀을 포함하고,
    상기 제5 표준 셀에서, 상기 제1 전원 배선은 제1 전원 전압을 공급하고 상기 제1 트랜지스터의 활성 영역에 연결되고, 상기 제2 전원 배선은 상기 제1 전원 전압보다 큰 제2 전원 전압을 공급하고 상기 제2 트랜지스터의 활성 영역에 연결되며,
    상기 제5 표준 셀은
    상기 제1 트랜지스터의 게이트로 상기 제2 전원 전압을 공급하는 제3 전원 배선; 및
    상기 제2 트랜지스터의 게이트로 상기 제1 전원 전압을 공급하는 제4 전원 배선을 더 포함하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 표준 셀들은 제6 표준 셀을 포함하고,
    상기 제6 표준 셀에서, 상기 제1 전원 배선은 제1 전원 전압을 공급하고 상기 제1 트랜지스터의 활성 영역에 연결되고, 상기 제2 전원 배선은 상기 제1 전원 전압을 공급하고 상기 제2 트랜지스터의 활성 영역에 연결되며, 상기 제1 및 제2 트랜지스터의 게이트들은 서로 연결되고, 상기 제1 및 제2 트랜지스터는 같은 도전형의 불순물을 포함하는
    반도체 장치.
  9. 제1항에 있어서,
    상기 커패시터 구조물에 포함되는 전극 구조물들은
    서로 극성이 다른 전극 구조물들을 포함하고,
    서로 극성이 다른 전극 구조물들의 적어도 일부는 상기 기판의 상면에 수직하는 제3 방향에서 오버랩되는
    반도체 장치.
  10. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되고, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 표준 셀 어레이;
    전원 전압을 공급하며, 상기 제1 방향으로 연장되는 복수의 전원 배선들; 및
    상기 표준 셀 어레이 상에 형성된 복수의 유전층들 각각에 포함되는 전극 구조물들 및 상기 전극 구조물들을 연결하는 비아들을 포함하는 커패시터 구조물을 포함하고,
    상기 복수의 표준 셀들 각각은 상기 커패시터 구조물과 병렬로 연결되어 단위 커패시터 회로를 제공하는
    반도체 장치.

KR1020210124792A 2021-09-17 2021-09-17 반도체 장치 및 그의 제조 방법 KR20230041877A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210124792A KR20230041877A (ko) 2021-09-17 2021-09-17 반도체 장치 및 그의 제조 방법
US17/731,464 US20230086367A1 (en) 2021-09-17 2022-04-28 Semiconductor devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210124792A KR20230041877A (ko) 2021-09-17 2021-09-17 반도체 장치 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230041877A true KR20230041877A (ko) 2023-03-27

Family

ID=85573203

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210124792A KR20230041877A (ko) 2021-09-17 2021-09-17 반도체 장치 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US20230086367A1 (ko)
KR (1) KR20230041877A (ko)

Also Published As

Publication number Publication date
US20230086367A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
CN109786369B (zh) 包括标准单元的半导体器件
CN107464802B (zh) 集成电路和标准单元库
JP7415176B2 (ja) 半導体集積回路装置
US20210305278A1 (en) Semiconductor integrated circuit device
CN109564893B (zh) 半导体芯片
CN111684592B (zh) 用于栅极绑定关断的新颖标准单元架构
KR20000070614A (ko) 반도체 소자의 파워/그라운드 금속 경로 설정
US4524377A (en) Integrated circuit
US11741285B2 (en) Semiconductor device and method of manufacturing the same
US20230246017A1 (en) Semiconductor devices and methods of manufacturingthe same
US20210320065A1 (en) Semiconductor integrated circuit device
US20240088039A1 (en) Semiconductor device
US6690073B2 (en) Semiconductor integrated circuit making use of standard cells
US20230335559A1 (en) Semiconductor device having active fin pattern at cell boundary
KR20230041877A (ko) 반도체 장치 및 그의 제조 방법
US7265396B2 (en) Semiconductor device
KR20210054962A (ko) 반도체 장치
US20230290767A1 (en) Semiconductor devices
KR102650199B1 (ko) 반도체 소자
US20240186326A1 (en) Semiconductor device including standard cells
WO2023132264A1 (ja) 半導体集積回路装置
KR20210040245A (ko) 반도체 장치 및 그 제조 방법
JP2022110807A (ja) 半導体装置