CN109786369B - 包括标准单元的半导体器件 - Google Patents

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Abstract

半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同。本发明实施例涉及包括多个标准单元的半导体器件和标准单元布局技术。

Description

包括标准单元的半导体器件
技术领域
本发明实施例涉及包括多个标准单元的半导体器件和标准单元布局技术。
背景技术
现今，通过放置具有不同功能的各个标准单元来设计集成电路。例如，标准单元可以是诸如AND门、OR门、XOR门、NOT门、NAND门、NOR门和XNOR门的逻辑门以及诸如多路复用器、触发器、加法器和计数器的组合逻辑电路。标准单元可以用于实现复杂的集成电路功能。为了便于集成电路设计，建立了包括常用标准单元及其相应的布局的库。因此，当设计集成电路时，设计者可以从库中选择所需的标准单元，并且将选定的标准单元放置在自动布局和布线块中，从而可以创建集成电路的布局。例如，在设计具有特定功能的集成电路时，从预先设计的标准单元库中选择标准单元。下一步，设计者或EDA(电子设计自动化)或ECAD(电子计算机辅助设计)工具绘制包括选定的标准单元和/或非标准定制单元的集成电路的设计布局。将设计布局转换为光掩模。然后，当将各个层的通过利用光掩模的光刻工艺限定的图案转印至衬底时，可以制造半导体集成电路。
发明内容
根据本发明的一些实施例，提供了一种包括多个标准单元的半导体器件，其中：所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，所述第一组标准单元和所述第二组标准单元布置在列方向上，以及所述第一组标准单元在所述列方向上的单元高度与所述第二组标准单元在所述列方向上的单元高度不同。
根据本发明的另一些实施例，还提供了一种包括多个标准单元的半导体器件，其中：所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，所述第一组标准单元和所述第二组标准单元布置在列方向上，所述第一组标准单元在所述列方向上的单元高度与所述第二组标准单元的单元高度不同，以及所述第一组标准单元的单元高度和所述第二组标准单元的单元高度基于所述多个标准单元的每个内沿着所述列方向布置的鳍结构的数量确定。
根据本发明的又一些实施例，还提供了一种包括多个标准单元的半导体器件，其中：所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，所述第一组标准单元和所述第二组标准单元布置在列方向上，所述多个标准单元的每个包括均用于供应第一电势的第一电源线和用于供应与所述第一电势不同的第二电势的第二电源线，所述第一组标准单元在所述列方向上的单元高度与所述第二组标准单元在所述列方向上的单元高度不同，以及所述第一组标准单元的单元高度和所述第二组标准单元的单元高度基于所述多个标准单元的每个内沿着所述列方向布置的金属线的数量确定，所述金属线位于比所述第一电源线和所述第二电源线的所处的层级更靠近衬底的层级处。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了涉及本发明的实施例的标准单元结构。
图2是示例性鳍式场效应晶体管(FinFET)的立体图。
图3示出了涉及本发明的实施例的示出半导体器件的垂直层的截面图。
图4示出了根据本发明的实施例的在行方向和列方向上布置的标准单元的示意性布局。
图5A和图5B示出了根据本发明的实施例的标准单元结构。
图6A和图6B示出了根据本发明的实施例的标准单元结构。
图7A和图7B示出了根据本发明的实施例的标准单元结构。
图8示出了说明各个标准单元的组合的表。
图9A和图9B示出了根据本发明的实施例的标准单元结构。
图10和图11示出了根据本发明的其他实施例的在行方向和列方向上布置的标准单元的示意性布局。
图12示出了根据本发明的其他实施例的在行方向和列方向上布置的标准单元的示意性布局。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在本发明中，除非另有描述，否则短语“A、B和C中的一个”意味着“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，而不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件。在本发明中，在一个方向上延伸层、图案或结构意味着该层、图案、线或结构在延伸的方向上的尺寸大于该层、图案、线或结构在垂直于延伸的方向的另一方向上的另一尺寸。
应该理解，在本发明中，一个图案/层/结构/表面/方向基本垂直于另一图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此垂直，或两个图案/层/结构/表面/方向旨在被配置为彼此垂直，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全彼此垂直。这种描述应该是本领域中普通技术人员可以意识到的。
应该理解，在本发明中，一个图案/层/结构/表面/方向基本平行于另一图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此平行，或两个图案/层/结构/表面/方向旨在被配置为彼此平行，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全彼此平行。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，由基本相同的材料形成的层/图案/结构意味着层/图案/结构由相同的材料形成，或层/图案/结构最初由相同的材料形成，但是为了实现半导体器件，之后可以具有用相同或不同的浓度掺杂的相同或不同类型的杂质。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，两个层/图案/结构形成在同一层级上意味着两个层/图案/结构具有与参考平面(例如，基于形成半导体器件的衬底的表面)相同的距离，或这两个层/图案/结构旨在被配置为具有与参考平面(例如，基于形成半导体器件的衬底的表面)相同的距离，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全具有与参考平面相同的距离。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，两个层/图案/结构形成在不同层级上意味着考虑到由例如表面粗糙度引起的变化/误差、两个层/图案/结构具有与参考平面(例如，基于形成半导体器件的衬底的表面)不同的距离。
在本发明中，当考虑设计误差/裕度、制造误差/裕度、测量误差等时，用于描述参数值的“约”或“近似”意味着该参数等于所描述的值，或该参数在所描述的值的特定范围内。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，被描述为彼此具有关系的单元的布局或集成电路的布局的单元中的两个层/图案/结构意味着对应的两个层/图案/结构在基于单元的两个层/图案/结构的布局的半导体集成电路的制造中，单元的布局或集成电路的布局彼此具有这种关系。这里，两个层/图案/结构的关系包括但不限于两个层/图案/结构彼此电连接、两个层/图案/结构彼此电隔离、两个层/图案/结构具有描述的相对位置、两个层/图案/结构具有描述的相对尺寸以及两个层/图案/结构具有描述的相对材料组成。
在本发明中，附图中并未示出单元或布局的每个层。本领域中普通技术人员应该理解，单元或布局可以包括实现单元的功能的更多层，并且因此仅为了便于描述，省略这些层。
图1示出了涉及本发明的实施例的标准单元结构。
参照图1，半导体器件10包括多个标准单元，例如，标准单元SC1和标准单元SC2。如图1所示，标准单元SC1和标准单元SC2布置在行方向的一行中。虽然图1仅示出了一行中的两个标准单元，但是布置在一行中的标准单元的数量可以多于两个。此外，虽然在图1中，标准单元SC1和标准单元SC2之间布置为具有间隔，但在其他实施例中，标准单元SC1和标准单元SC2彼此接触布置。如之后解释的，多行标准单元布置在列方向(垂直于电路设计布局中的行方向)上。
如图1所示，多个标准单元SC1和SC2的每个均包括用于供应第一电势的第一电源线V1和用于供应与第一电势不同的第二电势的第二电源线V2。在一些实施例中，第一电源线V1是VDD(正电势)并且第二电源线V2是VSS(例如，接地)。在一些实施例中，第一电源线V1和第二电源线V2由设置在如图3所示的第一金属层M1中的金属层形成。
在一些实施例中，如图1所示，标准单元SC1和SC2的单元高度CH基于中心线CL1(在第一电源线V1的行方向上延伸)和中心线CL2(在第二电源线V2的行方向上延伸)之间的列方向上的距离确定。在其他实施例中，单元高度CH是第一电源线V1和第二电源线V2的间距。本领域普通技术人员应该理解，布置在一行上的一个或多个标准单元与布置在该行之上或之下的紧邻行中的一个或多个标准单元共享第一(第二)电源线。
此外，如图1所示，每个标准单元均包括互补金属氧化物半导体(CMOS)逻辑电路，并且因此包括具有n阱NW的p型区域和具有p阱PW的n型区域。
如图1所示，每个标准单元SC1和SC2均包括在行方向上延伸的有源鳍结构FN。有源鳍结构FN是形成一个或多个鳍式场效应晶体管(FinFET)的鳍结构。有源鳍结构FN在行方向上延伸并且在列方向上平行布置。在p型区域和n型区域的每个中布置至少一个有源鳍结构FN。在图1中，在p型区域和n型区域的每个中布置两个有源鳍结构FN。此外，在列方向上延伸的一个或多个栅电极GT设置在一个或多个鳍结构上方。虽然在图1中未示出，但是诸如源极/漏极区域、金属线层、隔离区域和通孔的其他部件均包括在标准单元中以实现标准单元的预期功能。
在标准单元SC1中，在p型区域和n型区域的每个中布置两个鳍结构FN，并且在横越p型区域和n型区域之间的边界区域的四个鳍结构FN上方提供一个栅电极GT。在标准单元SC2中，栅电极GT在p型区域和n型区域之间的边界区域处物理分隔开和断开。在一些实施例中，栅电极GT不在列方向上连续地延伸至相邻的标准单元中。
在给定行中，预定列方向上的可以设置一个或多个有源鳍结构的位置。例如，布置在p型区域中的有源鳍结构FN分别与在行方向上延伸的虚线VL1或VL2中的任一条对准，并且布置在n型区域中的有源鳍结构FN分别与在行方向上延伸的虚线VL3或VL4中的任一条对准。不允许有源鳍结构不与虚线VL1或VL2对准。换句话说，给定行中的标准单元的有源鳍结构仅分别与在行方向上延伸的N＝4条虚线VL1至VL4中的任一条对准。N的最小数量是2。在一些实施例中，用于p型区域的有源鳍结构的数量等于用于n型区域的有源鳍结构的数量。当数量N是奇数时，用于p型区域的有源鳍结构的数量与用于n型区域的有源鳍结构的数量不同。在一些实施例中，鳍结构的一个或多个不与虚线VL1、VL2、VL3和/或VL4对准。
图2是可以用于实现上述标准单元的各个晶体管的鳍式场效应晶体管(FinFET)的立体图。参照图2，FinFET包括从衬底1000(例如，硅衬底)突出的由例如硅形成的半导体鳍结构1200。半导体鳍结构1200可以是沟槽蚀刻的衬底或通过外延生长。半导体鳍结构1200的下部嵌入形成在衬底1000上方的隔离区域1100内。隔离区域1100也称为浅沟槽隔离(STI)。
FinFET还包括源极区域1400和漏极区域1500以及插入在它们之间的沟道区域1300。FinFET的源极区域1400、漏极区域1500和沟道区域1300由半导体鳍结构1200的处于隔离区域1100之上的层级的上部制成。源极区域1400和漏极区域1500是重掺杂的并且可以包含浓度在从约5×1019至1×1020cm-3的范围内的杂质，而沟道区域1300是未掺杂或轻掺杂的。在一些实施例中，使鳍结构1200的源极和漏极区域凹进至隔离区域1100的上表面或隔离区域1100的上表面之下，并且在凹进的鳍结构上外延形成一个或多个半导体层。
栅电极1380由诸如W或Co的一个或多个金属材料层制成，并且还可以包括其他功函调整金属，栅电极1380形成在沟道区域1300上方并且延伸以覆盖沟道区域1300的侧壁并且覆盖隔离区域1100的部分。FinFET也具有栅极绝缘层1350，栅极绝缘层1350由例如高k介电材料(诸如包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物的金属氧化物)形成。栅极绝缘层1350插入在栅电极1380和沟道区域1300之间以将它们彼此电隔离。
应该理解，可以在源极区域1400和漏极区域1500上方形成金属接触件，和/或可以在栅电极1380上方形成栅电极层接触件，以将源极区域1400和漏极区域1500和/或栅电极1380电连接至各个金属层。
图3示出了涉及本发明的实施例的示出半导体器件的垂直层布置的截面图。图3没有必要示出参照图1描述的半导体器件10的具体截面。
在衬底层中，设置鳍结构和源极/漏极结构。在栅极层中，设置包括栅电极和栅极介电层的栅极结构。局部互连线层M0位于栅极层和/或源极/漏极结构之上。在位于栅极接触层上方的第一通孔层中，设置第一通孔。在第一金属层M1中，设置第一金属线。在第二通孔层中，设置第二通孔。在第二金属层M2中，设置第二金属线。如上所述，第一电源线V1和第二电源线V2由设置在如图3所示的第一金属层M1中的金属层形成。金属层的数量(对于Mx的x)可以多于2，并且在一些实施例中，可以高达15至20。在一些实施例中，金属层M1及其以上的层由诸如Cu、Al的金属或它们的合金制成，同时具有一个或多个薄导电层(例如，Ta、Ti、TiN和/或TaN)，而局部互连线M0由与金属层M1及其以上的层不同的材料制成，并且包括Ni、Co、W、Mo、它们的合金，同时具有一个或多个薄导电层(例如，Ta、Ti、TiN和/或TaN)。
随着半导体器件的最小尺寸在纳米级上变得越来越小，标准单元的单元高度也应当减小。如上所述，标准单元的单元高度至少部分地由有源鳍结构的数量确定。然而，对于p型区域和n型区域，至少一个鳍结构是必需的，有源鳍结构的最小数量是两个，这对应于有源鳍结构沿着其对准的虚线的数量。另一方面，对于p型区域和n型区域，一些标准单元需要两个或多个有源鳍结构，这增加了单元高度。例如，为了增加驱动电流，可能需要每个FinFET具有两个或多个有源鳍结构。在本发明中，与标准单元结合使用的术语“高度”(例如，“单元高度”或“标准单元的高度”)通常是指沿着平面图中的列方向的尺寸(长度或距离)。
在本发明的实施例中，半导体器件包括布置为具有混合单元高度的标准单元。更具体地，多个标准单元包括布置在第一行中的在行方向上延伸的第一组标准单元和布置在第二行中的在行方向上延伸的第二组标准单元。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同。
图4示出了根据本发明的实施例的在行方向和列方向上布置的标准单元的示意性布局。在以下实施例中，可以采用与参照图1至图3描述的相同或类似的材料、配置、布局、尺寸、工艺和/或操作并且可以省略详细的说明。
图4所示的标准单元布局包括布置在列方向上的八个行R0至R7。每行均包括多个标准单元。如图4所示，行R0、R1、R3和R5中的标准单元具有第一单元高度CH1，并且行R2、R4、R6和R7中的标准单元具有与第一单元高度CH1不同的第二单元高度CH2。例如，第一行R1中的标准单元SC11具有第一单元高度CH1，并且第二行R2中的标准单元SC12具有第二单元高度CH2。在同一行中，标准单元的单元高度相同。在一些实施例中，如图4所示，第一单元高度CH1小于第二单元高度CH2。在其他实施例中，第一单元高度CH1大于第二单元高度CH2。
如图4所示，在一些实施例中，具有第一单元高度CH1的行和具有第二单元高度CH2的行在列方向上交替布置(例如，行R1至R6)。在其他实施例中，具有相同单元高度的两个或多个行在列方向上彼此相邻布置(例如，行R0和R1或行R6和R7)。如图4所示，一行中的标准单元的宽度可以变化。
此外，如图4所示，标准单元布置为使得列方向上的给定行(例如，行R2)中的标准单元的p型区域(p)和相邻的行(例如，行R3)中的标准单元的p型区域位于给定行(R2)中的标准单元的n型区域(n)和相邻的行(R3)中的标准单元的n型区域之间。类似地，列方向上的给定行(例如，行R1)中的标准单元的n型区域(n)和相邻的行(例如，行R2)中的标准单元的n型区域位于给定行(R1)中的标准单元的p型区域(p)和相邻的行(R2)中的标准单元的p型区域之间。
如上所述，第一电源线V1布置在相邻的p型区域之间(例如，行R2和行R3之间)的边界处，并且第二电源线V2布置在相邻的n型区域之间(例如，行R1和行R2之间)的边界处。因此，第一电源线V1和第二电源线V2在列方向上交替布置。
在一些实施例中，同一行中的相邻标准单元通过M0、M1、M2...和Mx中的一个或多个层电连接。在一些实施例中，相邻行中的相邻标准单元通过M2...和Mx中的一个或多个层电连接。换句话说，在一些实施例中，与电源线相同或位于电源线之下的金属层不用于电连接横跨电源线的相邻的行中的相邻的标准单元。
如果标准单元的单元高度是均匀的，则单元高度应设置为较大的单元高度。在图4的情况下，所有行的单元高度将是第二单元高度CH2。相反地，通过采用混合单元高度布局，可以减小沿着标准单元布局的列方向的总高度。
图5A至图7B示出了单元高度和鳍结构的数量之间的关系。在以下实施例中，可以采用与参照图1至图4描述的相同或类似的材料、配置、布局、尺寸、工艺和/或操作并且可以省略详细的说明。
由于最小图案化分辨率，沿着列方向的鳍结构的间距受设计规则限制。此外，在一些情况下，提供一个或多个伪鳍结构(不用作FinFET或任何其他有源电子器件的一部分)，以提高形成鳍结构的图案化能力。
图5A示出了当使用FinFET用于标准单元时的最小单元高度情况。如上所述，由于采用CMOS逻辑，因此对p型区域和n型区域的每个都需要至少一个有源鳍结构。如图5A所示，在标准单元中提供具有间距FP1的两个有源鳍结构AF。如上所述，鳍结构的数量对应于有源鳍结构沿着其对准的虚线的数量。在一些实施例中，有源鳍结构AF的鳍间距FP1等于鳍结构的最小设计规则。此外，如上所述，提供两个伪鳍结构DF，使得有源鳍结构AF在列方向上位于两个伪鳍结构DF之间。在一些实施例中，有源鳍结构AF和相邻的伪鳍结构DF之间的间距FP2等于有源鳍间距FP1。在其他实施例中，伪鳍间距FP2大于有源鳍间距FP1。在一些实施例中，伪鳍结构的尺寸(例如，在行方向上的长度、列方向上的宽度和/或距衬底的高度(见图2))与有源鳍结构的尺寸不同。在一些实施例中，如图5A所示，伪鳍结构DF分别设置在第一电源线V1和第二电源线V2之下。在其他实施例中，伪鳍结构DF与电源线部分重叠或不与电源线重叠。如图5A所示，单元高度CH1为FP1+2FP2，并且如果FP1＝FP2，则单元高度CH1为3FP1。因此，标准单元的单元高度由有源和伪鳍结构的数量及其间距确定。
图5B示出了当使用FinFET用于标准单元时的另一实施例。在以下实施例中，可以采用与参照图5A描述的相同或类似的配置、布局和/或尺寸并且可以省略详细的说明。在图5B的实施例中，在两个有源鳍结构AF之间提供第三伪鳍结构DF。在一些实施例中，第三伪鳍结构和有源鳍结构之间的间距为FP3，FP3与间距FP1相同。此外，在一些实施例中，有源鳍结构AF和除了第三伪鳍结构之外的伪鳍结构DF之间的间距FP4等于鳍间距FP3。如图5B所示，单元高度CH2为2FP3+2FP4，并且如果FP3＝FP4，则单元高度CH2为4FP3。因此，标准单元的单元高度由有源和伪鳍结构的数量及其间距确定。当FP1＝FP3时，单元高度CH2为4FP1，并且当图5A所示的标准单元和图5B所示的标准单元均包括在半导体器件中(堆叠在如图4所示的列方向上)时，CH1:CH2＝3:4。
图6A示出了当使用FinFET用于标准单元时的另一实施例。在以下实施例中，可以采用与参照图5A和图5B描述的相同或类似的配置、布局和/或尺寸并且可以省略详细的说明。在图6A的实施例中，在每个p型区域和n型区域中均提供两个有源鳍结构。在一些实施例中，有源鳍结构之间的间距为FP1。此外，在一些实施例中，有源鳍结构和相邻的伪鳍结构之间的间距FP2等于鳍间距FP1。如图6B所示，单元高度CH3为3FP1+2FP2，并且如果FP1＝FP2，则单元高度CH3为5FP1。因此，标准单元的单元高度由有源和伪鳍结构的数量及其间距确定。当图5A所示的标准单元和图6A所示的标准单元均包括在半导体器件中时，CH1:CH3＝3:5。
图6B示出了当使用FinFET用于标准单元时的另一实施例。在以下实施例中，可以采用与参照图5A和图6A描述的相同或类似的配置、布局和/或尺寸并且可以省略详细的说明。在图6B的实施例中，在两个中心有源鳍结构之间提供第三伪鳍结构。在一些实施例中，两个有源鳍结构布置为具有间距FP1，并且第三伪鳍结构和相邻的有源鳍结构之间的间距为FP3，FP3与间距FP1相同。此外，在一些实施例中，有源鳍结构和除了第三伪鳍结构之外的伪鳍结构之间的间距FP4等于鳍间距FP3。如图6B所示，单元高度CH4为2FP1+2FP3+2FP4，并且如果FP1＝FP3＝FP4，则单元高度CH4为6FP1。因此，标准单元的单元高度由有源和伪鳍结构的数量及其间距确定。当图5A所示的标准单元和图6B所示的标准单元均包括在半导体器件中(堆叠在如图4所示的列方向上)时，CH1:CH4＝3:6＝1:2。
图7A和图7B示出了当使用FinFET用于标准单元时的其他实施例。在以下实施例中，可以采用与参照图5A和图6B描述的相同或类似的配置、布局和/或尺寸并且可以省略详细的说明。在图7A和图7B的实施例中，p型区域中的有源鳍结构的数量和n型区域中的有源鳍结构的数量彼此不同。如图7A所示，在p型区域中提供两个有源鳍结构，而在n型区域中提供一个有源鳍结构。在一些实施例中，有源鳍结构之间的间距为FP1，并且有源鳍结构和相邻的伪鳍结构之间的间距FP2等于鳍间距FP1。如图7A所示，单元高度CH5为2FP1+2FP2，并且如果FP1＝FP2，则单元高度CH5为4FP1。因此，标准单元的单元高度由有源和伪鳍结构的数量及其间距确定。当图5A所示的标准单元和图7A所示的标准单元均包括在半导体器件中时，CH1:CH5＝3:4。在一些实施例中，与图5B和图6B类似，可以在p型区域中的有源鳍结构和n型区域中的有源鳍结构之间提供第三伪鳍结构。
在图7B中，在p型区域中提供三个有源鳍结构，而在n型区域中提供两个有源鳍结构。在一些实施例中，有源鳍结构之间的间距为FP1，并且有源鳍结构和相邻的伪鳍结构之间的间距FP2等于鳍间距FP1。如图7B所示，单元高度CH6为4FP1+2FP2，并且如果FP1＝FP2，则单元高度CH6为6FP1。因此，标准单元的单元高度由有源和伪鳍结构的数量及其间距确定。当图5A所示的标准单元和图7B所示的标准单元均包括在半导体器件中时，CH1:CH6＝3:6＝1:2。在一些实施例中，与图5B和图6B类似，可以在p型区域中的有源鳍结构和n型区域中的有源鳍结构之间提供第三伪鳍结构。
沿着列方向的鳍结构的数量不限于以上实施例。基于由标准单元和/或制造工艺要求实现的功能的复杂性，调整有源和/或伪鳍结构的数量。
在本实施例中，采用图5A至图7B所示的两个或多个标准单元结构来实施半导体器件的功能。一行中的一组标准单元的单元高度和另一行中的另一组标准单元的单元高度的比例为N:M，其中，N和M是不同的自然数。
图8示出了说明具有不同数量的有源鳍结构的各个标准单元的组合的表。例1至9示出了一行的单元高度和相邻的行的单元高度不同的实施例，并且例10和11示出了一行的单元高度和相邻的行的单元高度相同的实施例。其他组合和/或其他数量的鳍结构是可能的。
图9A和9B示出了根据本发明的其他实施例的标准单元结构。
标准单元的单元高度不必由有源和伪鳍结构的数量和间距及其间距确定或限制。代替或除了鳍结构的数量之外，标准单元的单元高度由列方向上的局部互连线(M0)的数量和间距或M1金属线的数量和间距确定或限制。与列方向上的标准单元的鳍结构的数量类似，列方向上的标准单元中的金属线的数量是金属线沿着其对准的虚线的数量。
如图9A所示，在一个标准单元中的列方向上包括三个局部互连线LW。如上所述，列方向上的局部互连线的数量是金属线可以分别沿着其对准的虚线(例如，VL11、VL12和VL13)的数量。因此，在图9A中，列方向上的局部互连线的数量为三个，但是标准单元中包括四个线图案。
在一些实施例中，局部互连线LW由局部互连层M0形成，并且在其他实施例中，局部互连线LW由金属层M1形成，而电源线V1和V2由金属层M1形成。
如图9A所示，列方向上的局部互连线LW的间距(虚线的间距)为MP1，MP1由根据最小图案分辨率设定的设计规则确定。在一些实施例中，局部互连线与相邻的电源线V1或V2之间的间距MP2与间距MP1相同，并且在其他实施例中，大于间距MP1。在一些实施例中，局部互连线在列方向上的宽度W1小于电源线的宽度W2。如图9A所示，单元高度CH11为2MP1+2MP2，并且如果MP1＝MP2，则单元高度CH11为4MP1。因此，标准单元的单元高度由局部互连线的数量及其间距确定。
在图9B中，在标准单元中提供四条局部互连线(四条虚线)。如图9B所示，单元高度CH12为3MP1+2MP2，并且如果MP1＝MP2，则单元高度CH12为5MP1。因此，标准单元的单元高度由局部互连线的数量及其间距确定。
列方向上的局部互连线的数量不限于图9A和图9B的实施例。该数量可以是两个或三个以上。当图9A所示的标准单元和图9B所示的标准单元均包括在半导体器件中时，CH11:CH12＝4:5。与参照图5A至图7B的实施例类似，一行中的一组标准单元的单元高度和另一行中的另一组标准单元的单元高度的比例为N:M，其中，N和M是不同的自然数。
在一些实施例中，单元高度由鳍结构的数量限制或确定，并且在其他实施例中，单元高度由局部互连线的数量限制或确定。换句话说，单元高度是由鳍结构的数量和间距或局部互连线的数量和间距确定的较小单元高度。
图10至图12示出了根据本发明的其他实施例的在行方向和列方向上布置标准单元的示意性布局。以下实施例中，可以采用与参照图1至图9B描述的相同或类似的材料、配置、布局、尺寸、工艺和/或操作并且可以省略详细的说明。
在图10中，与图4类似，在半导体器件的标准单元结构的相应的行中布置具有不同单元高度CH11和CH12的两组标准单元。然而，在图10中，设置具有大于CH11和CH12的单元高度的一个或多个标准单元。更具体地，提供横跨两个相邻的行的具有单元高度CH11+CH12、2CH11和/或2CH12的一个或多个组合标准单元。
例如，组合标准单元SC31设置为横跨具有单元高度CH11的行以及具有单元高度CH12的相邻的行，并且因此具有单元高度CH11+CH12。类似地，组合标准单元SC32设置为横跨具有单元高度CH11的行以及具有单元高度CH12的相邻的行，并且因此具有单元高度CH11+CH12。此外，组合标准单元SC33设置为横跨具有单元高度CH11的相邻行，并且因此具有单元高度2CH11并且组合标准单元SC34设置为横跨具有单元高度CH12的相邻行，并且因此具有单元高度2CH12。
组合标准单元具有它们预期的电路功能。在一些实施例中，图11所示的组合标准单元SC35包括三条电源线，其中的两条设置在组合标准单元SC35的顶部和底部上并且由相邻的行共享，并且一条电源线穿过组合标准单元SC35的中部，从而将组合标准单元SC35分成上部分和下部分。此外，在一些实施例中，组合标准单元SC35的上部分的区域(例如，p型区域)中的一个或多个电路元件和下部分的区域(例如，p型区域)中的一个或多个电路元件通过由位于中间电源线之下的M0层形成的一条或多条局部互连线LC3电连接。此外或可选地，组合标准单元SC35的上部分的区域(例如，p型区域)中的一个或多个电路元件和下部分的区域(例如，p型区域)中的一个或多个电路元件通过由M1、M2、...和/或Mx层形成的一条或多条金属线电连接。
在某些实施例中，图11所示的组合标准单元SC36包括两条电源线，该电源线设置在组合标准单元SC35的顶部和底部上并且由相邻的行共享，并且没有中间电源线穿过组合标准单元SC36的中部。
通过允许具有大于标准单元结构中的行的单元高度的单元高度的一个或多个组合标准单元，可以利用具有更复杂电路功能的标准单元，并且因此增加灵活性并且减小电路设计的复杂性。此外，通过利用组合标准单元，具有设置在一行中的长宽度的标准单元可以重新形成为设置为横跨两行但具有较短宽度的组合标准单元，这可以减小标准单元结构的总面积。换句话说，通过设置在一行中的标准单元和设置为横跨两行或多行的组合标准单元结构来实现电路功能可以增加电路设计的灵活性并且可以减小标准单元结构的总面积。
图12示出了根据本发明的其他实施例的在行方向和列方向上布置的标准单元的示意性布局。与图4、图9A、图9B和图10类似，图12所示的标准单元结构包括具有不同(三个)单元高度的两个或多个(三个)组的标准单元。此外，组合标准单元SC41设置为横跨包括分别具有单元高度CH21和CH22的标准单元的三行，并且另一组合标准单元SC42设置为横跨包括具有单元高度CH21、CH22和CH23的标准单元的三行。
在上述实施例中，通过最小高度的标准单元实现了诸如AND门、OR门、XOR门、NOT门(反相器)、NAND门、NOR门和/或XNOR门等相对简单的逻辑门，并且通过具有更高单元高度的标准单元来实现诸如多路复用器、与或非(AOI)逻辑和/或或与非(OAI)逻辑的组合逻辑电路以用于简单逻辑门。
根据本发明的实施例，可以通过以下方式来设计具有包括多个标准单元的标准单元结构的半导体器件。例如，准备标准单元库。标准单元库包括分别具有各个电路功能的标准单元。标准单元具有如上所述的各个单元高度。在一些实施例中，通过具有不同单元高度的不同标准单元来实现相同的电路功能。根据所需的总电路功能，从标准单元库中选择必要的标准单元。然后，根据其单元高度分组选定的标准单元，并且将标准单元布置为具有对应单元高度的高度的行。然后，提供连接标准单元的金属线。如果在沿着行方向的相邻标准单元之间存在间隔，则提供一个或多个伪结构(例如，伪栅电极)。通过使用EDA(电子设计自动化)或ECAD(电子计算机辅助设计)工具实施设计。
应该理解，不是所有的优势都必需在这里讨论，没有特殊的优势对于所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。
根据本发明的一个方面，半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括用于供应第一电势的第一电源线和用于供应与第一电势不同的第二电势的第二电源线，并且多个标准单元的每个的单元高度均是第一电源线的在行方向上延伸的中心线和第二电源线的在行方向上延伸的中心线之间的列方向上的距离。在以上和以下的一个或多个实施例中，第一组标准单元的单元高度和第二组标准单元的单元高度的比例为N:M，其中，N和M是不同的自然数。在以上和以下的一个或多个实施例中，第一组标准单元的第一电源线和第二电源线中的一个由第二组标准单元共享。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构。在以上和以下的一个或多个实施例中，在第一组标准单元中，有源鳍结构仅分别与在行方向上延伸的I条虚线中的任一条对准，其中，I是2或更大的自然数。在以上和以下的一个或多个实施例中，在第二组标准单元中，有源鳍结构仅分别与在行方向上延伸的J条虚线中的任一条对准，其中，J是2或更大的自然数并且与I不同。在以上和以下的一个或多个实施例中，I或J中的任一个是2。在以上和以下的一个或多个实施例中，多个标准单元的每个均还包括在行方向上延伸而不用作FinFET的一个或多个伪鳍结构。在以上和以下的一个或多个实施例中，一个或多个伪鳍结构中的一个位于两个有源鳍结构之间，并且一个或多个伪鳍结构中的一个和有源鳍结构中的两个在列方向上以恒定间距布置。在以上和以下的一个或多个实施例中，多个标准单元的每个均还包括在行方向上延伸而不用作FinFET的伪鳍结构，并且伪鳍结构中的一个位于第一电源线下方，并且伪鳍结构中的一个位于第二电源线下方。在以上和以下的一个或多个实施例中，伪鳍结构的高度和宽度中的至少一个与有源鳍结构的高度和宽度中的至少一个不同。在以上和以下的一个或多个实施例中，多个标准单元的每个均具有p型器件区域和n型器件区域，并且第一组标准单元和第二组标准单元布置在列方向上，从而使得第一组标准单元的p型区域和第二组标准单元的p型区域均位于第一组标准单元的n型区域和第二组标准单元的n型区域之间。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构，并且在第一组的标准单元中，包括在p型区域中的有源鳍结构的数量与包括在n型区域中的有源鳍结构的数量不同。在以上和以下的一个或多个实施例中，在第二组标准单元中，包括在p型区域中的有源鳍结构的数量等于包括在n型区域中的有源鳍结构的数量。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸的金属线，并且该金属线位于比第一和第二电源线所处的层级更靠近衬底的层级。在以上和以下的一个或多个实施例中，在第一组标准单元中，金属线仅分别与在行方向上延伸的K条虚线中的任一条对准，其中，K是2或更大的自然数。在以上和以下的一个或多个实施例中，在第二组标准单元中，金属线仅分别与在行方向上延伸的L条虚线中的任一条对准，其中，L是2或更大的自然数并且与K不同。
根据本发明的另一方面，半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元的单元高度不同，并且第一组标准单元的单元高度和第二组标准单元的单元高度基于多个标准单元的每个内沿着列方向布置的鳍结构的数量确定。
根据本发明的另一方面，半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。多个标准单元的每个包括均用于供应第一电势的第一电源线和用于供应与第一电势不同的第二电势的第二电源线。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同，并且第一组标准单元的单元高度和第二组标准单元的单元高度基于多个标准单元的每个内沿着列方向布置的金属线的数量确定，金属线位于比第一和第二电源线的所处的层级更靠近衬底的层级。
根据本发明的另一方面，半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元以及第三标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元的单元高度不同，并且第三标准单元设置为横跨第一行和第二行。在以上和以下一个或多个实施例中，多个标准单元的每个均包括用于供应第一电势的第一电源线和用于供应与第一电势不同的第二电势的第二电源线，并且多个标准单元的每个的单元高度均是第一电源线的在行方向上延伸的中心线和第二电源线的在行方向上延伸的中心线之间的列方向上的距离。在以上和以下的一个或多个实施例中，第一组标准单元的单元高度和第二组标准单元的单元高度的比例为N:M，其中，N和M是不同的自然数。在以上和以下的一个或多个实施例中，第一组标准单元的第一电源线和第二电源线中的一个由第二组标准单元共享。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构。在以上和以下的一个或多个实施例中，在第一组标准单元中，有源鳍结构仅分别与在行方向上延伸的I条虚线中的任一条对准，其中，I是2或更大的自然数。在以上和以下的一个或多个实施例中，在第二组标准单元中，有源鳍结构仅分别与在行方向上延伸的J条虚线中的任一条对准，其中，J是2或更大的自然数并且与I不同。在以上和以下的一个或多个实施例中，I或J中的任一个是2。在以上和以下的一个或多个实施例中，多个标准单元的每个均还包括在行方向上延伸而不用作FinFET的一个或多个伪鳍结构。在以上和以下的一个或多个实施例中，一个或多个伪鳍结构中的一个位于两个有源鳍结构之间，并且一个或多个伪鳍结构中的一个和有源鳍结构中的两个在列方向上以恒定间距布置。在以上和以下的一个或多个实施例中，多个标准单元的每个均还包括在行方向上延伸而不用作FinFET的伪鳍结构，并且伪鳍结构中的一个位于第一电源线下方，并且伪鳍结构中的一个位于第二电源线下方。在以上和以下的一个或多个实施例中，伪鳍结构的高度和宽度中的至少一个与有源鳍结构的高度和宽度中的至少一个不同。在以上和以下的一个或多个实施例中，多个标准单元的每个均具有p型器件区域和n型器件区域，并且第一组标准单元和第二组标准单元布置在列方向上，从而使得第一组标准单元的p型区域和第二组标准单元的p型区域均位于第一组标准单元的n型区域和第二组标准单元的n型区域之间。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构，并且在第一组的标准单元中，包括在p型区域中的有源鳍结构的数量与包括在n型区域中的有源鳍结构的数量不同。在以上和以下的一个或多个实施例中，在第二组标准单元中，包括在p型区域中的有源鳍结构的数量等于包括在n型区域中的有源鳍结构的数量。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸的金属线，并且该金属线位于比第一和第二电源线所处的层级更靠近衬底的层级。在以上和以下的一个或多个实施例中，在第一组标准单元中，金属线仅分别与在行方向上延伸的K条虚线中的任一条对准，其中，K是2或更大的自然数。在以上和以下的一个或多个实施例中，在第二组标准单元中，金属线仅分别与在行方向上延伸的L条虚线中的任一条对准，其中，L是2或更大的自然数并且与K不同。在以上和以下的一个或多个实施例中，在第二组标准单元中，金属线仅分别与在行方向上延伸的L条虚线中的任一条对准，其中，L是2或更大的自然数并且与K不同。在以上和以下的一个或多个实施例中，第三标准单元包括设置在第一行中的第一p型区域和第一n型区域，以及设置在第二行中的第二p型区域和第二n型区域。在以上和以下的一个或多个实施例中，第一p型区域或第一n型区域中的第一电路元件通过设置在第一电源线和第二电源线中的一个之下的局部互连线连接至第二P型区域或第二n型区域中的第二电路元件。
根据本发明的另一方面，半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元、布置在第二行中的沿着行方向延伸的第二组标准单元以及布置在第三行中的沿着行方向延伸的第三组标准单元。第一组标准单元、第二组标准单元和第三组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度、第二组标准单元在列方向上的单元高度和第三组标准单元在列方向上的单元高度彼此不同。在以上和以下一个或多个实施例中，多个标准单元的每个均包括用于供应第一电势的第一电源线和用于供应与第一电势不同的第二电势的第二电源线，并且多个标准单元的每个的单元高度均是第一电源线的在行方向上延伸的中心线和第二电源线的在行方向上延伸的中心线之间的列方向上的距离。在以上和以下的一个或多个实施例中，多个标准单元包括第四标准单元，并且第二标准单元设置为横跨彼此相邻的至少两行。在以上和以下的一个或多个实施例中，第一组标准单元的单元高度、第二组标准单元的单元高度和第三组标准单元的单元高度的比例为N:M:L，其中，N、M和L是不同的自然数。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构。在以上和以下的一个或多个实施例中，在第一组标准单元中，有源鳍结构仅分别与在行方向上延伸的I条虚线中的任一条对准，其中，I是2或更大的自然数。在以上和以下的一个或多个实施例中，在第二组标准单元中，有源鳍结构仅分别与在行方向上延伸的J条虚线中的任一条对准，其中，J是2或更大的自然数并且与I不同。在以上和以下的一个或多个实施例中，在第三组标准单元中，有源鳍结构仅分别与在行方向上延伸的K条虚线中的任一条对准，其中，K是2或更大的自然数并且与I和J不同。在以上和以下的一个或多个实施例中，多个标准单元的每个均还包括在行方向上延伸并且不用作FinFET的一个或多个伪鳍结构。在以上和以下的一个或多个实施例中，一个或多个伪鳍结构中的一个位于两个有源鳍结构之间，并且一个或多个伪鳍结构中的一个和有源鳍结构中的两个在列方向上以恒定间距布置。在以上和以下的一个或多个实施例中，多个标准单元的每个均还包括在行方向上延伸而不用作FinFET的伪鳍结构，并且伪鳍结构中的一个位于第一电源线下方，并且伪鳍结构中的一个位于第二电源线下方。在以上和以下的一个或多个实施例中，伪鳍结构的高度和宽度中的至少一个与有源鳍结构的高度和宽度中的至少一个不同。在以上和以下的一个或多个实施例中，多个标准单元的每个均具有p型器件区域和n型器件区域，第一组标准单元和第二组标准单元布置在列方向上，从而使得第一组标准单元的p型区域和第二组标准单元的p型区域位于第一组标准单元的n型区域和第二组标准单元的n型区域之间，并且第二组标准单元和第三组标准单元布置在列方向上，从而使得第二组标准单元的n型区域和第三组标准单元的n型区域均位于第二组标准单元的p型区域和第三组标准单元的p型区域之间。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构，并且在第一、第二和第三组标准单元的至少一个中，包括在p型区域中的有源鳍结构的数量与包括在n型区域中的有源鳍结构的数量不同。在以上和以下的一个或多个实施例中，多个标准单元的每个均包括在行方向上延伸的金属线，并且该金属线位于比第一和第二电源线所处的层级更靠近衬底的层级。在以上和以下的一个或多个实施例中，在第一组标准单元中，金属线仅分别与在行方向上延伸的I条虚线中的任一条对准，其中，I是2或更大的自然数。在以上和以下的一个或多个实施例中，在第二组标准单元中，金属线仅分别与在行方向上延伸的J条虚线中的任一条对准，其中，J是2或更大的自然数并且与I不同。在以上和以下的一个或多个实施例中，在第三组标准单元中，金属线仅分别与在行方向上延伸的K条虚线中的任一条对准，其中，K是2或更大的自然数并且与I和J不同。
根据本发明的一些实施例，提供了一种包括多个标准单元的半导体器件，其中：所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，所述第一组标准单元和所述第二组标准单元布置在列方向上，以及所述第一组标准单元在所述列方向上的单元高度与所述第二组标准单元在所述列方向上的单元高度不同。
在上述半导体器件中，所述多个标准单元的每个均包括用于供应第一电势的第一电源线和用于供应与所述第一电势不同的第二电势的第二电源线，以及所述多个标准单元的每个的单元高度均是所述第一电源线的在所述行方向上延伸的中心线和所述第二电源线的在所述行方向上延伸的中心线之间的所述列方向上的距离。
在上述半导体器件中，所述第一组标准单元的单元高度和所述第二组标准单元的单元高度的比例为N:M，其中，N和M是不同的自然数。
在上述半导体器件中，所述第一组标准单元的所述第一电源线和所述第二电源线中的一个由所述第二组标准单元共享。
在上述半导体器件中，所述多个标准单元的每个均包括在所述行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构。
在上述半导体器件中，在所述第一组标准单元中，所述有源鳍结构仅分别与在所述行方向上延伸的I条虚线中的任一条对准，其中，I是2或更大的自然数。
在上述半导体器件中，在所述第二组标准单元中，所述有源鳍结构仅分别与在所述行方向上延伸的J条虚线中的任一条对准，其中，J是2或更大的自然数并且与I不同。
在上述半导体器件中，I或J中的任一个是2。
在上述半导体器件中，所述多个标准单元的每个均还包括在所述行方向上延伸而不用作鳍式场效应晶体管的一个或多个伪鳍结构。
在上述半导体器件中，所述一个或多个伪鳍结构中的一个位于所述有源鳍结构中的两个之间，以及所述一个或多个伪鳍结构中的所述一个和所述有源鳍结构中的所述两个在所述列方向上以恒定间距布置。
在上述半导体器件中，所述多个标准单元的每个均还包括在所述行方向上延伸而不用作鳍式场效应晶体管的伪鳍结构，以及所述伪鳍结构中的一个位于所述第一电源线下方，并且所述伪鳍结构中的一个位于所述第二电源线下方。
在上述半导体器件中，所述伪鳍结构的高度和宽度中的至少一个与所述有源鳍结构的高度和宽度中的至少一个不同。
在上述半导体器件中，所述多个标准单元的每个均具有p型器件区域和n型器件区域，以及所述第一组标准单元和所述第二组标准单元布置在列方向上，从而使得所述第一组标准单元的所述p型区域和所述第二组标准单元的所述p型区域均位于所述第一组标准单元的所述n型区域和所述第二组标准单元的所述n型区域之间。
在上述半导体器件中，所述多个标准单元的每个均包括在所述行方向上延伸并且形成一个或多个鳍式场效应晶体管(FinFET)的有源鳍结构，以及在所述第一组的标准单元中，包括在所述p型区域中的所述有源鳍结构的数量与包括在所述n型区域中的所述有源鳍结构的数量不同。
在上述半导体器件中，在所述第二组标准单元中，包括在所述p型区域中的所述有源鳍结构的数量等于包括在所述n型区域中的所述有源鳍结构的数量。
在上述半导体器件中，所述多个标准单元的每个均包括在所述行方向上延伸的金属线，并且所述金属线位于比所述第一电源线和所述第二电源线所处的层级更靠近衬底的层级处。
在上述半导体器件中，在所述第一组标准单元中，所述金属线仅分别与在所述行方向上延伸的K条虚线中的任一条对准，其中，K是2或更大的自然数。
在上述半导体器件中，在所述第二组标准单元中，所述金属线仅分别与在所述行方向上延伸的L条虚线中的任一条对准，其中，L是2或更大的自然数并且与K不同。
根据本发明的另一些实施例，还提供了一种包括多个标准单元的半导体器件，其中：所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，所述第一组标准单元和所述第二组标准单元布置在列方向上，所述第一组标准单元在所述列方向上的单元高度与所述第二组标准单元的单元高度不同，以及所述第一组标准单元的单元高度和所述第二组标准单元的单元高度基于所述多个标准单元的每个内沿着所述列方向布置的鳍结构的数量确定。
根据本发明的又一些实施例，还提供了一种包括多个标准单元的半导体器件，其中：所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，所述第一组标准单元和所述第二组标准单元布置在列方向上，所述多个标准单元的每个包括均用于供应第一电势的第一电源线和用于供应与所述第一电势不同的第二电势的第二电源线，所述第一组标准单元在所述列方向上的单元高度与所述第二组标准单元在所述列方向上的单元高度不同，以及所述第一组标准单元的单元高度和所述第二组标准单元的单元高度基于所述多个标准单元的每个内沿着所述列方向布置的金属线的数量确定，所述金属线位于比所述第一电源线和所述第二电源线的所处的层级更靠近衬底的层级处。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种包括多个标准单元的半导体器件，其中：
所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，其中，多个所述第一行和多个所述第二行在列方向上布置，
所述第一组标准单元和所述第二组标准单元布置在列方向上，以及
所述第一行中的所述第一组标准单元在所述列方向上的第一单元高度与所述第二行中的所述第二组标准单元在所述列方向上的第二单元高度不同，其中，所述第一单元高度和所述第二单元高度基于所述多个标准单元的每个内沿着所述列方向布置的鳍结构的数量确定，
其中，具有所述第一单元高度的所述第一组标准单元的所述第一行和具有所述第二单元高度的所述第二组标准单元的第二行在所述列方向上交替布置，
其中，所述多个标准单元还包括设置为横跨相邻两行或多行的组合标准单元。
2.根据权利要求1所述的半导体器件，其中：
所述多个标准单元的每个均包括用于供应第一电势的第一电源线和用于供应与所述第一电势不同的第二电势的第二电源线，以及
所述多个标准单元的每个的单元高度均是所述第一电源线的在所述行方向上延伸的中心线和所述第二电源线的在所述行方向上延伸的中心线之间的所述列方向上的距离。
3.根据权利要求2所述的半导体器件，其中，所述第一组标准单元的单元高度的第一单元高度和所述第二组标准单元的第二单元高度的比例为N:M，其中，N和M是不同的自然数。
4.根据权利要求2所述的半导体器件，其中，所述第一组标准单元的所述第一电源线和所述第二电源线中的一个由所述第二组标准单元共享。
5.根据权利要求4所述的半导体器件，其中，所述多个标准单元的每个中的所述鳍结构均包括在所述行方向上延伸并且形成一个或多个鳍式场效应晶体管的有源鳍结构。
6.根据权利要求5所述的半导体器件，其中，在所述第一组标准单元中，所述有源鳍结构仅分别与在所述行方向上延伸的I条虚线中的任一条对准，其中，I是2或更大的自然数。
7.根据权利要求6所述的半导体器件，其中，在所述第二组标准单元中，所述有源鳍结构仅分别与在所述行方向上延伸的J条虚线中的任一条对准，其中，J是2或更大的自然数并且与I不同。
8.根据权利要求7所述的半导体器件，其中，I或J中的任一个是2。
9.根据权利要求5所述的半导体器件，其中，所述多个标准单元的每个中的所述鳍结构均还包括在所述行方向上延伸而不用作鳍式场效应晶体管的一个或多个伪鳍结构。
10.根据权利要求9所述的半导体器件，其中：
所述一个或多个伪鳍结构中的一个位于所述有源鳍结构中的两个之间，以及
所述一个或多个伪鳍结构中的所述一个和所述有源鳍结构中的所述两个在所述列方向上以恒定间距布置。
11.根据权利要求5所述的半导体器件，其中：
所述多个标准单元的每个中的所述鳍结构均还包括在所述行方向上延伸而不用作鳍式场效应晶体管的伪鳍结构，以及
所述伪鳍结构中的一个位于所述第一电源线下方，并且所述伪鳍结构中的一个位于所述第二电源线下方。
12.根据权利要求11所述的半导体器件，其中，所述伪鳍结构的高度和宽度中的至少一个与所述有源鳍结构的高度和宽度中的至少一个不同。
13.根据权利要求4所述的半导体器件，其中：
所述多个标准单元的每个均具有p型器件区域和n型器件区域，以及
所述第一组标准单元和所述第二组标准单元布置在列方向上，从而使得所述第一组标准单元的所述p型器件区域和所述第二组标准单元的所述p型器件区域均位于所述第一组标准单元的所述n型器件区域和所述第二组标准单元的所述n型器件区域之间。
14.根据权利要求13所述的半导体器件，其中：
所述多个标准单元的每个中的所述鳍结构均包括在所述行方向上延伸并且形成一个或多个鳍式场效应晶体管的有源鳍结构，以及
在所述第一组的标准单元中，包括在所述p型器件区域中的所述有源鳍结构的数量与包括在所述n型器件区域中的所述有源鳍结构的数量不同。
15.根据权利要求14所述的半导体器件，其中，在所述第二组标准单元中，包括在所述p型器件区域中的所述有源鳍结构的数量等于包括在所述n型器件区域中的所述有源鳍结构的数量。
16.根据权利要求4所述的半导体器件，其中，所述多个标准单元的每个均包括在所述行方向上延伸的金属线，并且所述金属线位于比所述第一电源线和所述第二电源线所处的层级更靠近衬底的层级处。
17.根据权利要求16所述的半导体器件，其中，在所述第一组标准单元中，所述金属线仅分别与在所述行方向上延伸的K条虚线中的任一条对准，其中，K是2或更大的自然数。
18.根据权利要求17所述的半导体器件，其中，在所述第二组标准单元中，所述金属线仅分别与在所述行方向上延伸的L条虚线中的任一条对准，其中，L是2或更大的自然数并且与K不同。
19.一种包括多个标准单元的半导体器件，其中：
所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，其中，多个所述第一行和多个所述第二行在列方向上布置，
所述第一组标准单元和所述第二组标准单元布置在列方向上，
所述第一组标准单元在所述列方向上的第一单元高度与所述第二组标准单元的第二单元高度不同，以及
所述第一组标准单元的第一单元高度和所述第二组标准单元的第二单元高度基于所述多个标准单元的每个内沿着所述列方向布置的鳍结构的数量确定，其中，具有所述第一单元高度的所述第一组标准单元的所述第一行和具有所述第二单元高度的所述第二组标准单元的第二行在所述列方向上交替布置，
其中，所述多个标准单元还包括设置为横跨相邻两行或多行的组合标准单元。
20.一种包括多个标准单元的半导体器件，其中：
所述多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着所述行方向延伸的第二组标准单元，其中，多个所述第一行和多个所述第二行在列方向上布置，
所述第一组标准单元和所述第二组标准单元布置在列方向上，
所述多个标准单元的每个包括均用于供应第一电势的第一电源线和用于供应与所述第一电势不同的第二电势的第二电源线，
所述第一组标准单元在所述列方向上的第一单元高度与所述第二组标准单元在所述列方向上的第二单元高度不同，以及
所述第一组标准单元的第一单元高度和所述第二组标准单元的第二单元高度基于所述多个标准单元的每个内沿着所述列方向布置的金属线的数量确定，其中，具有所述第一单元高度的所述第一组标准单元的所述第一行和具有所述第二单元高度的所述第二组标准单元的第二行在所述列方向上交替布置，
所述金属线位于比所述第一电源线和所述第二电源线的所处的层级更靠近衬底的层级处，
其中，所述多个标准单元还包括设置为横跨相邻两行或多行的组合标准单元。
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