KR20230025244A - 표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법 - Google Patents
표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 34
- 239000002184 metal Substances 0.000 claims abstract description 132
- 229910052751 metal Inorganic materials 0.000 claims abstract description 132
- 230000008054 signal transmission Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 129
- 239000002135 nanosheet Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 101000927946 Homo sapiens LisH domain-containing protein ARMC9 Proteins 0.000 description 3
- 102100036882 LisH domain-containing protein ARMC9 Human genes 0.000 description 3
- 229910010041 TiAlC Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002070 nanowire Substances 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000002041 carbon nanotube Substances 0.000 description 2
- 229910021393 carbon nanotube Inorganic materials 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- -1 InN Chemical class 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/00—Computer-aided design [CAD]
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- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5386—Geometry or layout of the interconnection structure
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 개시의 예시적 실시예에 따른 집적 회로는, 제1 방향으로 서로 인접하게 배치되는 제1 및 제2 표준 셀을 포함하는 복수의 표준 셀들, 및 수직 방향으로 차례로 적층되는 제1 내지 제3 메탈 레이어를 포함하고, 제1 표준 셀 및 제2 표준 셀 중 적어도 하나의 표준 셀이 배치되는 영역 내부에, 복수의 표준 셀들에 전력을 제공하고, 제2 방향으로 연장되는 제3 메탈 레이어의 패턴으로서 형성되는 적어도 하나의 파워 세그먼트(power segment)가 배치되는 것을 특징으로 할 수 있다.
Description
본 개시의 기술적 사상은 집적 회로에 관한 것이며, 더욱 상세하게는, 표준 셀을 포함하는 집적 회로, 및 이를 설계하기 위한 방법에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 반도체 제조 공정이 미세화됨에 따라, 표준 셀 내의 패턴들의 사이즈가 감소될 수 있고, 표준 셀의 사이즈도 감소될 수 있다. 이에 따라, 메탈(metal) 자원 활용 효율성, 표준 셀의 크기 등에 영향을 주는 표준 셀 내의 패턴들의 크기 또는 배치가 중요해지고 있다.
본 개시의 기술적 사상이 해결하려는 기술적 과제는 파워 세그먼트(segment)를 포함함으로써 메탈(metal) 자원을 효율적으로 사용할 수 있는 표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법을 제공하는 데에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 개시의 예시적 실시예에 따른 복수의 표준 셀들을 포함하는 집적 회로는, 제1 방향으로 서로 인접하게 배치되는 제1 및 제2 표준 셀을 포함하는 복수의 표준 셀들, 및 수직 방향으로 차례로 적층되는 제1 내지 제3 메탈 레이어를 포함하고, 상기 제1 표준 셀 및 상기 제2 표준 셀 중 적어도 하나의 표준 셀이 배치되는 영역 내부에, 상기 복수의 표준 셀들에 전력을 제공하고, 제2 방향으로 연장되는 상기 제3 메탈 레이어의 패턴으로서 형성되는 적어도 하나의 파워 세그먼트(power segment)가 배치되는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법은, 복수의 표준 셀들을 배치하는 단계, 복수의 트랙들 상에 상기 복수의 표준 셀들에 전력을 전달하는 패턴인 복수의 파워 라인들을 배치하는 단계, 및 상기 복수의 파워 라인들 중 일부를 상기 복수의 표준 셀들로 신호를 전달하는 시그널 세그먼트(signal segment)로 교체하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 복수의 셀들을 포함하는 집적 회로는, 복수의 표준 셀들, 및 제1 방향으로 연장되는 복수의 패턴들이 형성되고, 서로 제2 방향으로 이격되는 복수의 트랙들을 포함하고, 상기 복수의 트랙들 중 제1 트랙은, 전력을 전달하도록 구성되고 상기 제1 트랙의 일부에 형성되는 패턴인 파워 세그먼트(power segment) 및 신호를 전달하도록 구성되고 상기 제1 트랙의 일부에 형성되는 패턴인 시그널 세그먼트(signal segment)를 포함하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법에 따르면, 표준 셀의 면적을 감소시킬 수 있다.
또한, 본 개시의 예시적 실시예에 따른 표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법에 따르면, 표준 셀에 포함된 메탈 자원을 효율적으로 사용할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법에 따르면, IR 드롭(drop) 특성 및 EM(ElectroMigration) 특성이 향상될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1a 내지 도 1d는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 2은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 3는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 7a 및 도 7b는 은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 8a 내지 도 8d는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 10 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 12a 내지 도 12c는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 13은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 2은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 3는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 7a 및 도 7b는 은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 8a 내지 도 8d는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 10 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 12a 내지 도 12c는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 13은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1a 내지 도 1d는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 1a는 하나의 칩(chip) 또는 하나의 기능 블록을 구성하는 집적 회로(10)의 일부를 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z축 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다.
도 1a를 참조하면, 집적 회로(10)는 복수의 표준 셀들을 포함할 수 있다. 표준 셀(standard cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 셀(cell)로서 지칭될 수도 있다. 집적 회로(10)는 다수의 다양한 표준 셀들을 포함할 수 있고, 표준 셀들은 복수의 행들(rows)에 따라 정렬되어 배치될 수 있다.
복수의 표준 셀들은 집적 회로 디자인에 반복적으로 사용된다. 표준 셀들은 제조 기술에 따라 미리 디자인 되어 표준 셀 라이브러리에 저장될 수 있고, 이러한 표준 셀 라이브러리에 저장된 표준 셀들을 디자인 룰에 따라 배치하고 상호 연결함으로써, 집적 회로를 설계할 수 있다.
예를 들어, 표준 셀들은 인버터, AND 게이트, NAND 게이트, OR 게이트, XOR 게이트 및 NOR 게이트와 같이, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 및 시스템 온 칩(SOC) 디자인과 같이 전자 기기를 위한 디지털 회로 디자인에 자주 사용되는 다양한 기본 회로를 포함할 수 있다. 또는, 예를 들어, 표준 셀들은 플립 플럽(flip-flop) 및 랫치(latch) 등과 같이 회로 블록에 자주 사용되는 다른 회로를 포함할 수도 있다.
표준 셀들은 필러 셀(filler cell)을 포함할 수 있다. 필러 셀은 기능 셀과 인접하게 배치됨으로써, 기능 셀로 제공되거나 기능 셀로부터 출력되는 신호들의 라우팅을 제공할 수 있다. 또한, 필러 셀은 기능 셀들이 배치되고 난 후 남은 공간을 채우기 위해 사용되는 셀일 수 있다.
표준 셀들은 활성 영역 및 게이트 라인을 포함할 수 있다. 표준 셀에 포함된 활성 영역과 게이트 라인은 트랜지스터를 형성할 수 있다. 예시적인 실시예에서, 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예에서, 게이트 라인은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
집적 회로(10)는 표준 셀들을 상호 연결하기 위한 배선들이 형성되는 메탈 레이어들을 포함할 수 있다. 예를 들어, 제1 메탈 레이어(M1) 상에 제2 메탈 레이어(M2)가 형성될 수 있다. 예시적인 실시예에서, 제1 메탈 레이어(M1)는 X축 방향으로 연장되는 패턴들을 포함할 수 있고, 제2 메탈 레이어(M2)는 Y축 방향으로 연장되는 패턴들을 포함할 수 있다(uni-direction). 또한, 제2 메탈 레이어(M2) 상에 제3 메탈 레이어가 더 형성될 수 있다.
메탈 레이어들 각각에 형성된 패턴들은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 레이어들만이 도시될 수 있으며, 메탈 레이어의 패턴과 하위 패턴 사이 연결을 나타내기 위하여 비아(via)는 메탈 레이어의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
복수의 행들 각각의 경계에는 각 표준 셀들에 전압을 공급하는 제1 파워 라인(PL1) 및 제2 파워 라인(PL2)이 형성될 수 있다. 제1 파워 라인(PL1)은 각 표준 셀들로 제1 공급 전압(예를 들어, 전원 전압(VDD))을 제공할 수 있고, 제2 파워 라인(PL2)은 각 표준 셀들로 제2 공급 전압(예를 들어, 접지 전압(VSS))을 제공할 수 있다. 제1 파워 라인(PL1) 및 제2 파워 라인(PL2)은 X축 방향으로 연장되는 도전 패턴으로 형성될 수 있고 Y축 방향으로 서로 교번적으로 배치될 수 있다.
도 1b는 도 1a의 X1-X1'을 따라 자른 단면도이고, 도 1c 및 도 1d는 도 1a의 Y1-Y1' 단면으로 따라 자른 단면도이다. 비록 도 1b, 도 1c, 및 도 1d에 도시되지 아니하였으나, 게이트 라인의 측면에 게이트 스페이서가 형성될 수 있고, 또한, 컨택 및/또는 비아의 표면에 베리어 막이 형성될 수 있다.
도 1c는 활성 영역에 복수의 핀들이 형성되는 예를 도시한 것이고, 도 1d는 활성 영역에 나노시트가 형성되는 예를 도시한 것이다. 다만 본 개시에 따른 집적 회로에 포함된 표준 셀은 도 1c 및 도 1d에 도시된 바에 한정되지 않는다. 예를 들어, 표준 셀에는 활성 영역 상에 형성되는 나노 와이어가 게이트 라인으로 포위되는 GAA(gate-all-around) FET가 형성될 수도 있고, 활성 영역 상에 복수의 나노 와이어들이 수직적으로 적층되고 복수의 나노 와이어들이 게이트 라인으로 포위되는 vertical GAA FET가 형성될 수도 있다. 예를 들어, 표준 셀에는 활성 영역 상에 복수의 나노 시트들이 적층되고 게이트 라인이 복수의 나노 시트들을 포위하는 MBC(Multi Bridge Channel) FET가 형성될 수도 있다. 또한 예를 들어, 활성 영역에는 NC(negative capacitance) FET가 형성될 수도 있다. 전술한 트랜지스터의 예시 외에도 다양한 트랜지스터들(CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터)이 게이트 라인 및 활성 영역에 형성될 수 있다.
도 1b 및 도 1c를 참조하면, 기판(10')은 실리콘(Si) 또는 저마늄(Ge)과 같은 반도체, 또는 GaAs, AlGaAs, InAs, InGaAs,InSb, GaSb, InGaSb, InP, GaP, InGaP, InN, GaN, InGaN 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예시적인 실시예에서, 기판(10')은 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator, GOI) 기판일 수 있다. 예시적인 실시예에서, 기판(10')은 P형 불순물로 도핑될 수 있다.
기판(10')에는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)이 형성될 수 있다. 예시적인 실시예에서, 제2 활성 영역(RX2)은 P형 불순물로 도핑된 기판(10, P-SUB)에 형성될 수 있고, 제1 활성 영역(RX1)은 기판(10') 내에 형성된 N웰(N-well)에 형성될 수 있다. 제1 활성 영역(RX1)은 게이트 라인(GL2)과 P형 트랜지스터를 형성할 수 있고, 제2 활성 영역(RX2)은 게이트 라인(GL2)과 N형 트랜지스터를 형성할 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에는 분리 트랜치(DT)가 형성될 수 있다. 분리 트랜치(DT) 내부에 절연성 물질(예를 들어, 산화물)이 채워짐으로써, 소자 분리 층(DTI)이 형성될 수 있다. 소자 분리 층(DTI)에 의해 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)이 서로 분리될 수 있다. 제1 파워 라인(PL1) 및 제2 파워 라인(PL2) 하부에도 분리 트랜치(DT)가 형성될 수 있고, 소자 분리 층(DTI)이 형성될 수 있다.
복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)은 X축 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 사이에서 소자 절연막(IL, 예를 들어, 산화물)이 형성될 수 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에서 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)이 소자 절연막(IL) 위로 핀(fin) 형상으로 돌출될 수 있다. 도 1c에서는 3개의 제1 핀들(F1) 및 3개의 제2 핀들(F2)이 형성되는 것으로 도시되었으나, 이에 한정되지 않고, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 형성되는 핀의 수는 다양하게 변형될 수 있다.
게이트 절연막(GI) 및 게이트 라인(GL2)은 Y축 방향으로 연장되도록 형성될 수 있다. 게이트 절연막(GI) 및 게이트 라인(GL2)은 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 상면 및 양 측벽과, 소자 절연막(IL)의 상면과, 분리 절연층(DTI)의 상면을 덮을 수 있다.
복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 상에는 제1 내지 제6 층간 절연막(11~16)이 형성될 수 있다. 제1 층간 절연막(11)을 관통하여 소스/드레인 영역과 제1 메탈 레이어(M1)의 패턴을 연결하는 액티브 컨택 및 액티브 비아가 형성될 수 있다.
게이트 컨택(CB)은 제2 층간 절연막(12)을 관통하여 게이트 라인(GL2)에 연결될 수 있고, 게이트 비아(V02)는 제3 층간 절연막(13)을 관통하여 게이트 컨택(CB)과 제1 라우팅 배선(RT12)을 연결할 수 있다. 제1 라우팅 배선(RT12)은 제1 메탈 레이어(M1)의 패턴으로서 형성될 수 있고, 게이트 비아(V02)는 제1 메탈 레이어(M1)의 하부에서 전기적으로 연결되는 제1 비아(V0)로서 형성될 수 있다. 이에 따라, 제1 라우팅 배선(RT12)은 게이트 비아(V02) 및 게이트 컨택(CB)을 통해서 게이트 라인(GL2)과 전기적으로 연결될 수 있다.
제1 라우팅 배선(RT12) 및 제2 라우팅 배선(RT2)을 연결하는 제2 비아(V12)는 제5 층간 절연막(15)을 관통하여 형성되는 제2 비아(V1)로서 형성될 수 있다. 제2 라우팅 배선(RT2)는 제1 메탈 레이어(M1)의 상위 레이어인 제2 메탈 레이어(M2)의 패턴으로서 형성될 수 있다.
도 1d를 참조하면, 예시적인 실시예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 각각의 상부에는 활성 영역인 나노시트(Nanosheet)가 형성될 수 있다. 제1 활성 영역(RX1) 상에는 제1 나노시트 스택(NS1)이 형성될 수 있고, 제2 활성 영역(RX2) 상에는 제2 나노시트 스택(NS2)이 형성될 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 X축 방향으로 연장될 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 트랜지스터의 채널로 기능할 수 있다. 예를 들어, 제1 나노시트 스택(NS1)은 N형 불순물로 도핑될 수 있고, P형 트랜지스터를 형성할 수 있다. 반면, 제2 나노시트 스택(NS2)은 P형 불순물로 도핑될 수 있고, N형 트랜지스터를 형성할 수 있다. 예시적인 실시예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 Si, Ge, 또는 SiGe로 이루어질 수 있다. 예시적인 실시예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 제1 핀들(F1) 및 제2 핀들(F2)의 상면 위에서 상호 수직 방향(Z축 방향)으로 오버랩되어 있는 복수의 나노시트들(NS11~NS13, NS21~NS23)을 포함할 수 있다. 본 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 3 개의 나노시트들로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 제 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 적어도 2 개의 나노시트들을 포함할 수 있으며, 나노시트의 개수는 특별히 제한되지 않는다.
게이트 라인(GL2)은 제1 핀(F1) 및 제2 핀(F2) 상에서 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)을 덮으면서 복수의 나노시트들(NS11~NS13, NS21~NS23) 각각을 포위할 수 있다. 복수의 나노시트들(NS11~NS13, NS21~NS23)는 게이트 라인(GL2)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)과 게이트 라인(GL2)과의 사이에는 게이트 절연막(GI)이 개재될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 2를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로는 복수의 표준 셀들을 포함할 수 있다. 예를 들어, 집적 회로(20)는 제1 표준 셀(201) 및 제2 표준 셀(202)을 포함할 수 있다. 제1 표준 셀(201)의 셀 하이트(cell height) 및 제2 표준 셀(2020)의 셀 하이트는 서로 상이할 수 있다.
또한, 집적 회로(20)는 복수의 메탈 레이어를 포함할 수 있으며, 도 2에는 그 중 일부인 제2 메탈 레이어(M2) 및 제3 메탈 레이어(M3)가 도시되어 있다.
집적 회로(20)는 복수의 메탈 레이어들 마다 각각 복수의 트랙들을 포함할 수 있고, 복수의 트랙들을 따라 일정한 방향으로 연장되는 패턴들을 포함할 수 있다. 예를 들어, 집적 회로(20)는 제2 메탈 레이어(M2)에서 Y축 방향으로 연장되는 패턴들(210)을 포함할 수 있고, 제3 메탈 레이어(M3)에서 X축 방향으로 연장되는 패턴들(L1 내지 L5.5 및 L1' 내지 L3.5')을 포함할 수 있다.
복수의 트랙들 상에는 전력을 전달하는 패턴인 파워 라인(power line) 및 신호를 전달하는 패턴인 시그널 라인(signal line) 중 적어도 하나가 배치될 수 있다. 예를 들어, 제3 메탈 레이어(M3)에서 제1 표준 셀(201)은 시그널 라인들(L1 내지 L5)을 포함할 수 있다. 또한, 제3 메탈 레이어(M3)에서 제2 표준 셀(202)은 시그널 라인들(L1' 내지 L3')을 포함할 수 있다.
집적 회로(20)는 제1 방향(예를 들어, Y축 방향)으로 서로 인접하게 배치되는 제1 및 제2 표준 셀(201, 202)을 포함하는 복수의 표준 셀들, 및 수직 방향으로 차례로 적층되는 제1 내지 제3 메탈 레이어(M1 내지 M3)를 포함할 수 있다. 또한, 제1 표준 셀(201) 및 제2 표준 셀(202) 중 적어도 하나의 표준 셀이 배치되는 영역 내부에, 복수의 표준 셀들에 전력을 제공하고, 제2 방향(예를 들어, X축 방향)으로 연장되는 제3 메탈 레이어(M3)의 패턴으로서 형성되는 적어도 하나의 파워 세그먼트(power segment)가 배치될 수 있다. 파워 라인은 파워 세그먼트보다 제2 방향(예를 들어, X축 방향)으로 길게 연장된 패턴을 나타낼 수 있다. 복수의 트랙들의 패턴들의 제2 방향의 폭은 서로 상이할 수 있다. 구체적으로, 복수의 트랙들 중 제2 트랙들의 패턴들의 제2 방향의 폭은, 제1 트랙의 패턴들의 제2 방향 폭과 서로 상이할 수 있다.
집적 회로(20)는 상기 제3 메탈 레이어(M3)에서, 복수의 표준 셀들에 전력을 제공하고 트랙의 일부에 형성되는 패턴인 파워 세그먼트(221, 223, 232, 241, 243) 및 신호를 전달하고 트랙의 일부에 형성되는 패턴인 시그널 세그먼트(signal segment)(222, 231, 233, 242)를 포함할 수 있다. 시그널 라인은 시그널 세그먼트보다 제2 방향(예를 들어, X축 방향)으로 길게 연장된 패턴을 나타낼 수 있다.
복수의 트랙들 중 적어도 하나의 트랙에는 파워 세그먼트 및 시그널 세그먼트가 모두 형성될 수 있다. 예를 들어, 하나의 트랙에 파워 세그먼트들(221, 223) 및 시그널 세그먼트(222)가 배치될 수 있고, 다른 하나의 트랙에 파워 세그먼트(232) 및 시그널 세그먼트들(231, 233)가 배치될 수 있고, 또 다른 하나의 트랙에 파워 세그먼트들(241, 243) 및 시그널 세그먼트(242)가 배치될 수 있다. 집적 회로(20)는 파워 세그먼트 및 시그널 세그먼트가 모두 배치되는 트랙을 포함하므로, 공간을 효율적으로 사용할 수 있으며, 따라서, 파워 세그먼트 또는 시그널 세그먼트를 포함하지 않는 경우보다 집적 회로의 면적이 감소될 수 있다.
하나의 트랙에 파워 라인 또는 시그널 라인만 형성되어 있는 경우, 해당 트랙은 파워 트랙 또는 시그널 트랙으로 지칭될 수 있다. 또한, 하나의 트랙에 파워 세그먼트 또는 시그널 세그먼트가 형성된 경우, 해당 트랙은 파워-시그널 트랙으로 지칭될 수 있다. 예를 들어, 표준 셀 내부의 트랙에 순서를 붙여 지칭하는 경우, 제1 표준 셀(201)이 배치되는 영역에는 시그널 트랙들(L1 내지 L5) 및 파워-시그널 트랙(L5.5)이 배치될 수 있다. 또한, 제2 표준 셀(202)이 배치되는 영역에는 시그널 트랙(L1' 내지 L3') 및 파워-시그널 트랙(L3.5')이 배치될 수 있다. 복수의 셀들이 배치되는 영역에 형성되는 트랙들의 개수는 상술한 바에 제한되지 않으며, 트랙들의 개수는 다양할 수 있다.
집적 회로에 포함된 시그널 라인의 피치(pitch)(Y축 방향으로의 폭), 파워 라인의 피치, 시그널 세그먼트의 피치, 및/또는 파워 세그먼트의 피치는 동일할 수 있으며, 서로 상이할 수도 있다. 예를 들어, 도 2에 도시된 바와 같이, 파워 세그먼트(221, 223, 232, 241, 243)의 피치 및 시그널 세그먼트(222, 231, 233, 242)의 피치는 시그널 라인들의 피치보다 클 수 있으며, 다만, 이에 제한되는 것은 아니다.
도 3는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 3를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(30)는 제1 표준 셀(301) 및 제2 표준 셀(302)을 포함할 수 있다. 집적 회로(30)는 제2 메탈 레이어(M2)에서 연장되는 패턴들(310) 및 제3 메탈 레이어(M3)에서 연장되는 패턴들을 포함할 수 있다.
파워 세그먼트 및 시그널 세그먼트를 포함하는 파워-시그널 트랙(L5.5)은 제1 표준 셀(301) 및 제2 표준 셀(302) 중 적어도 하나의 표준 셀이 배치되는 영역 내부에 형성될 수 있다. 예를 들어, 도 2의 집적 회로(20)에서는 제1 표준 셀(201) 및 제2 표준 셀(202)의 경계에 파워 세그먼트가 배치된 것과 달리, 도 3의 집적 회로는 제1 표준 셀(301) 및 제2 표준 셀(302)의 경계가 아닌 제1 표준 셀(301)이 배치되는 영역 내부에 제3 메탈 레이어(M3)의 패턴으로서 형성되는 파워 세그먼트(332) 및 시그널 세그먼트(331, 333)를 포함할 수 있다. 표준 셀 내부에 파워 세그먼트(332)의 피치(Y축 방향으로의 폭) 및 시그널 세그먼트(331, 333)의 피치(Y축 방향으로의 폭)는 파워 라인의 피치보다 작을 수 있으며, 다만, 이에 제한되는 것은 아니다.
따라서, 본 개시에 따른 집적 회로(30)는, 제3 메탈 레이어(M3)의 파워-시그널 트랙(L.5.5)에 형성되고 제1 표준 셀(301)이 배치되는 영역의 내부에 형성되는 파워 세그먼트(332) 및 시그널 세그먼트(331, 333)를 포함함으로써, 복수의 표준 셀들을 서로 전기적으로 연결하는 라우팅을 위한 넓은 공간을 확보할 수 있다. 따라서, 표준 셀의 경계에 파워 세그먼트가 형성되어 있을 때 보다 많은 개수의 시그널 라인, 파워 라인, 시그널 세그먼트 및/또는 파워 세그먼트를 포함할 수 있다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 4a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(40)는 복수 개의 표준 셀들(401 내지 404)을 포함할 수 있다. 표준 셀들(401 내지 404)은 제2 메탈 레이어(M2)에서 연장되는 패턴들 및 제3 메탈 레이어(M3)에서 연장되는 패턴들을 포함할 수 있다. 또한, 집적 회로(40)는 복수의 파워 세그먼트들 및 복수의 시그널 세그먼트들을 포함할 수 있다. 복수의 파워 세그먼트들에는 각각 VDD 전압 또는 그라운드(GND) 전압이 인가될 수 있다.
표준 셀들(401 내지 404)은 다양한 셀 하이트를 가질 수 있다. 예를 들어, 표준 셀(401, 403)은 제1 높이의 셀 하이트를 가질 수 있고, 표준 셀(402, 404)은 제2 높이의 셀 하이트를 가질 수 있다. 또한, 집적 회로(40)는 9:13(117:169)과 같이 소정의 비율을 갖는 서로 다른 2개의 셀 하이트들로 구성된 표준 셀들을 포함할 수 있다. 다만, 셀 하이트는 상술한 바에 제한되지 않으며, 다양할 수 있다.
집적 회로(40)에서 표준 셀들은 소정의 규칙을 가지고 배치될 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 집적 회로에 포함된 표준 셀의 하이트가 제1 높이 및 제2 높이로 두 가지일 때, 제1 높이의 셀 하이트를 갖는 표준 셀(401, 403)과 제2 높이의 셀 하이트를 갖는 표준 셀(402, 404)이 서로 번갈아가며 배치될 수 있다. 또한, 도 4a에 도시되진 않았으나, 집적 회로에는 제1 높이의 셀 하이트를 갖는 표준 셀 2개가 Y축 방향으로 연속하여 배치된 후, 인접하여 제2 높이의 셀 하이트를 갖는 표준 셀 2개가 Y축 방향으로 연속하여 배치되는 방식으로 배치될 수 있다. 또한, 집적 회로에는 서로 다른 셀 하이트를 갖는 표준 셀들이 소정의 비율을 갖고 배치될 수 있다. 예를 들어, 집적 회로에는 제1 높이의 셀 하이트를 갖는 표준 셀 및 제2 높이의 셀 하이트를 갖는 표준 셀의 배치가 2:2, 1:3 등과 같은 비율을 갖도록 Y축 방향으로 차례로 배치될 수 있다. 다만, 표준 셀의 배치는 상술한 바에 제한되지 않는다.
도 4b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(40)는 제1 메탈 레이어(M1)에서 연장되는 패턴들을 포함할 수 있다. 표준 셀들(401 내지 404) 각각이 배치되는 영역 내부에 형성되는 제1 메탈 레이어(M1)의 트랙들의 수는 표준 셀들(401 내지 404) 각각의 셀 하이트에 따라 달라질 수 있다.
제1 메탈 레이어(M1)에서 패턴들이 연장되는 방향은 제3 메탈 레이어(M3)에서 패턴들이 연장되는 방향과 동일할 수 있고, 제2 메탈 레이어(M2)에서 패턴들이 연장되는 방향과 수직인 방향일 수 있다. 예를 들어, 제1 메탈 레이어(M1) 및 제3 메탈 레이어(M3)에서 패턴들은 X축 방향으로 연장될 수 있고, 제2 메탈 레이어(M2)에서 패턴들은 Y축 방향으로 연장될 수 있다.
제1 메탈 레이어(M1)에서 파워 라인들(421 내지 425)은 제3 메탈 레이어(M3)에 포함된 파워 라인 및/또는 파워 세그먼트와 연결될 수 있다.
제1 메탈 레이어(M1)에서의 파워 라인들은 각각 제3 메탈 레이어(M3)에서의 파워 라인 및/또는 파워 세그먼트는 메탈 레이어들이 적층되는 방향(예를 들어, Z축 방향)으로 얼라인 되지 않을 수 있다.
도 4c는 도 4a에 도시된 집적 회로를 단면(411, 412)을 따라 자른 단면도이다.
도 4c를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(40)의 복수의 메탈 레이어들의 패턴들은 비아(via)(V1, V2, V3)들로 연결될 수 있으며, 도 4a에 도시되진 않았으나, 집적 회로(40)는 복수의 메탈 레이어를 포함할 수 있다. 도 4c를 예로 들면, 표준 셀(404)은 제1 메탈 레이어(M1) 내지 제4 메탈 레이어(M4)에 형성된 패턴들을 포함할 수 있다.
비아(V1)은 제1 메탈 레이어(M1)에 배치된 패턴과 제2 메탈 레이어(M2)에 배치된 패턴들의 사이를 연결할 수 있고, 비아(V2)은 제2 메탈 레이어(M2)에 배치된 패턴과 제3 메탈 레이어(M3)에 배치된 패턴들의 사이를 연결할 수 있고, 비아(V3)은 제3 메탈 레이어(M3)에 배치된 패턴과 제4 메탈 레이어(M4)에 배치된 패턴들의 사이를 연결할 수 있다. 비아들(V1 내지 V3)을 통해 파워 세그먼트 또는 파워 라인이 하부의 표준 셀로 전력을 제공할 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 5b는 도 5a에 도시된 집적 회로를 단면(511, 512)을 따라 자른 단면도이다. 도 5a 및 도 5b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(50)는 복수의 표준 셀들(501 내지 504)를 포함할 수 있다. 집적 회로(50)는 제2 메탈 레이어(M2)에서 연장되는 패턴들 및 제3 메탈 레이어(M3)에서 연장되는 패턴들을 포함할 수 있다. 또한, 집적 회로(50)는 복수의 파워 세그먼트들 및 복수의 시그널 세그먼트들을 포함할 수 있다. 복수의 파워 세그먼트들에는 각각 VDD 전압 또는 그라운드(GND) 전압이 인가될 수 있다.
표준 셀들(502, 503)은 예시적으로 제1 높이의 셀 하이트를 가지며, 표준 셀들(501, 504)은 예시적으로 제2 높이의 셀 하이트를 가질 수 있다. 예를 들어, 제1 높이는 제2 높이보다 작을 수 있다.
셀 하이트가 상대적으로 큰 표준 셀들(501, 504)의 면적은 표준 셀들(502, 503)보다 크며, 이에 따라, 표준 셀들(501, 504) 내부에 형성된 패턴들의 개수가 표준 셀들(502, 503) 내부에 형성된 패턴들의 개수보다 많을 수 있다. 셀 하이트가 상대적으로 큰 표준 셀들(501, 504)에 요구되는 전력량이 셀 하이트가 상대적으로 작은 표준 셀들(502, 503)에 요구되는 전력량보다 클 수 있다. 요구되는 전력량이 큼에 따라 표준 셀(504)은 파워 세그먼트로부터 전력을 제공받는 것으로 전력을 충당하기 부족할 수 있다. 따라서, 표준 셀(504) 상에는 파워 라인(550)이 형성될 수 있고, 파워 라인(550)으로부터 전력을 제공받을 수 있다. 또한, 파워 라인(550)의 피치(551)는 셀 하이트가 상대적으로 작은 표준 셀(502, 503)에 포함된 파워 세그먼트들(예를 들어, 540)의 피치(예를 들어, 541)보다 클 수 있다.
또한, 표준 셀(501)은 표준 셀(504)만큼 큰 전력량을 요구하는 셀이 아닐 수 있으며, 따라서, 표준 셀(501) 상에 파워 세그먼트(520)가 배치될 수 있고, 파워 세그먼트(520)로부터 전력을 제공받을 수 있다. 또한, 파워 세그먼트(520)의 피치(521)의 크기는 표준 셀(501)에 요구되는 전력량에 비례할 수 있으며, 따라서, 상대적으로 적은 전력량이 요구될 수 있는 표준 셀(502, 503)에 포함된 파워 세그먼트들의 피치보다 클 수 있다.
집적 회로의 복수의 메탈 레이어들의 패턴들은 비아(V2, V3)들로 연결될 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 6b는 도 6a에 도시된 집적 회로(60)를 단면(611, 612, 613)을 따라 자른 단면도이다. 도 6a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(60)는 복수의 표준 셀들(601 내지 604)를 포함할 수 있다. 복수의 표준 셀들(601 내지 604)이 배치되는 영역에는 제2 메탈 레이어(M2)에서 연장되는 패턴들 및 제3 메탈 레이어(M3)에서 연장되는 패턴들이 포함될 수 있다. 또한, 집적 회로(60)는 복수의 파워 세그먼트들 및 복수의 시그널 세그먼트들을 포함할 수 있다. 복수의 파워 세그먼트들에는 각각 VDD 전압 또는 그라운드(GND) 전압이 인가될 수 있다.
복수의 표준 셀들(601 내지 604)이 배치되는 영역에는 파워 세그먼트가 포함될 수 있다. 파워 세그먼트는 표준 셀 경계에 위치할 수도 있고, 표준 셀 내부에 위치할 수도 있다. 예를 들어, 파워 세그먼트(621, 622)는 표준 셀이 배치되는 영역 내부에 위치하고 있으며, 파워 세그먼트(631, 632, 641, 642)는 표준 셀의 경계 상에 위치하고 있다.
파워 세그먼트(621, 622)와 같이 표준 셀 경계 상에 위치하는 것이 아닌 표준 셀 경계를 기준으로 각각 다른 표준 셀이 배치되는 영역에 포함되는 경우, 파워 세그먼트(621, 622)는 각각 서로 다른 제2 메탈 레이어(M2)의 패턴과 연결될 수 있다. 다시 말해, 표준 셀(603)이 배치되는 영역은 표준 셀(603)과의 셀 경계에 인접하여 배치된 파워 세그먼트(621)를 포함할 수 있고, 표준 셀(602)이 배치되는 영역은 셀 경계에 인접하여 배치된 파워 세그먼트(622)를 포함할 수 있고, 파워 세그먼트(621) 및 파워 세그먼트(622)는 각각 제2 메탈 레이어(M2)에 형성된 서로 다른 패턴에 연결될 수 있다.
또한, 표준 셀 경계에 위치한 파워 세그먼트가 있는 경우, 해당 파워 세그먼트는 제2 메탈 레이어(M2)에서 동일한 패턴과 연결된 또 다른 파워 세그먼트와 인접하여 배치될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로(60)의 복수의 메탈 레이어들의 패턴들은 비아(V2, V3)들로 연결될 수 있으며, 파워 세그먼트는 비아(V2, V3)를 통해 표준 셀들로 전력을 제공할 수 있다.
도 7a 내지 도 7b는 은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 7a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(70)는 복수의 표준 셀들(701 내지 704)를 포함할 수 있다. 표준 셀들(701 내지 704)은 제2 메탈 레이어(M2)에서 연장되는 패턴들 및 제3 메탈 레이어(M3)에서 연장되는 패턴들을 포함할 수 있다. 또한, 집적 회로(70)는 복수의 파워 세그먼트들 및 복수의 시그널 세그먼트들을 포함할 수 있다. 복수의 파워 세그먼트들에는 각각 VDD 전압 또는 그라운드(GND) 전압이 인가될 수 있다.
집적 회로(70)는 표준 셀(703, 704)와 같이 파워 세그먼트가 요구되지 않는 경우, 파워 세그먼트를 포함하지 않을 수 있다.
도 7b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로의 복수의 메탈 레이어들의 패턴들은 슈퍼 비아들(super via)로 연결될 수 있다.
슈퍼 비아는 인접하지 않은 메탈 레이어에 포함된 패턴들을 연결할 수 있는 비아일 수 있다. 예를 들어, 슈퍼 비아는 제2 메탈 레이어(M2)에 포함된 패턴과 제4 메탈 레이어(M4)에 포함된 패턴을 연결할 수 있는 비아일 수 있으며, 다만, 이에 제한 되는 것은 아니다.
도 8a 내지 도 8d는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 8a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(80)는 복수의 표준 셀들(801 내지 804)를 포함할 수 있고, 제3 메탈 레이어(M3)에서 연장되는 패턴들을 포함할 수 있다. 또한, 집적 회로(80)는 복수의 파워 세그먼트들 및 복수의 시그널 세그먼트들을 포함할 수 있다. 복수의 파워 세그먼트들에는 각각 VDD 전압 또는 그라운드(GND) 전압이 인가될 수 있다.
집적 회로는, 표준 셀(801, 802)의 셀 경계 상에 파워 라인이 배치되도록 구성될 수 있다. 이와 달리, 집적 회로(80)는, 표준 셀(803, 804)의 셀 경계 상이 아닌, 표준 셀(803, 804) 각각이 배치되는 영역의 내부에 배치되는 파워 라인을 포함할 수 있고, 표준 셀(804)은 표준 셀(802)보다 라우팅을 위한 공간 추가로 확보할 수 있다.
도 8b를 참조하면, 집적 회로는, 표준 셀(811, 812)와 같이 셀 경계 마다 파워 라인이 위치되도록 구성될 수 있다. 이와 달리, 표준 셀(813, 814)처럼 파워 라인의 피치 크기를 줄이고, 파워 라인들 중 일부를 없앰으로써 표준 셀(813, 814)에 공간이 확보될 수 있으며, 이에 따라, 표준 셀(813, 814)은 표준 셀(811, 812)보다 많은 시그널 라인을 포함할 수 있다.
도 8c 및 도 8d를 참조하면, 표준 셀들(851 내지 854, 및 861 내지 864)은 셀 하이트에 따라 다양한 방식으로 배치될 수 있다.
예를 들어, 표준 셀들은 표준 셀들에 요구되는 전력량에 기초하여 배치가 달라질 수 있다. 셀 하이트가 큰 표준 셀들이 더 많은 전력량을 요구할 수 있으며, 따라서, 더 많은 파워 라인들이 셀 하이트가 큰 표준 셀들에 포함하도록 배치될 수 있다.
도 9a 내지 도 9b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 9a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로는 복수의 표준 셀들을 포함할 수 있고, 복수의 표준 셀들은 제1 메탈 레이어(M1)의 파워 라인 및 제3 메탈 레이어(M3)의 파워 라인 또는 파워 세그먼트를 통해 전력을 제공받을 수 있다.
제1 메탈 레이어(M1)의 파워 라인들 중 일부는 제3 메탈 레이어(M3)의 파워 라인들/파워 세그먼트들과 얼라인(align)되지 않을 수 있다. 예를 들어, 제1 메탈 레이어(M1)의 파워 라인들(921, 923)의 상에는 제3 메탈 레이어(M3)의 파워 라인/파워 세그먼트가 배치되지 않을 수 있고, 즉, 수직 방향으로 제3 메탈 레이어(M3)의 파워 라인/파워 세그먼트와 얼라인되지 않을 수 있다.
따라서, 제3 메탈 레이어(M3)의 파워 라인(912)은 제1 메탈 레이어(M1)의 파워 라인(921, 923)과 연결될 수 있으며, 또한, 제3 메탈 레이어(M3)의 파워 라인(911, 913)은 제1 메탈 레이어(M1)의 파워 라인(922)과도 연결될 수 있다.
도 9b를 참조하면, 제1 메탈 레이어(M1)의 파워 라인들 중 일부는 제3 메탈 레이어(M3)의 파워 라인들/파워 세그먼트들과 얼라인되지 않을 수 있다. 제3 메탈 레이어(M3)의 파워 라인(931, 933)은 제1 메탈 레이어(M1)의 파워 라인(942)과 연결될 수 있으며, 제3 메탈 레이어(M3)의 파워 라인(933, 935)은 제1 메탈 레이어(M1)의 파워 라인(944)과 연결될 수 있고, 제3 메탈 레이어(M3)의 파워 라인(932)은 제1 메탈 레이어(M1)의 파워 라인(941, 943)과 연결될 있고, 제3 메탈 레이어(M3)의 파워 라인(934)은 제1 메탈 레이어(M1)의 파워 라인(943, 945)과 연결될 수 있으며, 다만, 이에 제한되는 것은 아니다.
도 10 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 10을 참조하면, 단계 S1010에서, 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법은, 복수의 셀들을 배치하는 단계를 포함할 수 있다.
단계 S1020에서, 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법은, 복수의 트랙들 상에 복수의 표준 셀들에 전력을 전달하는 패턴인 복수의 파워 라인들을 배치하는 단계를 포함할 수 있다..
단계 S1030에서, 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법은, 복수의 파워 라인들 중 일부를 복수의 표준 셀들로 신호를 전달하는 시그널 세그먼트로 교체하는 단계를 포함할 수 있다. 시그널 세그먼트로 교체할 부분은, 교체할 파워 라인이 배치된 셀에 요구되는 전력량에 기초하여 결정될 수 있다. 예를 들어, 셀에 요구되는 전력량이 적은 경우, 파워 라인 전체가 필요하지 않을 수 있으며, 이에 따라 파워 라인 중 일부가 시그널 세그먼트로 교체되도록 결정될 수 있다.
또한, 집적 회로를 설계하기 위한 방법은, 배치된 시그널 라인 중 신호 전달에 사용되지 않는 부분인 더미 시그널 세그먼트(dummy signal segment)를 복수의 표준 셀들에 전력을 전달하고 트랙의 일부에 형성되는 패턴인 파워 세그먼트로 교체하여 배치하는 단계를 더 포함할 수 있다. 불필요할 수 있는 부분인 더미 시그널 세그먼트를 파워 세그먼트로 교체함으로써, 표준 셀이 배치되는 영역의 공간이 효율적으로 사용될 수 있다.
또한, 집적 회로를 설계하기 위한 방법은, 더미 시그널 세그먼트와 인접하게 배치된 파워 라인에 접하도록 파워 세그먼트를 배치하는 단계를 포함할 수 있다. 구체적으로, 더미 시그널 세그먼트와 인접하여 배치된 파워 세그먼트와 파워 라인이 있을 때, 파워 세그먼트의 패턴을 연장함으로써 파워 라인에 접하도록 할 수 있다. 이에 따라, 집적 회로에 포함된 금속 자원을 효율적으로 사용할 수 있다. 또한, 기존에 배치된 파워 라인의 금속을 연장시킴으로써 더미 시그널 라인 상에 파워 세그먼트를 배치할 수 있다.
또한, 집적 회로를 설계하기 위한 방법은, 서로 다른 트랙에 배치된 파워 세그먼트들이 인접하여 배치된 경우, 인접한 파워 세그먼트들을 하나의 파워 세그먼트로 병합하는 단계를 더 포함할 수 있다.
또한, 집적 회로를 설계하기 위한 방법은, 복수의 셀들의 내부에 파워 세그먼트를 배치하는 단계를 포함할 수 있다.
또한, 집적 회로를 설계하기 위한 방법은, 배치된 시그널 라인 중 신호 전달에 사용되지 않는 부분인 더미 시그널 세그먼트를 제거하는 단계를 포함할 수 있다.
또한, 집적 회로를 설계하기 위한 방법은, 더미 시그널 세그먼트가 배치된 메탈 레이어의 하위 메탈 레이어와 더미 시그널 세그먼트가 배치된 메탈 레이어의 상위 메탈 레이어를 연결하는 비아를 하위 메탈 레이어에 형성하는 단계를 포함할 수 있다.
도 11a 내지 도 11b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다.
도 11b는 도 11a에 도시된 집적 회로(110)를 단면(1111, 1112)을 따라 자른 단면도이다.
도 11a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(110)는 복수의 표준 셀들(1101 내지 1104)를 포함할 수 있다.
도 5a 및 도 11a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(110)를 설계하기 위한 방법은 도 4a의 표준 셀들(401 내지 404)에서 더미 시그널 세그먼트를 결정할 수 있다. 예를 들어, 도 4a의 축(411, 412)에 형성된 시그널 세그먼트가 더미 시그널 세그먼트로 결정될 수 있다. 집적 회로를 설계하기 위한 방법은 더미 시그널 세그먼트는 표준 셀 상에 불필요한 부분일 수 있으므로, 더미 시그널 세그먼트 상에 파워 세그먼트가 배치되도록 할 수 있다. 구체적으로, 도 4a에 존재하던 파워 세그먼트의 패턴을, 도 11a의 파워 세그먼트(1121, 1122)와 같이 X축 방향으로 연장시킴으로써 더미 시그널 세그먼트 대신 파워 라인 또는 연장된 파워 세그먼트가 형성될 수 있다.
또한, 파워 세그먼트(1121, 1122)가 형성됨에 따라, 제2 메탈 레이어(M2)에 패턴들(1131, 1132, 1133, 1134)이 추가로 형성될 수 있다. 패턴들(1131, 1132, 1133, 1134)이 형성됨으로써 저항 감소하여 IR 드롭(drop) 특성 향상 및 EM(ElectroMigration) 특성 향상될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로(110)로의 복수의 메탈 레이어들의 패턴들은 비아(V2, V3)들로 연결될 수 있다.
도 12a 내지 도 12c는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설명하기 위한 도면이다. 도 12c는 도 12a에 도시된 집적 회로(120)를 단면(1211, 1212, 1213)을 따라 자른 단면도이다.
도 12a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(120)는 복수의 표준 셀들(1301 내지 1304)을 포함할 수 있다. 복수의 표준 셀들(1202, 1203, 1204)은 표준 셀 내부에 파워 세그먼트를 포함할 수 있다. 파워 세그먼트들은 파워 세그먼트(1220, 1221, 1223)와 같이 셀 경계와 인접하여 배치될 수 있으며, 파워 세그먼트(1222, 1224)와 같이 셀 경계와 인접하지 않으면서 표준 셀 내부에 포함되도록 배치될 수 있다.
(셀 경계에서 표준 셀(1302)에 가깝도록 형성된 파워-시그널 트랙에 형성된 파워 세그먼트(1320), 표준 셀(1303)에 가깝도록 형성된 파워-시그널 트랙에 형성된 파워 세그먼트(1321))
도 12a 및 도 12b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법은, 도 12a의 셀 경계를 기준으로 서로 인접하여 배치된 파워 세그먼트들(1220, 1221)을 도 12b의 파워 세그먼트(1230)과 같이 병합할 수 있다. 이 때, 파워 세그먼트(1230)를 연결하는 비아(V2)는 긴 바(bar) 형상으로 형성되어 하나의 비아로 두 개의 트랙 상에 형성된 파워 세그먼트(1230)을 연결할 수 있다. 다만, 비아의 형상은 상술한 바에 제한되는 것은 아니며, 네모 형상 등 다양한 형상으로 형성될 수 있다. 또한, 비아는 두 개 이상의 트랙 상에 형성된 파워 세그먼트를 연결할 수 있도록 형성될 수도 있다.
도 12c를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로의 복수의 메탈 레이어들의 패턴들은 비아(V2, V3)들로 연결될 수 있다.
도 13은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 13을 참조하면, 표준 셀 라이브러리(D10)는 표준 셀들에 관한 정보, 예를 들어 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리(D10)는 표준 셀의 레이아웃을 정의하는 데이터(DC)를 포함할 수 있다. 데이터(DC)는 동일한 기능을 수행하고, 레이아웃이 상이한 표준 셀들의 구조를 정의하는 데이터를 포함할 수 있다. 데이터(DC)는 도 1 내지 도 12c에서 설명된 표준 셀들의 구조를 정의하는 데이터를 포함할 수 있다.
S10 단계 및 S20 단계는, 집적 회로(IC)를 설계하는 단계로서, RTL 데이터(D11)로부터 레이아웃 데이터(D30)를 생성할 수 있다. 집적 회로(IC)는 도 1의 집적 회로(10)일 수 있다. S10 단계에서, RTL 데이터(D11)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들어, 반도체 설계 툴(예를 들어, 논리 합성 모듈)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 표준 셀 라이브러리(D10)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 표준 셀 라이브러리(D10)는 동일한 기능을 수행하고, 레이아웃이 상이한 표준 셀들의 구조를 정의하는 데이터(DC)를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 표준 셀들이 집적 회로(IC)에 포함될 수 있다.
S20 단계에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing, P&R) 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예를 들어 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
예를 들어, 반도체 설계 툴(예를 들어, P&R 모듈)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D10)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 반도체 설계 툴은 데이터(DC)를 참조하여, 네트리스트(D103)에 의해서 정의된 표준 셀의 레이아웃들 중 하나를 선택할 수 있고, 표준 셀의 선택된 레이아웃을 배치할 수 있다.
단계 S20에서, 상호 연결(interconnection)들을 생성하는 동작이 더 수행될 수 있다. 상호 연결은 표준 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예를 들어 적어도 하나의 비아 및 적어도 하나의 메탈 레이어에 형성되는 전도성 패턴을 포함할 수 있다.
S30 단계에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D30)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 예시적인 실시예에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
S40 단계에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들어, 레이아웃 데이터(D30)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
S50 단계에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들어, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 단계 S50은 단계들(S51, S53, S55)을 포함할 수 있다.
S51 단계에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들어, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치를 형성하는 단계, 웰을 형성하는 단계, 게이트 라인을 형성하는 단계, 소스 및 드레인 영역을 형성하는 단계 등을 포함할 수 있다.
S53 단계에서, MOL(middle-of-line) 공정이 수행될 수 있다. FEOL 공정을 통해 생성된 개별 소자들을 표준 셀 내에서 연결하기 위한 연결 부재를 형성하는 과정을 지칭할 수 있다. 예를 들어, MOL공정은 활성 영역 상에 액티브 콘택을 형성하는 단계, 게이트 라인 상에 게이트 콘택을 형성하는 단계, 액티브 콘택 및 게이트 라인 상에 비아를 형성하는 단계 등을 포함할 수 있다.
S55 단계에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들어, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 메탈 레이어들을 형성하는 단계, 메탈 레이어들 사이에 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 제1 방향으로 서로 인접하게 배치되는 제1 및 제2 표준 셀을 포함하는 복수의 표준 셀들; 및
수직 방향으로 차례로 적층되는 제1 내지 제3 메탈 레이어를 포함하고,
상기 제1 표준 셀 및 상기 제2 표준 셀 중 적어도 하나의 표준 셀이 배치되는 영역 내부에, 상기 복수의 표준 셀들에 전력을 제공하고, 제2 방향으로 연장되는 상기 제3 메탈 레이어의 패턴으로서 형성되는 적어도 하나의 파워 세그먼트(power segment)가 배치되는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 제1 표준 셀 및 상기 제2 표준 셀의 셀 경계에 배치된 상기 파워 세그먼트를 더 포함하는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 제1 표준 셀의 상기 제1 방향으로의 셀 하이트는 상기 제2 표준 셀의 상기 제1 방향으로의 셀 하이트보다 크고,
상기 제1 표준 셀의 셀 경계에는, 상기 복수의 표준 셀들에 전력을 제공하고 상기 제2 방향으로 연장되는 상기 제3 메탈 레이어의 패턴으로서 형성되는 파워 라인이 형성되고,
상기 파워 라인은 상기 적어도 하나의 파워 세그먼트보다 상기 제2 방향으로 더 길게 연장되는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 적어도 하나의 파워 세그먼트는 제1 파워 세그먼트 및 제2 파워 세그먼트를 포함하고,
상기 제1 파워 세그먼트는 상기 제1 표준 셀이 배치되는 영역에서 상기 제2 표준 셀과의 셀 경계에 인접하여 배치되고,
상기 제2 파워 세그먼트는 상기 제2 표준 셀이 배치되는 영역에서 상기 셀 경계에 인접하여 배치되고,
상기 제1 파워 세그먼트 및 상기 제2 파워 세그먼트는 각각 상기 제2 메탈 레이어에 형성된 서로 다른 패턴에 연결된 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 제3 메탈 레이어 보다 상위 메탈 레이어인 제4 메탈 레이어에 포함된 패턴과 상기 제2 메탈 레이어에 포함된 패턴을 연결하는 비아를 더 포함하는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
동일한 메탈 레이어에 포함된 두 개 이상의 트랙을 연결하는 비아를 더 포함하는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 각각은, 상기 복수의 표준 셀들로 전력을 전달하는 파워 라인들을 포함하고,
상기 제3 메탈 레이어에 포함된 파워 라인들 중 일부는 제1 메탈 레이어의 파워 라인과 메탈 레이어들이 적층되는 방향으로 얼라인(align)되지 않은 것을 특징으로 하는 집적 회로. - 집적 회로를 설계하는 방법에 있어서,
복수의 표준 셀들을 배치하는 단계;
복수의 트랙들 상에 상기 복수의 표준 셀들에 전력을 전달하는 패턴인 복수의 파워 라인들을 배치하는 단계; 및
상기 복수의 파워 라인들 중 일부를 상기 복수의 표준 셀들로 신호를 전달하는 시그널 세그먼트(signal segment)로 교체하는 단계를 포함하는 방법. - 제8항에 있어서,
상기 교체하는 단계는,
상기 교체할 파워 라인이 배치된 셀에 요구되는 전력량에 기초하여, 상기 일부를 결정하는 단계를 포함하는 것을 특징으로 하는 방법. - 제8항에 있어서,
상기 복수의 표준 셀들로 신호를 전달하는 시그널 라인들을 배치하는 단계;
상기 복수의 시그널 라인들 중 신호 전달에 사용되지 않는 부분인 더미 시그널 세그먼트(dummy signal segment)를, 상기 복수의 표준 셀들에 전력을 전달하고 트랙의 일부에 형성되는 패턴인 파워 세그먼트(power segment)로 교체하여 배치하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020210107533A KR20230025244A (ko) | 2021-08-13 | 2021-08-13 | 표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법 |
| US17/818,080 US20230049882A1 (en) | 2021-08-13 | 2022-08-08 | Integrated circuit including standard cell and method of designing the integrated circuit |
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| KR (1) | KR20230025244A (ko) |
-
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