KR20230040391A - 반도체 장치 및 그 레이아웃 방법 - Google Patents

반도체 장치 및 그 레이아웃 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 제1 표준 셀과 제2 표준 셀, 및 상기 제1 표준 셀과 상기 제2 방향에서 인접하고 상기 제2 표준 셀과 상기 제1 방향에서 인접하는 제1 필러 셀을 포함하며, 상기 제1 표준 셀의 출력 노드는 상기 제2 표준 셀의 입력 노드와 연결되며, 상기 제1 표준 셀에서 상기 제1 표준 셀의 출력 노드를 제공하는 출력 활성 컨택은, 상기 제1 필러 셀에 포함되는 적어도 하나의 더미 활성 컨택 중 배선 활성 컨택과 연결되며, 상기 제2 표준 셀의 입력 노드를 제공하는 적어도 하나의 입력 배선은 상기 배선 활성 컨택과 연결된다.

Description

반도체 장치 및 그 레이아웃 방법{SEMICONDUCTOR DEVICE AND LAYOUT METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 레이아웃 방법에 관한 것이다.
반도체 장치는 반도체 기판에 형성되는 반도체 소자들 및 반도체 소자들을 연결하기 위한 배선들 등을 포함하며, 라이브러리에 미리 정의된 표준 셀들을 배치하고 연결함으로써 설계될 수 있다. 반도체 장치의 집적도가 증가함에 따라 반도체 소자들을 연결하기 위한 배선들을 효율적으로 배치하기 위한 다양한 방법들이 제안되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 표준 셀들 중에서, 제1 표준 셀, 및 제1 표준 셀의 출력 신호를 입력 신호로 전달받는 제2 표준 셀을 서로 연결하기 위해, 제1 표준 셀 및 제2 표준 셀과 인접한 필러 셀 내부의 활성 컨택을 배선으로 이용함으로써, 설계의 자유도를 높이고 배선들을 효율적으로 배치할 수 있는 반도체 장치 및 그 레이아웃 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 제1 표준 셀과 제2 표준 셀, 및 상기 제1 표준 셀과 상기 제2 방향에서 인접하고 상기 제2 표준 셀과 상기 제1 방향에서 인접하는 제1 필러 셀을 포함하며, 상기 제1 표준 셀의 출력 노드는 상기 제2 표준 셀의 입력 노드와 연결되며, 상기 제1 표준 셀에서 상기 제1 표준 셀의 출력 노드를 제공하는 출력 활성 컨택은, 상기 제1 필러 셀에 포함되는 적어도 하나의 더미 활성 컨택 중 배선 활성 컨택과 연결되며, 상기 제2 표준 셀의 입력 노드를 제공하는 적어도 하나의 입력 배선은 상기 배선 활성 컨택과 연결된다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 복수의 표준 셀 영역들에 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 복수의 표준 셀들, 및 상기 복수의 표준 셀 영역들 중 적어도 일부 사이에 정의되는 적어도 하나의 필러 셀 영역에 배치되는 적어도 하나의 필러 셀을 포함하며, 상기 복수의 표준 셀들은 제1 표준 셀 영역에 배치되는 제1 표준 셀 및 제2 표준 셀 영역에 배치되는 제2 표준 셀을 포함하고, 상기 제1 표준 셀 영역은 제1 필러 셀이 배치되는 제1 필러 셀 영역과 상기 제2 방향에서 인접하며, 상기 제2 표준 셀 영역은 상기 제1 필러 셀 영역과 상기 제1 방향에서 인접하고, 상기 제1 표준 셀 영역과 상기 제1 필러 셀 영역에서 상기 제2 방향으로 연장되는 하나의 활성 컨택이, 상기 제2 표준 셀 영역과 상기 제1 필러 셀 영역에서 상기 제1 방향으로 연장되는 적어도 하나의 입력 배선과 하부 비아를 통해 서로 연결된다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 단위 회로를 제공하는 제1 표준 셀, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 표준 셀과 다른 위치에 배치되고, 제2 단위 회로를 제공하는 제2 표준 셀, 및 상기 제1 방향에서 상기 제2 표준 셀과 인접하고 상기 제2 방향에서 상기 제1 표준 셀과 인접하며, 더미 활성 영역을 갖는 제1 필러 셀을 포함하며, 상기 제1 표준 셀과 상기 제2 표준 셀 각각은 적어도 하나의 입력 배선과 적어도 하나의 출력 배선을 포함하고, 상기 제1 표준 셀에서 상기 출력 배선은 상기 입력 배선보다 아래에 배치되고 상기 제2 표준 셀에서 상기 출력 배선은 상기 입력 배선보다 위에 배치되며, 상기 제1 표준 셀의 상기 출력 배선은 상기 제1 필러 셀까지 연장되며, 상기 기판의 상면에 수직하는 제3 방향에서 상기 더미 활성 영역, 및 상기 제1 필러 셀까지 연장되는 상기 제2 표준 셀의 입력 배선과 접촉한다.
본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법은, 복수의 표준 셀들을 포함하는 반도체 장치의 레이아웃 방법에 있어서, 표준 셀 라이브러리를 참조하여 상기 복수의 표준 셀들 중 제1 표준 셀과 제2 표준 셀을 포함하는 둘 이상의 표준 셀들을 선택하고, 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 배치하는 단계, 상기 제1 표준 셀과 상기 제2 방향으로 인접하고, 상기 제2 표준 셀과 상기 제1 방향으로 인접하는 제1 필러 셀을 배치하는 단계, 상기 제1 표준 셀의 활성 컨택들 중 하나와 상기 제1 필러 셀의 더미 활성 컨택을 상기 제2 방향에서 서로 연결하여 상기 제1 표준 셀의 출력 배선을 결정하는 단계, 상기 제1 표준 셀의 출력 배선과 연결되며, 상기 제2 표준 셀의 게이트 구조체들 중 적어도 하나와 연결되는 상기 제2 표준 셀의 입력 배선을 결정하는 단계, 및 상기 배치된 표준 셀들을 서로 연결하여 레이아웃을 생성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 표준 셀들, 및 표준 셀들 사이에 배치되는 필러 셀들을 포함하는 반도체 장치가 제공된다. 제1 표준 셀, 및 제1 표준 셀의 출력 신호를 입력 신호로 전달받는 제2 표준 셀을 서로 연결하기 위해, 제1 표준 셀 및 제2 표준 셀과 인접한 필러 셀의 활성 컨택을 배선으로 활용할 수 있다. 따라서, 기존에 메탈 배선으로 형성한 라우팅 배선을 메탈 배선들 하부에 형성할 수 있으며, 설계의 자유도를 높이고 배선들을 효율적으로 배치하여 반도체 장치의 집적도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법을 설명하기 위해 제공되는 흐름도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀들을 간단하게 나타낸 평면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 필러 셀을 간단하게 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 10 및 도 11은 도 9에 도시한 일 실시예에 따른 반도체 장치의 일부 영역에 대응하는 회로를 나타낸 회로도들이다.
도 12는 도 9의 I-I` 방향의 단면을 나타낸 단면도이다.
도 13은 도 9의 II-II` 방향의 단면을 나타낸 단면도이다.
도 14는 도 9의 III-III` 방향의 단면을 나타낸 단면도이다.
도 15는 비교예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역이 제공하는 회로를 나타낸 회로도이다.
도 17 내지 도 19는 도 16에 도시한 일 실시예에 따른 회로를 제공하는 반도체 장치의 일부 영역을 도시한 평면도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, RTL(Register Transfer Level) 설계로 시작될 수 있다(S10). RTL 설계에 의해 생성되는 RTL 코드는 반도체 장치의 기능을 정의할 수 있다. 일례로, RTL 코드는 VHDL(VHSIC Hardware Description Language), Verilog 등과 같은 언어로 표현될 수 있다.
RTL 코드가 생성되면, 소정의 라이브러리에 저장된 표준 셀들을 이용하여 RTL 코드로부터 반도체 장치의 넷 리스트 데이터를 생성하는 논리 합성이 실행될 수 있다(S11). 넷 리스트 데이터는 표준 셀들, 및 표준 셀들의 연결 관계를 정의하는 데이터를 포함할 수 있으며, 소정의 반도체 설계 툴에 의해 생성될 수 있다. 표준 셀들은 AND, OR, NOR, 인버터, OAI(Or And Inverter), AOI(And Or Inverter), 플립-플롭, 래치 등과 같은 다양한 회로를 제공할 수 있다.
이후, 넷 리스트 데이터를 참조하여 레이아웃 데이터를 생성하는 배치 및 라우팅(Place & Routing) 작업이 실행될 수 있다(S12). S12 단계의 배치 및 라우팅 작업은, 라이브러리에 저장된 표준 셀들의 레이아웃을 참조하여 실행될 수 있다. 배치 및 라우팅 작업을 실행하는 반도체 설계 툴은, 표준 셀들이 저장된 라이브러리 및 넷 리스트 데이터를 참조하여 표준 셀들의 배치 정보, 및 배치된 표준 셀들을 연결하는 라우팅 정보를 포함하는 레이아웃 데이터를 생성할 수 있다.
배치 및 라우팅 작업이 완료되면, S12 단계에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정을 실행할 수 있다(S13). 광학 근접 보정이 완료되면, 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터가 생성될 있다(S14). 마스크 데이터를 이용하여 포토 레지스트 등에 노광이 진행되고 마스크를 생성한 후에, 마스크를 이용한 반도체 공정을 진행하여(S15) 반도체 장치를 제조할 수 있다.
배치 및 라우팅 작업에서 표준 셀들은 표준 셀 영역들에 배치되며, 표준 셀 영역들 사이의 빈 공간은 필러 셀 영역들로 할당되어 필러 셀들로 채워질 수 있다. 라우팅 작업에서는 표준 셀들에 포함되는 반도체 소자들을 서로 연결하는 배선 패턴들을 형성할 수 있다.
일반적으로 표준 셀들 각각에는, 반도체 소자들을 연결하기 위한 배선 패턴들 중 적어도 일부의 위치가 미리 정의되어 있으며, 일례로 표준 셀들이 제공하는 회로를 구현하는 데에 필요한 배선 패턴들이 미리 정의될 수 있다. 표준 셀들에 미리 정의된 배선 패턴들은, 다른 표준 셀 등으로부터 입력 신호를 전달받기 위한 입력 배선과, 다른 표준 셀 등으로 출력 신호를 내보내기 위한 출력 배선 등을 포함할 수 있다.
서로 다른 표준 셀들에 포함되는 입력 배선과 출력 배선은, 입력 배선 및 출력 배선보다 위에 배치되는 다른 배선 패턴에 의해 서로 연결될 수 있다. 이 경우, 입력 배선과 출력 배선을 연결하기 위한 배선 패턴이 필수적으로 존재하므로, 한정적인 배선 패턴들을 설계하는 데에 있어서 제약이 증가할 수 있다. 따라서 배선 패턴들을 설계하는 데에 자유도가 감소하고, 입력 배선과 출력 배선을 연결하는 라우팅 경로의 길이가 증가하여 반도체 장치의 전기적 특성이 저하될 수 있다.
제1 표준 셀, 및 제1 표준 셀의 출력 신호를 입력 신호로 전달받는 제2 표준 셀을 서로 연결함에 있어서, 제1 표준 셀 및 제2 표준 셀과 인접하는 필러 셀의 활성 컨택을 배선으로 이용할 수 있다. 따라서, 입력 배선 및 출력 배선을 포함하는 배선 패턴들에 대한 설계의 자유도를 향상시킬 수 있다. 또한, 제1 표준 셀과 제2 표준 셀을 연결하는 라우팅 경로의 길이를 단축시킴으로써, 반도체 장치의 전기적 특성을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이며, 도 3은 도 2의 평면도에 전원 배선 패턴들(M1(VDD), M1(VSS))과 게이트 패턴들(GL)을 추가적으로 나타낸 평면도이다.
도 2 및 도 3을 참조하면, 반도체 장치는 표준 셀 영역들(SCA1-SCA14) 및 필러 셀 영역들(FCA)을 포함할 수 있다. 표준 셀 영역들(SCA1-SCA14)에는 표준 셀들(SC1-SC6)이 배치되며, 표준 셀들(SC1-SC6)은 실제로 동작하는 반도체 소자들 및/또는 회로들을 제공할 수 있다. 필러 셀 영역들(FCA)에는 필러 셀들(FC1-FC2)이 배치될 수 있다.
도 2 및 도 3에 도시한 실시예들에서 표준 셀 영역들(SCA1-SCA14)에는 제1 내지 제6 표준 셀들(SC1-SC6)이 배치되는 것으로 도시하였으나, 이는 하나의 실시예일뿐이며 더 다양한 표준 셀들이 더 많은 표준 셀 영역들에 배치될 수 있다. 유사하게, 필러 셀 영역들(FCA)에는 제1 및 제2 필러 셀들(FC1-FC2)이 배치되는 것으로 도시하였으나, 더 다양한 필러 셀들이 더 많은 필러 셀 영역들에 배치될 수 있다.
반도체 장치는 제1 방향(X축 방향)을 따라 연장되는 전원 배선들(M1(VDD), M1(VSS))을 포함할 수 있다. 전원 배선들(M1(VDD), M1(VSS))은 제1 방향과 교차하는 제2 방향(Y축 방향)을 따라 배열될 수 있다. 일례로, 전원 배선들(M1(VDD), M1(VSS))은 표준 셀 영역들(SCA1-SCA14)과 필러 셀 영역들(FCA) 사이의 경계를 따라 연장되거나, 표준 셀 영역들(SCA1-SCA14)과 필러 셀 영역들(FCA) 중 적어도 하나를 가로지를 수 있다. 전원 배선들(M1(VDD), M1(VSS))은, 제1 전원 전압(VDD)을 전달하는 제1 전원 배선들(M1(VDD)), 및 상기 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 전달하는 제2 전원 배선들(M1(VSS))을 포함하며, 상기 제1 전원 배선들(M1(VDD))과 상기 제2 전원 배선들(M1(VSS))은 상기 제2 방향에서 교대로 배치될 수 있다.
게이트 패턴들(GL)은 제2 방향으로 연장되며, 제1 방향에서 서로 분리될 수 있다. 게이트 패턴들(GL)은 반도체 소자를 제공하는 게이트 구조체들 및 더미 게이트 구조체들을 포함할 수 있다. 예를 들어, 표준 셀 영역들(SCA1-SCA14)과 필러 셀 영역들(FCA) 사이의 경계들에 배치되는 게이트 패턴들(GL)은 더미 게이트 구조체들일 수 있다.
도 2 및 도 3을 참조하면, 제1 표준 셀 영역(SCA1)에 배치되는 제1 표준 셀(SC1)은 제2 방향에서 제1 필러 셀(FC1)과 인접할 수 있다. 또한, 제1 필러 셀(FC1)은 제2 표준 셀 영역(SCA2)에 배치되는 제2 표준 셀(SC2)과 인접할 수 있다. 일 실시예에서, 제1 표준 셀(SC1)이 제공하는 제1 단위 회로의 출력 신호는, 제2 표준 셀(SC2)이 제공하는 제2 단위 회로의 입력 신호로 전달될 수 있다.
본 발명의 일 실시예에서는, 제1 필러 셀(FC1)에 포함되는 적어도 하나의 더미 활성 컨택을 배선 패턴으로 이용하여 제1 표준 셀(SC1)의 출력 노드를 제2 표준 셀(SC2)의 입력 노드와 연결할 수 있다. 일례로, 제1 표준 셀(SC1)의 활성 컨택들 중에서 출력 노드를 제공하는 출력 활성 컨택을, 제1 필러 셀(FC1)에 포함되는 더미 활성 컨택들 중 하나와 일체로 연결할 수 있다. 제1 표준 셀(SC1)의 출력 활성 컨택과 제1 필러 셀(FC1)의 더미 활성 컨택은, 제2 전원 배선들(M1(VSS))의 아래에서 서로 일체로 연결될 수 있다.
제1 표준 셀(SC1)의 출력 활성 컨택과 일체로 연결된 제1 필러 셀(FC1)의 더미 활성 컨택은, 제2 표준 셀(SC2)에 포함되는 적어도 하나의 입력 배선을 통해, 제2 표준 셀(SC2)의 입력 노드와 연결될 수 있다. 일례로, 제1 필러 셀(FC1)의 더미 활성 컨택은 제2 표준 셀(SC2)에 포함되는 입력 배선을 통해 제2 표준 셀(SC2)에 포함되는 게이트 구조체들 중 하나와 연결될 수 있다. 일 실시예에서, 입력 배선은 전원 배선들(M1(VDD), M1(VSS))과 같은 높이에 배치될 수 있다.
결국, 본 발명의 일 실시예에서는, 제3 방향(Z축 방향)으로 입력 배선 및 전원 배선들(M1(VDD), M1(VSS))보다 아래에서 제1 필러 셀(FC1)을 통해 제1 표준 셀(SC1)의 출력 노드를 제2 표준 셀(SC2)의 입력 노드와 연결할 수 있다. 따라서, 배선 패턴들의 설계 자유도를 향상시키고, 제1 표준 셀(SC1)의 출력 노드를 제2 표준 셀(SC2)의 입력 노드를 연결하는 라우팅 경로를 단축시켜 반도체 장치의 성능을 개선할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법을 설명하기 위해 제공되는 흐름도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법은, 출력 노드와 입력 노드가 서로 연결되는 제1 표준 셀과 제2 표준 셀을 배치하는 것으로 시작될 수 있다(S20). 제1 표준 셀은 제1 단위 회로를 제공하며, 제2 표준 셀은 제2 단위 회로를 제공할 수 있다. 제1 표준 셀의 출력 신호는 제2 표준 셀의 입력 신호일 수 있으며, 따라서 제1 표준 셀이 제공하는 제1 단위 회로의 출력 노드는, 제2 표준 셀이 제공하는 제2 단위 회로의 입력 노드와 연결되어야 할 수 있다.
제1 표준 셀은 제2 표준 셀의 주변에 배치될 수 있으며, 제1 표준 셀과 제2 표준 셀에 인접하도록 제1 필러 셀이 배치될 수 있다(S21). 일례로, 제1 필러 셀은 제1 방향에서 제2 표준 셀과 인접하고, 제2 방향에서 제1 표준 셀과 인접할 수 있다. 제1 방향과 제2 방향은 서로 교차하는 방향일 수 있으며, 일례로, 제1 방향은 활성 영역들이 연장되는 방향이고, 제2 방향은 게이트 패턴들이 연장되는 방향일 수 있다. 따라서, 제1 표준 셀과 제2 표준 셀 및 제1 필러 셀 각각에서 활성 컨택들은 제2 방향으로 연장될 수 있다.
제1 표준 셀에서 출력 노드는, 활성 컨택들 중 적어도 하나에 의해 제공될 수 있다. 제1 필러 셀이 배치되면, 제1 표준 셀의 활성 컨택들 중에서 출력 노드를 제공하는 출력 활성 컨택을, 제1 필러 셀에 포함되는 적어도 하나의 더미 활성 컨택 중 배선 활성 컨택과 일체로 형성할 수 있다(S22). S22 단계에서 배선 활성 컨택과 출력 활성 컨택을 일체로 형성한다는 것은, 배선 활성 컨택과 출력 활성 컨택이 물리적으로 서로 연결되어 하나의 활성 컨택으로서 제2 방향으로 연장됨을 의미할 수 있다. 일체로 서로 연결된 출력 활성 컨택과 배선 활성 컨택은, 하나의 출력 배선을 제공할 수 있다.
배선 활성 컨택과 출력 활성 컨택이 일체로 연결되면, 제2 표준 셀에서 입력 노드를 제공하는 입력 배선을, 제1 필러 셀의 더미 활성 컨택과 연결할 수 있다(S23). 일례로, 제2 표준 셀의 입력 배선은 제1 방향으로 연장되는 배선일 수 있으며, 제2 표준 셀과 제1 필러 셀 사이의 경계를 가로질러 제1 필러 셀까지 연장될 수 있다. 제1 필러 셀까지 연장된 제2 표준 셀의 입력 배선은, 제1 필러 셀의 배선 활성 컨택과 활성 비아를 통해 서로 연결될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀들을 간단하게 나타낸 평면도들이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)에서, 표준 셀들 각각은 제1 방향(X축 방향)으로 연장되는 활성 영역들(105), 제2 방향(Y축 방향)으로 연장되며 활성 영역들(105)과 교차하는 게이트 구조체들(110) 등을 포함할 수 있다. 활성 영역들(105)과 게이트 구조체들(110)은 복수의 반도체 소자들을 제공할 수 있다.
일례로, 게이트 구조체들(110) 중 하나와, 그 양측에 배치된 활성 영역들(105)이 하나의 트랜지스터를 제공할 수 있다. 활성 영역들(105)은 활성 컨택들(120)과 연결될 수 있다. 표준 셀들 각각에 포함되는 트랜지스터들은 서로 연결되어 하나의 단위 회로를 제공할 수 있다. 일례로, 표준 셀들 각각은 인버터, NAND 게이트, OR 게이트, OAI(OR-AND-INVERTER) 회로, AOI(AND-OR-INVERTER) 회로, 플립플롭, 래치 등의 회로를 제공할 수 있다.
또한 표준 셀(100)은, 게이트 구조체들(110) 및 활성 컨택들(120) 중 적어도 하나와 연결되는 하부 배선 패턴들(130)을 포함할 수 있다. 도 5 및 도 6에 도시한 일 실시예에서, 하부 배선 패턴들(130) 각각은 게이트 비아(115)를 통해 게이트 구조체들(110) 중 적어도 하나와 연결되며, 표준 셀이 제공하는 단위 회로로 입력 신호를 전달하는 신호 경로를 제공할 수 있다. 하부 배선 패턴들(130)은 금속, 금속 실리사이드 등의 도전성 물질로 형성되며, 도 5 및 도 6에 도시한 바와 같이 제1 방향으로 연장될 수 있다.
일례로, 표준 셀이 제공하는 단위 회로는 소정의 입력 신호를 입력받으며, 입력 신호에 대응하는 출력 신호를 내보낼 수 있다. 입력 신호는 하부 배선 패턴들(130) 중 적어도 하나를 통해 게이트 구조체들(110) 중 하나로 입력되며, 출력 신호는 활성 영역들(105) 중 적어도 하나를 통해, 활성 컨택들(120) 중 적어도 하나에서 출력될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(100)에서는, 표준 셀들 중 적어도 하나가, 출력 신호를 내보내는 활성 컨택(120)과 연결되는 하부 배선 패턴(130)을 포함하지 않을 수 있다. 표준 셀에서 출력 신호를 내보내는 활성 컨택(120)은 제2 방향으로 표준 셀과 인접한 필러 셀의 더미 활성 컨택과 일체로 연결될 수 있으며, 더미 활성 컨택은 필러 셀과 인접한 다른 표준 셀에서 입력 신호를 전달받기 위한 하부 배선 패턴들(130) 중 적어도 하나와 연결될 수 있다. 따라서, 표준 셀의 활성 컨택들(120) 중 하나를 이용하여 출력 신호를 다른 표준 셀에 전달할 수 있으며, 표준 셀들 사이에서 신호를 전달하기 위해 필요한 배선 패턴들의 개수를 줄여 설계의 자유도를 높이고, 반도체 장치의 RC 특성을 개선할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 필러 셀을 간단하게 나타낸 평면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 필러 셀은, 제1 방향(X축 방향)으로 연장되는 활성 영역들(105), 제2 방향(Y축 방향)으로 연장되며 활성 영역들(105)과 교차하는 게이트 구조체들(110) 등을 포함할 수 있다. 활성 영역들(105)은 활성 컨택들(120)에 연결될 수 있다.
일례로, 필러 셀에 포함되는 활성 영역들(105)은 더미 활성 영역들일 수 있으며, 게이트 구조체들(110)은 더미 게이트 구조체들일 수 있다. 또한, 활성 컨택들(120)은 더미 활성 컨택들일 수 있다. 따라서, 필러 셀은 반도체 장치(100)의 동작에 실제로 관여하는 소자들 및 단위 회로를 제공하지 않을 수 있다.
앞서 도 5 및 도 6을 참조하여 설명한 실시예들에 따른 표준 셀들은, 도 7을 참조하여 설명한 일 실시예에 따른 필러 셀을 통해 서로 연결될 수 있다. 이하, 도 8을 참조하여 필러 셀을 통해 표준 셀들을 연결하는 구조를 더욱 상세히 설명하기로 한다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 및 제1 필러 셀(FC1) 등을 포함할 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 및 제1 필러 셀(FC1)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)을 따라 배열될 수 있다. 도 8을 참조하면, 제1 필러 셀(FC1)은 제2 방향에서 제1 표준 셀(SC1)과 인접하고, 제1 방향에서 제2 표준 셀(SC2)과 인접할 수 있다.
제1 표준 셀(SC1)의 출력 신호는 제2 표준 셀(SC2)에 입력 신호로서 입력될 수 있다. 따라서 회로 관점에서 제1 표준 셀(SC1)의 출력 노드와 제2 표준 셀(SC2)의 입력 노드가 서로 연결되어야 하며, 제1 표준 셀(SC1)의 활성 컨택들(120) 중에서 출력 노드를 제공하는 출력 활성 컨택(OCNT)이, 제2 표준 셀(SC2)의 게이트 구조체들(110) 중 적어도 하나와 전기적으로 연결되어야 한다는 의미일 수 있다.
본 발명의 일 실시예에서는 제1 표준 셀(SC1)과 제2 표준 셀(SC2)이 제1 필러 셀(FC1)을 통해 서로 연결될 수 있다. 도 8을 참조하면, 제1 표준 셀(SC1)의 출력 활성 컨택(OCNT)은, 제1 필러 셀(FC1)에 포함되는 더미 활성 컨택들(120) 중 하나와 일체로 연결될 수 있다. 일례로, 출력 활성 컨택(OCNT)과 연결되는 더미 활성 컨택은, 배선 활성 컨택(WCNT)으로 정의될 수 있다.
출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)은 제2 방향에서 서로 연결되어 하나의 구조체를 형성할 수 있다. 일례로, 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)은 하나의 활성 컨택을 형성하며, 출력 배선(OL)을 제공할 수 있다. 도 8을 참조하면, 제1 표준 셀(SC1)과 제2 표준 셀(SC2), 및 제1 필러 셀(FC1) 사이의 경계를 따라 전원 배선들(M1(VDD), M1(VSS))이 배치될 수 있다. 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)은, 제1 표준 셀(SC1)과 제1 필러 셀(FC1) 사이의 경계에 배치된 제2 전원 배선(M1(VSS))의 하부에서 일체로 연결될 수 있다.
따라서, 제1 표준 셀(SC1)이 출력하는 출력 신호는, 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)을 통해 제1 필러 셀(FC1)까지 전달될 수 있다. 제1 필러 셀(FC1)에서 배선 활성 컨택(WCNT)은 활성 비아(125)를 통해 하부 배선 패턴들(130) 중 하나와 연결될 수 있다. 일례로, 활성 비아(125)를 통해 배선 활성 컨택(WCNT)과 연결되는 하부 배선 패턴(130)은, 제2 표준 셀(SC2)이 입력 신호들 중 하나를 전달받는 입력 배선일 수 있다.
도 8에 도시한 일 실시예에서는, 제1 표준 셀(SC1)의 출력 신호가, 출력 활성 컨택(OCNT), 배선 활성 컨택(WCNT), 활성 비아(125) 및 입력 배선을 통해 제2 표준 셀(SC2)에 포함된 게이트 구조체들(110) 중 하나로 입력될 수 있다. 따라서, 제3 방향(Z축 방향)에서 하부 배선 패턴들(130)보다 위에 배치되는 다른 배선 패턴들 없이, 제1 표준 셀(SC1)의 출력 신호를 제2 표준 셀(SC2)까지 전달할 수 있으며, 반도체 장치(100)에서 배선 설계의 자유도를 향상시킬 수 있다. 또한, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)을 연결하는 라우팅 경로의 길이를 단축시킴으로써, 반도체 장치(100)의 성능을 개선할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 제1 표준 셀(SC1), 제2 표준 셀(SC2), 제1 필러 셀(FC1), 및 제2 필러 셀(FC2) 등을 포함할 수 있다. 제1 필러 셀(FC1)은 제1 방향(X축 방향)에서 제2 필러 셀(FC2)과 제2 표준 셀(SC2) 사이에 배치될 수 있으며, 제1 표준 셀(SC1)은 제2 방향(Y축 방향)에서 제1 필러 셀(FC1) 및 제2 필러 셀(FC2)과 인접할 수 있다.
제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 서로 다른 단위 회로를 제공할 수 있다. 일례로, 제1 표준 셀(SC1)은 2개의 트랜지스터들을 포함할 수 있으며, 인버터 회로를 제공할 수 있다. 제2 표준 셀(SC2)은 4개의 트랜지스터들을 포함할 수 있으며, NAND 게이트 회로를 제공할 수 있다.
반도체 장치(200)에서, 제1 표준 셀(SC1)의 출력 신호는, 제2 표준 셀(SC2)에 입력 신호로서 입력될 수 있다. 회로 관점에서, 제1 표준 셀(SC1)이 제공하는 인버터의 출력 노드가, 제2 표준 셀(SC2)이 제공하는 NAND 게이트 회로의 입력 노드들 중 하나와 연결될 수 있다. 이하, 도 10 및 도 11을 참조하여 설명하기로 한다.
도 10 및 도 11은 도 9에 도시한 일 실시예에 따른 반도체 장치의 일부 영역에 대응하는 회로를 나타낸 회로도들이다.
도 10을 참조하면, 제1 표준 셀(SC1)은 2개의 트랜지스터들(PM1, NM1)을 포함하며, 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)를 포함할 수 있다. 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)는 서로 직렬로 연결되며, 제1 PMOS 트랜지스터(PM1)는 제1 전원 전압(VDD)을 입력받고, 제1 NMOS 트랜지스터(NM1)는 제2 전원 전압(VSS)을 입력받을 수 있다.
제1 표준 셀(SC1)의 입력 신호(A1)는 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)의 게이트로 입력될 수 있으며, 제1 표준 셀(SC1)의 출력 신호(A2)는 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)가 연결되는 노드로부터 출력될 수 있다. 제1 표준 셀(SC1)은 도 11에 도시한 바와 같은 인버터 회로(INV)를 제공할 수 있다.
제2 표준 셀(SC2)은 4개의 트랜지스터들(PM2, PM3, NM2, NM3)을 포함할 수 있다. 제2 PMOS 트랜지스터(PM2)와 제3 PMOS 트랜지스터(PM3)는 서로 병렬로 연결되고, 제1 전원 전압(VDD)을 입력받을 수 있다. 한편, 제2 NMOS 트랜지스터(NM2)와 제3 NMOS 트랜지스터(NM3)는 서로 직렬로 연결되며, 제3 NMOS 트랜지스터(NM3)는 제2 전원 전압(VSS)을 입력받을 수 있다. 제2 NMOS 트랜지스터(NM2)는, 제2 PMOS 트랜지스터(PM2) 및 제3 PMOS 트랜지스터(PM3)에 연결될 수 있다.
제2 표준 셀(SC2)은 도 11에 도시한 바와 같이 NAND 게이트 회로(NAND)를 제공할 수 있다. 따라서, 제2 표준 셀(SC2)은 제1 입력 신호(A2)와 제2 입력 신호(B)를 입력받으며, 하나의 출력 신호(OUT)를 내보낼 수 있다. 제1 입력 신호(A2)는 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)의 게이트에 입력되며, 제2 입력 신호(B)는 제3 PMOS 트랜지스터(PM3)와 제3 NMOS 트랜지스터(NM3)의 게이트에 입력될 수 있다. 출력 신호(OUT)는 제2 PMOS 트랜지스터(PM2), 제3 PMOS 트랜지스터(PM3) 및 제2 NMOS 트랜지스터(NM2)가 서로 연결되는 출력 노드에서 출력될 수 있다.
도 10 및 도 11에 도시한 바와 같이, NAND 게이트 회로(NAND)에 입력되는 입력 신호들(A2, B) 중 제1 입력 신호(A2)는, 인버터 회로(INV)의 출력 신호(A2)일 수 있다. 따라서, 제1 표준 셀(SC1)의 출력 노드가 제2 표준 셀(SC2)의 입력 노드들 중 하나와 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서는, 제1 표준 셀(SC1) 및 제2 표준 셀(SC2)과 인접하는 제1 필러 셀(FC1)의 더미 활성 컨택을 배선으로 이용하여 제1 표준 셀(SC1)의 출력 노드를 제2 표준 셀(SC2)의 입력 노드들 중 하나와 연결할 수 있다. 이하, 도 9를 계속 참조하여 제1 표준 셀(SC1)과 제2 표준 셀(SC2)의 연결 구조를 더욱 상세히 설명하기로 한다.
다시 도 9를 참조하면, 제1 표준 셀(SC1)과 제2 표준 셀(SC2), 제1 필러 셀(FC1) 및 제2 필러 셀(FC2) 각각은, 제1 방향으로 연장되는 활성 영역들(205), 제2 방향으로 연장되며 활성 영역들(205)과 교차하는 게이트 구조체들(210) 등을 포함할 수 있다. 일례로, 게이트 구조체들(210) 중 하나와, 그 양측에 배치된 활성 영역들(205)이 하나의 트랜지스터를 제공할 수 있다.
활성 영역들(205)은 활성 컨택들(220)과 연결될 수 있다. 표준 셀들(SC1, SC2) 각각에 포함되는 트랜지스터들은 활성 컨택들(220), 및/또는 하부 배선 패턴들(230)에 의해 서로 연결되어 하나의 단위 회로를 제공할 수 있다. 하부 배선 패턴들(230)은, 하부 비아들(215, 225)을 통해 게이트 구조체들(210) 및/또는 활성 컨택들(220)과 연결될 수 있다. 일례로, 하부 배선 패턴들(230) 각각은 게이트 비아(215)를 통해 게이트 구조체들(210) 중 적어도 하나와 연결되거나, 활성 비아(225)를 통해 활성 컨택들(220) 중 적어도 하나와 연결될 수 있다. 실시예들에 따라, 하부 배선 패턴들(230) 중 적어도 하나는, 게이트 구조체들(210) 중 적어도 하나, 및 활성 컨택들(220) 중 적어도 하나에 공통으로 연결될 수도 있다.
앞서 설명한 바와 같이, 제1 표준 셀(SC1)은 인버터 회로(INV)를 제공하고, 제2 표준 셀(SC2)은 NAND 게이트 회로(NAND)를 제공할 수 있다. 또한, 제1 표준 셀(SC1)이 제공하는 인버터 회로(INV)의 출력 신호(A2)는, 제2 표준 셀(SC2)이 제공하는 NAND 게이트 회로(NAND)에 제1 입력 신호(A2)로서 입력될 수 있다. 따라서, 제1 표준 셀(SC1)의 출력 노드가, 제2 표준 셀(SC2)의 입력 노드들 중 제1 입력 신호(A2)를 전달받는 입력 노드와 연결되어야 할 수 있다.
본 발명의 일 실시예에서는, 제1 필러 셀(FC1)의 더미 활성 컨택이, 제1 표준 셀(SC1)의 출력 노드와 제2 표준 셀(SC2)의 입력 노드를 연결하는 라우팅 경로로서 제공될 수 있다. 도 9를 참조하면, 제1 표준 셀(SC1)에서 인버터 회로(INV)의 출력 노드를 제공하는 출력 활성 컨택(OCNT)이 제1 필러 셀(FC1)의 더미 활성 컨택과 일체로 연결될 수 있다. 일례로, 출력 활성 컨택(OCNT)과 연결되는 더미 활성 컨택은, 배선 활성 컨택(WCNT)으로 정의될 수 있다. 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)은, 제1 표준 셀(SC1)과 제1 필러 셀(FC1) 사이의 경계를 따라 제1 방향으로 연장되는 제1 전원 배선(M1(VDD))의 아래에서 서로 일체로 연결될 수 있다.
한편, 배선 활성 컨택(WCNT)은 제1 필러 셀(FC1)에서 활성 비아(225)를 통해 하부 배선 패턴들(230) 중 하나와 연결될 수 있다. 배선 활성 컨택(WCNT)과 연결되는 하부 배선 패턴(230)은 제1 필러 셀(FC1)로부터 제2 표준 셀(SC2)까지 제1 방향을 따라 연장되며, 제2 표준 셀(SC2)에서 게이트 비아(215)를 통해 제2 표준 셀(SC2)에 배치되는 게이트 구조체들(210) 중 적어도 하나와 연결될 수 있다. 일례로, 배선 활성 컨택(WCNT)과 하부 배선 패턴(230)을 통해 연결되는 게이트 구조체(210)는, NAND 인버터 회로(NAND)에서 제1 입력 신호(A2)를 입력받는 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)의 게이트를 제공할 수 있다.
제1 표준 셀(SC1)에서 출력 활성 컨택(OCNT)을 통해 출력되는 출력 신호(A2)는, 배선 활성 컨택(WCNT)으로 전달되며, 하부 배선 패턴(230)을 통해 제2 표준 셀(SC2)의 게이트 구조체(210)로 전달될 수 있다. 따라서, 제1 표준 셀(SC1)에서 출력 신호(A2)를 출력하는 출력 노드가, 제2 표준 셀(SC2)에서 제1 입력 신호(A2)를 수신하는 입력 노드와 연결될 수 있다.
제2 표준 셀(SC2)의 출력 신호(OUT)를 내보내는 출력 노드는 하부 배선 패턴들(230)보다 상부에 배치되는 상부 배선 패턴(240)에 의해 제공될 수 있다. 상부 배선 패턴(240)은 상부 비아(235)를 통해 하부 배선 패턴들(230)에 연결될 수 있다. 도 9에 도시한 일 실시예에서, 제2 표준 셀(SC2)의 상부 배선 패턴(240)은 한 쌍의 하부 배선 패턴들(230)에 연결되며, 한 쌍의 하부 배선 패턴들(230)은 각각 제2 및 제3 PMOS 트랜지스터들(PM2, PM3)의 활성 영역들(205) 및 제2 NMOS 트랜지스터(NM2)의 활성 영역(205)과 연결될 수 있다.
따라서 도 9에 도시한 일 실시예에서는, 제1 표준 셀(SC1)의 출력 배선과, 제2 표준 셀(SC2)의 출력 배선이 제3 방향(Z축 방향)으로 서로 다른 높이에 정의될 수 있다. 제1 표준 셀(SC1)의 출력 배선(OL1)은 출력 활성 컨택(OCNT) 및 배선 활성 컨택(WCNT)을 포함하며, 제2 표준 셀(SC2)의 출력 배선(OL2)은 상부 배선 패턴(240)을 포함할 수 있다. 따라서, 제2 표준 셀(SC2)의 출력 배선(OL2)이 제1 표준 셀(SC1)의 출력 배선(OL1)보다 제3 방향에서 더 위에 배치될 수 있다.
일례로, 제1 표준 셀(SC1)의 출력 배선(OL1)은 제2 표준 셀(SC2)에서 입력 배선들을 제공하는 하부 배선 패턴들(230)보다 아래에 배치되고, 제2 표준 셀(SC2)의 출력 배선(OL2)은 하부 배선 패턴들(230)보다 위에 배치될 수 있다. 또한, 제1 표준 셀(SC1)의 출력 배선(OL1)은, 제3 방향에서 제1 필러 셀(FC1)의 더미 활성 영역(205)과 접촉하고, 또한 제1 필러 셀(FC1)까지 연장되며 제2 표준 셀(SC2)의 입력 배선들 중 하나를 제공하는 하부 배선 패턴(230)과 접촉할 수 있다.
도 10을 참조하여 설명한 바와 같이, 트랜지스터들(PM1-PM3, NM1-NM3) 중 적어도 일부는 제1 전원 전압(VDD) 또는 제2 전원 전압(VSS)을 입력받을 수 있다. 도 9를 참조하면, 활성 컨택들(220) 중 적어도 일부는, 전원 컨택(227)을 통해 전원 배선들(M1(VDD), M1(VSS)) 중 하나와 연결될 수 있다. 다만, 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)이 연결되는 영역에는, 전원 컨택(227)이 배치되지 않을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(200)에서는, 표준 셀들 중 적어도 일부를 서로 연결하는 라우팅 경로가, 그 사이에 배치되는 필러 셀의 더미 활성 컨택에 의해 제공될 수 있다. 예를 들어 제1 표준 셀(SC1)의 출력 신호를 제2 표준 셀(SC2)의 입력 신호로 전달하기 위한 라우팅 경로가, 제1 필러 셀(FC1)의 더미 활성 컨택에 의해 제공될 수 있다. 따라서, 표준 셀들 사이에서 신호를 전달하기 위해 필요한 배선 패턴들의 개수를 줄여 설계의 자유도를 높이고, 반도체 장치의 RC 특성을 개선할 수 있다.
도 9에 도시한 일 실시예에서, 제1 표준 셀(SC1)은 제1 표준 셀 영역에 배치되고, 제2 표준 셀(SC2)은 제2 표준 셀 영역에 배치되며, 제1 필러 셀(FC1)은 제1 필러 셀 영역(FC1)에 배치될 수 있다. 출력 배선(OL)에 포함되는 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)은, 서로 일체로 연결된 하나의 활성 컨택(220)으로서 제1 표준 셀 영역과 제2 표준 셀 영역에서 제2 방향으로 연장될 수 있다.
출력 배선(OL)을 제공하는 하나의 활성 컨택(220)은, 제1 필러 셀 영역과 제2 표준 셀 영역에서 제1 방향으로 연장되어 입력 배선을 제공하는 하부 배선 패턴(230)과 하부 비아인 활성 비아(225)를 통해 연결될 수 있다. 따라서, 제3 방향에서, 출력 배선(OL)을 제공하는 하나의 활성 컨택(220)은 입력 배선을 제공하는 하부 배선 패턴(230)보다 아래에 배치될 수 있다.
도 12는 도 9의 I-I` 방향의 단면을 나타낸 단면도이며, 도 13은 도 9의 II-II` 방향의 단면을 나타낸 단면도이다. 한편, 도 14는 도 9의 III-III` 방향의 단면을 나타낸 단면도이다.
도 12 내지 도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 반도체 기판(201)에 형성되는 활성 영역들(205), 활성 영역들(205) 사이에 배치되는 게이트 구조체들(210), 활성 영역들(205)에 연결되는 활성 컨택들(220) 등을 포함할 수 있다. 제1 방향(X축 방향)에서 나란히 배치되는 활성 영역들(205) 사이에 채널 영역(203)이 정의되며, 채널 영역(203) 상에는 게이트 구조체들(210) 중 적어도 하나가 배치될 수 있다. 게이트 구조체들(210)은 제2 방향(Y축 방향)으로 연장될 수 있다.
도 12 내지 도 14를 참조하여 설명하는 일 실시예에서, 반도체 장치(200)에 포함되는 채널 영역(203)은 핀 구조체들에 의해 제공되는 것을 가정하였으나, 이와 달리 반도체 기판(201) 상에 형성되어 게이트 구조체들(210)로 둘러싸이는 나노 와이어, 나노 시트 등으로 구현될 수도 있다. 채널 영역(203)이 나노 와이어, 나노 시트 등으로 구현되는 구조는, Gate-All-Around(GAA) 또는 Multi-Bridge Channel FET (MBCFETTM) 등으로 불릴 수 있다. 나노 와이어, 나노 시트 등으로 채널 영역(203)이 구현되는 경우, 채널 영역(203)은 반도체 기판(201)과 제3 방향(Z축 방향)에서 분리될 수 있다. 또는, 채널 영역(203)이 제3 방향으로 돌출되지 않고, 활성 영역들(205)의 상면이 채널 영역(203)의 상면과 공면을 형성할 수도 있다. 다시 말해, 반도체 소자들 각각이 일반적인 수평 트랜지스터로 구현될 수도 있다.
도 12를 참조하면, 게이트 구조체들(210) 각각은 게이트 스페이서(211), 게이트 절연층(212), 게이트 도전층(213) 및 캡핑층(214) 등을 포함할 수 있다. 다만 실시예들에 따라 게이트 구조체들(210) 각각의 구조는 다양하게 변형될 수 있다. 일례로, 반도체 소자들 각각의 문턱 전압 등을 고려하여 게이트 절연층(212)의 두께 및/또는 물질이 달라지거나, 게이트 도전층(213)의 물질 및/또는 적층 구조가 달라질 수도 있다.
활성 컨택들(220)은 제1 방향에서 게이트 구조체들(210)과 나란히 배치되며, 활성 영역들(205)에 연결될 수 있다. 활성 컨택들(220)은 금속, 금속 실리사이드, 폴리실리콘 등으로 형성될 수 있으며, 서로 다른 물질로 형성되는 둘 이상의 층들을 포함할 수도 있다. 일례로, 활성 컨택들(220) 각각은 금속 실리사이드층 및 금속층 등을 포함하며, 일 실시예에서 활성 영역들(205)과 직접 접촉하는 금속 실리사이드층, 및 금속 실리사이드층 상에 배치되는 금속층을 포함할 수 있다.
활성 컨택들(220) 중 적어도 하나는, 그 상부에 배치되는 활성 비아(225)를 통해, 하부 배선 패턴들(230) 중 하나에 연결될 수 있다. 활성 비아(225)와 하부 배선 패턴들(230) 역시 복수의 층들을 포함할 수 있으며, 일례로 배리어 금속층과 필(fill) 금속층을 포함할 수 있다. 실시예들에 따라, 하부 배선 패턴들(230)과 활성 비아(225)는 한 번의 공정에서 형성될 수도 있으며, 이 경우, 하부 배선 패턴들(230)과 활성 비아(225)의 배리어 금속층이 하나로 연결되고, 필 금속층 역시 하나로 연결될 수 있다.
도 12에 도시된 하부 배선 패턴(230)은 상부 비아들(235) 중 하나를 통해, 상부 배선 패턴(240)과 연결될 수 있다. 일례로 하부 배선 패턴들(230)이 배치되는 층은 제1 배선층으로, 상부 배선 패턴(240)이 배치되는 층은 제2 배선층으로 정의될 수 있다.
일 실시예에서, 제1 배선층에 배치되는 하부 배선 패턴들(230)의 위치는 표준 셀들 각각에 미리 정의될 수 있다. 반면, 제2 배선층에 배치되는 배선 패턴들 중 적어도 일부의 위치는 표준 셀들 각각에서 미리 정의되지 않을 수 있으며, 배치 및 라우팅 작업 중에 표준 셀들을 배치한 후, 제2 배선층에서 상부 배선 패턴(240)의 위치를 결정함으로써 표준 셀들을 서로 연결할 수 있다.
다만, 본 발명의 일 실시예에서는, 상부 배선 패턴(240) 대신, 필러 셀에 배치되는 더미 활성 컨택을 배선 활성 컨택(WCNT)으로 활용하여 표준 셀들을 서로 연결할 수 있다. 이 경우, 표준 셀들을 연결하는 라우팅 경로들 중 적어도 일부는 제2 배선층을 통하지 않을 수 있으며, 라우팅 경로들을 구현하기 위해 제1 배선층에 배치되는 하부 배선 패턴들(230)의 개수 역시 줄일 수 있다. 따라서, 배선 설계의 자유도를 높이고, 라우팅 경로의 길이를 단축시켜 반도체 장치(200)의 성능 또한 개선할 수 있다.
한편, 반도체 장치(200)는 층간 절연층(270)을 포함할 수 있으며, 층간 절연층(270)은 복수의 층간 절연층들(271-275)을 포함할 수 있다. 일례로 제1 층간 절연층(271)은 게이트 구조체들(210) 및 활성 컨택들(220)과 같은 높이에 배치될 수 있으며, 제2 층간 절연층(272)은 하부 비아들(215, 225)과 같은 높이에 배치될 수 있다. 제3 층간 절연층(273)은 제1 배선층과 같은 높이에 배치되고, 제4 층간 절연층(274)은 상부 비아들(235)과 같은 높이에 배치되며, 제5 층간 절연층(275)은 제2 배선층과 같은 높이에 배치될 수 있다. 층간 절연층(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 13을 참조하면, 반도체 기판(201) 상에 형성되는 소자 분리막(202)에 의해 반도체 장치(200) 내에서 반도체 소자들이 서로 분리될 수 있다. 일례로, 제2 방향에서 소자 분리막(202)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다.
채널 영역(203)은 반도체 기판(201)의 상면에 수직한 제3 방향으로 연장되는 핀 구조체들에 의해 제공될 수 있으며, 게이트 구조체들(210) 중 게이트 절연층(212)은 핀 구조체들을 타고 넘어가는 형상을 가질 수 있다. 다시 말해, 핀 구조체들의 측면과 상면이 모두 게이트 절연층(212)과 접촉할 수 있다. 도 13을 참조하면, 핀 구조체들의 측면과 상면에 게이트 절연층(212)이 접촉하며, 게이트 절연층(212) 상에 게이트 도전층(213)과 캡핑층(214)이 형성될 수 있다.
게이트 비아(215)는 게이트 도전층(213)과 연결될 수 있으며, 일례로 제1 층간 절연층(271) 및 제2 층간 절연층(272)을 관통할 수 있다. 게이트 비아(215)의 하면은 게이트 도전층(213)과 접촉하고, 게이트 비아(215)의 상면은 활성 컨택들(220)의 상면보다 높은 위치에 배치될 수 있다. 일례로 게이트 비아(215)의 상면은 제2 층간 절연층(272)의 상면과 같은 높이에 배치될 수 있다.
게이트 비아(215)는 제1 배선층에서 제1 방향으로 연장되는 하부 배선 패턴들(230) 중 적어도 하나에 연결될 수 있다. 하부 배선 패턴들(230)은, 표준 셀들 및 필러 셀들 사이의 경계를 따라 제1 방향으로 연장되는 전원 배선들(M1(VDD), M1(VSS))과 같은 높이에 배치될 수 있다.
도 14를 참조하면, 앞서 도 13을 참조하여 설명한 바와 같이, 반도체 기판(201) 상에 형성되는 소자 분리막(202)에 의해 반도체 소자들이 서로 분리될 수 있다. 일례로, 제2 방향에서 하나의 소자 분리막(102)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다. 따라서, 소자 분리막(202)의 일측에 배치되는 활성 영역들(205)과, 소자 분리막(202)의 다른 일측에 배치되는 활성 영역들(205)은 서로 다른 도전형의 불순물로 도핑될 수 있다.
활성 영역들(205)은 앞서 설명한 바와 같이, 제1 방향에서 채널 영역(203)과 연결될 수 있다. 일례로 활성 영역들(205)은 반도체 기판(201)에 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 적용함으로써 형성될 수 있다. 활성 영역들(205)은 활성 컨택들(220)과 연결되며, 일례로 활성 컨택들(220)은 활성 영역들(205)의 일부 영역을 리세스하는 형상으로 형성될 수 있다. 활성 컨택들(220) 각각에 의해, 제2 방향에서 서로 물리적으로 분리된 활성 영역들(205)이 전기적으로 연결될 수 있다.
도 14를 참조하면, 활성 컨택들(225)의 하면은 제1 층간 절연층(271)의 상면과 같은 높이에 배치되고 활성 컨택들(220)과 접촉할 수 있다. 따라서, 활성 컨택들(225)의 하면은, 제3 방향에서 게이트 구조체들(210)의 상면과, 게이트 비아(215)의 상면 사이에 위치할 수 있다. 다만 이는 하나의 실시예일뿐이며, 다른 실시예들에서 활성 컨택들(225)과 게이트 구조체들(210), 및 게이트 비아(215)의 배치 형태와 높이 등은 다양하게 변형될 수 있다.
앞서 도 9를 참조하여 설명한 바와 같이, 제1 표준 셀(SC1)과 제1 필러 셀(FC1)은 제2 방향에서 서로 인접할 수 있다. 또한, 도 14를 참조하면, 제1 표준 셀(SC1)에 포함되는 활성 컨택들(220) 중 하나인 출력 활성 컨택(OCNT)은, 제1 필러 셀(FC1)에 포함되는 더미 활성 컨택인 배선 활성 컨택(WCNT)과 일체로 연결될 수 있다. 도 14에 도시한 바와 같이, 제1 필러 셀(FC1)과 제1 표준 셀(SC1) 사이의 경계를 따라 제1 방향으로 연장되는 제1 전원 배선(M1(VDD))의 아래에서, 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)이 서로 접촉하며, 하나의 출력 배선(OL1)을 제공할 수 있다. 출력 배선(OL1)을 통해, 제1 표준 셀(SC1)의 출력 신호가 출력될 수 있다.
도 14에 도시한 바와 같이, 제1 표준 셀(SC1)과 인접한 제1 필러 셀(FC1)의 더미 활성 컨택을 배선 활성 컨택(WCNT)으로 활용하여 제1 표준 셀(SC1)의 출력 신호를 전달하기 위한 라우팅 경로인 출력 배선(OL1)을 형성할 수 있다. 따라서, 제1 표준 셀(SC1)에 형성되는 하부 배선 패턴들(230)과 상부 배선 패턴들(240)의 개수를 줄일 수 있으며, 배선 설계의 자유도를 개선할 수 있다. 또한, 상부 배선 패턴들(240)을 이용하여 라우팅 경로를 형성하는 경우에 비해 출력 배선(OL1)의 길이를 단축시킬 수 있으며, 반도체 장치(200)의 전기적 특성을 개선할 수 있다. 이하, 도 15를 함께 참조하여 더욱 상세히 설명하기로 한다.
도 15는 비교예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 15를 참조하면, 비교예에 따른 반도체 장치(300)는 앞서 도 9를 참조하여 설명한 일 실시예에 따른 반도체 장치(200)와 마찬가지로, 제1 표준 셀(SC1)과 제2 표준 셀(SC2), 제1 필러 셀(FC1) 및 제2 필러 셀(FC2) 등을 포함할 수 있다. 표준 셀들(SC1, SC2) 각각이 제공하는 회로는 앞서 도 9를 참조하여 설명한 일 실시예와 같을 수 있으며, 제1 표준 셀(SC1)이 제공하는 인버터 회로의 출력 신호가, 제2 표준 셀(SC2)이 제공하는 NAND 게이트 회로에 입력 신호로 전달될 수 있다.
도 15에 도시한 비교예에서는, 제1 표준 셀(SC1)이 제공하는 인버터 회로의 출력 신호를, 제2 표준 셀(SC2)이 제공하는 NAND 게이트 회로에 입력 신호로 전달하기 위한 라우팅 경로가 상부 배선 패턴들(340) 중 하나에 의해 제공될 수 있다. 도 15를 참조하면, 제1 표준 셀(SC1)의 출력 신호가 출력되는 활성 컨택(320)이, 활성 비아(325)와 하부 배선 패턴(330), 및 상부 비아(335)를 통해 상부 배선 패턴(340)과 연결될 수 있다. 상부 배선 패턴(340)은 제2 방향(Y축 방향)으로 연장되어 출력 배선(OL)을 제공할 수 있다.
출력 배선(OL)은 제1 필러 셀(FC1)까지 연장되며, 제1 필러 셀(FC1)에서 상부 비아(335)를 통해 하부 배선 패턴(330)과 연결될 수 있다. 하부 배선 패턴(330)은 제1 필러 셀(FC1)로부터 제2 표준 셀(SC2)까지 제1 방향(X축 방향)으로 연장되며, 제2 표준 셀(SC2)에서 게이트 구조체들(310) 중 하나와 게이트 비아(315)를 통해 연결될 수 있다.
다시 말해, 도 15에 도시한 비교예에서는, 제1 표준 셀(SC1)의 출력 노드를 제2 표준 셀(SC2)의 입력 노드와 연결하는 라우팅 경로가, 제1 표준 셀(SC1)의 활성 컨택(320)과 활성 비아(325), 하부 배선 패턴(330), 상부 비아(335)를 포함할 수 있다. 또한 라우팅 경로는, 제1 표준 셀(SC1)과 제1 필러 셀(FC1) 사이에서 연장되는 상부 배선 패턴(340), 제1 필러 셀(FC1)의 상부 비아(335), 및 제1 필러 셀(FC1)로부터 제2 표준 셀(SC2)까지 연장되는 하부 배선 패턴(330)을 더 포함할 수 있다.
반면, 도 9를 참조하여 설명한 일 실시예에서, 제1 표준 셀(SC1)의 출력 노드를 제2 표준 셀(SC2)의 입력 노드와 연결하는 라우팅 경로는, 제1 표준 셀(SC1)의 출력 활성 컨택(OCNT)과 제1 필러 셀(FC1)의 배선 활성 컨택(WCNT), 제1 필러 셀(FC1)의 활성 비아(225), 및 제1 필러 셀(FC1)로부터 제2 표준 셀(SC2)까지 연장되는 하부 배선 패턴(330)을 포함할 수 있다. 따라서, 도 9를 참조하여 설명한 일 실시예에서는, 도 15에 도시한 비교예에 비해 동일한 기능의 라우팅 경로를 더 짧고 간단하게 형성할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역이 제공하는 회로를 나타낸 회로도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 하나의 인버터 회로(INV)와 두 개의 NAND 게이트 회로들(NAND1, NAND2)을 포함할 수 있다. 인버터 회로(INV)는 입력 신호(A1)를 반전시켜 출력 신호(A2)를 내보내며, 인버터 회로(INV)의 출력 신호(A2)는 제1 NAND 게이트 회로(NAND1)와 제2 NAND 게이트 회로(NAND2) 각각에 입력 신호로 입력될 수 있다.
제1 NAND 게이트 회로(NAND1)는 인버터 회로(INV)의 출력 신호(A2)를 제1 입력 신호(A2)로 수신하고, 다른 제2 입력 신호(B1)를 수신하여 제1 출력 신호(OUT1)를 내보낼 수 있다. 한편, 제2 NAND 게이트 회로(NAND2)는 인버터 회로(INV)의 출력 신호(A2)를 제1 입력 신호(A2)로 수신하고, 다른 제3 입력 신호(B2)를 수신하여 제2 출력 신호(OUT2)를 내보낼 수 있다.
반도체 장치에서, 인버터 회로(INV)와 NAND 게이트 회로들(NAND1, NAND2)은 서로 다른 표준 셀들에 의해 제공될 수 있다. 일례로, 인버터 회로(INV)는 제1 표준 셀에 의해 제공되고, 제1 NAND 게이트 회로(NAND1)는 제2 표준 셀에 의해 제공되며, 제2 NAND 게이트 회로(NAND2)는 제3 표준 셀에 의해 제공될 수 있다. 이하, 도 17 내지 도 19를 참조하여, 인버터 회로(INV)와 NAND 게이트 회로들(NAND1, NAND2)의 배치 형태 및 연결 구조 등을 설명하기로 한다.
도 17 내지 도 19는 도 16에 도시한 일 실시예에 따른 회로를 제공하는 반도체 장치의 일부 영역을 도시한 평면도이다.
도 17 내지 도 19에 도시한 실시예들에서, 제1 내지 제3 표준 셀들(SC1-SC3)은 앞서 도 16을 참조하여 설명한 인버터 회로(INV)와 NAND 게이트 회로들(NAND1, NAND2)을 제공할 수 있다. 일례로, 제1 표준 셀(SC1)이 인버터 회로(INV)를 제공하며, 제2 표준 셀(SC2)이 제1 NAND 게이트 회로(NAND1)를 제공하고, 제3 표준 셀(SC3)은 제2 NAND 게이트 회로(NAND2)를 제공할 수 있다. 표준 셀들(SC1-SC3) 중 적어도 하나는 제1 방향(X축 방향) 및/또는 제2 방향(Y축 방향)에서 필러 셀들(FC1, FC2) 중 적어도 하나와 인접할 수 있다.
도 17 내지 도 19를 참조하면, 표준 셀들(SC1-SC3)과 필러 셀들(FC1, FC2) 각각은 제1 방향으로 연장되는 활성 영역들(405), 제2 방향으로 연장되며 활성 영역들(405)과 교차하는 게이트 구조체들(410) 등을 포함할 수 있다. 일례로, 게이트 구조체들(410) 중 하나와, 그 양측에 배치된 활성 영역들(405)이 하나의 트랜지스터를 제공할 수 있다. 활성 영역들(405)은 활성 컨택들(420)과 연결되며, 활성 컨택들(420)과 게이트 구조체들(410)은 하부 비아들(415, 425)을 통해 하부 배선 패턴들(430)과 연결될 수 있다.
표준 셀들(SC1-SC3) 중 적어도 일부는, 하부 배선 패턴들(430) 중 적어도 하나에 연결되는 상부 비아들(435) 및 상부 배선 패턴들(440)을 포함할 수 있다. 도 17 내지 도 19에서 하부 배선 패턴들(430)은 제1 방향으로 연장되고, 상부 배선 패턴들(440)은 제2 방향으로 연장되는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
먼저 도 17을 참조하면, 제1 표준 셀(SC1)은 제2 방향으로 양측에서 제1 필러 셀(FC1) 및 제2 필러 셀(FC2)과 인접할 수 있다. 제1 필러 셀(FC1)은 제2 방향으로 제1 표준 셀(SC1)과 인접하고 제1 방향에서 제2 표준 셀(SC2)에 인접할 수 있다. 한편, 제2 필러 셀(FC2)은 제2 방향으로 제1 표준 셀(SC1)과 인접하고 제1 방향에서 제3 표준 셀(SC3)에 인접할 수 있다.
도 16에 도시한 바와 같은 회로를 제공하기 위해서는, 제1 표준 셀(SC1)의 출력 노드가, 제2 표준 셀(SC2)의 입력 노드들 중 제1 입력 신호(A2)를 전달받는 입력 노드와 연결되어야 할 수 있다. 동시에, 제1 표준 셀(SC1)의 출력 노드는 제3 표준 셀(SC3)의 입력 노드들 중 제1 입력 신호(A2)를 전달받는 입력 노드와 연결되어야 할 수 있다.
도 17에 도시한 일 실시예에 따른 반도체 장치(400)에서는, 제1 표준 셀(SC1)의 활성 컨택들(420) 중 출력 노드를 제공하는 출력 활성 컨택(OCNT)이, 제1 필러 셀(FC1)의 제1 배선 활성 컨택(WCNT1) 및 제2 필러 셀(FC2)의 제2 배선 활성 컨택(WCNT2)과 일체로 연결될 수 있다. 제1 배선 활성 컨택(WCNT1)과 제2 배선 활성 컨택(WCNT2) 각각은 더미 활성 컨택일 수 있다.
따라서, 제1 표준 셀(SC1)과 제1 필러 셀(FC1) 및 제2 필러 셀(FC2)에서 제2 방향으로 연장되는 출력 배선(OL)이 형성될 수 있다. 출력 배선(OL)은 둘 이상의 전원 배선들(M1(VDD), M1(VSS))을 가로지를 수 있다.
출력 배선(OL)에 포함되는 제1 배선 활성 컨택(WCNT1)은 제1 필러 셀(FC1)에서 활성 비아(425)를 통해 하부 배선 패턴(430)과 연결될 수 있다. 제1 배선 활성 컨택(WCNT1)과 연결되는 하부 배선 패턴(430)은, 제2 표준 셀(SC2)의 게이트 구조체들(410) 중 하나와 연결될 수 있다. 또한, 출력 배선(OL)에 포함되는 제2 배선 활성 컨택(WCNT2)은 제2 필러 셀(FC2)에서 활성 비아(425)를 통해 하부 배선 패턴(430)과 연결될 수 있다. 제2 배선 활성 컨택(WCNT2)과 연결되는 하부 배선 패턴(430)은, 제3 표준 셀(SC3)의 게이트 구조체들(410) 중 하나와 연결될 수 있다. 따라서, 제1 표준 셀(SC1)이 제공하는 인버터 회로(INV)의 출력 신호(A2)가 출력 배선(OL)을 통해, 제2 표준 셀(SC2) 및 제3 표준 셀(SC3) 각각에 동시에 입력될 수 있다.
다음으로 도 18에 도시한 일 실시예에 따른 반도체 장치(400A)에서, 제1 표준 셀(SC1)은 제2 방향으로 일측에서 제1 필러 셀(FC1)과 인접할 수 있다. 제1 필러 셀(FC1)은 제1 방향으로 제2 표준 셀(SC2)과 인접하며, 제2 방향에서 제2 필러 셀(FC2)과 인접할 수 있다. 한편, 제2 필러 셀(FC2)은 제1 방향에서 제3 표준 셀(SC3)과 인접할 수 있다. 따라서, 제1 필러 셀(FC1)은 제2 방향에서 제1 표준 셀(SC1)과 제2 필러 셀(FC2) 사이에 배치될 수 있다.
도 16에 도시한 바와 같은 회로를 제공하기 위해서는, 제1 표준 셀(SC1)의 출력 노드가, 제2 표준 셀(SC2) 및 제3 표준 셀(SC3) 각각의 입력 노드들 중 제1 입력 신호(A2)를 전달받는 입력 노드와 연결되어야 할 수 있다. 도 18을 참조하면, 제1 표준 셀(SC1)의 활성 컨택들(420) 중 출력 노드를 제공하는 출력 활성 컨택(OCNT)이, 제1 필러 셀(FC1)의 제1 배선 활성 컨택(WCNT1) 및 제2 필러 셀(FC2)의 제2 배선 활성 컨택(WCNT2)과 일체로 연결될 수 있다. 제1 배선 활성 컨택(WCNT1)과 제2 배선 활성 컨택(WCNT2) 각각은 더미 활성 컨택일 수 있다.
다만, 도 17을 참조하여 설명한 일 실시예와 표준 셀들(SC1-SC3) 및 필러 셀들(FC1, FC2)의 배치가 다르며, 제1 배선 활성 컨택(WCNT1)이 출력 활성 컨택(OCNT)과 제2 배선 활성 컨택(WCNT2) 사이에 배치될 수 있다. 제1 표준 셀(SC1)과 제1 필러 셀(FC1) 및 제2 필러 셀(FC2)에서 제2 방향으로 연장되는 출력 배선(OL)이 형성되며, 출력 배선(OL)은 둘 이상의 전원 배선들(M1(VDD), M1(VSS))을 가로지를 수 있다.
출력 배선(OL)에 포함되는 제1 배선 활성 컨택(WCNT1)은 제1 필러 셀(FC1)에서 활성 비아(425)를 통해 하부 배선 패턴(430)과 연결될 수 있다. 제1 배선 활성 컨택(WCNT1)과 연결되는 하부 배선 패턴(430)은, 제2 표준 셀(SC2)의 게이트 구조체들(410) 중 하나와 연결될 수 있다. 또한, 출력 배선(OL)에 포함되는 제2 배선 활성 컨택(WCNT2)은 제2 필러 셀(FC2)에서 활성 비아(425)를 통해 하부 배선 패턴(430)과 연결될 수 있다. 제2 배선 활성 컨택(WCNT2)과 연결되는 하부 배선 패턴(430)은, 제3 표준 셀(SC3)의 게이트 구조체들(410) 중 하나와 연결될 수 있다. 따라서, 제1 표준 셀(SC1)이 제공하는 인버터 회로(INV)의 출력 신호(A2)가 출력 배선(OL)을 통해, 제2 표준 셀(SC2) 및 제3 표준 셀(SC3) 각각에 동시에 입력될 수 있다.
다음으로 도 19에 도시한 일 실시예에 따른 반도체 장치(400B)에서, 제1 표준 셀(SC1)은 제2 방향으로 일측에서 제1 필러 셀(FC1)과 인접할 수 있다. 제1 필러 셀(FC1)은 제1 방향으로 양측에서 제2 표준 셀(SC2) 및 제3 표준 셀(SC3)과 인접할 수 있다.
도 16에 도시한 바와 같은 회로를 제공하기 위해서는, 제1 표준 셀(SC1)의 출력 노드가, 제2 표준 셀(SC2) 및 제3 표준 셀(SC3) 각각의 입력 노드들 중 제1 입력 신호(A2)를 전달받는 입력 노드와 연결되어야 할 수 있다. 도 18을 참조하면, 제1 표준 셀(SC1)의 활성 컨택들(420) 중 출력 노드를 제공하는 출력 활성 컨택(OCNT)이, 제1 필러 셀(FC1)의 더미 활성 컨택인 배선 활성 컨택(WCNT)과 일체로 연결될 수 있다.
다만, 앞서 도 17 및 도 18을 참조하여 설명한 실시예들과 비교하여, 필러 셀(FC1)의 개수가 적고, 표준 셀들(SC1-SC3) 및 필러 셀(FC1)의 배치가 다를 수 있다. 도 19를 참조하면, 제1 표준 셀(SC1)과 제1 필러 셀(FC1)에서 제2 방향으로 연장되는 출력 배선(OL)이 형성되며, 출력 배선(OL)은 제1 전원 배선(M1(VDD))을 가로지를 수 있다.
출력 배선(OL)에 포함되는 배선 활성 컨택(WCNT)은 제1 필러 셀(FC1)에서 활성 비아(425)를 통해 하부 배선 패턴(430)과 연결될 수 있다. 배선 활성 컨택(WCNT)과 연결되는 하부 배선 패턴(430)은, 제2 표준 셀(SC2)과 제1 필러 셀(FC1) 사이의 경계, 및 제3 표준 셀(SC3)과 제1 필러 셀(FC1) 사이의 경계를 제1 방향으로 가로지를 수 있다. 또한, 배선 활성 컨택(WCNT)과 연결되는 하부 배선 패턴(430)은, 제2 표준 셀(SC2)의 게이트 구조체들(410) 중 하나와 연결되고, 동시에 제3 표준 셀(SC3)의 게이트 구조체들(410) 중 하나와 연결될 수 있다. 따라서, 제1 표준 셀(SC1)이 제공하는 인버터 회로(INV)의 출력 신호(A2)가 출력 배선(OL)을 통해, 제2 표준 셀(SC2) 및 제3 표준 셀(SC3) 각각에 동시에 입력될 수 있다.
도 17 내지 도 19를 참조하여 설명한 바와 같이, 본 발명의 실시예들(400A, 400B)에서 서로 연결되는 표준 셀들(SC1-SC3), 및 표준 셀들(SC1-SC3)을 연결하기 위한 라우팅 경로로 더미 활성 컨택을 제공하는 필러 셀들(FC1, FC2)은 다양하게 배치될 수 있다. 또한 라우팅 경로를 어떻게 설계하는지에 따라, 표준 셀들(SC1-SC3)을 연결하는 데에 필요한 필러 셀들(FC1, FC2)의 개수 역시 달라질 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(500)는 제1 표준 셀(SC1), 제2 표준 셀(SC2), 및 제1 필러 셀(FC1) 등을 포함할 수 있다. 도 20은 반도체 장치(500)의 일부 영역을 도시한 것으로, 반도체 장치(500)는 제1 표준 셀(SC1), 제2 표준 셀(SC2), 및 제1 필러 셀(FC1) 외에 더 많은 표준 셀들과 필러 셀들을 포함할 수 있다.
제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 서로 다른 단위 회로를 제공할 수 있다. 일례로, 제1 표준 셀(SC1)은 인버터 회로를 제공할 수 있으며, 제2 표준 셀(SC2)은 래치 회로를 제공할 수 있다. 제1 필러 셀(FC1)은 제1 방향(X축 방향)에서 제2 표준 셀(SC2)과 인접할 수 있으며, 제2 방향(Y축 방향)에서 제1 표준 셀(SC1)과 인접할 수 있다. 반도체 장치(500)에서, 제1 표준 셀(SC1)의 출력 신호는, 제2 표준 셀(SC2)에 입력될 수 있다.
도 20을 참조하면, 제1 표준 셀(SC1)과 제2 표준 셀(SC2), 및 제1 필러 셀(FC1) 각각은, 제1 방향으로 연장되는 활성 영역들(505), 제2 방향으로 연장되며 활성 영역들(505)과 교차하는 게이트 구조체들(510) 등을 포함할 수 있다. 활성 영역들(505)은 활성 컨택들(520)과 연결되며, 게이트 구조체들(510) 및 활성 컨택들(520) 중 적어도 일부는 활성 비아들(515, 525)을 통해 하부 배선 패턴들(530) 중 적어도 하나와 연결될 수 있다. 하부 배선 패턴들(530) 중 적어도 일부는, 상부 비아들(535)을 통해 상부 배선 패턴들(540) 중 적어도 하나와 연결될 수 있다.
도 20을 참조하면, 제1 표준 셀(SC1)에서 인버터 회로(INV)의 출력 노드를 제공하는 출력 활성 컨택(OCNT)이 제1 필러 셀(FC1)의 더미 활성 컨택 중 배선 활성 컨택(WCNT)과 일체로 연결될 수 있다. 출력 활성 컨택(OCNT)과 배선 활성 컨택(WCNT)은 제1 방향으로 연장되는 제1 전원 배선(M1(VDD)의 아래에서 서로 일체로 연결되어, 출력 배선(OL)을 제공할 수 있다.
출력 배선(OL)에 포함되는 배선 활성 컨택(WCNT)은 제1 필러 셀(FC1)에서 활성 비아(525)를 통해 하부 배선 패턴들(530) 중 하나와 연결될 수 있다. 배선 활성 컨택(WCNT)과 연결되는 하부 배선 패턴(530)은 제1 방향을 따라 제2 표준 셀(SC2)까지 연장되며, 제2 표준 셀(SC2)에서 게이트 비아(515)를 통해 게이트 구조체들(510) 중 적어도 하나와 연결될 수 있다. 따라서, 제1 표준 셀(SC1)에서 출력 신호를 출력하는 출력 노드가, 제2 표준 셀(SC2)의 입력 노드들 중 하나와 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400, 500: 반도체 장치
105, 205, 305, 405, 505: 활성 영역
110, 210, 310, 410, 510: 게이트 구조체
120, 220, 320, 420, 520: 활성 컨택
130, 230, 330, 430, 530: 하부 배선 패턴

Claims (10)

  1. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 제1 표준 셀과 제2 표준 셀; 및
    상기 제1 표준 셀과 상기 제2 방향에서 인접하고 상기 제2 표준 셀과 상기 제1 방향에서 인접하는 제1 필러 셀; 을 포함하며,
    상기 제1 표준 셀의 출력 노드는 상기 제2 표준 셀의 입력 노드와 연결되며,
    상기 제1 표준 셀에서 상기 제1 표준 셀의 출력 노드를 제공하는 출력 활성 컨택은, 상기 제1 필러 셀에 포함되는 적어도 하나의 더미 활성 컨택 중 배선 활성 컨택과 연결되며,
    상기 제2 표준 셀의 입력 노드를 제공하는 적어도 하나의 입력 배선은 상기 배선 활성 컨택과 연결되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 방향으로 연장되고 상기 제2 방향에서 소정의 간격만큼 서로 분리되는 전원 배선들; 을 더 포함하고,
    상기 출력 활성 컨택과 상기 배선 활성 컨택은 상기 전원 배선들 중 하나의 아래에서 서로 일체로 연결되는 반도체 장치.
  3. 제2항에 있어서,
    상기 전원 배선들은, 제1 전원 전압을 전달하는 제1 전원 배선들, 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 전달하는 제2 전원 배선들을 포함하며, 상기 제1 전원 배선들과 상기 제2 전원 배선들은 상기 제2 방향에서 교대로 배치되는 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 방향에서 상기 제1 표준 셀 및 상기 제2 표준 셀 중 적어도 하나의 길이는, 상기 제2 방향에서 서로 인접한 한 쌍의 상기 전원 배선들 사이의 간격과 같은 반도체 장치.
  5. 제2항에 있어서,
    상기 기판의 상면에 수직하는 제3 방향에서, 상기 전원 배선들은 상기 입력 배선들과 같은 높이에 배치되는 반도체 장치.
  6. 제1항에 있어서,
    상기 입력 배선은 상기 제1 방향으로 연장되는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 표준 셀과 상기 제2 표준 셀 각각은 상기 제1 방향에서 서로 분리되는 둘 이상의 상기 활성 영역들을 포함하며,
    상기 제1 필러 셀은 상기 배선 활성 컨택과 연결되는 하나의 더미 활성 영역만을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 표준 셀의 상기 입력 배선과 상기 배선 활성 컨택은, 상기 기판의 상면에 수직한 방향에서 상기 입력 배선과 상기 배선 활성 컨택 사이에 배치되는 활성 비아를 통해 서로 연결되는 반도체 장치.
  9. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 복수의 표준 셀 영역들에 배치되며, 적어도 하나의 게이트 구조체 및 적어도 하나의 활성 영역을 각각 포함하는 복수의 표준 셀들; 및
    상기 복수의 표준 셀 영역들 중 적어도 일부 사이에 정의되는 적어도 하나의 필러 셀 영역에 배치되는 적어도 하나의 필러 셀; 을 포함하며,
    상기 복수의 표준 셀들은 제1 표준 셀 영역에 배치되는 제1 표준 셀 및 제2 표준 셀 영역에 배치되는 제2 표준 셀을 포함하고, 상기 제1 표준 셀 영역은 제1 필러 셀이 배치되는 제1 필러 셀 영역과 상기 제2 방향에서 인접하며, 상기 제2 표준 셀 영역은 상기 제1 필러 셀 영역과 상기 제1 방향에서 인접하고,
    상기 제1 표준 셀 영역과 상기 제1 필러 셀 영역에서 상기 제2 방향으로 연장되는 하나의 활성 컨택이, 상기 제2 표준 셀 영역과 상기 제1 필러 셀 영역에서 상기 제1 방향으로 연장되는 적어도 하나의 입력 배선과 하부 비아를 통해 서로 연결되는 반도체 장치.
  10. 제1 단위 회로를 제공하는 제1 표준 셀;
    기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 표준 셀과 다른 위치에 배치되고, 제2 단위 회로를 제공하는 제2 표준 셀; 및
    상기 제1 방향에서 상기 제2 표준 셀과 인접하고 상기 제2 방향에서 상기 제1 표준 셀과 인접하며, 더미 활성 영역을 갖는 제1 필러 셀; 을 포함하며,
    상기 제1 표준 셀과 상기 제2 표준 셀 각각은 적어도 하나의 입력 배선과 적어도 하나의 출력 배선을 포함하고, 상기 제1 표준 셀에서 상기 출력 배선은 상기 입력 배선보다 아래에 배치되고 상기 제2 표준 셀에서 상기 출력 배선은 상기 입력 배선보다 위에 배치되며,
    상기 제1 표준 셀의 상기 출력 배선은 상기 제1 필러 셀까지 연장되며, 상기 기판의 상면에 수직하는 제3 방향에서 상기 더미 활성 영역, 및 상기 제1 필러 셀까지 연장되는 상기 제2 표준 셀의 입력 배선과 접촉하는 반도체 장치.
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