KR20230057522A - 반도체 장치 및 그 레이아웃 방법 - Google Patents

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채승일
신경희
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이문희
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 복수의 반도체 소자들과 복수의 배선들을 포함하며, 상기 복수의 배선 패턴들은 상기 기판의 상면에 수직하는 일 방향에서 상기 복수의 반도체 소자들 위에 배치되는 복수의 상부 배선들, 상기 일 방향에서 상기 복수의 반도체 소자들과 상기 복수의 상부 배선들 사이에 배치되는 복수의 중간 배선들, 및 상기 활성 영역보다 길게 연장되며 서로 인접한 한 쌍의 반도체 소자들 사이에 배치되는 라우팅 배선을 포함하며, 상기 라우팅 배선은 상기 복수의 중간 배선들 중 적어도 하나와 상기 제1 방향 또는 상기 제2 방향에서 연결된다.

Description

반도체 장치 및 그 레이아웃 방법{SEMICONDUCTOR DEVICE AND LAYOUT METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 레이아웃 방법에 관한 것이다.
반도체 장치는 반도체 기판에 형성되는 반도체 소자들 및 반도체 소자들을 연결하기 위한 배선들 등을 포함하며, 라이브러리에 미리 정의된 표준 셀들을 배치하고 연결함으로써 설계될 수 있다. 반도체 장치의 집적도가 증가함에 따라 반도체 소자들을 연결하기 위한 배선들을 효율적으로 배치하기 위한 다양한 방법들이 제안되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 표준 셀들 중 적어도 일부에 포함되는 중간 배선을 이용하여 표준 셀들을 서로 연결하기 위해, 라우팅 배선을 포함하는 라우팅 필러 셀을 추가로 배치함으로써, 설계의 자유도를 높이고 배선들을 효율적으로 배치할 수 있는 반도체 장치 및 그 레이아웃 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 구조체, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 게이트 구조체의 양측에 배치되는 활성 영역을 각각 포함하는 복수의 반도체 소자들, 및 상기 복수의 반도체 소자들 중 적어도 하나에 각각 연결되는 복수의 배선 패턴들을 포함하고, 상기 복수의 배선 패턴들은 상기 기판의 상면에 수직하는 제3 방향에서 상기 복수의 반도체 소자들 위에 배치되는 복수의 상부 배선들, 상기 제3 방향에서 상기 복수의 반도체 소자들과 상기 복수의 상부 배선들 사이에 배치되는 복수의 중간 배선들, 및 상기 제1 방향에서 상기 활성 영역보다 길게 연장되며 상기 제2 방향에서 서로 인접한 한 쌍의 반도체 소자들 사이에 배치되는 라우팅 배선을 포함하며, 상기 라우팅 배선은 상기 복수의 중간 배선들 중 적어도 하나와 상기 제1 방향 또는 상기 제2 방향에서 연결된다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행하고 서로 교차하는 제1 방향 및 제2 방향으로 배열되며, 복수의 반도체 소자들을 각각 포함하는 복수의 표준 셀들, 및 상기 복수의 표준 셀들 중 적어도 일부 사이에 배치되고, 적어도 하나의 라우팅 필러 셀을 포함하는 복수의 필러 셀들을 포함하며, 상기 라우팅 필러 셀은, 상기 복수의 표준 셀들 중에서 상기 라우팅 필러 셀과 상기 제2 방향에서 인접한 이웃 표준 셀들 중 적어도 하나에 포함되는 게이트 구조체와 중간 배선을 통해 연결되는 라우팅 배선을 포함하고, 상기 라우팅 배선은 상기 이웃 표준 셀들에 포함되는 활성 영역들 사이에서 상기 제1 방향으로 연장되며, 상기 중간 배선과 상기 라우팅 배선은 상기 복수의 반도체 소자들에 연결되는 컨택들과 같은 높이에 배치된다.
본 발명의 일 실시예에 따른 반도체 장치는, 복수의 반도체 소자들을 각각 포함하고 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되며, 제1 표준 셀 및 제2 표준 셀을 포함하는 복수의 표준 셀들, 및 상기 복수의 표준 셀들 중 적어도 일부 사이에 배치되며, 제1 라우팅 필러 셀과 제2 라우팅 필러 셀을 포함하는 복수의 필러 셀들을 포함하며, 상기 제1 라우팅 필러 셀은 상기 제1 표준 셀의 게이트 구조체와 제1 중간 배선을 통해 연결되는 제1 라우팅 배선을 포함하고, 상기 제2 라우팅 필러 셀은 상기 제2 표준 셀의 게이트 구조체와 제2 중간 배선을 통해 연결되는 제2 라우팅 배선을 포함하며, 상기 제1 라우팅 배선, 상기 제2 라우팅 배선, 상기 제1 중간 배선, 및 상기 제2 중간 배선은 같은 높이에 배치되며, 상기 제1 중간 배선은 상기 제1 표준 셀과 상기 제1 라우팅 필러 셀 사이의 경계를 가로지르고, 상기 제2 중간 배선은 상기 제2 표준 셀과 상기 제2 라우팅 필러 셀 사이의 경계를 가로지른다.
본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법은, 복수의 표준 셀들을 포함하는 반도체 장치의 레이아웃 방법에 있어서, 표준 셀 라이브러리를 참조하여 상기 복수의 표준 셀들 중 제1 표준 셀과 제2 표준 셀을 포함하는 둘 이상의 표준 셀들을 선택하고, 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 배치하는 단계, 상기 제1 표준 셀과 인접하는 제1 라우팅 필러 셀 및 상기 제2 표준 셀과 인접하는 제2 라우팅 필러 셀을 배치하는 단계, 상기 제1 표준 셀의 게이트 구조체를 상기 제1 라우팅 필러 셀의 제1 라우팅 배선과 연결하는 제1 중간 배선을 상기 제1 라우팅 배선과 같은 높이에 배치하고, 상기 제2 표준 셀의 게이트 구조체를 상기 제2 라우팅 필러 셀의 제2 라우팅 배선과 연결하는 제2 중간 배선을 상기 제2 라우팅 배선과 같은 높이에 배치하는 단계, 및 상기 배치된 표준 셀들을 서로 연결하는 복수의 상부 배선들을 배치하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 표준 셀들, 및 표준 셀들 사이에 배치되는 필러 셀들을 포함하는 반도체 장치가 제공되며, 반도체 장치의 레이아웃 과정에서 표준 셀들 중 적어도 일부에 포함되는 중간 배선을 연결하기 위해 라우팅 배선을 포함하는 라우팅 필러 셀이 적어도 하나 이상 추가될 수 있다. 따라서, 중간 배선을 최대한 활용하여 표준 셀들을 서로 연결함으로써 반도체 장치의 집적도를 개선하고 배선들을 효율적으로 설계할 수 있으며, 레이아웃 작업의 편의성을 높일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법을 설명하기 위해 제공되는 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 7은 도 6에 도시한 반도체 장치의 표준 셀이 제공하는 회로를 간단하게 나타낸 회로도이다.
도 8은 도 6의 I-I` 방향의 단면을 나타낸 단면도이다.
도 9는 도 6의 II-II` 방향의 단면을 나타낸 단면도이다.
도 10은 도 6의 III-III` 방향의 단면을 나타낸 단면도이다.
도 11은 도 6의 IV-IV` 방향의 단면을 나타낸 단면도이다.
도 12는 도 6의 V-V` 방향의 단면을 나타낸 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 14는 도 13의 VI-VI` 방향의 단면을 나타낸 단면도이다.
도 15는 도 13의 VII-VII` 방향의 단면을 나타낸 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 스키매틱(Schematic) 설계로 시작될 수 있다(S10). 스키매틱 설계에서는 반도체 장치에 포함되어야 하는 회로들을 디자인 및 검증할 수 있다. 스키매틱 설계에서 디자인 및 검증이 완료된 회로를 웨이퍼 등의 반도체 기판에 실제로 구현하기 위하여, 레이아웃 설계를 실행할 수 있다.
스키매틱 설계에서 회로에 대한 디자인 및 검증이 완료되면, 넷 리스트 데이터를 생성하는 넷 리스팅 작업을 실행할 수 있다(S11). 일례로, 스키매틱 설계에서 확정된 회로를 컴퓨터 언어의 상위 언어로 기술하고, 이를 넷 리스트 데이터로 변환할 수 있다. 넷 리스트 데이터는 표준 셀들, 및 표준 셀들의 연결 관계를 정의하는 데이터를 포함할 수 있으며, 소정의 반도체 설계 툴에 의해 생성될 수 있다. 표준 셀들은 AND, OR, NOR, 인버터, OAI(Or And Inverter), AOI(And Or Inverter), 플립-플롭, 래치 등과 같은 다양한 회로를 제공할 수 있다.
이후, 넷 리스트 데이터를 참조하여 레이아웃 데이터를 생성하는 배치 및 라우팅(Place & Routing) 작업이 실행될 수 있다(S12). S12 단계의 배치 및 라우팅 작업은, 라이브러리에 저장된 표준 셀들의 레이아웃을 참조하여 실행될 수 있다. 배치 및 라우팅 작업을 실행하는 반도체 설계 툴은, 표준 셀들이 저장된 라이브러리 및 넷 리스트 데이터를 참조하여 표준 셀들의 배치 정보, 및 배치된 표준 셀들을 연결하는 라우팅 정보를 포함하는 레이아웃 데이터를 생성할 수 있다.
배치 및 라우팅 작업이 완료되면, S12 단계에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정을 실행할 수 있다(S13). 광학 근접 보정이 완료되면, 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터가 생성될 있다(S14). 마스크 데이터를 이용하여 포토 레지스트 등에 노광이 진행되고 마스크를 생성한 후에, 마스크를 이용한 반도체 공정을 진행하여(S15) 반도체 장치를 제조할 수 있다.
배치 및 라우팅 작업에서 표준 셀들은 표준 셀 영역들에 배치되며, 표준 셀 영역들 사이의 빈 공간은 필러 셀 영역들로 할당되어 필러 셀들로 채워질 수 있다. 라우팅 작업에서는 표준 셀들에 포함되는 반도체 소자들을 서로 연결하는 배선들을 형성할 수 있다.
일례로 표준 셀들 각각에는, 반도체 소자들을 연결하기 위한 배선 패턴들 중 적어도 일부의 위치가 미리 정의되어 있으며, 일례로 표준 셀들이 제공하는 회로를 구현하는 데에 필요한 배선 패턴들이 미리 정의될 수 있다. 반도체 소자들을 서로 연결하는 배선 패턴들은, 중간 배선들과 상부 배선들을 포함할 수 있다. 일 실시예에서, 중간 배선들은 상부 배선들과 반도체 소자들 사이에 배치되는 배선들일 수 있다. 일례로, 반도체 소자들이 배치되는 영역은 FEOL(Front End Of Line) 레이어로 정의될 수 있으며, 중간 배선들이 배치되는 영역은 MOL(Middle Of Line) 레이어로 정의되고, 상부 배선들이 배치되는 영역은 BEOL(Back End Of Line) 레이어로 정의될 수 있다. 다만, 실시예들에 따라 배선들은 반도체 소자들과 같은 높이에 배치되는 하부 배선들을 포함할 수도 있다.
중간 배선들 중 적어도 일부는, 하나의 표준 셀에 포함되고 서로 분리되는 반도체 소자들을 서로 연결할 수 있다. 다른 표준 셀들에 배치되는 중간 배선들은 하부 배선들 및/또는 상부 배선들을 통해 서로 연결되며, 따라서 표준 셀들을 서로 연결하는 라우팅 경로를 제공할 수 있다.
표준 셀들의 배치 구조에 따라, 적어도 하나의 표준 셀에서 반도체 소자들을 서로 연결하는 중간 배선이 하부 배선 및/또는 상부 배선과 연결되기 어려울 수 있다. 본 발명의 일 실시예에서는, 상기와 같은 케이스에서 표준 셀에 인접하도록 라우팅 필러 셀을 추가로 배치하고, 라우팅 필러 셀에 포함되는 라우팅 배선을 통해 중간 배선을 하부 배선 및/또는 상부 배선과 연결할 수 있다. 라우팅 배선은 중간 배선과 같은 높이에 배치되는 배선일 수 있다.
또한 본 발명의 일 실시예에서는, 표준 셀들 중 적어도 하나의 중간 배선을 하부 배선 및/또는 상부 배선과 연결하기 위한 경로 확보가 불가능한 경우, 상기 언급한 바와 같이 라우팅 필러 셀을 추가로 배치하는 작업을 자동으로 실행할 수 있다. 따라서, 레이아웃 설계에 소요되는 시간을 줄일 수 있으며, 반도체 장치에 포함되는 반도체 소자들을 서로 효과적으로 연결할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2를 참조하면, 반도체 장치는 표준 셀 영역들(SC) 및 필러 셀 영역들(FC)을 포함할 수 있다. 표준 셀 영역들(SC)에는 표준 셀들(SC1-SC7)이 배치되며, 표준 셀들(SC1-SC7)은 실제로 동작하는 반도체 소자들 및/또는 회로들을 제공할 수 있다. 필러 셀 영역들(FC)에는 필러 셀들(FC1-FC2)이 배치될 수 있다.
도 2에 도시한 실시예들에서 표준 셀 영역들(SC)에는 제1 내지 제7 표준 셀들(SC1-SC7)이 배치되는 것으로 도시하였으나, 이는 하나의 실시예일뿐이며 더 다양한 표준 셀들이 더 많은 표준 셀 영역들에 배치될 수 있다. 유사하게, 필러 셀 영역들(FC)에는 제1 및 제2 필러 셀들(FC1-FC2)이 배치되는 것으로 도시하였으나, 더 다양한 필러 셀들이 더 많은 필러 셀 영역들에 배치될 수 있다.
표준 셀들(SC1-SC7)과 필러 셀들(FC1-FC2)은 제1 방향(Y축 방향)과 제2 방향(X축 방향)으로 배열될 수 있다. 일례로, 표준 셀들(SC1-SC7)에 포함되는 반도체 소자들 각각은, 제1 방향으로 연장되는 게이트 구조체, 및 제2 방향에서 게이트 구조체의 양측에 배치되는 소스 영역과 드레인 영역 등을 포함할 수 있다.
표준 셀들(SC1-SC7) 중 적어도 하나는 중간 배선을 포함할 수 있다. 중간 배선은, 하나의 표준 셀 내에 포함되는 반도체 소자들을 서로 연결하는 배선일 수 있으며, 일례로 게이트 구조체에 연결되는 게이트 컨택, 및 소스 영역과 드레인 영역 중 적어도 하나에 연결되는 활성 컨택과 같은 높이에 배치될 수 있다.
본 발명의 일 실시예에서는, 필러 셀들(FC1-FC2) 중 적어도 하나가, 인접한 표준 셀의 중간 배선을 다른 배선, 예를 들어 상부 배선 및/또는 하부 배선과 연결하는 라우팅 배선을 제공할 수 있다. 일례로, 도 2를 참조하면, 제3 표준 셀(SC3)에 포함되는 중간 배선은 인접한 제1 필러 셀(FC1)에 포함되는 라우팅 배선을 통해, 제2 방향으로 연장되는 상부 배선 및/또는 하부 배선과 연결될 수 있다. 제3 표준 셀(SC3)에 인접한 제1 필러 셀(FC1)은 라우팅 필러 셀로 정의될 수 있다. 일례로 표준 셀들(SC1-SC7)과 필러 셀들(FC1-FC2)을 배치하고 레이아웃을 설계하는 과정에서, 제3 표준 셀(SC3)에 포함되는 중간 배선을 다른 배선과 연결하기 위해, 제1 필러 셀(FC1)이 제3 표준 셀(SC3)과 인접한 위치에 자동으로 추가 배치될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 라우팅 방법을 설명하기 위해 제공되는 도면들일 수 있다.
먼저 도 3은 비교예에 따른 반도체 장치(10)의 일부 영역을 간단하게 나타낸 평면도일 수 있다. 도 3을 참조하면, 비교예에 따른 반도체 장치(10)는 복수의 표준 셀들(SC1-SC3)을 포함하며, 표준 셀들(SC1-SC3) 각각은 반도체 소자들을 포함할 수 있다. 일례로, 표준 셀들(SC1-SC3)에 포함되는 반도체 소자들 각각은, 활성 영역(11)과 게이트 구조체(12)를 포함할 수 있다. 게이트 구조체(12)는 제1 방향(Y축 방향)으로 연장될 수 있으며, 활성 영역(11)은 제2 방향(X축 방향)에서 게이트 구조체(12)의 양측에 인접하는 소스 영역과 드레인 영역을 포함할 수 있다.
한편, 표준 셀들(SC1-SC3) 각각은 중간 배선(13)을 포함할 수 있다. 중간 배선(13)은 표준 셀들(SC1-SC3) 중 하나에 포함되는 반도체 소자들을 서로 연결할 수 있으며, 또한 서로 다른 표준 셀들(SC1-SC3)에 포함되는 반도체 소자들을 서로 연결할 수도 있다. 도 3을 참조하면, 제1 표준 셀(SC1)에 포함되는 제1 반도체 소자의 게이트 구조체(12)와 제2 반도체 소자의 게이트 구조체(12)가 중간 배선(13)에 의해 서로 연결될 수 있다. 또한, 제1 표준 셀(SC1)에 포함되는 제1 반도체 소자의 게이트 구조체(12)와 제2 반도체 소자의 게이트 구조체(12)는, 제2 표준 셀(SC2)에 포함되는 제1 반도체 소자의 활성 영역(11)과 중간 배선(13)을 통해 연결될 수 있다.
다만, 도 3에 도시한 일 실시예에서는, 표준 셀들(SC1-SC3) 사이에 필러 셀이 배치되지 않으며, 따라서 중간 배선들(13) 중 적어도 하나가 다른 표준 셀들(SC1-SC3)의 반도체 소자와 연결되지 못할 수 있다. 예를 들어, 도 3을 참조하면, A 영역에 배치되는 중간 배선은 제3 표준 셀(SC3)의 제1 반도체 소자와 제2 반도체 소자 각각의 활성 영역(11)에 연결될 수 있다. A 영역에 배치되는 중간 배선(13)은, 제2 표준 셀(SC2)에서 제1 반도체 소자와 제2 반도체 소자 각각의 게이트 구조체(12)에 연결되는 중간 배선(13)과 연결되어야 할 수 있다.
도 3에 도시한 일 실시예에서는, 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이를 연결하는 중간 배선(13)으로 인해, 제2 표준 셀(SC2)에서 게이트 구조체(12)에 연결되는 중간 배선(13)과, 제3 표준 셀(SC3)에서 활성 영역(11)에 연결되는 중간 배선(13)을 서로 연결하기 어려울 수 있다. 이러한 케이스에서, 반도체 소자들 및 중간 배선들(13)보다 제3 방향(Z축 방향)에서 위에 배치되는 상부 배선들을 이용할 수 있으나, 상부 배선들이 이미 다른 신호 배선으로 점유된 상태라면, 여전히 제2 표준 셀(SC2)에서 게이트 구조체(12)에 연결되는 중간 배선(13)과, 제3 표준 셀(SC3)에서 활성 영역(11)에 연결되는 중간 배선(13)을 연결하지 못할 수 있다.
본 발명의 일 실시예에서는, 표준 셀들(SC1-SC3) 사이에 라우팅 배선을 포함하는 라우팅 필러 셀을 추가로 배치하여 상기와 같은 문제를 해결할 수 있다. 도 4를 참조하면, 본 발명의 일 실시예에서 따른 반도체 장치(100)는 표준 셀들(SC1-SC3) 외에 라우팅 필러 셀(RFC)을 더 포함할 수 있다. 표준 셀들(SC1-SC3)에 포함되는 반도체 소자들 각각은 활성 영역(110), 게이트 구조체(120) 및 중간 배선(130) 등을 포함하며, 게이트 구조체(120)는 제1 방향으로 인접한 활성 영역들(110) 사이에서 제2 방향으로 연장되는 게이트 탭 구조체(123)를 포함할 수 있다. 일례로 게이트 탭 구조체(123)를 형성함으로써 게이트 구조체(120)가 무너지는 것을 방지할 수 있다.
라우팅 필러 셀(RFC)은 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이, 및 제2 표준 셀(SC2)과 제3 표준 셀(SC3) 사이 각각에 추가로 배치될 수 있다. 라우팅 필러 셀(RFC) 각각은 라우팅 배선(141, 142)을 포함하며, 라우팅 배선(141, 142)은 라우팅 필러 셀(RFC)과 인접한 표준 셀의 중간 배선(130)과 제1 방향 및 제2 방향 중 적어도 하나에서 연결될 수 있다. 다시 말해, 라우팅 배선(141, 142)은 중간 배선(130)과 같은 높이에 배치될 수 있다.
라우팅 필러 셀들(RFC)에 포함되는 라우팅 배선들(141, 142)은 제1 방향을 따라 연장되며, 제3 방향에서 중간 배선(130)보다 위에 배치되는 상부 배선(150)을 통해 서로 연결될 수 있다. 도 4에 도시한 바와 같이, 본 발명의 일 실시예에서는 라우팅 필러 셀(RFC)을 추가로 삽입함으로써, 서로 분리된 제2 표준 셀(SC2)과 제3 표준 셀(SC3) 각각에 배치되는 중간 배선(130)을 서로 연결하기 위한 라우팅 경로를 확보할 수 있다. 일례로, 라우팅 필러 셀(RFC)은 활성 영역(110) 및 게이트 구조체(120)를 포함하지 않을 수 있다. 또한 실시예들에 따라, 라우팅 배선들(140)은 제3 방향에서 중간 배선(130)보다 아래에 배치되는 하부 배선을 통해 서로 연결될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법을 설명하기 위해 제공되는 흐름도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 방법은, 표준 셀들들을 배치하는 것으로 시작될 수 있다(S20). 표준 셀들은 표준 셀 영역들에 배치되며, 본 발명의 일 실시예에서는 표준 셀들이 빈틈없이 배치될 수 있다. 다시 말해, S20 단계에서는 필러 셀이 표준 셀들과 함께 배치되지 않을 수 있다.
표준 셀들 각각은 적어도 하나의 중간 배선을 포함할 수 있다. 중간 배선은, 표준 셀들 각각에서 서로 분리 배치된 반도체 소자들을 서로 연결할 수 있으며, 일례로 PMOS 소자와 NMOS 소자를 서로 연결할 수 있다. 중간 배선은 반도체 소자들보다 위에 배치되며, 일례로 게이트 컨택, 소스 컨택, 드레인 컨택 등과 같은 높이에 형성될 수 있다.
표준 셀들이 배치되면, 중간 배선들 및 상부 배선들을 이용하여 라우팅 경로를 생성할 수 있다(S21-S22). 상부 배선들은 중간 배선들보다 높은 위치에 배치되는 배선들로, 중간 배선들 중 적어도 일부가 상부 배선들 중 적어도 하나에 의해 서로 연결될 수 있다. 일례로, 표준 셀들에서 PMOS 소자와 NMOS 소자 사이에 배치되는 중간 배선들 중 적어도 일부는, 중간 배선들 위에 배치되는 상부 배선들 중 적어도 하나를 통해 서로 연결될 수 있다.
이후 단계에서, 중간 배선들과 상부 배선들을 이용하는 라우팅이 완료되었는지 여부를 판단할 수 있다(S23). S23 단계에서 라우팅이 완료된 것으로 판단되면, 나머지 배선들을 추가로 배치하여 라우팅 경로를 생성할 수 있다(S25). 반면, S23 단계에서 라우팅이 완료되지 않은 것으로 판단되면, 서로 연결되지 못한 표준 셀들을 연결하기 위한 추가 작업이 실행될 수 있다.
일 실시예에서, 상부 배선들은 기판의 상면에 평행한 방향들 중 적어도 하나를 따라 연장되며, 소정의 규칙에 따라 배열될 수 있다. 이와 같이 디자인 룰에 따라 상부 배선들이 배치될 수 있는 위치와 개수 등이 제한되므로, 중간 배선들 중에서 적어도 하나를 다른 중간 배선 및/또는 상부 배선과 연결하기 위한 공간이 확보되지 못할 수 있다.
본 발명의 일 실시예에서는, 상기와 같은 케이스에서, 라우팅 필러 셀을 추가로 삽입하고 표준 셀들과 필러 셀들을 정렬함으로써(S24), 라우팅 작업을 완료할 수 있다. 라우팅 필러 셀은 적어도 하나의 라우팅 배선을 포함하며, 라우팅 배선은 라우팅 필러 셀과 인접한 표준 셀들 중 적어도 하나의 중간 배선과 같은 높이에서 서로 연결될 수 있다. 라우팅 필러 셀 내에 배치되는 라우팅 배선은, 기판의 상면에 평행한 방향들 중 적어도 하나를 따라 자유롭게 연장될 수 있으므로, 라우팅 배선을 통해 중간 배선들 중 적어도 하나를 다른 중간 배선 및/또는 상부 배선과 연결하기 위한 공간을 확보할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 제1 표준 셀(SC1)과 제2 표준 셀(SC2), 제1 라우팅 필러 셀(RFC1)과 제2 라우팅 필러 셀(RFC2) 등을 포함할 수 있다. 도 6은 반도체 장치(200)의 일부 영역을 도시한 것으로, 반도체 장치(200)는 도 6에 도시한 표준 셀들(SC1, SC2) 및 라우팅 필러 셀들(RFC1, RFC2) 외에 더 많은 표준 셀들과 라우팅 필러 셀들을 포함할 수도 있다.
제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각은 복수의 반도체 소자들을 포함하며, 각 반도체 소자는 활성 영역(210)과 게이트 구조체(220) 등을 포함할 수 있다. 게이트 구조체(220)는 제1 방향(X축 방향)으로 연장되며, 활성 영역(210)은 제2 방향(Y축 방향)에서 게이트 구조체(220)의 양측에 배치되는 하부 활성 컨택(215)과 연결될 수 있다.
제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각은 제1 방향에서 서로 분리되며, 서로 다른 도전형의 불순물들로 도핑되는 반도체 소자들을 포함할 수 있다. 일례로, 도 6에 도시한 일 실시예에서 표준 셀들(SC1, SC2) 각각은 PMOS 소자 및 NMOS 소자를 포함할 수 있다. PMOS 소자의 활성 영역(210)은, 제1 방향에서 NMOS 소자의 활성 영역(210)보다 길게 연장될 수 있다. PMOS 소자의 활성 영역(210)은 P형 불순물로 도핑된 반도체 물질을 포함하며, NMOS 소자의 활성 영역(210)은 N형 불순물로 도핑된 반도체 물질을 포함할 수 있다.
일례로 활성 영역(210)과 연결되는 하부 활성 컨택(215)은 금속 및/또는 금속 실리사이드 물질 등을 포함할 수 있다. 하부 활성 컨택들(215) 중 적어도 하나는 그 위에 배치되는 상부 활성 컨택(217)과 연결될 수 있다. 일례로, 하부 활성 컨택(215)과 상부 활성 컨택(217)은 모두 제2 방향으로 연장될 수 있다. 상부 활성 컨택(217)은 제2 방향으로 연장되는 복수의 상부 배선들(250) 중 적어도 하나를, 하부 활성 컨택(215)과 연결될 수 있다.
일례로, 제1 표준 셀(SC1)에서 PMOS 소자에 포함되는 활성 영역들(210) 중 D일부는, 하부 활성 컨택(215)과 상부 활성 컨택(217)을 통해, 제1 전원 전압을 공급하는 제1 전원 배선(M1(VDD))에 연결될 수 있다. 또한, 제1 표준 셀(SC1)에서 NMOS 소자에 포함되는 활성 영역들(210) 중 하나는, 하부 활성 컨택(215)과 상부 활성 컨택(217)을 통해, 제2 전원 전압을 공급하는 제2 전원 배선(M1(VSS))과 연결될 수 있다.
한편, 표준 셀들(SC1, SC2) 각각에서 활성 영역들(210) 중 적어도 하나의 하부 활성 컨택(215)은 상부 활성 컨택들(217)이 아닌, 중간 배선(230)과 연결될 수 있다. 일례로, 도 6을 참조하면, PMOS 소자에서 서로 인접한 한 쌍의 게이트 구조체들(220) 사이에 배치되는 활성 영역(210)은, 하부 활성 컨택(215)을 통해 중간 배선(230)에 연결되고, 중간 배선(230)을 통해 NMOS 소자의 활성 영역들(210) 중 하나와 연결될 수 있다.
다시 말해, 하부 활성 컨택(215)은 중간 배선(230)에 연결되거나, 또는 상부 활성 컨택(217)에 연결될 수 있다. 중간 배선(230)과 상부 활성 컨택(217)은, 모두 하부 활성 컨택(215)과 직접 접촉하는 높이에 배치되며, 따라서 서로 같은 높이에 배치될 수 있다. 일 실시예에서 중간 배선(230)과 상부 활성 컨택(217)은 같은 공정에서 같은 물질로 형성될 수 있으며, 중간 배선(230)과 상부 활성 컨택(217)은 그 기능에 따라 정의되는 용어들일 수 있다. 일례로, 중간 배선(230)은 서로 다른 소자들의 활성 영역(210) 및/또는 게이트 구조체(220)를 서로 연결하기 위하여 배치되는 배선 패턴을 가리키고, 상부 활성 컨택(217)은 활성 영역(210)을 복수의 상부 배선들(250) 중 적어도 하나와 연결하기 위한 배선 패턴을 가리킬 수 있다.
게이트 구조체들(220) 각각은, 제2 방향으로 연장되는 게이트 탭 구조체(224)를 포함하며, 일례로 게이트 탭 구조체(224)는 제1 방향에서 PMOS 소자와 NMOS 소자 사이에 배치될 수 있다. 도 6을 참조하면, 표준 셀들(SC1, SC2) 각각에서 제2 방향에서 같은 위치에 배치되고 제1 방향에서 서로 분리되는 게이트 구조체들(220)이, 중간 배선(230)에 의해 서로 연결될 수 있다. 게이트 구조체들(220)은 게이트 탭 구조체(224)에 연결되는 라우팅 컨택(225)을 통해 중간 배선(230)과 연결될 수 있다. 따라서, 표준 셀들(SC1, SC2) 각각에서 한 쌍의 게이트 구조체들(220)이 같은 신호를 입력받을 수 있다.
도 6에 도시한 일 실시예에서는, 제1 표준 셀(SC1)에서 한 쌍의 게이트 구조체들(220)을 연결하는 중간 배선(230)과, 제2 표준 셀(SC2)에서 한 쌍의 게이트 구조체들(220)을 연결하는 중간 배선(230)이 서로 연결되어야 할 수 있다. 다만, 제1 방향에서 PMOS 소자와 NMOS 소자 사이에 배치되며 신호 배선들로 이용되는 상부 배선들(250)은 모두 다른 신호에 의해 점유된 상태일 수 있다. 이 경우, 제1 표준 셀(SC1)의 중간 배선(230)과 제2 표준 셀(SC2)의 중간 배선(230)을 연결하기 위해 라우팅 필러 셀들(RFC1, RFC2)이 삽입될 수 있다.
제1 라우팅 필러 셀(RFC1)은 제1 표준 셀(SC1)에 인접하도록 배치되며, 제1 라우팅 배선(241)을 포함할 수 있다. 제1 표준 셀(SC1)은 제1 라우팅 필러 셀(RFC1)에 대한 이웃 표준 셀일 수 있다. 제1 라우팅 배선(241)은, 제1 표준 셀(SC1)에 포함되는 반도체 소자들 중 적어도 하나와 제2 방향에서 인접할 수 있다. 한편, 제2 라우팅 필러 셀(RFC2)은 제2 표준 셀(SC2)에 인접하도록 배치되며, 제2 라우팅 배선(242)을 포함할 수 있다. 제2 라우팅 필러 셀(RFC2)에 대한 이웃 표준 셀은 제2 표준 셀(SC2)일 수 있다. 제2 라우팅 배선(242)은, 제2 표준 셀(SC2)에 포함되는 반도체 소자들 중 적어도 하나와 제2 방향에서 인접할 수 있다.
제1 라우팅 배선(241)은 중간 배선(230)과 같은 높이에 배치되며, 도 6에 도시한 바와 같이 제1 표준 셀(SC1)에서 한 쌍의 게이트 구조체들(220)에 연결되는 중간 배선(230)이 제1 라우팅 배선(241)과 연결될 수 있다. 다시 말해, 제1 라우팅 필러 셀(RFC1)과 제1 표준 셀(SC1) 사이의 경계에서, 제1 표준 셀(SC1)의 중간 배선(230)이 제1 라우팅 배선(241)과 제2 방향으로 연결될 수 있다. 또한, 제1 라우팅 배선(241)과 연결되는 중간 배선(230)의 적어도 일부 영역은, 제1 표준 셀(SC1)의 활성 영역(210) 중 일부와 제2 방향에서 같은 위치에 배치될 수 있다.
제2 라우팅 배선(242) 역시 중간 배선(230)과 같은 높이에 배치되며, 제2 표준 셀(SC2)에서 한 쌍의 게이트 구조체들(220)에 연결되는 중간 배선(230)이 제2 라우팅 배선(242)과 연결될 수 있다. 다시 말해, 제2 라우팅 필러 셀(RFC2)과 제2 표준 셀(SC2) 사이의 경계에서, 제2 표준 셀(SC2)의 중간 배선(230)이 제2 라우팅 배선(242)과 제2 방향으로 연결될 수 있다.
제1 라우팅 배선(241)과 제2 라우팅 배선(242)은 제1 방향으로 연장되며, 제1 방향에서 PMOS 소자들보다 위에 배치되는 상부 배선(250)에 공통으로 연결될 수 있다. 따라서, 제1 라우팅 배선(241)과 제2 라우팅 배선(242)에 의해, 제1 표준 셀(SC1)의 중간 배선(230)과 제2 표준 셀(SC2)의 중간 배선(230)이 서로 연결될 수 있다. 제1 라우팅 배선(241)과 제2 라우팅 배선(242) 각각은, 도 6에 도시한 바와 같이 제1 방향에서 표준 셀들(SC1, SC2)의 반도체 소자들 각각에 포함되는 활성 영역(210) 및 게이트 구조체(220)보다 길게 연장될 수 있다. 또한 제1 라우팅 배선(241)과 제2 라우팅 배선(242) 각각은 제2 방향에서 표준 셀들(SC1, SC2)의 반도체 소자들과 인접할 수 있다.
도 6을 참조하면, 반도체 장치(200)는 PMOS 소자들이 배치되는 PMOS 소자 영역, NMOS 소자들이 배치되는 NMOS 소자 영역, 및 PMOS 소자 영역 및 NMOS 소자 영역과 다른 소자 분리 영역들을 포함할 수 있다. 일례로, 표준 셀들(SC1, SC2) 각각에서 PMOS 소자 영역과 NMOS 소자 영역, 및 소자 분리 영역들은 제1 방향을 따라 배열될 수 있다. 소자 분리 영역들은, PMOS 소자 영역과 NMOS 소자 영역 사이의 제1 소자 분리 영역, 제1 방향에서 PMOS 소자 영역 위에 배치되는 제2 소자 분리 영역, 및 제1 방향에서 NMOS 소자 영역 아래에 배치되는 제3 소자 분리 영역을 포함할 수 있다.
라우팅 배선들(241, 242) 각각은, 제1 소자 분리 영역에서 중간 배선(230)과 연결될 수 있다. 일례로, 제1 표준 셀(SC1)과 제1 라우팅 필러 셀(RFC1)을 참조하면, 제1 표준 셀(SC1)의 중간 배선(230)은 제1 라우팅 배선(241)과 제1 소자 분리 영역에서 서로 연결될 수 있다. 라우팅 배선들(241, 242) 각각은 제1 소자 분리 영역으로부터 제2 소자 분리 영역까지 연장될 수 있다. 다만, 실시예들에 따라 라우팅 배선들(241, 242) 중 적어도 하나는, 제1 소자 분리 영역으로부터 제3 소자 분리 영역까지 연장될 수도 있다. 도 6에 도시한 바와 같이, 라우팅 배선들(241, 242) 각각은 제2 소자 분리 영역 또는 제3 소자 분리 영역에서 복수의 상부 배선들(250) 중 적어도 하나와 연결될 수 있다.
도 6에 도시한 일 실시예에 따른 반도체 장치(200)에서, 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각은 NAND 회로를 제공할 수 있다. 이하, 도 7을 참조하여, 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각이 제공하는 NAND 회로에 대해 더욱 상세히 설명하기로 한다.
도 7은 도 6에 도시한 반도체 장치의 표준 셀이 제공하는 회로를 간단하게 나타낸 회로도이다.
도 7을 참조하면, 도 6에 도시한 일 실시예에 따른 반도체 장치(200)의 표준 셀들(SC1, SC2) 각가은 2개의 PMOS 소자들(PM1, PM2)과 2개의 NMOS 소자들(NM1, NM2)을 포함하는 NAND 회로를 제공할 수 있다. 제1 PMOS 소자(PM1)와 제2 PMOS 소자(PM2)는 제1 전원 전압(VDD)을 공급하는 제1 전원 노드와 출력 신호(OUT)가 출력되는 출력 노드 사이에서 병렬로 연결될 수 있다. 도 6의 제1 표준 셀(SC1)을 함께 참조하면, PMOS 소자들(NM1, NM2)을 제공하는 2개의 게이트 구조체들(220) 각각에 제1 입력 신호(A)와 제2 입력 신호(B)가 입력될 수 있다. 또한, 제2 방향에서 게이트 구조체들(220) 사이에 배치되는 활성 영역(210)이 출력 노드에 연결되고, 제2 방향에서 게이트 구조체들(220) 양측에 배치되는 활성 영역(210)은 제1 전원 노드에 대응하는 제1 전원 배선(M1(VDD))에 연결될 수 있다.
제1 NMOS 소자(NM1)와 제2 NMOS 소자(NM2)는 제2 전원 전압(VSS)을 공급하는 제2 전원 노드와 출력 노드 사이에서 직렬로 연결될 수 있다. 도 6의 제1 표준 셀(SC1)을 함께 참조하면, NMOS 소자들(NM1, NM2)을 제공하는 2개의 게이트 구조체들(220) 각각에 제1 입력 신호(A)와 제2 입력 신호(B)가 입력될 수 있다. 또한, 제2 방향에서 게이트 구조체들(220) 사이에 배치되는 활성 영역(210)에 의해 NMOS 소자들(NM1, NM2)이 직렬로 연결될 수 있다. 제2 방향에서 게이트 구조체들(220)의 일측에 배치되는 활성 영역(210)은 하부 활성 컨택(215) 및 상부 활성 컨택(217)을 통해 제2 전원 노드에 대응하는 제2 전원 배선(M1(VSS))에 연결될 수 있다.
한편, 제2 방향에서 게이트 구조체들(220)의 다른 일측에 배치되는 활성 영역(210)은 하부 활성 컨택(215)와 중간 배선(230)을 통해, 출력 노드에 연결될 수 있다. 다시 말해, 제1 표준 셀(SC1)에서 PMOS 소자의 활성 영역(210)과 NMOS 소자의 활성 영역(210)을 서로 연결하는 중간 배선(230)이, 출력 노드(OUT)에 대응할 수 있다.
도 8은 도 6의 I-I` 방향의 단면을 나타낸 단면도이며, 도 9는 도 6의 II-II` 방향의 단면을 나타낸 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 반도체 기판(201)에 형성되는 활성 영역들(210), 활성 영역들(210) 사이에 배치되는 게이트 구조체들(220), 활성 영역들(210)에 연결되는 하부 활성 컨택들(215) 등을 포함할 수 있다. 게이트 구조체들(220)은 제1 방향(Y축 방향)으로 연장되고, 제2 방향(X축 방향)에서 서로 인접한 활성 영역들(210) 사이에 채널 영역(203)이 정의되며, 채널 영역(203) 상에는 게이트 구조체들(220) 중 적어도 하나가 배치될 수 있다.
도 8 및 도 9를 참조하여 설명하는 일 실시예에서, 반도체 장치(200)에 포함되는 채널 영역(203)은 핀 구조체들에 의해 제공되는 것을 가정하였으나, 이와 달리 반도체 기판(201) 상에 형성되어 게이트 구조체들(220)로 둘러싸이는 나노 와이어, 나노 시트 등으로 구현될 수도 있다. 나노 와이어, 나노 시트 등으로 채널 영역(203)이 구현되는 경우, 채널 영역(203)은 반도체 기판(201)과 제3 방향(Z축 방향)에서 분리될 수 있다. 또는, 채널 영역(203)이 제3 방향으로 돌출되지 않고, 활성 영역들(210)의 상면이 채널 영역(203)의 상면과 공면을 형성할 수도 있다. 다시 말해, 반도체 소자들 각각이 일반적인 수평 트랜지스터로 구현될 수도 있다.
한편, 채널 영역(203)과 활성 영역(210)이 형성되지 않는 영역에는, 도 9에 도시한 바와 같이 소자 분리막(205)이 형성될 수 있다. 소자 분리막(205)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연성 물질로 형성될 수 있다. 일례로, 소자 분리막(205)은 표준 셀들(SC1, SC2) 각각에서 PMOS 소자들의 활성 영역(210)과 NMOS 소자들의 활성 영역(210) 사이에도 형성될 수 있다.
도 8를 참조하면, 게이트 구조체들(220) 각각은 게이트 스페이서(221), 게이트 절연층(222), 게이트 도전층(223) 등을 포함할 수 있다. 다만 실시예들에 따라 게이트 구조체들(220) 각각의 구조는 다양하게 변형될 수 있다. 일례로, 반도체 소자들 각각의 문턱 전압 등을 고려하여 게이트 절연층(222)의 두께 및/또는 물질이 달라지거나, 게이트 도전층(223)의 물질 및/또는 적층 구조가 달라질 수도 있다.
하부 활성 컨택들(215)은 게이트 구조체들(220)과 제2 방향에서 인접하며, 활성 영역들(205)에 직접 연결될 수 있다. 하부 활성 컨택들(215)은 금속, 금속 실리사이드, 폴리실리콘 등으로 형성될 수 있으며, 서로 다른 물질로 형성되는 둘 이상의 층들을 포함할 수도 있다. 일례로, 하부 활성 컨택들(215) 각각은 금속 실리사이드층 및 금속층 등을 포함하며, 일 실시예에서 활성 영역들(210)과 직접 접촉하는 금속 실리사이드층, 및 금속 실리사이드층 상에 배치되는 금속층을 포함할 수 있다.
하부 활성 컨택들(215) 중 일부는, 그 위에 배치되는 상부 활성 컨택(217)과 연결될 수 있다. 앞서 도 6을 참조하여 설명한 바와 같이, 하부 활성 컨택들(215) 중 적어도 하나에, 둘 이상의 상부 활성 컨택들(217)이 연결될 수도 있다. 상부 활성 컨택들(217) 역시 복수의 층들을 포함할 수 있다. 상부 활성 컨택들(217)은 하부 비아들(245)을 통해, 상부 배선들(250) 중 적어도 하나와 연결될 수 있다. 도 8에 도시한 단면도에서, 상부 활성 컨택들(217)은 하부 비아들(245)을 통해 제1 전원 배선(M1(VDD))에 연결될 수 있다. 따라서, 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각에 배치되는 PMOS 소자의 활성 영역들(210) 중 적어도 일부에, 제1 전원 전압이 공급될 수 있다.
도 9를 참조하면, 각각의 게이트 구조체(220)로부터 제2 방향으로 연장되는 게이트 탭 구조체(224)는, 라우팅 컨택(225)을 통해 중간 배선(230)과 연결될 수 있다. 중간 배선(230)은 앞서 설명한 바와 같이, 제3 방향(Z축 방향)에서 반도체 소자들과 상부 배선들(250) 사이에 배치될 수 있으며, 일례로 상부 활성 컨택(217)과 같은 높이에 배치될 수 있다. 한편, 표준 셀들(SC1, SC2) 각각에서 제2 방향으로 인접한 한 쌍의 게이트 구조체(220)들 사이에 배치되는 중간 배선(230)은 앞서 설명한 바와 같이 PMOS 소자의 활성 영역들(210) 중 하나를 NMOS 소자의 활성 영역들(210) 중 하나와 연결할 수 있다.
제1 라우팅 필러 셀(RFC1)과 제2 라우팅 필러 셀(RFC2)에는 제1 라우팅 배선(241)과 제2 라우팅 배선(242)이 배치될 수 있다. 제1 라우팅 배선(241)과 제2 라우팅 배선(242)은 중간 배선들(230)과 같은 높이에 배치될 수 있다. 제1 라우팅 배선(241)은 제1 표준 셀(SC1)의 중간 배선들(230) 중 하나와 제1 방향 또는 제2 방향으로 연결되며, 제2 라우팅 배선(242)은 제2 표준 셀(SC2)의 중간 배선들(230) 중 하나와 제1 방향 또는 제2 방향으로 연결될 수 있다. 제1 라우팅 배선(241)과 제2 라우팅 배선(242)을 복수의 상부 배선들(250) 중 하나에 공통으로 연결함으로써, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)을 서로 연결하는 라우팅 경로를 효과적으로 확보할 수 있다.
한편, 반도체 장치(200)는 층간 절연층(260)을 포함할 수 있으며, 층간 절연층(260)은 복수의 층간 절연층들(261-264)을 포함할 수 있다. 일례로 제1 층간 절연층(271)은 게이트 구조체들(210) 및 활성 컨택들(220)과 같은 높이에 배치될 수 있으며, 제2 층간 절연층(272)은 하부 비아들(215, 225)과 같은 높이에 배치될 수 있다. 제3 층간 절연층(273)은 제1 배선층과 같은 높이에 배치되고, 제4 층간 절연층(274)은 상부 비아들(235)과 같은 높이에 배치되며, 제5 층간 절연층(275)은 제2 배선층과 같은 높이에 배치될 수 있다. 층간 절연층(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 10은 도 6의 III-III` 방향의 단면을 나타낸 단면도이고, 도 11은 도 6의 IV-IV` 방향의 단면을 나타낸 단면도이며, 도 12는 도 6의 V-V` 방향의 단면을 나타낸 단면도이다.
도 10 내지 도 12를 참조하면, 반도체 기판(201)에 형성되는 소자 분리막(205)에 의해 표준 셀들(SC1, SC2) 각각에서 PMOS 소자들이 NMOS 소자들과 분리될 수 있다. 제1 방향(Y축 방향)으로 소자 분리막(205) 양측에는 채널 영역들(203) 및 활성 영역들(210)이 배치될 수 있다. 도 10을 참조하면, 채널 영역들(203)은 제3 방향(Z축 방향)으로 돌출되는 핀 구조체들에 의해 제공되며, PMOS 소자들 각각에 포함되는 핀 구조체들의 개수가, NMOS 소자들 각각에 포함되는 핀 구조체들의 개수와 다를 수 있다. 다만 이는 하나의 실시예일 뿐이며, 반드시 이와 같은 형태로 한정되지는 않는다.
도 10을 참조하면, 게이트 구조체(220)의 게이트 절연층(222)은 채널 영역들(203)을 제공하는 핀 구조체들을 타고 넘어가는 형상을 가지며, 게이트 도전층(223)은 게이트 절연층(223)과 핀 구조체들을 커버하도록 형성될 수 있다. 따라서, 핀 구조체들의 측면과 상면이 모두 게이트 절연층(222)과 접촉할 수 있다. PMOS 소자와 NMOS 소자 각각에 포함되는 핀 구조체들의 개수가 다른 경우, PMOS 소자에 포함되는 게이트 구조체(220)와 NMOS 소자에 포함되는 게이트 구조체(220)가 제1 방향에서 서로 다른 길이를 가질 수 있다.
활성 영역들(210)은 제2 방향(X축 방향)에서 채널 영역(203)과 연결될 수 있다. 일례로 활성 영역들(210)은 반도체 기판(201)에 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 적용함으로써 형성될 수 있다. 활성 영역들(210)은 하부 활성 컨택들(215)과 연결되며, 일례로 하부 활성 컨택들(215)은 활성 영역들(210)의 일부 영역을 리세스하는 형상으로 형성될 수 있다. 하부 활성 컨택들(215) 각각에 의해, 제2 방향에서 서로 물리적으로 분리된 활성 영역들(205)이 전기적으로 연결될 수도 있다.
하부 활성 컨택들(215) 중 일부는 상부 활성 컨택들(217)과 하부 비아들(245)을 통해 상부 배선들(250) 중 하나와 연결될 수 있다. 또한 하부 활성 컨택들(215) 중 다른 일부는 상부 활성 컨택들(217)과 같은 높이에 배치되는 중간 배선(230)과 직접 연결될 수 있다. 도 11에 도시한 일 실시예에서, 중간 배선(230)과 연결되는 하부 활성 컨택(230)은 NAND 회로에서 출력 노드를 제공하는 활성 영역(210)에 연결될 수 있다.
도 11을 참조하면, 하부 활성 컨택들(215)의 상면은, 게이트 구조체들(220)의 상면보다 높게 위치할 수 있다. 따라서, 게이트 구조체들(220)과 중간 배선(230)은, 라우팅 컨택(225)을 통해 서로 연결될 수 있다. 일례로, 도 11에 도시한 일 실시예에서 중간 배선(230)에 의해 PMOS 소자의 게이트 구조체(220)와 NMOS 소자의 게이트 구조체(220)가 서로 연결될 수 있으며, NAND 회로의 입력 노드들 중 하나가 제공될 수 있다. 도 11에서 중간 배선(230)에 연결되는 게이트 구조체들(220)은, 제2 방향으로 연장되는 게이트 탭 구조체(224)일 수 있다.
앞서 도 6 등을 참조하여 설명한 바와 같이, 중간 배선들(230) 중 적어도 일부는 라우팅 필러 셀들(RFC1, RFC2)에 배치되는 라우팅 배선들(241, 242)을 통해, 서로 연결될 수 있다. 도 12를 참조하면, 중간 배선들(230) 중 하나와 연결되는 제2 라우팅 배선(242)은 제1 방향으로 연장되며, 하부 비아(245)를 통해 상부 배선들(250) 중 하나와 연결될 수 있다. 제2 라우팅 배선(242)은, 제2 방향에서 적어도 하나의 반도체 소자와 인접할 수 있으며, 반도체 소자의 활성 영역(210) 및/또는 게이트 구조체(220)보다 제1 방향에서 더 길게 연장될 수 있다.
도 12를 참조하면, 제2 라우팅 배선(242)의 하부에는 소자 분리막(205)만이 존재하며, 라우팅 필러 셀들(RFC1, RFC2) 각각은 반도체 소자를 포함하지 않을 수 있다. 따라서 라우팅 배선들(241, 242)은 반도체 소자에 연결되는 상부 활성 컨택들(217) 및 중간 배선들(230)로 인한 간섭없이 제1 방향으로 연장될 수 있으며, 라우팅 배선들(241, 242)을 이용하여 표준 셀들(SC1, SC2)의 반도체 소자들을 효율적으로 연결하는 라우팅 경로를 생성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)는 제1 내지 표준 셀들(SC1-SC3), 및 제1 내지 제4 라우팅 필러 셀들(RFC1-RFC4) 등을 포함할 수 있다. 도 13은 반도체 장치(300)의 일부 영역을 도시한 것으로, 반도체 장치(300)는 도 13에 도시한 표준 셀들(SC1-SC3) 및 라우팅 필러 셀들(RFC1-RFC4) 외에 더 많은 표준 셀들과 라우팅 필러 셀들을 포함할 수도 있다.
제1 내지 제3 표준 셀들(SC1-SC3) 각각은 복수의 반도체 소자들을 포함하며, 각 반도체 소자는 활성 영역(310)과 게이트 구조체(320) 등을 포함할 수 있다. 게이트 구조체(320)는 제1 방향(X축 방향)으로 연장되며, 활성 영역(310)은 제2 방향(Y축 방향)에서 게이트 구조체(320)의 양측에 배치되는 하부 활성 컨택(315)과 연결될 수 있다. 제1 내지 제3 표준 셀들(SC1-SC3) 각각은 제1 방향에서 서로 분리되는 PMOS 소자와 NMOS 소자를 포함할 수 있다. 반도체 장치(300)에 포함되는 다른 구성 요소들은 앞서 도 6을 참조하여 설명한 바와 유사할 수 있다.
도 13을 참조하면, 제1 및 제2 표준 셀들(SC1, SC2)에 포함되는 PMOS 소자는, 제3 표준 셀(SC3)에 포함되는 PMOS 소자와 제1 방향에서 서로 다른 길이를 가질 수 있다. 일례로, 제1 및 제2 표준 셀들(SC1, SC2)의 PMOS 소자에 포함되는 활성 영역(310)과 게이트 구조체(320)가, 제1 방향에서 제3 표준 셀(SC3)의 PMOS 소자에 포함되는 활성 영역(310)과 게이트 구조체(320)보다 길게 연장될 수 있다. 도 13을 참조하면, 제1 및 제2 표준 셀들(SC1, SC2)의 PMOS 소자에 포함되는 활성 영역(310)의 제1 방향에서의 길이는, PMOS 소자들 위에 배치되는 제1 전원 배선(M1(VDD))의 제1 방향에서의 폭보다 길 수 있다.
일 실시예에서, 제1 및 제2 표준 셀들(SC1, SC2)의 PMOS 소자에 포함되는 활성 영역들(310) 각각은, 제1 방향에서 서로 분리되는 두 개의 하부 활성 컨택들(315)과 연결될 수 있다. 하나의 활성 영역(310)에 연결되는 두 개의 하부 활성 컨택들(315)은 서로 다른 길이를 가질 수 있다. 다만, 이는 하나의 실시예일 뿐이며, 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 13에 도시한 일 실시예에서, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 같은 회로를 제공할 수 있으며, 일례로 인버터 회로를 제공할 수 있다. 제3 표준 셀(SC3)은 제1 표준 셀(SC1) 및 제2 표준 셀(SC2)과 다른 회로를 제공하며, 일례로 NAND 회로를 제공할 수 있다.
제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각에서, PMOS 소자의 게이트 구조체(320)와 NMOS 소자의 게이트 구조체(320)는 라우팅 컨택(325) 및 중간 배선(330)에 의해 서로 연결될 수 있다. 제1 표준 셀(SC1)에서 게이트 구조체들(320)을 연결하는 중간 배선(330)은, 제1 표준 셀(SC1)에 인접한 제1 라우팅 필러 셀(RFC1)의 제1 라우팅 배선(341)과 연결될 수 있다. 따라서, 제1 라우팅 배선(341)은 제1 표준 셀(SC1)이 제공하는 인버터 회로의 입력 노드에 대응할 수 있다.
한편, 제2 표준 셀(SC2)에서 게이트 구조체들(320)을 연결하는 중간 배선(330)은, 제2 표준 셀(SC2)에 인접한 제2 라우팅 필러 셀(RFC2)의 제2 라우팅 배선(342)과 연결될 수 있다. 따라서, 제2 라우팅 배선(342)은 제2 표준 셀(SC2)이 제공하는 인버터 회로의 입력 노드에 대응할 수 있다.
한편, 제3 표준 셀(SC3)에서 제2 방향으로 같은 위치에 배치되고 제1 방향에서 분리되는 한 쌍의 게이트 구조체들은 중간 배선(330)을 통해 제3 라우팅 필러 셀(RFC3)의 제3 라우팅 배선(343)에 연결될 수 있다. 또한, 다른 한 쌍의 게이트 구조체들에 연결되는 중간 배선(330)은 제4 라우팅 필러 셀(RFC4)의 제4 라우팅 배선(344)에 연결될 수 있다. 따라서, 제3 라우팅 배선(343)과 제4 라우팅 배선(344) 각각은, 제3 표준 셀(SC3)이 제공하는 NAND 회로의 입력 노드들에 대응할 수 있다.
도 13을 참조하면, 제1 라우팅 배선(341)은 제3 표준 셀(SC3)에서 PMOS 소자의 활성 영역(310)을 NMOS 소자의 활성 영역(310)과 연결하는 중간 배선(330)과 하부 배선(370)을 통해 연결될 수 있다. 따라서, 제3 표준 셀(SC3)이 제공하는 NAND 회로의 출력 노드가 제1 표준 셀(SC1)이 제공하는 인버터 회로의 입력 노드와 연결될 수 있다.
한편, 제2 표준 셀(SC2)에서 PMOS 소자의 활성 영역(310)을 NMOS 소자의 활성 영역(310)과 연결하는 중간 배선(330)은 제4 라우팅 배선(344)과 상부 배선(350)을 통해 연결될 수 있다. 따라서, 제2 표준 셀(SC2)이 제공하는 인버터 회로의 출력 노드가 제3 표준 셀(SC3)이 제공하는 NAND 회로의 입력 노드들 중 하나와 연결될 수 있다.
도 13에 도시한 일 실시예에서, 라우팅 배선들(341-344) 중 적어도 일부는 제1 방향에서 서로 다른 길이를 가질 수 있다. 일례로, 제2 라우팅 배선(342)은 제1, 제3, 제4 라우팅 배선들(341, 343, 344)보다 제1 방향에서 더 짧은 길이를 가질 수 있다. 라우팅 배선들(341-344) 각각의 길이는, 라우팅 배선들(341-344)의 일단에 연결되는 상부 배선(350) 또는 하부 배선(370)의 제1 방향에서의 위치에 따라 달라질 수 있다.
제1 라우팅 배선(341)에 연결되는 하부 배선(370)과 제4 라우팅 배선(344)에 연결되는 상부 배선(350)은 제3 방향(Z축 방향)에서 중첩되도록 배치될 수 있다. 도 13에 도시한 일 실시예에서는, 중간 배선들(330)과 상부 배선들(350), 및 라우팅 배선들(341-344)과 함께, 중간 배선들(330)보다 아래에 배치되는 하부 배선들(370)을 이용함으로써, 라우팅 경로를 효과적으로 설계할 수 있다. 또한, 라우팅 경로의 길이를 단축시켜, 반도체 장치(300)의 성능을 개선할 수 있다. 이하, 도 14 및 도 15를 참조하여 더욱 상세히 설명하기로 한다.
도 14는 도 13의 VI-VI` 방향의 단면을 나타낸 단면도이며, 도 15는 도 13의 VII-VII` 방향의 단면을 나타낸 단면도이다.
도 14 및 도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)는 반도체 기판(301)에 형성되는 활성 영역들(310), 활성 영역들(310) 사이에 배치되는 게이트 구조체들(320), 활성 영역들(310)에 연결되는 하부 활성 컨택들(315) 등을 포함할 수 있다. 게이트 구조체들(320)은 제1 방향(Y축 방향)으로 연장되고, 제2 방향(X축 방향)에서 서로 인접한 활성 영역들(310) 사이에 채널 영역(303)이 정의되며, 게이트 구조체들(320) 각각은 채널 영역(303)을 타고 넘어가도록 형성될 수 있다. 한편, 채널 영역(303)과 활성 영역(310)이 형성되지 않는 영역에는, 절연성 물질을 포함하는 소자 분리막(305)이 형성될 수 있다.
하부 활성 컨택들(315)은 게이트 구조체들(320)과 제2 방향에서 인접하며, 활성 영역들(305)에 직접 연결될 수 있다. 하부 활성 컨택들(315)은 금속, 금속 실리사이드, 폴리실리콘 등으로 형성될 수 있다. 하부 활성 컨택들(315) 중 일부는, 그 위에 배치되는 상부 활성 컨택(317) 및 하부 비아(345)를 통해, 상부 배선들(350) 중 적어도 하나와 연결될 수 있다. 일례로, PMOS 소자의 활성 영역들(310) 중 적어도 하나에 연결되는 하부 활성 컨택(315)은, 상부 활성 컨택(317) 및 하부 비아(345)를 통해 제1 전원 배선(M1(VDD))에 연결될 수 있다. 유사하게, NMOS 소자의 활성 영역들(310) 중 적어도 하나에 연결되는 하부 활성 컨택(315)은, 상부 활성 컨택(317) 및 하부 비아(345)를 통해 제2 전원 배선(M1(VSS))에 연결될 수 있다.
도 14에 도시한 단면도에서, 제3 표준 셀(SC3)의 중간 배선들(330) 중 하나와 연결되는 제3 라우팅 배선(343)은, 하부 비아(345)를 통해 상부 배선들(350) 중 하나와 연결될 수 있다. 일례로 제3 라우팅 배선(343)에 연결되는 상부 배선(350)은, 제3 표준 셀(SC3)이 제공하는 NAND 회로에 입력 신호를 전달하는 배선으로 할당될 수 있다.
도 15를 참조하면, 반도체 장치(300)의 적어도 일부 영역에서, 하부 배선(370)과 상부 배선(350)이 제3 방향으로 서로 중첩되어 배치될 수 있다. 앞서 도 13을 참조하여 설명한 바와 같이, 하부 배선(370)은 제1 라우팅 배선(341)을 제3 표준 셀(SC3)에서 출력 노드를 제공하는 중간 배선(330)과 연결할 수 있다. 한편, 하부 배선(370)과 중첩되는 상부 배선(350)은, 제2 표준 셀(SC2)에서 출력 노드를 제공하는 중간 배선(330)을 제4 라우팅 배선(344)과 연결할 수 있다.
하부 배선(370)은 게이트 구조체들(320)과 같은 높이에 배치되며, 게이트 구조체들(320)과 같은 구조를 가질 수 있다. 예를 들어, 하부 배선(370)은 하부 배선 절연층(372) 및 하부 배선 도전층(373)을 포함하며, 하부 배선 절연층(372)은 게이트 절연층(322)과 같은 물질을 포함하고, 하부 배선 도전층(373)은 게이트 도전층(323)과 같은 물질을 포함할 수 있다. 하부 배선(370)은 게이트 구조체들(320)과 같은 공정에서 동시에 형성될 수 있으며, 소자 분리막(305) 위에 형성될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 복수의 표준 셀들(SC1-SC3)과 복수의 라우팅 필러 셀들(RFC1-RFC3)을 포함할 수 있다. 다만, 도 16은 반도체 장치(400)의 일부 영역을 도시한 것으로, 반도체 장치(400)는 더 많은 표준 셀들과 필러 셀들을 포함할 수 있다.
제1 내지 제3 표준 셀들(SC1-SC3) 각각은 복수의 반도체 소자들을 포함하며, 각 반도체 소자는 활성 영역(410)과 게이트 구조체(420) 등을 포함할 수 있다. 게이트 구조체(420)는 제1 방향(X축 방향)으로 연장되며, 활성 영역(410)은 제2 방향(Y축 방향)에서 게이트 구조체(420)의 양측에 배치되는 하부 활성 컨택(415)과 연결될 수 있다. 제1 내지 제3 표준 셀들(SC1-SC3) 각각은 제1 방향에서 서로 분리되는 PMOS 소자와 NMOS 소자를 포함할 수 있다. 반도체 장치(400)에 포함되는 다른 구성 요소들은 앞서 도 6 및 도 13을 참조하여 설명한 바와 유사할 수 있다.
도 16에 도시한 일 실시예에서, 제1 표준 셀(SC1)은 인버터 회로를 제공하고, 제2 표준 셀(SC2)과 제3 표준 셀(SC3) 각각은 NAND 회로를 제공할 수 있다. 제1 표준 셀(SC1)에 포함되는 PMOS 소자와 NMOS 소자 각각의 게이트 구조체(420)는 중간 배선(430)을 통해 제1 라우팅 필러 셀(RFC1)의 제1 라우팅 배선(441)에 연결될 수 있다. 제1 라우팅 배선(441)은 제1 방향으로 연장되어 NMOS 소자 아래에서 하부 배선(470)과 연결되며, 인버터 회로의 입력 노드를 제공할 수 있다.
한편, 제1 표준 셀(SC1)에서 PMOS 소자와 NMOS 소자의 활성 영역(410)은 중간 배선(430)에 의해 서로 연결될 수 있다. 활성 영역(410)을 연결하는 중간 배선(430)은 인버터 회로의 출력 노드에 대응하며, 제1 방향으로 연장되어 하부 비아(445)를 통해 제2 방향으로 연장되는 상부 배선(450)과 연결될 수 있다.
제2 표준 셀(SC2)과 제3 표준 셀(SC3)은 서로 같은 구조를 가질 수 있다. 제2 표준 셀(SC2)을 예시로 참조하면, 제2 표준 셀(SC2)은 2개의 PMOS 소자들과 2개의 NMOS 소자들을 포함하며, 제2 방향에서 같은 위치에 배치되고 제1 방향에서 서로 분리되는 한 쌍의 게이트 구조체들(420)이 중간 배선(430)에 의해 서로 연결될 수 있다. 한 쌍의 게이트 구조체들(420)을 연결하는 중간 배선(430)은 NAND 회로의 입력 노드를 제공할 수 있다.
도 16을 참조하면, 제2 표준 셀(SC2)에 포함되는 한 쌍의 게이트 구조체들(420)에 연결되며 제2 라우팅 필러 셀(RFC2)에 배치되는 제2 라우팅 배선(442)이 제1 방향으로 연장되어 PMOS 소자 위에서 상부 배선(450)에 연결될 수 있다. 마찬가지로, 제3 표준 셀(SC3)에 포함되는 한 쌍의 게이트 구조체들(420)에 연결되며 제3 라우팅 필러 셀(RFC3)에 배치되는 제3 라우팅 배선(443)이 제1 방향으로 연장되어 상부 배선(450)에 연결될 수 있다. 중간 배선(430)과 제2 및 제3 라우팅 배선들(442, 443)에 공통으로 연결되는 상부 배선(450)에 의해, 제1 표준 셀(SC1)이 제공하는 인버터 회로의 출력 노드가 제2 표준 셀(SC2) 및 제3 표준 셀(SC3)이 제공하는 NAND 회로들 각각의 입력 노드에 연결될 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 간단하게 나타낸 평면도이다.
도 17에 도시한 일 실시예에 따른 반도체 장치(500)에서는, 전원 배선들(M1(VDD), M1(VSS))이 표준 셀들(SC1, SC2) 사이의 경계를 따라 배열될 수 있다. 일례로, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 제1 방향(Y축 방향)에서 서로 인접하며, 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 사이의 경계에서 제2 전원 배선(M1(VSS))이 제2 방향으로 연장될 수 있다.
제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각은 반도체 소자들을 포함하며, 일례로 제1 방향에서 서로 분리되는 PMOS 소자와 NMOS 소자를 포함할 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각에 포함되는 활성 영역(510), 하부 활성 컨택(515), 게이트 구조체(520), 중간 배선(530) 등의 구성은, 앞서 설명한 다른 실시예들을 참조하여 이해될 수 있을 것이다.
제1 표준 셀(SC1)은 제2 방향(X축 방향)에서 제1 라우팅 필러 셀(RFC1) 및 제3 라우팅 필러 셀(RFC3)과 인접하며, 제2 표준 셀(SC2)은 제2 방향에서 제2 라우팅 필러 셀(RFC2)과 인접할 수 있다. 도 17을 참조하면, 제1 표준 셀(SC1)에서 제2 방향으로 같은 위치에 배치되는 한 쌍의 게이트 구조체들을 연결하는 중간 배선(530)이 제1 라우팅 필러 셀(RFC1)의 제1 라우팅 배선(541)에 연결될 수 있다. 한편, 제1 표준 셀(SC1)에서 제2 방향으로 같은 위치에 배치되는 다른 한 쌍의 게이트 구조체들을 연결하는 중간 배선(530)은 제3 라우팅 필러 셀(RFC3)의 제3 라우팅 배선(543)에 연결될 수 있다.
한편, 제2 표준 셀(SC2)에서 제2 방향으로 같은 위치에 배치되는 한 쌍의 게이트 구조체들을 연결하는 중간 배선(530)은 제2 라우팅 필러 셀(RFC2)의 제2 라우팅 배선(542)에 연결될 수 있다. 제2 라우팅 필러 셀(RFC2)은, 제1 방향에서 제3 라우팅 배선 셀(RFC3)과 인접하도록 배치될 수 있다. 따라서, 도 16에 도시한 바와 같이, 제3 방향(Z축 방향)으로 제2 전원 배선(M1(VSS))의 아래에서 제2 라우팅 배선(542)과 제3 라우팅 배선(543)이 일체로 연결될 수 있다.
도 17에 도시한 일 실시예에서는, 상기 설명한 바와 같이, 라우팅 필러 셀들(RFC1-RFC3) 각각에 포함되는 라우팅 배선들(541-543)을 이용하여 표준 셀들(SC1, SC2) 각각의 중간 배선(530)을 서로 연결할 수 있다. 따라서, 반도체 소자들보다 제3 방향에서 위에 배치되는 상부 배선들을 거치지 않고 반도체 소자들을 서로 연결하는 라우팅 경로를 확보할 수 있으므로, 상부 배선들의 설계 자유도를 개선하고, 반도체 소자들을 연결하는 라우팅 경로를 효과적으로 설계함과 동시에, 라우팅 경로를 단축시켜 반도체 장치(500)의 성능을 개선할 수 있다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위해 제공되는 도면들이다.
먼저 도 18을 참조하면, 메모리 장치(600)는 셀 영역(610) 및 주변 회로 영역(620)을 포함할 수 있다. 주변 회로 영역(620)은 로우 디코더(621), 전압 생성기(622), 페이지 버퍼(623), 입출력 회로(624), 및 제어 로직(625) 등을 포함할 수 있다.
셀 영역(610)은 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드라인(WL), 접지 선택 라인(GSL), 공통 소스 라인(CSL)을 통해 로우 디코더(621)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(623)와 연결될 수 있다.
로우 디코더(621)는 컨트롤 로직(625) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 스트링 선택 라인(SSL), 워드라인(WL), 접지 선택 라인(GSL), 공통 소스 라인(CSL)을 구동하기 위한 전압들을 셀 영역(610)에 입력할 수 있다. 전압 생성기(622)는 컨트롤 로직(625)의 제어에 응답하여 메모리 장치(600)의 동작에 필요한 전압을 생성할 수 있다. 일례로, 주변 회로 영역(620)은 반도체 소자들에 입력되는 전원 전압의 레벨에 따라 고전압 영역, 저전압 영역으로 구분될 수 있으며, 실시예에 따라 고전압 영역보다 작고 저전압 영역보다 큰 전원 전압을 입력받는 중전압 영역을 더 포함할 수도 있다.
입출력 회로(624)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(623)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(623)가 셀 영역(610)으로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(624)는 외부 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(625)에 전달할 수 있다.
셀 영역(910)을 제외한 주변 회로 영역(620)은, 앞서 도 1 내지 도 17을 참조하여 설명한 바와 같은 레이아웃으로 설계될 수 있다. 일례로, 주변 회로 영역(920)에 포함되는 로우 디코더(921), 전압 생성기(922), 페이지 버퍼(923), 입출력 회로(924), 및 컨트롤 로직(925) 등을 설계하기 위해, 표준 셀들과 필러 셀들을 배치하고, 라우팅 경로를 확보하기 어려운 표준 셀이 존재하면, 해당 표준 셀과 인접하는 라우팅 필러 셀을 추가로 배치하고 다른 표준 셀들과 필러 셀들의 위치를 조정할 수 있다. 또는, 해당 표준 셀에 인접한 필러 셀이 존재하는 경우, 해당 필러 셀을 라우팅 필러 셀로 치환할 수도 있다. 라우팅 필러 셀은 표준 셀 내의 중간 배선과 같은 높이에서 연결되는 라우팅 배선을 포함할 수 있으며, 라우팅 배선을 상부 배선 및/또는 하부 배선과 연결하여 해당 표준 셀을 다른 적어도 하나의 표준 셀과 연결할 수 있다.
실시예들에 따라, 셀 영역(910)과 주변 회로 영역(920)은 서로 다른 기판에 형성되어 상하 방향에서 적층될 수 있다. 도 19를 참조하면, 반도체 장치(700)는 수직 방향(Z축 방향)으로 적층되는 제1 영역(710) 및 제2 영역(720)을 포함할 수 있다. 제1 영역(710)은 주변 회로 영역으로서, 제1 기판 상에 형성되는 로우 디코더(DEC), 페이지 버퍼(PB), 및 주변 회로(PC)를 포함할 수 있다. 일례로 주변 회로(PC)는 전압 생성기, 소스 드라이버, 입출력 회로 등을 포함할 수 있다.
제2 영역(720)은 셀 영역으로서, 제2 기판 상에 형성되는 메모리 셀 어레이들(MCA) 및 제1 및 제2 관통 배선 영역들(TB1, TB2)을 포함할 수 있다. 제1 및 제2 관통 배선 영역들(TB1, TB2) 각각에는 제1 영역(710)과 제2 영역(720)을 서로 연결하며 수직 방향으로 연장되는 관통 배선들이 배치될 수 있다. 메모리 셀 어레이들(MCA) 각각은 제1 방향(Y축 방향)을 따라 배열되는 셀 블록들(CBK)을 포함할 수 있다. 실시예들에 따라, 셀 블록들(CBK) 중 적어도 일부 사이에는 적어도 하나의 더미 블록이 배치될 수도 있다.
제1 영역(710)은 상기 회로들을 구현하기 위한 복수의 반도체 소자들 및 반도체 소자들과 연결되는 배선들을 포함할 수 있다. 본 발명의 일 실시예에 따라 제1 영역(710)을 구현하는 경우, 제1 영역(710)은 반도체 소자들을 연결하는 하부 배선들, 중간 배선들, 상부 배선들을 포함할 수 있으며, 중간 배선들 중 적어도 일부는 표준 셀에 인접한 라우팅 필러 셀의 라우팅 배선을 통해 하부 배선 및/또는 상부 배선에 연결될 수 있다.
다음으로 도 20을 참조하면, 반도체 장치(800)는 수직 방향(Z축 방향)으로 적층되는 제1 영역(810) 및 제2 영역(820)을 포함할 수 있다. 제1 영역(810)은 주변 회로 영역이고, 제2 영역(820)은 셀 영역일 수 있다. 제1 영역(810)과 제2 영역(820) 각각의 구성은 앞서 도 19를 참조하여 설명한 바와 유사할 수 있다.
다만 앞서 도 19를 참조하여 설명한 일 실시예와 달리, 도 20에 도시한 일 실시예에서는 주변 회로 영역을 포함하는 제1 영역(810)이 뒤집어진 상태로 제2 영역(820)과 결합될 수 있다. 따라서, 제1 영역(810)에 포함되며 로우 디코더(DEC), 페이지 버퍼(PB), 및 주변 회로(PC)를 제공하는 반도체 소자들과, 제2 영역(820)에 포함되는 게이트 전극층들, 비트라인들 등이 제1 영역(810)의 제1 기판과 제2 영역(820)의 제2 기판 사이에 배치될 수 있다. 일례로, 도 20에 도시한 일 실시예에서는, 제1 영역(810)과 제2 영역(820) 각각을 서로 다른 별도의 웨이퍼에 형성한 후, 제1 영역(810) 또는 제2 영역(820)을 뒤집어서 부착함으로써 메모리 장치(800)를 형성할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400, 500: 반도체 장치
110, 210, 310, 410, 510: 활성 영역
120, 220, 320, 420, 520: 게이트 구조체
130, 230, 330, 430, 530: 중간 배선
141, 142, 241, 242, 341, 342, 343, 344, 441, 442, 443, 541, 542, 543: 라우팅 배선
150, 250, 350, 450: 상부 배선들

Claims (10)

  1. 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 구조체, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 게이트 구조체의 양측에 배치되는 활성 영역을 각각 포함하는 복수의 반도체 소자들; 및
    상기 복수의 반도체 소자들에 연결되는 복수의 배선 패턴들; 을 포함하고,
    상기 복수의 배선 패턴들은 상기 기판의 상면에 수직하는 제3 방향에서 상기 복수의 반도체 소자들 위에 배치되는 복수의 상부 배선들, 상기 제3 방향에서 상기 복수의 반도체 소자들과 상기 복수의 상부 배선들 사이에 배치되는 복수의 중간 배선들, 및 상기 제1 방향에서 상기 활성 영역보다 길게 연장되며 상기 제2 방향에서 상기 복수의 반도체 소자들 중 적어도 하나와 인접하는 라우팅 배선을 포함하며,
    상기 라우팅 배선은 상기 복수의 중간 배선들 중 적어도 하나와 상기 제1 방향 또는 상기 제2 방향에서 연결되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 상부 배선들 각각을 상기 복수의 반도체 소자들 중 적어도 하나에 연결하는 복수의 컨택들; 을 더 포함하며,
    상기 복수의 중간 배선들 및 상기 라우팅 배선은 상기 제3 방향에서 상기 복수의 컨택들과 같은 높이에 배치되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 상부 배선들은 상기 제2 방향으로 연장되며,
    상기 복수의 상부 배선들은 상기 복수의 반도체 소자들 중 복수의 PMOS 소자들과 중첩되는 제1 전원 배선, 상기 복수의 반도체 소자들 중 복수의 NMOS 소자들과 중첩되는 제2 전원 배선, 및 상기 제1 방향에서 상기 제1 전원 배선 및 상기 제2 전원 배선과 분리되는 복수의 신호 배선들을 포함하는, 반도체 장치
  4. 제3항에 있어서,
    상기 라우팅 배선은 상기 복수의 신호 배선들 중 적어도 하나와 연결되는, 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 반도체 소자들 중 복수의 PMOS 소자들이 배치되는 PMOS 소자 영역, 상기 복수의 반도체 소자들 중 복수의 NMOS 소자들이 배치되는 NMOS 소자 영역, 및 상기 PMOS 소자 영역 및 상기 NMOS 소자 영역과 다른 소자 분리 영역을 더 포함하며,
    상기 PMOS 소자 영역, 상기 NMOS 소자 영역, 및 상기 소자 분리 영역은 상기 제1 방향으로 배열되는, 반도체 장치.
  6. 제5항에 있어서,
    상기 라우팅 배선은 상기 PMOS 소자 영역 및 상기 NMOS 소자 영역 중 적어도 하나를 가로지르며 상기 제1 방향으로 연장되는, 반도체 장치.
  7. 제6항에 있어서,
    상기 소자 분리 영역은, 상기 제1 방향에서 상기 PMOS 소자 영역과 상기 NMOS 소자 영역 사이에 배치되는 제1 소자 분리 영역, 상기 제1 방향에서 상기 PMOS 소자 영역 위에 배치되는 제2 소자 분리 영역, 및 상기 제1 방향에서 상기 NMOS 소자 영역 아래에 배치되는 제3 소자 분리 영역을 포함하고,
    상기 라우팅 배선은, 상기 제1 소자 분리 영역에서 상기 복수의 중간 배선들 적어도 하나와 연결되는, 반도체 장치.
  8. 기판의 상면에 평행하고 서로 교차하는 제1 방향 및 제2 방향으로 배열되며, 복수의 반도체 소자들을 각각 포함하는 복수의 표준 셀들; 및
    상기 복수의 표준 셀들 중 적어도 일부 사이에 배치되고, 적어도 하나의 라우팅 필러 셀을 포함하는 복수의 필러 셀들; 을 포함하며,
    상기 라우팅 필러 셀은, 상기 라우팅 필러 셀과 상기 제2 방향에서 인접한 이웃 표준 셀에 포함되는 상기 복수의 반도체 소자들 중 적어도 하나와 중간 배선을 통해 연결되는 라우팅 배선을 포함하고,
    상기 라우팅 배선은 상기 복수의 반도체 소자들 각각의 게이트 구조체와 평행하게 상기 제1 방향을 따라 연장되며,
    상기 중간 배선과 상기 라우팅 배선은 상기 복수의 반도체 소자들에 연결되는 컨택들과 같은 높이에 배치되는, 반도체 장치.
  9. 복수의 반도체 소자들을 각각 포함하고 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되며, 제1 표준 셀 및 제2 표준 셀을 포함하는 복수의 표준 셀들; 및
    상기 복수의 표준 셀들 중 적어도 일부 사이에 배치되며, 제1 라우팅 필러 셀과 제2 라우팅 필러 셀을 포함하는 복수의 필러 셀들; 을 포함하며,
    상기 제1 라우팅 필러 셀은 상기 제1 표준 셀의 게이트 구조체와 제1 중간 배선을 통해 연결되는 제1 라우팅 배선을 포함하고, 상기 제2 라우팅 필러 셀은 상기 제2 표준 셀의 게이트 구조체와 제2 중간 배선을 통해 연결되는 제2 라우팅 배선을 포함하며,
    상기 제1 라우팅 배선, 상기 제2 라우팅 배선, 상기 제1 중간 배선, 및 상기 제2 중간 배선은 같은 높이에 배치되며, 상기 제1 중간 배선은 상기 제1 표준 셀과 상기 제1 라우팅 필러 셀 사이의 경계에서 상기 제1 라우팅 배선과 상기 제2 방향으로 연결되고, 상기 제2 중간 배선은 상기 제2 표준 셀과 상기 제2 라우팅 필러 셀 사이의 경계에서 상기 제2 라우팅 배선과 상기 제2 방향으로 연결되는, 반도체 장치.
  10. 복수의 표준 셀들을 포함하는 반도체 장치의 레이아웃 방법에 있어서,
    표준 셀 라이브러리를 참조하여 상기 복수의 표준 셀들 중 제1 표준 셀과 제2 표준 셀을 포함하는 둘 이상의 표준 셀들을 선택하고, 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 배치하는 단계;
    상기 제1 표준 셀과 인접하는 제1 라우팅 필러 셀 및 상기 제2 표준 셀과 인접하는 제2 라우팅 필러 셀을 배치하는 단계;
    상기 제1 표준 셀의 게이트 구조체를 상기 제1 라우팅 필러 셀의 제1 라우팅 배선과 연결하는 제1 중간 배선을 상기 제1 라우팅 배선과 같은 높이에 배치하고, 상기 제2 표준 셀의 게이트 구조체를 상기 제2 라우팅 필러 셀의 제2 라우팅 배선과 연결하는 제2 중간 배선을 상기 제2 라우팅 배선과 같은 높이에 배치하는 단계; 및
    상기 배치된 표준 셀들을 서로 연결하는 복수의 상부 배선들을 배치하는 단계; 를 포함하는, 반도체 장치의 레이아웃 방법.
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