JP4190242B2 - 半導体メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリに関し、詳しくは同半導体メモリのレイアウト構造の改良に関する。
【0002】
【従来の技術】
図7に、スタティック型半導体メモリ(SRAM)のメモリセルの等価回路を示す。同図7に示されるように、このメモリセルは、インバータIV1及びインバータIV2と、NチャネルトランジスタからなるトランスファゲートT5及びT6とを備えて構成されている。そして、インバータIV1は、PチャネルトランジスタT1及びNチャネルトランジスタT2によって構成されている。また、インバータIV2は、PチャネルトランジスタT3及びNチャネルトランジスタT4にて構成されている。そして、上記インバータIV1及びIV2は、電源「Vcc」と接地との間で常時給電状態が維持されるかたちで互いにループ接続されており、この各接続点にあたるノードND1及びノードND2において、互いに論理レベルの反転したデータが記憶保持される構成となっている。
【0003】
図8に、上記半導体メモリを半導体基板上に構成する際の従来のレイアウト構造の一例を示す。同図8に示されるように、インバータIV1及びIV2の各PチャネルトランジスタT1、T3、及びインバータIV1及びIV2の各NチャネルトランジスタT2、T4とは互いに対称に形成されている。
【0004】
詳しくは、Nウェル側には、インバータIV1及びIV2の各PチャネルトランジスタT1、T3が形成されている。一方、Pウェル側には、インバータIV1及びIV2の各NチャネルトランジスタT2、T4が形成されている。更に、Pウェルには、2つのトランスファゲートT5、T6がそれらの各ドレインを上記各NチャネルトランジスタT2、T4の各ドレインと共有するかたちで形成されている。
【0005】
上記インバータIV1を構成するPチャネルトランジスタT1のゲート電極GとNチャネルトランジスタT2のゲート電極Gとは、ポリシリコンからなると共に、同じくポリシリコンからなるゲート配線GL1と一体的に形成されている。また、上記インバータIV2を構成するPチャネルトランジスタT3のゲート電極GとNチャネルトランジスタT4のゲート電極Gとは、ポリシリコンからなると共に、同じくポリシリコンからなるゲート配線GL2と一体的に形成されている。更に、上記各トランスファゲートT5、T6のゲート電極Gは、ポリシリコンからなると共に同ポリシリコンからなるワード線WLと一体的に形成されている。
【0006】
そして、こうした各トランジスタ上には、図示しない層間絶縁膜が形成されており、同層間絶縁膜上には、図中ハッチングを施して示すように金属配線ML1、ML2が形成されている。そして、この金属配線ML1により、インバータIV1のPチャネルトランジスタT1のドレインDとNチャネルトランジスタT2のドレインDとが電気的に接続されている。また、金属配線ML2により、インバータIV2のPチャネルトランジスタT3のドレインDとNチャネルトランジスタT4のドレインDとが電気的に接続されている。
【0007】
ところで、上記のようにCMOS回路を用いてメモリセルを構成する場合においては、通常、PウェルとNウェルとの間にこれらを例えばロコス(Local Oxidation Of Silicon)分離等で分離する素子分離領域が形成される。そして、この素子分離領域のために、PチャネルトランジスタT1、T3の各活性領域(ドレインD及びソースS)とNチャネルトランジスタT2、T4の各活性領域(ドレインD及びソースS)との間には、所定の間隔ΔLを有する非活性領域ND1が設けられることとなる。更に、NチャネルトランジスタT2、T5とメモリセルの境界とによって非活性領域ND2が、また、NチャネルトランジスタT4、T6とメモリセルの境界とによって非活性領域ND3がそれぞれ区画形成されることとなる。
【0008】
こうした非活性領域ND1〜ND3は半導体素子の形成されない領域であるために、こうした非活性領域ND1〜ND3の存在がメモリセルの面積増大の原因となっていた。このため、例えば下記非特許文献1に見られるように、非活性領域ND1の面積等を削減すべく、メモリセルの幅Wを低減するように、インバータIV1及びIV2の各トランジスタを非対称的にレイアウトすることも提案されている。これによりメモリセルの面積の増大を抑制することができるようになる。
【0009】
【非特許文献1】
K.Noda, K.Matsui, T.Itani, H.Iwasaki, K.Urabe, H.Miyamoto, K.Tokashiki, H.Kawamoto, M.Satoh, K.Yoshida, K.Kishimoto, K.Koyanagi, and T.Tanigawa 「A 2.9μm2 Embedded SRAM Cell with Co-Salicide Direct-Strap Technology for 0.18μm High Performance CMOS Logic」IEEE1998
【0010】
【発明が解決しようとする課題】
上記非特許文献1に記載のSRAMによれば、確かにメモリセルの面積の増大を抑制することができるようになる。ただし、こうした構造では、各トランジスタ間の電気的な接続に対して、例えばトランジスタの拡散層とゲート電極とを短絡するかたちでコンタクトホール及び同コンタクトホール内のプラグを形成する等、特殊なプロセスが必要とされることになる。
【0011】
本発明はこうした実情に鑑みてなされたものであり、その目的は、通常のプロセスを用いながらも、メモリセルの面積を好適に低減することのできる半導体メモリを提供することにある。
【0012】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項1記載の発明は、互いにループ接続された2つのCMOSインバータの各接続点にあたる2つのノードにおいて、互いに論理レベルの反転したデータが記憶保持される半導体メモリにおいて、前記各インバータのNチャネルトランジスタのドレインとPチャネルトランジスタのドレインとの間の接続、及びこれら2つのインバータのループ接続が複数の配線層の配線を介して行われることをその要旨とする。
【0013】
上記構成では、各インバータのNチャネルトランジスタのドレインとPチャネルトランジスタのドレインとの間の接続、及びこれら2つのインバータのループ接続とが複数の配線層の配線を介して行われる。このように複数の配線層を介して接続を行うことで、各メモリセルにおいて配線の占める面積を低減することができるようになる。これにより、メモリセル内の非活性領域の面積を低減するように各インバータを配置した場合であれ、簡易なプロセスにて配線を行うことができるようになる。したがって、上記構成によれば、通常のプロセスを用いながらも、メモリセルの面積を好適に低減することができるようになる。
【0014】
なお、この際、メモリセルは、各インバータのNチャネルトランジスタ及びPチャネルトランジスタ間を分離する方向に対するそれに直交する方向の比が「3」以上となるようにすることが望ましい。
【0015】
また、上記請求項1記載の発明は、請求項2記載の発明によるように、前記各接続が、ゲート電極の形成されている層を除く配線層の配線を介して行われるようにしてもよい。
【0016】
請求項3記載の発明は、互いにループ接続された2つのCMOSインバータの各接続点にあたる2つのノードにおいて、互いに論理レベルの反転したデータが記憶保持されるメモリセルを備える半導体メモリにおいて、前記各インバータの2つのトランジスタのゲート電極は、該ゲート電極の形成されている層で同ゲート電極と同一部材のゲート配線にて接続されており、前記各インバータの一方のトランジスタのドレインと他方のインバータの前記ゲート配線とは第1の配線層の配線を介して接続されているとともに、前記各インバータのPチャネルトランジスタのドレインとNチャネルトランジスタのドレインとは前記第1の配線層よりも上層の第2の配線層の配線を介して接続されてなることをその要旨とする。
【0017】
上記構成では、各インバータの一方のトランジスタのドレインと他方のインバータのゲート配線とが第1の配線層の配線を介して接続されるとともに、各インバータのPチャネルトランジスタのドレインとNチャネルトランジスタのドレインとがそれよりも上層の第2の配線層の配線を介して接続される。こうした態様にて2層に分けて配線を形成することで、各インバータの一方のトランジスタのドレインと他方のインバータのゲート配線との接続にかかる配線と、各インバータのPチャネルトランジスタのドレインとNチャネルトランジスタのドレインとの接続にかかる配線とのショートを回避することができる。このため、これら2層にわたって形成される配線の当該半導体基板面への投影図をオーバーラップもしくは極力近接させることができる。したがって、上記構成によれば、各インバータの各ゲート配線同士を極力近接する構成とすることができ、ひいては、通常のプロセスを用いながらも、メモリセルの面積を好適に低減することができるようになる。
【0018】
請求項4記載の発明は、請求項3記載の発明において、当該メモリセルは、前記各インバータについて、その一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第1のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第2のトランスファゲートとを備え、且つ前記第1のトランスファゲートは、前記一方のインバータのNチャネルトランジスタとドレインを共有して構成されるものであり、前記一方のインバータのPチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは第1の配線層として敷設された第1の配線を介して接続されているとともに、前記他方のインバータのNチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは同第1の配線層として敷設された第2の配線を介して接続されており、前記第1の配線と前記第1のトランスファゲートのドレインとの間と、前記他方のインバータのPチャネルトランジスタのドレインと前記第2の配線と前記第2のトランスファゲートのドレインとの間とは、前記第2の配線層として敷設された配線を介してそれぞれ接続されてなることをその要旨とする。
【0019】
上記構成では、第1の配線と第1のトランスファゲートのドレインとが第2の配線層の配線を介して接続されている。この第1のトランスファゲートは、一方のインバータのNチャネルトランジスタとドレインを共有している。したがって、この第2の配線層の配線を介して、一方のインバータのPチャネルトランジスタのドレインとNチャネルトランジスタのドレインとが接続される。しかも、この配線が第2の配線層として敷設されているために、上記第2の配線との干渉(ショート)も回避することができる。
【0020】
また、他方のインバータのPチャネルトランジスタのドレインと第2の配線と第2のトランスファゲートのドレインとが第2の配線層の配線を介して接続されている。ここで、第2の配線は、他方のインバータのNチャネルトランジスタのドレインと電気的に接続されている。このため、この第2の配線層の配線を介して、他方のインバータのPチャネルトランジスタのドレインとNチャネルトランジスタのドレインとが接続される。しかも、この配線が第2の配線層として敷設されているために、上記第1の配線との干渉(ショート)も回避することができる。
【0021】
請求項5記載の発明は、請求項3記載の発明において、当該メモリセルは、前記各インバータについて、その一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第1のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第2のトランスファゲートとを備え、且つ前記第1のトランスファゲートは、前記一方のインバータのNチャネルトランジスタとドレインを共有して構成されるものであり、前記一方のインバータのPチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは前記第1の配線層として敷設された第1の配線を介して接続されているとともに、前記他方のインバータのPチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは同第1の配線層として敷設された第2の配線を介して接続され、更に前記他方のインバータのNチャネルトランジスタのドレインと前記第2のトランスファゲートのドレインとは同第1の配線層として敷設された第3の配線を介して接続されており、前記第1の配線と前記第1のトランスファゲートのドレインとの間と、前記第2の配線と前記第3の配線との間とは、前記第2の配線層として敷設される配線を介して接続されてなることをその要旨とする。
【0022】
上記構成では、第1の配線と第1のトランスファゲートのドレインとが第2の配線層の配線を介して接続されている。ここで、第1の配線は、一方のインバータのPチャネルトランジスタのドレインと電気的に接続されている。また、第1のトランスファゲートは、一方のインバータのNチャネルトランジスタとドレインを共有している。このため、上記第2の配線層の配線を介して、一方のインバータのNチャネルトランジスタのドレインとPチャネルトランジスタのドレインとが接続される。しかも、この配線が第2の配線層として敷設されるために、第3の配線との干渉(ショート)を回避することができる。
【0023】
一方、第2の配線と第3の配線とが第2の配線層の配線を介して接続されている。ここで、第2の配線は、他方のインバータのPチャネルトランジスタのドレインと電気的に接続されている。また、第3の配線は、他方のインバータのNチャネルトランジスタのドレインと電気的に接続されている。このため、当該第2の配線層の配線によって、他方のインバータのPチャネルトランジスタのドレインとNチャネルトランジスタのドレインとが接続される。
【0024】
請求項6記載の発明は、請求項5記載の発明において、前記第1及び第2のトランスファゲートのソースは、前記第2の配線層として敷設された導電物を介して前記第2の配線層よりも上層の第3の配線層として敷設されたビット線と接続されるものであって、且つ前記第2の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにすることをその要旨とする。
【0025】
上記構成によれば、第2の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにしている。これにより、ビット線間の間隔の拡大を抑制することができるようになる。特に、半導体装置の製造プロセスによっては、上層の配線層ほど配線間の間隔の最小値を大きくせざるを得なくなることがあるが、上記構成によれば、第3の配線層における配線間の間隔の増大を抑制できる。
【0026】
請求項7記載の発明は、互いに同一でない複数のセルを1単位として、前記セルを2単位以上配列したことをその要旨とする。
上記構成によれば、隣接するセルの空き領域を互いに重複利用することが可能となり、ひいては、メモリセルの面積を好適に低減することができるようになる。
なお、本発明において、CMOSという用語は、相補型金属−酸化物−半導体という意味以外に、金属に代えて例えばポリシリコンを用いるなど、その趣旨を逸脱しない範囲で解釈できることは勿論である。
【0027】
【発明の実施の形態】
(第1の実施形態)
以下、本発明にかかる半導体メモリの第1の実施形態について、図面を参照しつつ説明する。
【0028】
本実施形態の半導体メモリのメモリセルも、先の図7に示したSRAM型半導体メモリのメモリセルとして構成されている。図1は、同メモリセルの本実施形態にかかるレイアウト構造を示す図である。図1(a)は、メモリセルについて、その半導体基板に形成された各トランジスタのレイアウトを示す図である。
【0029】
同図1(a)に示すように、上記インバータIV1を構成するPチャネルトランジスタT1のゲート電極GとNチャネルトランジスタT2のゲート電極Gとは、ポリシリコンからなると共に、これと同一部材からなるゲート配線GL1と一体的に形成されている。このゲート配線GL1の線幅に対する中心線は、図示しないビット線の線方向(図中、縦方向)に沿って略直線となるように形成されている。また、上記インバータIV2を構成するPチャネルトランジスタT3のゲート電極GとNチャネルトランジスタT4のゲート電極Gとは、ポリシリコンからなると共に、これと同一部材からなるゲート配線GL2と一体的に形成されている。このゲート配線GL2の線幅に対する中心線も、図示しないビット線の線方向(図中、縦方向)に沿って略直線となるように形成されている。更に、上記各トランスファゲートT5、T6のゲート電極Gは、ポリシリコンからなると共に、これと同一部材からなるワード線WLと一体的に形成されている。このワード線WLの線幅に対する中心線も略直線であるとともに、上記各ゲート配線GL1,GL2の線幅に対する中心線に対して略直交している。
【0030】
そして、各インバータIV1、IV2は、PチャネルトランジスタT1のドレインが、PチャネルトランジスタT3のドレインDとNチャネルトランジスタT4のドレインDとを結ぶ線と交わるように配置されている。詳しくは、PチャネルトランジスタT3のドレインDとNチャネルトランジスタT4のドレインDとについて、それらのチャネルの反対側の端部の結ぶ線よりも、PチャネルトランジスタT1のドレインDがゲート配線GL2側に配置されている。なお、メモリセルのワード線WLの走る方向(図中、横方向)の長さを極力縮小すべく、PチャネルトランジスタT3のドレインDは、ゲート配線GL1の線幅に対する中心線の延長線と重なるように配置することが望ましい。この際、ゲート配線GL2のうちPチャネルトランジスタT1と対向する部分においてそれと離間する側に偏倚されるように歪曲させるとともに、ゲート配線GL1のうちNチャネルトランジスタT4のドレインDと対向する部分においてそれと離間する側に偏倚するように歪曲させることが望ましい。これにより、各インバータIV1、IV2(各ゲート配線GL1、GL2)を極力近接させて配置することができる。
【0031】
また、ゲート配線GL1は、トランジスタT1のゲート電極Gにつながる部分でゲート配線GL2側に偏倚するように歪曲されて形成することが望ましい。同様に、ゲート配線GL2は、トランジスタT4のゲート電極Gにつながる部分でゲート配線GL1側に偏倚するように歪曲されて形成することが望ましい。これにより、メモリセルの幅をいっそう縮小することができる。
【0032】
また、上記トランスファゲートT5のドレインDは、トランジスタT2のドレインDと共有されている。詳しくは、NチャネルトランジスタT2及びトランスファゲートT5の各ソースS、チャネル及びドレインDを形成する活性領域は、略L字状に形成されている。すなわち、ゲート配線GL1の線方向に直交する態様にてインバータIV2側へ延びる活性領域は、ゲート配線GL2の延長線上に重なるように90度折れ曲がって形成されている。
【0033】
上記レイアウトによって、例えばロコス分離等で分離されたPチャネルトランジスタT1、T3及びNチャネルトランジスタT2、T4間の所定の間隔ΔLを有する非活性領域nd1の横幅wを、先の図8に示したものの横幅Wよりも小さくすることができる。このため、例えば非活性領域nd1の面積は、先の図8に示した非活性領域ND1の面積と比較して小さくなる。ちなみに、このメモリセルは、ワード線WLの走る方向(図中、横方向)の長さに対する図示しないビット線の走る方向(図中、縦方向)の長さの比を「3」以上として形成することが望ましい。
【0034】
図2は、こうしたメモリセルの配置態様を示す図である。同図2(a)に示すように、この半導体メモリは、一点鎖線にて囲って示した4つのメモリセルを単位とし、このメモリセルがワード線WLの走る方向(図中、横方向)と、図示しないビット線の走る方向(図中、縦方向)とに周期的に形成されている。
【0035】
詳しくは、各メモリセルは、図2(b)に示すような態様にて周期的に繰り返し形成されている。すなわち、ワード線WLの走る方向(図中、横方向)である行方向に対しては、各メモリセルが2つのメモリセルを単位として周期的に形成されている。
【0036】
そして、各メモリセルは、そのインバータIV1、IV2を構成する各トランジスタT1〜T4のソースSを、行方向に隣接するメモリセルの各インバータを構成する各トランジスタT1〜T4のソースSと共有する。
【0037】
一方、図示しないビット線の走る方向(図中、縦方向)である列方向に対しては、2列を単位として周期的に形成されている。これにより、Pウェル及びNウェルの2つのメモリセル間での共有を図る。また、列方向に隣接するトランスファゲート間でソースを共有する。
【0038】
なお、これら4つのメモリセルを単位とする各メモリセルは、微妙に異なる形状となっていてもよい。
こうした態様にて配置される各メモリセルにおいて、各インバータIV1、IV2の各トランジスタのドレイン間の電気的な接続と、これら2つのインバータIV1、IV2のループ接続とは、図1(b)及び図1(c)に示すように2層の配線層を介して行われる。
【0039】
図1(b)は、半導体基板の上方に形成される第1層目の配線層の配線(以下で「導電物」と呼ぶものも含む)の形成態様を示す図である。同図1(b)では、この第1層目に形成されている配線をハッチングを施して示してある。これら各配線は、アルミニウムを素材とする。
【0040】
ここで、配線FL1は、インバータIV1のPチャネルトランジスタT1のドレインDとインバータIV2のゲート配線GL2とを電気的に接続するためのものである。詳しくは、PチャネルトランジスタT1のドレインD上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグpd1が充填されている。また、ゲート配線GL2上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグpg2が充填されている。そして、これら各プラグpd1、pg2は、配線FL1によって接続される。なお、ゲート配線GL2のうちの配線FL1とのコンタクト領域は、換言すればプラグpg2の形成領域は、図1(a)に示したように、その幅がその両側の部分と比べて拡大されている。
【0041】
また、配線FL2は、インバータIV2のNチャネルトランジスタT4のドレインDとインバータIV1のゲート配線GL1とを電気的に接続するためのものである。詳しくは、NチャネルトランジスタT4のドレインD上に形成されるプラグpd4と、ゲート配線GL1上に形成されるプラグpg1とが配線FL2によって接続される。なお、ゲート配線GL1のうちの配線FL2とのコンタクト領域は、換言すればプラグpg1の形成領域は、図1(a)に示したように、その幅がその両側の部分と比べて拡大されている。
【0042】
更に、配線FL3は、インバータIV1及びインバータIV2の各NチャネルトランジスタT2及びT4の各ソースを電気的に接続するための配線であり、これは実際には、接地電位に保たれる配線としてワード線WLの走る方向(図中、横方向)に延びている。詳しくは、この配線FL3は、トランジスタT2のソース上に形成されるプラグps2と、トランジスタT4のソース上に形成されているプラグps4とに接続されている。
【0043】
また、導電物sm1は、トランジスタT1のソースSと電気的に接続される。詳しくは、この導電物sm1は、トランジスタT1のソースS上に形成されるプラグps1と接続されている。この導電物sm1は、トランジスタT2と離間する側に延びている。詳しくは、この導電物sm1は、プラグps1との接続面から図中縦方向に向かって延びている。
【0044】
更に、導電物dm3、sm3は、トランジスタT3のドレインD、ソースS上にそれぞれ形成されるプラグpd3、ps3とそれぞれ接続されている。導電物dm5、sm5は、トランスファゲートT5のドレインD、ソースS上にそれぞれ形成されるプラグpd5、ps5とそれぞれ接続されている。導電物dm6、dm6は、トランスファゲートT6のドレインD、ソースS上にそれぞれ形成されるプラグpd6、ps6とそれぞれ接続されている。
【0045】
なお、これら第1層目の配線層に形成される部材は、半導体基板及び同第1層目の配線層間に形成される各プラグps1〜ps6、pd1〜pd6との接続面において、これら各プラグps1〜ps6、pd1〜pd6の上面を覆うようにこれらの上面の面積よりも大きな面積にて形成されている。
【0046】
図1(c)は、半導体基板の上方に形成される第2層目の配線層の配線(以下で「導電物」と呼ぶものも含む)の形成態様を示す図である。同図1(c)では、この第2層目に形成されている配線を斜線をつけて示してある。これら各配線は、アルミニウムを素材とする。
【0047】
ここで、配線SL1は、第1層目の配線FL1とトランスファゲートT5のドレインDとを電気的に接続するためのものである。詳しくは、配線SL1は、配線FL1のうちプラグpg2の略直上に形成されたプラグpf1と、導電物dm5上に形成されたプラグpdm5と接続されている。上述したようにトランスファゲートT5のドレインは、トランジスタT2のドレインと共有されているために、配線SL1を介してトランジスタT1のドレインとトランジスタT2のドレインとが電気的に接続されることとなる。
【0048】
配線SL2は、トランジスタT3のドレインDと配線FL2とトランスファゲートT6のドレインDとを電気的に接続するためのものである。詳しくは、この配線SL2は、導電物dm3上に形成されたプラグpm3と、配線FL2のうちプラグpg1の略直上に形成されたプラグpf2と、導電物dm6上に形成されたプラグpdm6とに接続されている。この配線SL2を介して、トランジスタT3のドレインDとトランジスタT4のドレインDとトランスファゲートT6のドレインDとが電気的に接続される。
【0049】
更に、配線SL3は、トランジスタT1のソースSとトランジスタT3のソースSとを電気的に接続するためのものである。詳しくは、配線SL3は、導電物sm1のうちプラグps1の接続面から延長して延びた端部上に形成されているプラグpsm1と、導電物sm3上に形成されているプラグpsm3とに接続している。なお、この配線SL3は、給電線として、実際にはワード線WLの走る方向(図中、横方向)に延びて形成されている。
【0050】
また、配線SL4は、ポリシリコンからなる上記ワード線WLの電気的な抵抗を低減させるべくこれと平行に接続されているメタル配線である。
更に、導電物mm1は、導電物sm5上に形成されたプラグpsm5と接続されており、導電物mm2は、導電物sm6上に形成されたプラグpsm6と接続されている。これら各導電物mm1、mm2は、3層目の配線層に形成されるビット線とコンタクトを取るためのものである。
【0051】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
(1)各インバータIV1、IV2の各トランジスタのドレイン間の電気的な接続と、これら2つのインバータIV1、IV2のループ接続とを2つの配線層の配線を介して行った。これにより、メモリセルの各インバータIV1、IV2を極力近接させて配置した場合であれ、通常のプロセスを用いてメモリセル内の各部の接続ができるようになる。
【0052】
(2)各インバータIV1、IV2の各トランジスタのドレイン間の接続を2層目の配線を介して行った。これにより、各インバータIV1、IV2について、それらのトランジスタのドレインと他方のインバータのゲート配線との接続にかかる配線と、各インバータのPチャネルトランジスタのドレインとNチャネルトランジスタのドレインとの接続にかかる配線との同一層における交差を回避することができる。
【0053】
また、上記態様にて配線を行うことで、インバータIV1のNチャネルトランジスタT2及びPチャネルトランジスタT1間を分離する態様にて、2つのインバータの接地側の端子の接続にかかる配線を第1層目の配線層として敷設することもできる。
【0054】
(第2の実施形態)
以下、本発明にかかる半導体メモリの第2の実施形態について、図面を参照しつつ説明する。
【0055】
本実施形態の半導体メモリのメモリセルも、先の図7に示したSRAM型半導体メモリのメモリセルとして構成されている。図3は、同メモリセルの本実施形態にかかるレイアウト構造を示す図である。なお、同図3においては、便宜上、先の図1と同一の部材番号を用いるが、これらの間には関係がない。図3(a)は、メモリセルについて、その半導体基板に形成された各トランジスタのレイアウトを示す図である。
【0056】
同図3(a)に示すように、上記インバータIV1を構成するPチャネルトランジスタT1のゲート電極GとNチャネルトランジスタT2のゲート電極Gとは、ポリシリコンからなると共に、これと同一の部材からなるゲート配線GL1と一体的に形成されている。このゲート配線GL1の線幅に対する中心線は、図示しないビット線の線方向(図中、縦方向)に沿って略直線となるように形成されている。また、上記インバータIV2を構成するPチャネルトランジスタT3のゲート電極GとNチャネルトランジスタT4のゲート電極Gとは、ポリシリコンからなると共に、これと同一の部材からなるゲート配線GL2と一体的に形成されている。このゲート配線GL2の線幅に対する中心線も、図示しないビット線の線方向(図中、縦方向)に沿って略直線となるように形成されている。更に、上記各トランスファゲートT5、T6のゲート電極Gは、ポリシリコンからなると共に、これ同一の部材となるワード線WLと一体的に形成されている。このワード線WLの線幅に対する中心線は、蛇行しつつも上記各ゲート配線GL1、GL2の線幅に対する中心線に対して略直交している。
【0057】
そして、各インバータIV1、IV2は、PチャネルトランジスタT1のドレインがPチャネルトランジスタT3のドレインDとNチャネルトランジスタT4のドレインDとを結ぶ線と交わるように配置されている。詳しくは、PチャネルトランジスタT3のドレインDとNチャネルトランジスタT4のドレインDとについて、それらのチャネルの反対側の端部の結ぶ線よりも、PチャネルトランジスタT1のドレインDがゲート配線GL2側に配置されている。なお、メモリセルのワード線WLの走る方向(図中、横方向)の長さを極力縮小すべく、PチャネルトランジスタT3のドレインDは、ゲート配線GL1の延長上と重なるように配置することが望ましい。
【0058】
また、ゲート配線GL2は、トランジスタT1のドレインDと対向する部分において、それから離間する側に偏倚するように歪曲して形成されることが望ましい。更に、ゲート配線GL1は、トランジスタT1のゲート電極Gにつながる部分で、ゲート配線GL2側に偏倚するように歪曲して形成されることが望ましい。これにより、各インバータを極力近接させることができるようになる。
【0059】
また、PチャネルトランジスタT1は、そのドレインD及びソースSを備える活性領域が略L字状に形成されている。すなわち、ゲート配線GL1の線幅に対する中心線に略直交する方向に延びる活性領域は、90度屈曲してNチャネルトランジスタT2から離間する側へ延びて形成されている。
【0060】
更に、上記トランスファゲートT5のドレインDは、トランジスタT2のドレインDと共有されている。詳しくは、NチャネルトランジスタT2及びトランスファゲートT5の各ソースS、チャネル及びドレインDを形成する活性領域は、略L字状に形成されている。すなわち、ゲート配線GL1の線方向に直交する態様にてインバータIV2側へ延びる活性領域は、ゲート配線GL2の延長線上に重なるように90度折れ曲がって形成されている。
【0061】
上記レイアウトによって、例えばロコス分離等で分離されたPチャネルトランジスタT1、T3及びNチャネルトランジスタT2、T4間の所定の間隔ΔLを有する非活性領域nd1’の横幅w’を、先の図8に示したものの横幅Wよりも小さくすることができる。このため、例えば非活性領域nd1’の面積は、先の図8に示した非活性領域ND1の面積と比較して小さくなる。ちなみに、このメモリセルは、ワード線WLの走る方向(図中、横方向)の長さに対する図示しないビット線の走る方向(図中、縦方向)の長さの比を「3」以上として形成することが望ましい。
【0062】
図4は、こうしたメモリセルの配置態様を示す図である。同図4(a)に示すように、この半導体メモリは、一点鎖線にて囲って示した4つのメモリセルを単位とし、これら4つのメモリセルがワード線WLの走る方向(図中、横方向)と、図示しないビット線の走る方向(図中、縦方向)とに周期的に形成されている。
【0063】
詳しくは、各メモリセルは、図4(b)に示すような態様にて周期的に繰り返し形成されている。すなわち、ワード線WLの走る方向(図中、横方向)である行方向に対しては、(2つのメモリセルを単位として)周期的に形成されている。そして、各インバータIV1、IV2の各Nチャネルトランジスタのソースは、行方向に隣接する2つのトランジスタ間で共有されている。
【0064】
一方、図示しないビット線の走る方向(図中、縦方向)である列方向に対しては、2列を単位として周期的に形成されている。詳しくは、各メモリセルは、2行2列を単位として配置されている。これにより、Pウェル及びNウェルの2つのメモリセル間での共有を図る。また、列方向に隣接するトランスファゲート間でソースを共有する。更に、各インバータIV1、IV2の各Pチャネルトランジスタのソースを、隣接する4つのトランジスタ間で共有する。
【0065】
こうした態様にて配置される各メモリセルにおいて、ドレイン間の電気的な接続と、これら2つのインバータIV1、IV2のループ接続とは、図3(b)及び図3(c)に示すように2層の配線層を介して行われる。
【0066】
図3(b)は、半導体基板の上方に形成される第1層目の配線層の配線(以下で「導電物」と呼ぶものも含む)の形成態様を示す図である。同図3(b)では、この第1層目に形成されている配線をハッチングを施して示してある。これら各配線は、アルミニウムを素材とする。
【0067】
ここで、配線FL1は、インバータIV1のPチャネルトランジスタT1のドレインDとインバータIV2のゲート配線GL2とを電気的に接続するためのものである。詳しくは、PチャネルトランジスタT1のドレインD上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグpd1が充填されている。また、ゲート配線GL2上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグpg2が充填されている。そして、これら各プラグpd1、pg2は、配線FL1によって接続される。なお、ゲート配線GL2のうちの配線FL1とのコンタクト領域は、換言すればプラグpg2の形成領域は、図3(a)に示したように、その幅がその両側の部分と比べて拡大されている。
【0068】
また、配線FL2は、インバータIV2のPチャネルトランジスタT3のドレインDとインバータIV1のゲート配線GL1とを電気的に接続するためのものである。詳しくは、PチャネルトランジスタT3のドレインD上に形成されるプラグpd3と、ゲート配線GL1上に形成されるプラグpg1とが配線FL2によって接続される。なお、ゲート配線GL1のうちの配線FL2とのコンタクト領域は、換言すればプラグpg1の形成領域は、図3(a)に示したように、その幅がその両側の部分と比べて拡大されている。
【0069】
また、配線FL3は、インバータIV2のNチャネルトランジスタT4のドレインDとトランスファゲートT6のドレインDとを電気的に接続するためのものである。詳しくは、NチャネルトランジスタT4のドレインD上に形成されているプラグpd4とトランスファゲートT6のドレインD上に形成されているプラグpd6とが配線FL3にて接続されている。
【0070】
更に、配線FL4は、インバータIV1及びインバータIV2の各NチャネルトランジスタT2及びT4の各ソースSを電気的に接続するための配線であり、これは実際には、接地電位に保たれる配線としてワード線WLの走る方向(図中、横方向)に延びている。詳しくは、この配線FL3は、トランジスタT2のソースS上に形成されるプラグps2と、トランジスタT4のソースS上に形成されているプラグps4とに接続されている。
【0071】
また、導電物sm1は、トランジスタT1のソースS上に形成されるプラグps1と接続されている。更に、導電物sm3は、トランジスタT3のソースS上に形成されるps3と接続されている。導電物dm5、sm5は、トランスファゲートT5のドレインD、ソースS上にそれぞれ形成されるプラグpd5、ps5とそれぞれ接続されている。導電物sm6は、トランスファゲートT6のソースS上に形成されるプラグps6と接続されている。
【0072】
なお、これら第1層目の配線層に形成される部材は、半導体基板及び同第1層目の配線層間に形成される各プラグps1〜ps6、pd1〜pd6との接続面において、これら各プラグps1〜ps6、pd1〜pd6の上面を覆うようにこれらの上面の面積よりも大きな面積にて形成されている。
【0073】
図3(c)は、半導体基板の上方に形成される第2層目の配線層の配線(以下で「導電物」と呼ぶものも含む)の形成態様を示す図である。同図3(c)では、この第2層目に形成されている配線を斜線をつけて示してある。これら各配線は、アルミニウムを素材とする。
【0074】
ここで、配線SL1は、第1層目の配線FL1とトランスファゲートT5のドレインDとを電気的に接続するためのものである。詳しくは、配線SL1は、配線FL1のうちプラグpg2の略直上に形成されたプラグpf1と、導電物dm5上に形成されたプラグpdm5と接続されている。上述したようにトランスファゲートT5のドレインDは、トランジスタT2のドレインと共有されているために、配線SL1を介してトランジスタT1のドレインとトランジスタT2のドレインとが電気的に接続されることとなる。
【0075】
配線SL2は、配線FL2と配線FL3とを電気的に接続するためのものである。詳しくは、この配線SL2は、配線FL2のうちプラグpg1の略直上に形成されたプラグpf2と、配線FL3の略中央上に形成されたプラグpf3とに接続されている。この配線SL2を介して、トランジスタT3のドレインDとトランジスタT4のドレインDとが電気的に接続される。
【0076】
更に、配線SL3は、トランジスタT1のソースSとトランジスタT3のソースSとを電気的に接続するためのものである。詳しくは、配線SL3は、導電物sm1上に形成されているプラグpsm1と、導電物sm3上に形成されているプラグpsm3とに接続している。なお、この配線SL3は、給電線として、実際にはワード線WLの走る方向(図中、横方向)に延びて形成されている。
【0077】
また、配線SL4は、ポリシリコンからなる上記ワード線WLの電気的な抵抗を低減させるべくこれと略平行に接続されているメタル配線である。
更に、導電物mm1は、導電物sm5上に形成されたプラグpsm5と接続されており、導電物mm2は、導電物sm6上に形成されたプラグpsm6と接続されている。これら各導電物mm1、mm2は、3層目の配線層に形成されるビット線とコンタクトを取るためのものである。
【0078】
図5は、こうしたメモリセルについての第2層目の配線層の形成態様を示す図である。図5に示すように、第2層目の配線層の配線のうちトランスファゲートT5及びT6のソースSと電気的に接続されている導電物(先の図3(c)のmm2、mm1)は、図中縦方向に隣接するセルで共有されるとともに、図中横方向に隣接するセルで異なった形状に形成されている。そして、これにより、図6に示すように、3層目の配線層に形成されるビット線BL及び/BLと上記2層目の配線層の配線のうちトランスファゲートT5及びT6のソースSと電気的に接続されている導電物との接続点を隣接するメモリセル間で完全に千鳥とすることができる。このため、3層目の配線間隔を好適に確保することができる。特に、半導体装置の製造プロセスによっては、上層の配線層ほど配線間の間隔の最小値を大きくせざるを得なくなることがあるが、3層目の配線層において平行に形成されるビット線BL、/BL間で2層目との接続部分を千鳥とすることで、配線間の間隔の増大を抑制することができる。
【0079】
以上説明した本実施形態においても、先の第1の実施形態の上記(1)及び(2)の効果が得られると共に、以下の効果が得られるようになる。
(3)2層目の配線層に形成される配線SL4をPチャネルトランジスタT1及びT3の上方に形成したことで、メモリセルのうちNチャネルトランジスタの形成される領域を小さくすることができるようになる。
【0080】
(4)3層目の配線層に形成されるビット線BL、/BLの2層目との接続部分を、隣接するビット線間で完全に千鳥とすることで、配線間の間隔の増大を抑制することができる。
【0081】
なお、上記各実施形態は、以下のように変更して実施してもよい。
・メモリセルの各トランジスタのレイアウトは、上記各実施形態で例示したものに限らない。例えば、先の図1において、トランジスタT1のドレインとトランジスタT2のドレインとを結ぶ線と、トランジスタT3のドレインが交差するような配置としてもよい。
【0082】
・上記各実施形態においては、各インバータのNチャネルトランジスタのドレインとPチャネルトランジスタのドレインとの間の接続と、2つのインバータのループ接続とを、第1層目及び第2層目の配線を介して行ったがこれに限られない。要は、図1(b)や図3(b)に示した配線を、図1(c)や図3(c)に示した配線層(第2の配線層)よりも下方の配線層(第1の配線層)の配線とすれば、図1や図3に示すトランジスタT4のドレインとコンタクトを取る部材と配線SL1との干渉(ショート)を回避すること等ができる。
【0083】
・例えば、図1や図3に示した配線SL2等を、第3層目以上の配線層の配線とする等、各インバータのNチャネルトランジスタのドレインとPチャネルトランジスタのドレインとの間の接続と、これら2つのインバータのループ接続とを3つ以上の配線層の配線を介して行ってもよい。要は、各インバータのNチャネルトランジスタのドレインとPチャネルトランジスタのドレインとの間の接続と、これら2つのインバータのループ接続とを同一の配線層を介して接続する代わりに、複数の配線層を介して接続することは、メモリセルの面積を低減する上で有効である。
【0084】
・第2の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにする構成としては、先の図5に例示したものに限らない。更に、互いに同一でない複数のセルを1単位として、前記セルを2単位以上配列する構成としては、第2の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにする構成に限らない。すなわち、例えば凹部を有する第1のメモリセルと凸部を有する第2のメモリセルとを単位として、これら第1のメモリセルの凹部に第2のメモリセルの凸部をはめ込むようにして各メモリセルを配置してもよい。こうした構成によって、隣接するセル間で空き領域を互いに重複利用することが可能となり、メモリセルの面積を低減することができる。
【0085】
・配線やゲート電極の素材等は適宜変更してよい。
【図面の簡単な説明】
【図1】本発明にかかる半導体メモリの第1の実施形態のメモリセルのレイアウトを示す平面図。
【図2】同実施形態のメモリセルの配置態様を示す平面図。
【図3】本発明にかかる半導体メモリの第2の実施形態のメモリセルのレイアウトを示す平面図。
【図4】同実施形態のメモリセルの配置態様を示す平面図。
【図5】同実施形態の2層目の配線の形成態様を示す図。
【図6】同実施形態の3層目の配線の形成態様を示す図。
【図7】スタティックランダムアクセスメモリ(SRAM)の回路図。
【図8】従来の半導体メモリのレイアウトを示す平面図。
【符号の説明】
IV1、IV2…インバータ、T1、T3…Pチャネルトランジスタ、T2、T4…Nチャネルトランジスタ、T5、T6…トランスファゲート、FL1〜FL4…配線、SL1〜SL4…配線。
Claims (6)
- 互いにループ接続された第1CMOSインバータと第2CMOSインバータとからなる2つのCMOSインバータの各接続点にあたる2つのノードにおいて、互いに論理レベルの反転したデータが記憶保持されるメモリセルを備える半導体メモリにおいて、
前記各インバータの2つのトランジスタのゲート電極は、該ゲート電極の形成されている層でゲート電極と同一部材のゲート配線にて接続されており、
前記第1CMOSインバータに含まれるドレインに接続される第1の配線と前記第2CMOSインバータのゲート配線に接続される第2の配線とは、第1の配線層に形成され、前記第1CMOSインバータに含まれる2つのドレインに接続される第3の配線は、前記第1の配線層よりも上層に配置される第2の配線層に形成されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
当該メモリセルは、前記第1CMOSインバータと前記第2CMOSインバータのうちの一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第1のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第2のトランスファゲートとを備え、且つ前記第1のトランスファゲートは、前記一方のインバータのNチャネルトランジスタとドレインを共有して構成されるものであり、
前記一方のインバータのPチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは前記第1の配線層として敷設された第4の配線を介して接続されているとともに、前記他方のインバータのNチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは前記第1の配線層として敷設された第5の配線を介して接続されており、
前記第4の配線と前記第1のトランスファゲートのドレインとの間と、前記他方のインバータのPチャネルトランジスタのドレインと前記第5の配線と前記第2のトランスファゲートのドレインとの間とは、前記第2の配線層として敷設された配線を介してそれぞれ接続されてなる
ことを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
当該メモリセルは、前記第1CMOSインバータと前記第2CMOSインバータのうちの一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第1のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第2のトランスファゲートとを備え、且つ前記第1のトランスファゲートは、前記一方のインバータのNチャネルトランジスタとドレインを共有して構成されるものであり、
前記一方のインバータのPチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは前記第1の配線層として敷設された第6の配線を介して接続されているとともに、前記他方のインバータのPチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは前記第1の配線層として敷設された第7の配線を介して接続され、更に前記他方のインバータのNチャネルトランジスタのドレインと前記第2のトランスファゲートのドレインとは前記第1の配線層として敷設された第8の配線を介して接続されており、
前記第6の配線と前記第1のトランスファゲートのドレインとの間と、前記第7の配線と前記第8の配線との間とは、前記第2の配線層として敷設される配線を介して接続されてなる
ことを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記第1及び第2のトランスファゲートのソースは、前記第2の配線層として敷設された導電物を介して前記第2の配線層よりも上層の第3の配線層として敷設されたビット線と接続されるものであって、且つ 前記第2の配線層として敷設された導電物の敷設態様を
隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにすることを特徴とする半導体メモリ。 - 請求項1に記載された半導体メモリにおいて、
前記第2CMOSインバータに含まれる2つの拡散層と接続される第9の配線は、前記第の1配線層よりも上層に配置され、前記第3の配線は、前記第2CMOSインバータのゲート配線と重畳して配置され、前記第9の配線は、前記第1CMOSインバータのゲート配線と重畳して配置されていることを特徴とする半導体メモリ。 - 請求項2又は3に記載された半導体メモリにおいて、
前記第1のトランスファゲートは、前記第1CMOSインバータ又は前記第2CMOSインバータのNチャネルトランジスタとドレインを共有していることを特徴とする半導体メモリ。
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