JP3720064B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体集積回路に関し、特に、それぞれが所定の機能を有する複数の半導体素子群と、該複数の半導体素子群上に順次積層された第１、第２および第３の配線パターンとを備えた半導体集積回路に関する。
【０００２】
【従来の技術】
メガビットクラスの半導体メモリ、特にダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する。）ではESSCIRC PROCEEDINGS, Sep 1991 pp.21-24. に記されているように２層のアルミ配線パターンＡｌ１，Ａｌ２を使用したメモリアレイアーキテクチャーが主流になっている。
【０００３】
図２５は従来のＤＲＡＭチップの構成を示すブロック図である。図において、このＤＲＡＭチップは、複数のメモリアレイ領域３１と、その間に設けられた周辺回路領域３２とを含む。また、各メモリアレイ領域３１は、ロウ方向に配列された複数のサブアレイ３３と、サブアレイ３３の間および両端に設けられた複数のセンスアンプ帯３４と、ロウデコーダ３５と、コラムデコーダ３６とを含む。周辺回路領域３２は、複数のＮＡＮＤゲートやＮＯＲゲートなどを含む。
【０００４】
このＤＲＡＭチップは、具体的には、シリコン基板と、シリコン基板表面に形成された複数のトランジスタやキャパシタと、その上に順次積層された高融点金属配線パターンＷおよびアルミ配線パターンＡｌ１，Ａｌ２とから構成されている。
【０００５】
図２６は図２５に示したＤＲＡＭチップのメモリアレイ領域３１の具体的な構成を例示する図であって、サブアレイ３３およびセンスアンプ帯３４の構成を示す一部省略した平面図である。図において、サブアレイ３３は、フォールデッドビット線構成を採用していて、ロウおよびコラム方向に配列された複数のメモリセルＭＣを含み、センスアンプ帯３４は、各コラムに対応して設けられた複数のセンスアンプ３４ａを含む。この領域においては、１層目の高融点金属配線パターンＷは、各コラムのメモリセルＭＣとセンスアンプ３４ａを接続するためのビット線ＢＬ，／ＢＬとして使用されている。また、２層目のアルミ配線パターンＡｌ１は、ワード線ＷＬの一部として使用されており、ワード線ＷＬの時定数を小さくするためのシャント（杭打ち）として使用されている。また、３層目のアルミ配線パターンＡｌ２は、コラムデコーダ３６の出力を伝送するコラム選択線ＣＳＬとして使用されている。
【０００６】
なお、ビット線ＢＬ，／ＢＬを高融点金属配線パターンＷで構成しているのは、ビット線ＢＬ，／ＢＬの材料のシリコン基板中へのマイグレーションを防止するためである。高融点金属としては、たとえばタングステンシリサイド（ＷＳｉ）が用いられている。
【０００７】
また、ビット線ＢＬ，／ＢＬは、データ読出の高速化のため低抵抗化が要求されるが、それ以上にビット線ＢＬ，／ＢＬ自身の容量を低減して低消費電力化を図ったり、メモリセルＭＣからの読出信号量を大きくして動作マージンを確保したり、ビット線ＢＬ，／ＢＬ間容量を低減してビット線ＢＬ，／ＢＬ間ノイズを低減することが要求されるため、ビット線ＢＬ，／ＢＬすなわち高融点金属配線パターンＷは薄膜化されている。
【０００８】
また、図２７は図２５に示したＤＲＡＭチップの周辺回路領域３２の具体的構成を例示する図であって、２入力ＣＭＯＳ−ＮＡＮＤゲート（以下、ＮＡＮＤゲートと略記する。）を含む領域のレイアウトを示す一部破断した平面図、図２８は図２７の要部拡大図である。図において、ＮＡＮＤゲートは、２行２列に配置されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含み、各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は、図中Ｙ方向に延在するゲートＧと、その両側に設けられたソースＳおよびドレインＤとを含む。各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のゲートＧの一端にはパッドＰＤが設けられており、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のパッドＰＤとＮチャネルＭＯＳトランジスタＮ１，Ｎ２のパッドＰＤとは隣接して設けられている。
【０００９】
メモリアレイ領域３１においてコラム選択線ＣＳＬとして使用されていた３層目のアルミ配線パターンＡｌ２は、周辺回路領域３２にあっては図中Ｘ方向に延在する電源配線ＶＬ，ＶＬ′および信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…として使用されている。電源配線ＶＬは、２つのＰチャネルＭＯＳトランジスタＰ１，Ｐ２が配置されたＰ領域を覆うようにして設けられており、電源電位Ｖｃｃ（Ｈレベル）が印加される。電源配線ＶＬ′は、２つのＮチャネルＭＯＳトランジスタＮ１，Ｎ２が配置されたＮ領域を覆うようにして設けられており、電源電位Ｖｓｓ（Ｌレベル）が印加される。
【００１０】
信号配線ＳＬ１，ＳＬ２，…は、電源配線ＶＬから外側に向けて所定のピッチで設けられており、ＮＡＮＤゲート部と、その外部との間で信号を入出力するために使用される。信号配線ＳＬ１′，ＳＬ２′，…は、電源配線ＶＬ′から外側に向けて所定のピッチで設けられており、ＮＡＮＤゲートと、その外部との間で信号を入出力するために使用される。
【００１１】
また、メモリアレイ領域３１においてワード線ＷＬのシャントとして使用されていた２層目のアルミ配線パターンＡｌ１は、この領域にあってはＮＡＮＤゲート内部を接続するためのローカル配線ＲＬとして使用される。
【００１２】
詳しく説明すると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースはコンタクトホールＣＨを介してローカル配線ＲＬ２，ＲＬ３に接続されており、ローカル配線ＲＬ２，ＲＬ３はスルーホールＴＨを介して電源配線ＶＬに接続されている。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ４に接続されており、ローカル配線ＲＬ４はスルーホールＴＨを介してたとえば信号配線ＳＬ１′に接続される。信号配線ＳＬ１′がＮＡＮＤゲートの出力信号配線Ｃとなる。
【００１３】
ＮチャネルＭＯＳトランジスタＮ１のソースＳとＮチャネルＭＯＳトランジスタＮ２のドレインはコンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続されている。ＮチャネルＭＯＳトランジスタＮ２のソースはコンタクトホールＣＨを介してローカル配線ＲＬ６に接続されており、ローカル配線ＲＬ６はスルーホールＴＨを介して電源配線ＶＬ′に接続されている。
【００１４】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ１に共通接続されており、ローカル配線ＲＬ１はスルーホールＴＨを介してたとえば信号配線ＳＬ２に接続される。信号配線ＳＬ２がＮＡＮＤゲートの一方入力信号配線Ａとなる。
【００１５】
また、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のゲートＧはパッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ７に共通接続されており、ローカル配線ＲＬ７はスルーホールＴＨを介してたとえば信号配線ＳＬ３′に接続される。信号配線ＳＬ３′がＮＡＮＤゲートの他方入力信号配線Ｂとなる。
【００１６】
なお、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は、図２９に示すような電気回路を構成し、一般に図３０に示すような記号で表されるＮＡＮＤゲートを構成する。
【００１７】
【発明が解決しようとする課題】
このように、従来のＤＲＡＭチップにあっては、１層目の高融点金属配線パターンＷは、メモリアレイ領域３１においてはビット線ＢＬ，／ＢＬとして使用されていたが、周辺回路領域３２においてはほとんど使用されていなかった。これは、タングステンシリサイド（ＷＳｉ）で形成されていた従来の高融点金属配線パターンＷではシート抵抗が大きく、これをトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２間を接続するためのローカル配線ＲＬとして用いた場合、信号遅延が大きかったからである。
【００１８】
ところが、最近、従来に比べシート抵抗が小さな高融点金属配線パターンＷの使用が可能になってきた。具体的な材料としてはタングステン（Ｗ）やチタンシリサイド（ＴｉＳｉ）などである。このような材料で形成された高融点金属配線パターンＷを周辺回路領域３２の配線として使用すれば、従来問題となっていた信号遅延が起きることもない。したがって、従来ビット線ＢＬ，／ＢＬとしてのみ使用されていた高融点金属配線パターンＷを利用した新しいレイアウトの創作が可能となる。
【００１９】
それゆえに、この発明の主たる目的は、レイアウトの自由度が高く、レイアウト面積が小さく、電源配線の抵抗が小さく、信号配線のカップリングノイズが小さな半導体集積回路を提供することである。
【００２９】
【課題を解決するための手段】
この発明に係る半導体集積回路は、半導体基板上に形成された半導体集積回路であって、行列状に配列された複数のメモリセルと、それぞれ複数のメモリセル列に対応して設けられた複数のビット線とを含むメモリアレイ領域、第１の領域に形成された第１の導電形式のトランジスタと、第１の領域の第１の方向に隣接する第２の領域に形成された第２の導電形式のトランジスタとを含む論理回路、ビット線と同じ第１の配線層で形成され、第１の導電形式のトランジスタと第２の導電形式のトランジスタとを接続するためのローカル配線、第１の配線層の上方に設けられた第２の配線層で形成され、第１の領域の上方において第１の方向と直交する第２の方向に延在する複数の第１の信号配線、および第２の配線層の上方に設けられた第３の配線層で複数の第１の信号配線を覆うように形成され、第１の領域の上方において第２の方向に延在する第１の電源配線を備え、第１の配線層はタングステンシリサイドよりも低抵抗の材料で形成されているものである。
好ましくは、さらに、第２の配線層で形成され、第２の領域の上方において第２の方向に延在する複数の第２の信号配線と、複数の第２の信号配線を覆うようにして第３の配線層で形成され、第２の領域の上方において第２の方向に延在し、第１の電源配線と異なる電位を受ける第２の電源配線とが設けられる。
また好ましくは、さらに、第２の配線層で形成され、第２の領域の第１の方向に隣接する第３の領域の上方において第２の方向に延在する複数の第３の信号配線が設けられる。
【００３０】
また、この発明に係る他の半導体集積回路は、半導体基板上に形成された半導体集積回路であって、行列状に配列された複数のメモリセルと、それぞれ複数のメモリセル列に対応して設けられた複数のビット線とを含むメモリアレイ領域、第１の領域に形成された第１の導電形式のトランジスタと、第１の領域の第１の方向に隣接する第２の領域に形成された第２の導電形式のトランジスタとを含む論理回路、ビット線と同じ第１の配線層で形成され、第１の導電形式のトランジスタと第２の導電形式のトランジスタとを接続するためのローカル配線、第１の配線層の上方に形成された第２の配線層で形成され、第１の領域の上方において第１の方向と直交する第２の方向に延在する第１の電源配線、および第２の配線層の上方に設けられた第３の配線層で第１の電源配線を覆うように形成され、第１の複数の上方において第２の方向に延在する複数の第１の信号配線を備え、第１の配線層はタングステンシリサイドよりも低抵抗の材料で形成されているものである。
好ましくは、さらに、第２の配線層で形成され、第２の領域の上方において第２の方向に延在し、第１の電源配線と異なる電位を受ける第２の電源配線と、第２の電源配線を覆うようにして第３の配線層で形成され、第２の領域の上方において第２の方向に延在する複数の第２の信号配線とが設けられる。
また好ましくは、さらに、第３の配線層で形成され、第２の領域の第１の方向に隣接する第３の領域の上方において第２の方向に延在する複数の第３の信号配線が設けられる。
【００３１】
【作用】
この発明に係る半導体集積回路にあっては、複数の半導体素子群上に積層された第１、第２および第３の配線パターンのうち第１の配線パターンを各半導体素子群内の半導体素子間を接続するためのローカル配線として使用する。したがって、従来ローカル配線として使用されていた第２の配線パターンを下層信号配線や下層電源配線として自由に使用でき、また、第３の配線パターンを上層信号配線や上層電源配線として自由に使用できる。よって、レイアウトの自由度の向上およびレイアウト面積の縮小化を図ることができる。
【００３２】
また、第２および第３の配線パターンの一方を電源配線として使用するとともに他方を信号配線として使用し、または第２および第３の配線パターンの両方を電源配線として使用すれば、電源配線の幅を所望の幅に広げることができ、電源配線の低抵抗化を図ることができる。
【００３３】
また、第２の配線パターンを下層電源配線として使用するとともに第３の配線パターンを上層信号配線として使用し、下層電源配線がローカル配線を覆うようにして設ければ、上層信号配線とローカル配線とを下層電源配線によってシールドすることができ、上層信号配線とローカル配線の間のカップリングノイズを低減できる。
【００３４】
また、上層信号配線と下層信号配線の少なくとも一部が上下に重ならないようにすれば、上層信号配線と下層信号配線の間のカップリングノイズを軽減できる。
【００３５】
また、第２の配線パターンの一部を上層信号配線や上層電源配線と半導体素子群を接続するための接続電極として使用すれば、上層の配線と半導体素子群を容易に接続できる。
【００３６】
また、第１、第２および第３の配線パターンをすべてアルミニウムで形成すれば、配線パターンの低抵抗化を図ることができる。
【００３７】
また、第１の配線パターンをタングステンのような高融点金属で形成し、第２および第３の配線パターンをアルミニウムで形成すれば、配線パターン材料の半導体基板中へのマイグレーションを防止でき、かつ配線パターンの低抵抗化を図ることができる。
【００３８】
【実施例】
［実施例１］
図１はこの発明の第１実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図、図２はその要部拡大図、図３はその要部断面図である。ＤＲＡＭチップのメモリアレイ領域３１の構成は図２５および図２６に示した従来のＤＲＡＭチップと同様であるので、説明は省略される。
【００３９】
図において、ＮＡＮＤゲートは、従来と同様、２行２列に配置されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含む。ＤＲＡＭチップのメモリアレイ領域３１においてコラム選択線ＣＳＬとして使用されている３層目のアルミ配線パターンＡｌ２は、この領域においては電源配線ＶＬ，ＶＬ′として使用されている。電源配線ＶＬは、Ｐ領域を覆うようにして設けられており、電源電位Ｖｃｃが印加される。電源配線ＶＬ′は、Ｎ領域を覆うようにして設けられており、電源電位Ｖｓｓが印加される。
【００４０】
また、メモリアレイ領域３１においてワード線ＷＬのシャントとして使用されている２層目のアルミ配線パターンＡｌ１は、この領域においては信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…として使用されている。信号配線ＳＬ１，ＳＬ２，…は、Ｐ領域とＮ領域の境界から見てＰ領域側に向かって所定のピッチで配列されており、信号配線ＳＬ１′，ＳＬ２′，…は、Ｐ領域とＮ領域の境界から見てＮ領域側に向かって所定のピッチで配列されている。そのうち信号配線ＳＬ１〜ＳＬ７はＰ領域上に設けられており、信号配線ＳＬ１′〜ＳＬ６′はＮ領域上に設けられている。なお、後述するが信号配線ＳＬ７，ＳＬ６′は電源配線ＶＬ，ＶＬ′とＮＡＮＤゲートを接続するための接続電極として使用される。
【００４１】
また、メモリアレイ領域３１においてビット線ＢＬ，／ＢＬとして使用されている１層目の高融点金属配線層Ｗは、ここではトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２同士、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と電源配線ＶＬ，ＶＬ′、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…を接続するためのローカル配線ＲＬとして使用されている。この高融点金属配線パターンＷは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のＰ+ 拡散領域とＮチャネルＭＯＳトランジスタＮ１，Ｎ２のＮ+ 拡散領域の両方と接続可能な構造となっている。
【００４２】
詳しく説明すると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースＳはコンタクトホールＣＨを介してローカル配線ＲＬ２，ＲＬ３に接続されており、ローカル配線ＲＬ２，ＲＬ３はスルーホールＴＨを介して信号配線ＳＬ７に接続され、信号配線ＳＬ７はスルーホールＴＨを介して電源配線ＶＬに接続されている。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ４に接続されており、ローカル配線ＲＬ４はスルーホールＴＨを介してたとえば信号配線ＳＬ１′に接続される。信号配線ＳＬ１′はＮＡＮＤゲートの出力信号配線Ｃとなる。
【００４３】
ＮチャネルＭＯＳトランジスタＮ１のソースＳとＮチャネルＭＯＳトランジスタＮ２のドレインＤは、コンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続されている。ＮチャネルＭＯＳトランジスタＮ２のソースＳはコンタクトホールＣＨを介してローカル配線ＲＬ６に接続されており、ローカル配線ＲＬ６はスルーホールＴＨを介して信号配線ＳＬ６′に接続され、信号配線ＳＬ６′はスルーホールＴＨを介して電源配線ＶＬ′に接続されている。
【００４４】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ１に共通接続されており、ローカル配線ＲＬ１はスルーホールＴＨを介してたとえば信号配線ＳＬ５に接続される。したがって、信号配線ＳＬ１がＮＡＮＤゲートの一方入力信号配線Ａとなる。
【００４５】
また、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ７に接続されており、ローカル配線ＲＬ７はスルーホールＴＨを介してたとえば信号配線ＳＬ２′に接続される。したがって、信号配線ＳＬ２′はＮＡＮＤゲートの他方入力信号配線Ｂとなる。
【００４６】
この実施例においては、信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…を回路領域（Ｐ領域およびＮ領域）の上にも配列できるので、図２７で示した従来のレイアウトに比べレイアウト面積を大幅に縮小することができる。また、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の端子と信号配線ＳＬ，ＳＬ′とを接続するクロスアンダーの距離を短縮化できる。
【００４７】
なお、図４に示すように、ローカル配線ＲＬ４の一端を回路領域外まで延在させてたとえば信号配線ＳＬ１１′に接続してもよい。図１ないし図４からわかるように、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と入出力信号配線Ａ，Ｂ，Ｃの配列には全く制限がなく自由にレイアウト可能である。
【００４８】
また、図１ないし図４においては電源配線ＶＬ，ＶＬ′の幅を回路領域の幅と同程度にしたが、回路領域以外の信号配線領域まで広げて電源配線ＶＬ，ＶＬ′の電気抵抗を下げることも可能である。
【００４９】
［実施例２］
図５はこの発明の第２実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図、図６はその要部拡大図、図７はその要部断面図である。ＮＡＮＤゲートは、従来と同様、２行２列に配置されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含む。
【００５０】
ＤＲＡＭチップのメモリアレイ領域３１においてコラム選択線ＣＳＬとして使用されている３層目のアルミ配線パターンＡｌ２は、この領域にあっては、信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…として使用されている。信号配線ＳＬ１，ＳＬ２，…は、Ｐ領域とＮ領域の境界から見てＰ領域側に向かって所定のピッチで配列されており、信号配線ＳＬ１′，ＳＬ２′，…は、Ｐ領域とＮ領域の境界から見てＮ領域側に向かって所定のピッチで配列されている。信号配線ＳＬ１〜ＳＬ７はＰ領域上に設けられており、信号配線ＳＬ１′〜ＳＬ６′はＮ領域上に設けられている。
【００５１】
また、メモリアレイ領域３１においてワード線ＷＬのシャントとして使用されている２層目のアルミ配線パターンＡｌ１は、ここでは電源配線ＶＬ，ＶＬ′および接続電極ＥＬとして使用されている。電源配線ＶＬは、Ｐ領域を覆うようにして設けられており、電源電位Ｖｃｃが印加される。電源配線ＶＬ′は、Ｎ領域を覆うようにして設けられており、電源電位Ｖｓｓが印加される。接続電極ＥＬは、その周囲を電源配線ＶＬ，ＶＬ′から絶縁されて回路領域上に複数個設けられており、信号配線ＳＬ，ＳＬ′のいずれかとローカル配線ＲＬの接続に使用される。
【００５２】
また、メモリアレイ領域３１においてビット線ＢＬとして使用されている１層目の高融点金属配線パターンＷは、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２間を接続するためのローカル配線ＲＬとして使用されている。この高融点金属配線パターンＷは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のＰ+ 拡散領域とＮチャネルＭＯＳトランジスタＮ１，Ｎ２のＮ+ 拡散領域の両方と接続できる構造となっている。
【００５３】
詳しく説明すると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースはコンタクトホールＣＨを介して電源配線ＶＬに直接接続されており、ＮチャネルＭＯＳトランジスタＮ２のソースはコンタクトホールＣＨを介して電源配線ＶＬ′に直接接続されている。
【００５４】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１のドレインはコンタクトホールＣＨを介してローカル配線ＲＬ４に接続されており、ローカル配線ＲＬ４はスルーホールＴＨを介して接続電極ＥＬに接続され、接続電極ＥＬはスルーホールＴＨを介してたとえば信号配線ＳＬ１′に接続される。したがって、信号配線ＳＬ１′はＮＡＮＤゲートの出力信号配線Ｃとなる。ＮチャネルＭＯＳトランジスタＮ１のソースＳとＮチャネルＭＯＳトランジスタＮ２のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続される。
【００５５】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ１に共通接続されており、ローカル配線ＲＬ１はスルーホールＴＨを介して接続電極ＥＬに接続され、接続電極ＥＬはスルーホールＴＨを介してたとえば信号配線ＳＬ５に接続される。したがって、信号配線ＳＬ５はＮＡＮＤゲートの一方入力信号配線Ａとなる。
【００５６】
また、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のゲートＧはパッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ７に共通接続されており、ローカル配線ＲＬ７はスルーホールＴＨを介して接続電極ＥＬに接続され、接続電極ＥＬはスルーホールＴＨを介してたとえば信号配線ＳＬ２′に接続される。したがって、信号配線ＳＬ２′はＮＡＮＤゲートの他方入力信号配線Ｂとなる。
【００５７】
この実施例においては、３層目のアルミ配線層Ａｌ２で形成された信号配線ＳＬ，ＳＬ′を回路領域の上にも配置できるので、図２７に示した従来のレイアウトに比べ大幅にレイアウト面積を小さくできる。また、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の端子と信号配線ＳＬ，ＳＬ′を接続するクロスアンダーの距離を短縮できる。
【００５８】
また、トランジスタＰ１，Ｐ２，Ｎ２のソースと２層目のアルミ配線層Ａｌ１とを直接接続できるので、ソース抵抗を低減できる。また、信号配線ＳＬ，ＳＬ′とローカル配線ＲＬの間にアルミ配線パターンＡｌ１で形成された電源配線ＶＬ，ＶＬ′を設けたので、シールド効果により信号配線ＳＬ，ＳＬ′間、ローカル配線ＲＬ間、信号配線ＳＬ，ＳＬ′とローカル配線ＲＬ間のカップリングノイズを低減することができ、動作マージンを広げることができる。
【００５９】
また、第１実施例においては信号配線ＳＬ，ＳＬ′の上に３層目のアルミ配線パターンＡｌ２で形成された電源配線ＶＬ，ＶＬ′があり、配線容量はその分増加したが、この実施例では配線容量の増加はなく信号伝達の速度の点で有利である。
【００６０】
なお、図８に示すように、図５ないし図７におけるローカル配線ＲＬ４の一端を信号配線領域まで延在させ、その端部をスルーホールＴＨおよび接続電極ＥＬを介してたとえば信号配線ＳＬ１１′に接続してもよい。図５および図８からわかるように、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の配置と信号入出力線Ａ，Ｂ，Ｃの配列は全く制限がなく自由にレイアウト可能である。
【００６１】
また、図５および図８においては２層目のアルミ配線パターンＡｌ１で形成された電源配線ＶＬ，ＶＬ′の幅は回路領域と同程度になっているが、図９および図１０に示すように、電源配線ＶＬ，ＶＬ′の幅を信号配線領域まで拡げて電源配線ＶＬ，ＶＬ′の抵抗を下げる構成も可能である。
【００６２】
［実施例３］
図１１はこの発明の第３実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。このレイアウトは図１のレイアウトを改良したものであり、図１において２層目のアルミ配線パターンＡｌ１だけで構成された信号配線領域を２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方を用いて信号配線領域を構成したものである。
【００６３】
すなわち、３層目のアルミ配線パターンＡｌ２を電源配線ＶＬ，ＶＬ′だけでなく信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…としても使用している。信号配線ＳＬ２１，ＳＬ２２，…は、電源配線ＶＬから外側に向けて所定のピッチで配列されており、信号配線ＳＬ２１′，ＳＬ２２′，…は電源配線ＶＬ′から外側に向けて所定のピッチで配列されている。また、図からわかるように、信号配線領域において２層目のアルミ配線パターンＡｌ１で構成された信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…と３層目のアルミ配線パターンＡｌ２で構成された信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…とは半ピッチずらせて配列されている。
【００６４】
この実施例においては、２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方を信号配線ＳＬ，ＳＬ′として使用するので、図１の実施例に比べて信号配線領域の幅をほぼ半分にすることができ、より一層のレイアウト面積の低減が可能となる。
【００６５】
また、２層目の信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…と３層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…とを半ピッチずらせて上下に重なる面積を小さくしたので、配線間ノイズや配線時定数は小さい。
【００６６】
なお、この構成は図５の実施例にも適用できる。すなわち、図５において２層目のアルミ配線パターンＡｌ１を電源配線ＶＬ，ＶＬ′だけでなく信号配線ＳＬ，ＳＬ′にも使用すれば同様に信号配線領域の面積を低減できる。
【００６７】
［実施例４］
図１２はこの発明の第４実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。このレイアウトは図１のレイアウトを改良したものであり、図１において２層目のアルミ配線パターンＡｌ１だけで構成された信号配線領域を２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方を用いて構成し、かつ信号配線領域において２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２が上下に重ならないようにしたものである。
【００６８】
すなわち、信号配線領域において２層目の信号配線ＳＬ８，ＳＬ９，…；ＳＬ７′，ＳＬ８′，…を図１の実施例の２倍のピッチで配列している。また、３層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…を２層目の信号配線ＳＬ８，ＳＬ９，…；ＳＬ７′，ＳＬ８′，…と同じピッチで、かつ１／２ピッチずらせて設けている。したがって、２層目の信号配線ＳＬ８，ＳＬ９，…；ＳＬ７′，ＳＬ８′，…と３層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…とは、上面視で互いに重ならないようにして交互に配置されている。
【００６９】
この実施例においては、信号配線ＳＬ，ＳＬ′のピッチを図１の実施例の２倍にしたので、線間容量が半減し、配線間ノイズや配線時定数が減少する。しかも、２層目のアルミ配線パターンＡｌ１と、３層目のアルミ配線パターンＡｌ２の両方を信号配線ＳＬ，ＳＬ′として使用したので、レイアウト面積が増大することもない。
【００７０】
なお、この構成は図５の実施例にも適用できる。すなわち、図５において２層目のアルミ配線パターンＡＬ１を電源配線ＶＬ，ＶＬ′だけでなく信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…としても使用し、２層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…と３層目の信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…とが信号配線領域で上下に重ならないようにして配列すれば、同様に線間容量を低減できる。
【００７１】
［実施例５］
実施例１〜４ではビット線ＢＬ，／ＢＬのレイヤーである１層目の高融点金属配線パターンＷはＮ+ 拡散領域とＰ+ 拡散領域の両方に接続可能な構造であるとした。しかし、一般的にはメモリセルＭＣがＮチャネルＭＯＳトランジスタで構成されているので、高融点金属配線パターンＷのＮ+ 拡散領域への接続は可能であるが、Ｐ+ 拡散領域への接続が不可能な場合もある。そこで、ここでは高融点金属配線層ＷがＮ+ 拡散領域にのみ接続可能な場合の実施例について説明する。
【００７２】
図１３はこの発明の第５実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図であり、図１４はその要部拡大図である。ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が設けられたＮ領域と、Ｎ領域に隣接する信号配線領域とは図１に示した実施例と同じレイアウトとなる。すなわち、ローカル配線ＲＬは１層目の高融点金属配線パターンＷで構成され、信号配線ＳＬ１′〜ＳＬ６′は２層目のアルミ配線パターンＡＬ１で構成され、電源配線ＶＬ′は３層目のアルミ配線パターンＡＬ２で構成される。一方、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２が設けられたＰ領域と、Ｐ領域に隣接する信号配線領域とは図２７で示した従来例と同じレイアウトとなる。
【００７３】
すなわち、ＮチャネルＭＯＳトランジスタＮ１のソースとＮチャネルＭＯＳトランジスタＮ２のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続されている。ＮチャネルＭＯＳトランジスタＮ２のソースＳは、コンタクトホールＣＨ、ローカル配線ＲＬ６、スルーホールＴＨ、信号配線ＳＬ６′およびスルーホールＴＨを介して電源配線ＶＬ′に接続されている。ＮチャネルＭＯＳトランジスタＮ２のゲートＤとＰチャネルＭＯＳトランジスタＰ２のゲートＧは、パッドＰＤ、コンタクトホールＣＨ、ローカル配線ＲＬ７、スルーホールＴＨを介して信号配線ＳＬ２′に接続されている。ＮチャネルＭＯＳトランジスタＮ１のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ４ｂに接続されており、ローカル配線ＲＬ４ｂの一端はＰ領域まで延在している。
【００７４】
ローカル配線ＲＬ４ｂの端部はスルーホールＴＨを介してローカル配線ＲＬ４ａに接続されており、ローカル配線ＲＬ４ａはコンタクトホールＣＨを介してＰチャネルＭＯＳトランジスタＰ１，Ｐ２のドレインＤに接続されている。また、ローカル配線ＲＬ４ａはスルーホールＴＨを介して信号配線ＳＬ１に接続されている。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースＳは、コンタクトホールＣＨ、ローカル配線ＲＬ２，ＲＬ３およびスルーホールＴＨを介して電源配線ＶＬに接続されている。ＮチャネルＭＯＳトランジスタＮ１のゲートＧとＰチャネルＭＯＳトランジスタＰ１のゲートＧは、ローカル配線ＲＬ１ｂに接続されており、ローカル配線ＲＬ１ｂの一端はスルーホールＴＨを介してローカル配線ＲＬ１ａの一端に接続され、ローカル配線ＲＬ１ａの他端はスルーホールＴＨを介して信号配線ＳＬ３に接続されている。
【００７５】
この実施例においては、Ｎ領域上にも信号配線ＳＬ１′〜ＳＬ６′を設けたので、図２７で示した従来例に比べレイアウト面積が大幅に小さくなる。ただし、レイアウト面積の低減効果は図１の実施例の約半分になる。
【００７６】
なお、この構成で電源配線ＶＬ′の幅を図９の実施例のように信号配線領域まで拡げてそのインピーダンスを下げることも可能である。
【００７７】
また、この構成でＮ領域側の信号配線領域の信号配線ＳＬ′を図１１および図２のように２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２に両方で構成することも可能である。
【００７８】
また、メモリセルＭＣがＰチャネルＭＯＳトランジスタで構成されており、１層目の高融点金属配線パターンＷがＰ+ 拡散領域にだけ接続可能な場合は、Ｎ領域とＰ領域の構成が逆になるだけで同様に構成できる。
【００７９】
［実施例６］
図１５はこの発明の第６実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図、図１６はその要部拡大図である。このレイアウトは、図５の実施例で１層目の高融点金属配線パターンＷをＰ+ 拡散領域に接続できない場合に適用される。Ｎ領域においては、図５の実施例と同様に、ローカル配線ＲＬが１層目の高融点金属配線パターンＷで構成され、電源配線ＶＬ′は２層目のアルミ配線パターンＡｌ１で構成され、３層目の信号配線ＳＬ１′，ＳＬ２′，…は３層目のアルミ配線パターンＡｌ１で構成される。一方、Ｐ領域は、図２７の従来例と同じレイアウトとなる。接続関係は、ＮチャネルＭＯＳトランジスタＮ２のソースＳがコンタクトホールＣＨを介して電源配線ＶＬ′に直接接続されている点と、ローカル配線ＲＬ７がスルーホールＴＨ、接続電極ＥＬおよびスルーホールＴＨを介して信号配線ＳＬ２′に接続されている点を除き、図１３の実施例と同様である。
【００８０】
この実施例においては、Ｎ領域にも信号配線ＳＬ１′〜ＳＬ６′を配列したので、図２７の従来例に比べてレイアウト面積が大幅に小さくなる。ただし、レイアウト面積の低減効果は図１の実施例に比べて約半分になる。
【００８１】
なお、この構成で電源配線ＶＬ′の幅を図１０の実施例のようにＮ領域に隣接する信号配線領域にまで広げ、そのインピーダンスを下げる構成も可能である。さらに、この構成でＮ領域に隣接する信号配線領域に信号配線ＳＬ，ＳＬ′を図１１および図１２の実施例のように、２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方で構成することも可能である。
【００８２】
また、メモリセルＭＣがＰチャネルＭＯＳトランジスタで構成されており、１層目の高融点金属配線パターンＷがＰ+ 拡散領域にだけ接続可能な場合では、Ｎ領域とＰ領域の構成が逆になるだけで同様に構成できる。
【００８３】
［実施例７］
２層目のアルミ配線パターンＡｌ１は、平坦化のため３層目のアルミ配線パターンＡｌ２よりも薄く形成されるため、３層目のアルミ配線パターンＡｌ２よりも抵抗値が大きい。また、２層目のアルミ配線パターンＡｌ１は、上下に配線パターンＡｌ２，Ｗがあるため、３層目のアルミ配線パターンＡｌ２よりも容量が小さい。したがって、配線長が長い配線を３層目のアルミ配線パターンＡｌ２で形成し、配線長が短い配線を２層目のアルミ配線パターンＡｌ１で形成すれば、効率のよいレイアウトを実現できる。
【００８４】
図１７（ａ）はこの発明の第７実施例によるＤＲＡＭチップの構成を示すブロック図、図１７（ｂ）はその要部拡大図、図１８はその要部断面図である。図において、このＤＲＡＭチップは、複数のメモリアレイ領域１と、その間に設けられた周辺回路領域５を含む。各メモリアレイ領域１は、複数のサブアレイ２と、各サブアレイ２に対応して設けられたロウデコーダ３およびコラムデコーダ４を含む。メモリアレイ領域１の具体的な構成は図２５および図２６で示した従来のＤＲＡＭチップと同様であるので説明は省略される。
【００８５】
周辺回路領域５は、このＤＲＡＭチップの動作の基本となる主制御信号を発生する主制御信号発生回路６と、主制御信号に応答して副制御信号を発生し、対応するサブアレイ２を駆動させる副制御信号発生回路７と、外部から電源電位Ｖｃｃ，Ｖｓｓを印加される複数の外部電源パッド８とを含む。
【００８６】
メモリアレイ領域１においてコラム選択線ＣＳＬとして使用されている３層目のアルミ配線パターンＡｌ２は、周辺回路領域５では主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′および主信号配線ＳＬ（ｍａｉｎ）として使用される。主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′は、副制御信号発生回路７を覆うようにして設けられる。主信号配線ＳＬ（ｍａｉｎ）は多数の短冊状に形成され、主制御信号発生回路６を覆うようにして設けられる。
【００８７】
外部電源パッド８に印加された電源電位Ｖｃｃ，Ｖｓｓは、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′を介して周辺回路領域５全域に供給される。主制御信号発生回路６で生成された主制御信号Ａ（ｍａｉｎ），Ｂ（ｍａｉｎ），Ｃ（ｍａｉｎ）は、主信号配線ＳＬ（ｍａｉｎ）を介して副制御信号発生回路７に伝送される。
【００８８】
これらの配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′，ＳＬ（ｍａｉｎ）は配線長が長いが低抵抗・低容量の３層目のアルミ配線パターンＡｌ２で形成されるので、配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′，ＳＬ（ｍａｉｎ）による電力消費や信号遅延は小さく保たれる。
【００８９】
また、メモリアレイ領域１においてワード線ＷＬのシャントとして使用されている２層目のアルミ配線パターンＡｌ１は、周辺回路領域５では副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′および副信号配線ＳＬ（ｓｕｂ）として使用される。副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′は、主制御信号発生回路６を覆うようにして設けられ、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′に接続される。副信号配線ＳＬ（ｓｕｂ）は、多数の短冊状に形成され、副制御信号発生回路７を覆うようにして設けられる。
【００９０】
外部電源パッド８に印加され主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′を介して周辺回路領域５全域に供給された電源電位Ｖｃｃ，Ｖｓｓは、さらに副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′を介して主制御信号発生回路６に与えられる。副制御信号発生回路７で生成された副制御信号Ａ（ｓｕｂ），Ｂ（ｓｕｂ），Ｃ（ｓｕｂ）は、副信号配線ＳＬ（ｓｕｂ）を介して対応するサブアレイ２に伝送される。
【００９１】
これらの配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′，ＳＬ（ｓｕｂ）は、高抵抗・高容量の２層目のアルミ配線パターンＡｌ１で形成されるが配線長が短いので、配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′，ＳＬ（ｓｕｂ）による電力消費や信号遅延は問題にならない。
【００９２】
また、メモリアレイ領域１においてビット線ＢＬ，／ＢＬとして使用されている１層目の高融点金属配線パターンＷは、上記第１〜第６実施例と同様に、主制御信号発生回路６および副制御信号発生回路７内を接続するためのローカル配線ＲＬとして使用される。
【００９３】
詳しく説明すると、図１８および図１９に示すように、主制御信号発生回路６においては副制御信号発生回路７との境界部で主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′がスルーホールＴＨを介して副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′に接続され、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′から副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′に電源電位Ｖｃｃ，Ｖｓｓが与えられる。副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′は、主制御信号発生回路６を構成するトランジスタ６ａなどにコンタクトホールＣＨを介して接続され、副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′からトランジスタ６ａなどに電源電位Ｖｃｃ，Ｖｓｓが与えられる。
【００９４】
また、主制御信号発生回路６においては、第２実施例で説明したのと同様に主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′の一部が周囲から絶縁されて接続電極ＥＬになっている。主制御信号発生回路６を構成するトランジスタ６ａなどで生成された主制御信号Ａ（ｍａｉｎ），Ｂ（ｍａｉｎ），Ｃ（ｍａｉｎ）は、接続電極ＥＬを介して主信号配線ＳＬ（ｍａｉｎ）に与えられ、主信号配線ＳＬ（ｍａｉｎ）を介して周辺回路領域５全域に伝送される。
【００９５】
一方副制御信号発生回路７においては、図２０に示すように、第１実施例で説明したのと同様に副信号配線ＳＬ（ｓｕｂ）のいずれかが接続電極ＥＬとして使用される。主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′はスルーホールＴＨを介して接続電極ＥＬに接続され、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′から接続電極ＥＬに電源電位Ｖｃｃ，Ｖｓｓが与えられる。接続電極ＥＬは、副制御信号発生回路７を構成するトランジスタ７ａなどにコンタクトホールＣＨを介して接続され、接続電極ＥＬからトランジスタ７ａなどに電源電位Ｖｃｃ，Ｖｓｓが与えられる。
【００９６】
副制御信号発生回路７を構成するトランジスタ７ａなどは主制御信号Ａ（ｍａｉｎ），Ｂ（ｍａｉｎ），Ｃ（ｍａｉｎ）に応答して副制御信号Ａ（ｓｕｂ），Ｂ（ｓｕｂ），Ｃ（ｓｕｂ）を生成する。副制御信号Ａ（ｓｕｂ），Ｂ（ｓｕｂ），Ｃ（ｓｕｂ）は、副信号配線ＳＬ（ｓｕｂ）に与えられ、副信号配線ＳＬ（ｓｕｂ）を介して対応するサブアレイ２に伝送される。
【００９７】
この実施例においても、１層目の高融点金属配線パターンＷをローカル配線ＲＬとして使用するので、２層目のアルミ配線パターンＡｌ１をローカル配線ＲＬとして使用していた従来に比べレイアウト面積を大幅に縮小できる。
【００９８】
また、配線長が長い配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′，ＳＬ（ｍａｉｎ）を低抵抗・低容量の３層目のアルミ配線パターンＡｌ２で形成し、配線長が短い配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′，ＳＬ（ｓｕｂ）を高抵抗・高容量の２層目のアルミ配線パターンＡｌ１で形成するので、効率のよいレイアウトを実現できる。
【００９９】
［実施例８］
図２１はこの発明の第８実施例によるＤＲＡＭチップの構成を示す一部省略したブロック図である。図において、このＤＲＡＭチップは、外部電源パッド８、ボルテージダウンコンバータ（以下、ＶＤＣと略記する）９および複数の回路ブロック１０を含む。外部電源パッド８は外部電源電位ｅｘｔＶｃｃを印加される。ＶＤＣ９は外部電源電位ｅｘｔＶｃｃを降圧して内部電源電位ｉｎｔＶｃｃを出力する。回路ブロック１０は、ＤＲＡＭチップの全域に分散して配置され、内部電源電位ｉｎｔＶｃｃを受けて所定の動作を行なう。
【０１００】
このＤＲＡＭチップにおいては、３層目のアルミ配線パターンＡｌ２は主電源配線ＶＬ（ｍａｉｎ）として使用され、２層目のアルミ配線パターンＡｌ１は副電源配線ＶＬ（ｓｕｂ）として使用され、１層目の高融点金属配線パターンＷは回路ブロック１０内を接続するためのローカル配線ＲＬとして使用される。
【０１０１】
主電源配線ＶＬ（ｍａｉｎ）は、外部電源パッド８とＶＤＣ９の間に設けられるとともに、ＶＤＣ９の出力ノードからＤＲＡＭチップの全域にわたって設けられる。副電源配線ＶＬ（ｓｕｂ）は、主電源配線ＶＬ（ｍａｉｎ）と各回路ブロック１０の間に設けられる。
【０１０２】
外部電源パッド８に印加された外部電源電位ｅｘｔＶｃｃは主電源配線ＶＬ（ｍａｉｎ）を介してＶＤＣ９に与えられる。ＶＤＣ９から出力された内部電源電位ｉｎｔＶｃｃは主電源配線ＶＬ（ｍａｉｎ）を介してＤＲＡＭチップの全域に供給され、さらに副電源配線ＶＬ（ｓｕｂ）を介して各回路ブロック１０に与えられる。各回路ブロック１０は、内部電源電位ｉｎｔＶｃｃを受けて所定の動作を行なう。
【０１０３】
この実施例においては、１層目の高融点金属配線パターンＷをローカル配線ＲＬとして使用し、２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２を電源配線ＶＬ（ｓｕｂ），ＶＬ（ｍａｉｎ）として使用するので、レイアウト面積を大きくすることなく電源配線ＶＬ（ｓｕｂ），ＶＬ（ｍａｉｎ）の低抵抗化を図ることができる。電源の低抵抗化により電源配線ＶＬ（ｓｕｂ），ＶＬ（ｍａｉｎ）の電位の浮き上がりを防止でき、電位の浮き上がりに伴なうアクセス遅延などを防止できる。
【０１０４】
なお、図２２に示すように、複数のＶＤＣ９をＤＲＡＭチップの全域に分散配置してもよい。この場合主電源配線ＶＬ（ｍａｉｎ）は外部電源パッド８と複数のＶＤＣ９の間に設けられ、副電源配線ＶＬ（ｓｕｂ）は各ＶＤＣ９とその近傍の回路ブロック１０の間に設けられる。外部電源パッド８に印加された外部電源電位ｅｘｔＶｃｃは、主電源配線ＶＬ（ｍａｉｎ）を介して各ＶＤＣ９に与えられる。ＶＤＣ９から出力された内部電源電位ｉｎｔＶｃｃは、副電源配線ＶＬ（ｓｕｂ）を介して回路ブロック１０に与えられる。
【０１０５】
この構成によっても、図２１で示した実施例と同様の効果が得られる。
［実施例９］
図２３はこの発明の第９実施例によるＤＲＡＭチップの構成を示す一部省略したブロック図である。図において、このＤＲＡＭチップは、直列接続された４つのインバータ１３〜１６を含むインバータ列１７と、活性化信号／φ，φに応じてインバータ列１７に電源電位Ｖｃｃ，Ｖｓｓを印加するためのＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を含む。インバータ１３，１５の正側電源端子１３ａ，１５ａには電源電位Ｖｃｃが直接印加され、インバータ１４，１６の正側電源端子１４ａ，１６ａにはＰチャネルＭＯＳトランジスタ１１を介して電源電位Ｖｃｃが印加される。インバータ１４，１６の負側電源端子１４ｂ，１６ｂには電源電位Ｖｓｓが直接印加され、インバータ１３，１５の負側電源端子１３ｂ，１５ｂにはＮチャネルＭＯＳトランジスタ１２を介して電源電位Ｖｓｓが印加される。
【０１０６】
インバータ列１７は、活性化信号／φ，φが活性化レベル（「Ｌ」レベル，「Ｈ」レベル）になり、入力が「Ｌ」レベルに確定したとき「Ｌ」レベルの信号を出力する。
【０１０７】
この回路では、活性化信号／φ，φが活性化レベルになったときのみインバータ列１７に電源電位Ｖｃｃ，Ｖｓｓが印加されるので、インバータ列１７を使用しない時に電流が無駄に消費されることがない。また、入力が「Ｌ」レベルに確定したときに「Ｈ」レベルを出力するインバータ１３，１５の正側電源端子１３ａ，１５ａには電源電位Ｖｃｃが直接印加され、入力が「Ｌ」レベルに確定したときに「Ｌ」レベルを出力するインバータ１４，１６の負側電源端子１４ｂ，１６ｂには電源電位Ｖｓｓが直接印加される。したがって、各インバータ１３〜１６は高速に動作する。
【０１０８】
この回路自体は1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48 およびpp.83-84に記載されたものであるが、この回路をＤＲＡＭチップに搭載する場合に本発明のレイアウト手法を適用するとチップ面積の増大を防止できる。
【０１０９】
すなわち、３層目のアルミ配線パターンＡｌ２を主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′として使用し、２層目のアルミ配線パターンＡｌ１を副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′として使用し、１層目の高融点金属配線パターンＷをインバータ列１７内を接続するためのローカル配線ＲＬとして使用する。
【０１１０】
主電源配線ＶＬ（ｍａｉｎ）には電源電位Ｖｃｃが印加され、主電源配線ＶＬ（ｍａｉｎ）はインバータ１３，１５の正側電源端子１３ａ，１５ａに接続される。主電源配線ＶＬ（ｍａｉｎ）′には電源電位Ｖｓｓが印加され、主電源配線ＶＬ（ｍａｉｎ）′はインバータ１４，１６の負側電源端子１４ｂ，１６ｂに接続される。副電源配線ＶＬ（ｓｕｂ）はインバータ１４，１６の正側電源端子１４ａ，１６ａに接続され、負側電源配線ＶＬ（ｓｕｂ）′はインバータ１３，１５の負側電源端子１３ｂ，１５ｂに接続される。ＰチャネルＭＯＳトランジスタ１１のソースは主電源配線ＶＬ（ｍａｉｎ）に接続され、そのドレインは副電源配線ＶＬ（ｓｕｂ）に接続され、そのゲートは活性化信号／φを受ける。ＮチャネルＭＯＳトランジスタ１２のソースは主電源配線ＶＬ（ｍａｉｎ）′に接続され、そのドレインは副電源配線ＶＬ（ｓｕｂ）′に接続され、そのゲートは活性化信号／φの相補信号φを受ける。
【０１１１】
この実施例においては、１層目の高融点金属配線パターンＷをインバータ列１７内を接続するためのローカル配線ＲＬとして使用し、２層目および３層目のアルミ配線パターンＡｌ１，Ａｌ２を電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′；ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′として使用するので、２層目のアルミ配線パターンＡｌ１をローカル配線ＲＬとして使用していた従来に比べレイアウト面積の縮小化と電源配線の低抵抗化を図ることができる。
【０１１２】
なお、図２４に示すように、複数（図では３つ）の回路ブロック２０，２３，２６と、各回路ブロック２０，２３，２６に電源電位Ｖｃｃ，Ｖｓｓを印加するためのＰチャネルＭＯＳトランジスタ１８，２１，２４およびＮチャネルＭＯＳトランジスタ１９，２２，２５とを含む回路をＤＲＡＭチップに搭載する場合にも本発明のレイアウト手法を適用できる。
【０１１３】
この場合は３層目のアルミ配線パターンＡｌを主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′として使用し、２層目のアルミ配線パターンＡｌ２を副電源配線ＶＬ（ｓｕｂ）１，ＶＬ（ｓｕｂ）１′；ＶＬ（ｓｕｂ）２，ＶＬ（ｓｕｂ）２′；ＶＬ（ｓｕｂ）３，ＶＬ（ｓｕｂ）３′として使用し、１層目の高融点金属配線パターンＷを各回路ブロック２０，２３，２６内を接続するためのローカル配線ＲＬとして使用する。
【０１１４】
主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′には電源電位Ｖｃｃ，Ｖｓｓが印加される。副電源配線ＶＬ（ｓｕｂ）１，ＶＬ（ｓｕｂ）′；ＶＬ（ｓｕｂ）２，ＶＬ（ｓｕｂ）２′；ＶＬ（ｓｕｂ）３，ＶＬ（ｓｕｂ）３′はそれぞれ回路ブロック２０，２３，２６の電源端子に接続される。ＰチャネルＭＯＳトランジスタ１８，２１，２４のソースはともに主電源配線ＶＬ（ｍａｉｎ）に接続され、そのドレインはそれぞれ副電源配線ＶＬ（ｓｕｂ）１，ＶＬ（ｓｕｂ）２，ＶＬ（ｓｕｂ）３に接続され、そのゲートはそれぞれ活性化信号／φ１，／φ２，／φ３を受ける。ＮチャネルＭＯＳトランジスタ１９，２２，２５のソースはともに主電源配線ＶＬ（ｍａｉｎ）′に接続され、そのドレインはそれぞれ副電源配線ＶＬ（ｓｕｂ）１′，ＶＬ（ｓｕｂ）２′，ＶＬ（ｓｕｂ）３′に接続されて、そのゲートはそれぞれ活性化信号／φ１，／φ２，／φ３の相補信号φ１，φ２，φ３を受ける。
【０１１５】
この場合もレイアウト面積の縮小化と電源配線の低抵抗化を図ることができる。
【０１１６】
なお、上記実施例１〜９では、１層目を高融点金属配線パターンＷ、２層目をアルミ配線パターンＡｌ１、３層目をアルミ配線パターンＡｌ２としたが、３層ともアルミ配線パターンとしてもよい。その場合は、１層目をローカル配線、２層目を電源配線、３層目をバス信号配線とするのが好適である。
【０１１７】
なお、この発明の実施態様は次のとおりである。
１．それぞれが第１および第２の導電形式の複数の半導体素子を含み、所定の機能を有する複数の半導体素子群と、該複数の半導体素子群上に順次積層された第１、第２および第３の配線パターンとを備えた半導体集積回路において、
前記第１の配線パターンは前記各半導体素子群内の前記第１の導電形式の半導体素子間を接続するための下層ローカル配線として使用されていることを特徴とする、半導体集積回路。
【０１１８】
２．行および列方向に配列された複数のメモリセルと、それぞれが第１および第２の導電形式の複数の半導体素子を含み、所定の機能を有する複数の半導体素子群と、前記複数のメモリセルおよび半導体素子群上に順次積層された第１、第２および第３の配線パターンとを備え、前記第１の配線パターンが前記各メモリセル列に対応するビット線として使用されている半導体集積回路において、
前記第１の配線パターンは、さらに前記各半導体素子群内の前記第１の導電形式の半導体素子間を接続するための下層ローカル配線として使用されていることを特徴とする、半導体集積回路。
【０１１９】
３．１．または２．の半導体集積回路の前記第２の配線パターンは、前記各半導体素子群とその外部との間で信号を入出力するための下層信号配線、および前記各半導体素子群内の前記第２の導電形式の半導体素子間を接続するための上層ローカル配線として使用され、
前記第３の配線パターンは前記各半導体素子群に電源電位を印加するための上層電源配線として使用されていてもよい。
【０１２０】
４．前記第２の配線パターンは、さらに前記上層電源配線と前記各半導体素子群の前記第１の導電形式の半導体素子を接続するための接続電極として使用されていてもよい。
【０１２１】
５．前記第３の配線パターンは、さらに前記各半導体素子群とその外部との間で信号を入出力するための上層信号配線として使用されていてもよい。
【０１２２】
６．前記第２の配線パターンは、さらに前記各半導体素子群に電源電位を印加するための下層電源配線として使用されていてもよい。
【０１２３】
７．１．または２．の半導体集積回路の前記第２の配線パターンは、前記各半導体素子群の前記第１の導電形式の半導体素子に電源電位を印加するための下層電源配線、および前記各半導体素子群内の前記第２の導電形式の半導体素子間を接続するための上層ローカル配線として使用され、
前記第３の配線パターンは、前記各半導体素子群とその外部との間で信号を入出力するための上層信号配線、および前記各半導体素子群の前記第２の導電形式の半導体素子に電源電位を印加するための上層電源配線として使用されていてもよい。
【０１２４】
８．前記第２の配線パターンは、さらに前記ローカル配線と前記上層信号配線を接続するための接続電極として使用されていてもよい。
【０１２５】
９．前記第２の配線パターンは、さらに前記各半導体素子群とその外部との間で信号を入出力するための下層信号配線として使用されていてもよい。
【０１２６】
１０．前記第３の配線パターンは、さらに前記各半導体素子群に電源電位を印加するための上層電源配線として使用されていてもよい。
【０１２７】
１１．前記下層電源配線は、前記下層ローカル配線を覆うようにして設けられていてもよい。
【０１２８】
１２．前記上層信号配線と前記下層信号配線の少なくとも一部が上下に重ならないようにして設けられていてもよい。
【０１２９】
１３．前記第１、第２および第３の配線パターンは、アルミニウムで形成されていてもよい。
【０１３０】
１４．前記第１の配線パターンはタングステンのような高融点金属で形成され、前記第２および第３の配線パターンはアルミニウムで形成されていてもよい。
【０１３１】
【発明の効果】
以上のように、この発明にあっては、３層の配線パターンのうち１層目の配線パターンをローカル配線として使用するので、従来ローカル配線として使用されていた第２の配線パターンを下層信号配線や下層電源配線として自由に使用することができ、また、第３の配線パターンを上層信号配線や上層電源配線として自由に使用できる。したがって、レイアウトの自由度の向上およびレイアウト面積の縮小化を図ることができる。
【０１３２】
また、第２および第３の配線パターンの一方を電源配線として使用するとともに他方を信号配線として使用し、または第２および第３の配線パターンの両方を電源配線として使用すれば、電源配線の幅を所望の幅に広げることができ、電源配線の低抵抗化を図ることができる。
【０１３３】
また、第２の配線パターンを下層電源配線として使用するとともに第３の配線パターンを上層信号配線として使用し、下層電源配線がローカル配線を覆うようにして設ければ、上層信号配線とローカル配線を下層電源配線によってシールドすることができ、上層信号配線とローカル配線の間のカップリングノイズを軽減できる。
【０１３４】
また、上層信号配線と下層信号配線の少なくとも一部が上下に重ならないようにすれば、上層信号配線と下層信号配線の間のカップリングノイズを軽減できる。
【０１３５】
また、第２の配線パターンの一部を上層信号配線や下層電源配線と半導体素子群を接続するための接続電極として使用すれば、上層の配線と半導体素子群を容易に接続できる。
【０１３６】
また、第１、第２および第３の配線パターンをすべてアルミニウムで形成すれば、配線パターンの低抵抗化を図ることができる。
【０１３７】
また、第１の配線パターンをタングステンのような高融点金属で形成し、第２および第３の配線パターンをアルミニウムで形成すれば、配線パターン材料の半導体基板中へのマイグレーションを防止でき、かつ配線パターンの低抵抗化を図ることができる。
【０１３８】
また、レイアウト面積の縮小化、電源配線の低抵抗化およびカップリングノイズの低減化により、半導体集積回路の高速化、低消費電力化、動作マージン拡大、高密度化が達成される。
【図面の簡単な説明】
【図１】 この発明の第１実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図２】 図１に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図３】 図１に示したＮＡＮＤゲートを含む領域の要部断面図である。
【図４】 第１実施例の改良例を示す一部破断した平面図である。
【図５】 この発明の第２実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図６】 図５に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図７】 図５に示したＮＡＮＤゲートを含む領域の要部断面図である。
【図８】 第２実施例の改良例を示す一部破断した平面図である。
【図９】 第２実施例の他の改良例を示す一部破断した平面図である。
【図１０】 第２実施例のさらに他の改良例１を示す一部破断した平面図である。
【図１１】 この発明の第３実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１２】 この発明の第４実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１３】 この発明の第５実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１４】 図１３に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図１５】 この発明の第６実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１６】 図１５に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図１７】 （ａ）はこの発明の第７実施例によるＤＲＡＭチップの構成を示すブロック図、（ｂ）はその要部拡大図である。
【図１８】 図１７に示したＤＲＡＭチップの要部断面図である。
【図１９】 図１７に示したＤＲＡＭチップの周辺回路領域の主制御信号発生回路のレイアウトを示す一部破断した平面図である。
【図２０】 図１７に示したＤＲＡＭチップの周辺回路領域の副制御信号発生回路のレイアウトを示す一部破断した平面図である。
【図２１】 この発明の第８実施例によるＤＲＡＭチップの構成を示すブロック図である。
【図２２】 第８実施例の改良例を示すブロック図である。
【図２３】 この発明の第９実施例によるＤＲＡＭチップの構成を示すブロック図である。
【図２４】 第９実施例の改良例を示すブロック図である。
【図２５】 従来のＤＲＡＭチップの構成を示すブロック図である。
【図２６】 図２５に示したＤＲＡＭチップのメモリアレイ領域の構成を示す一部省略した平面図である。
【図２７】 図２５に示したＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図２８】 図２７に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図２９】 ＮＡＮＤゲートの構成を示す回路図である。
【図３０】 ＮＡＮＤゲートを示す記号図である。
【符号の説明】
ＲＬ ローカル配線、ＶＬ，ＶＬ′ 電源配線、ＳＬ，ＳＬ′ 信号配線、ＥＬ 接続電極、Ｗ １層目の高融点金属配線パターン、Ａｌ１ ２層目のアルミ配線パターン、Ａｌ２ ３層目のアルミ配線パターン、Ｐ１，Ｐ２ ＰチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２ ＮチャネルＭＯＳトランジスタ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ ビット線、１ メモリ領域、２ 周辺回路領域、６ 主制御信号発生回路、７ 副制御信号発生回路。
【産業上の利用分野】
この発明は半導体集積回路に関し、特に、それぞれが所定の機能を有する複数の半導体素子群と、該複数の半導体素子群上に順次積層された第１、第２および第３の配線パターンとを備えた半導体集積回路に関する。
【０００２】
【従来の技術】
メガビットクラスの半導体メモリ、特にダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する。）ではESSCIRC PROCEEDINGS, Sep 1991 pp.21-24. に記されているように２層のアルミ配線パターンＡｌ１，Ａｌ２を使用したメモリアレイアーキテクチャーが主流になっている。
【０００３】
図２５は従来のＤＲＡＭチップの構成を示すブロック図である。図において、このＤＲＡＭチップは、複数のメモリアレイ領域３１と、その間に設けられた周辺回路領域３２とを含む。また、各メモリアレイ領域３１は、ロウ方向に配列された複数のサブアレイ３３と、サブアレイ３３の間および両端に設けられた複数のセンスアンプ帯３４と、ロウデコーダ３５と、コラムデコーダ３６とを含む。周辺回路領域３２は、複数のＮＡＮＤゲートやＮＯＲゲートなどを含む。
【０００４】
このＤＲＡＭチップは、具体的には、シリコン基板と、シリコン基板表面に形成された複数のトランジスタやキャパシタと、その上に順次積層された高融点金属配線パターンＷおよびアルミ配線パターンＡｌ１，Ａｌ２とから構成されている。
【０００５】
図２６は図２５に示したＤＲＡＭチップのメモリアレイ領域３１の具体的な構成を例示する図であって、サブアレイ３３およびセンスアンプ帯３４の構成を示す一部省略した平面図である。図において、サブアレイ３３は、フォールデッドビット線構成を採用していて、ロウおよびコラム方向に配列された複数のメモリセルＭＣを含み、センスアンプ帯３４は、各コラムに対応して設けられた複数のセンスアンプ３４ａを含む。この領域においては、１層目の高融点金属配線パターンＷは、各コラムのメモリセルＭＣとセンスアンプ３４ａを接続するためのビット線ＢＬ，／ＢＬとして使用されている。また、２層目のアルミ配線パターンＡｌ１は、ワード線ＷＬの一部として使用されており、ワード線ＷＬの時定数を小さくするためのシャント（杭打ち）として使用されている。また、３層目のアルミ配線パターンＡｌ２は、コラムデコーダ３６の出力を伝送するコラム選択線ＣＳＬとして使用されている。
【０００６】
なお、ビット線ＢＬ，／ＢＬを高融点金属配線パターンＷで構成しているのは、ビット線ＢＬ，／ＢＬの材料のシリコン基板中へのマイグレーションを防止するためである。高融点金属としては、たとえばタングステンシリサイド（ＷＳｉ）が用いられている。
【０００７】
また、ビット線ＢＬ，／ＢＬは、データ読出の高速化のため低抵抗化が要求されるが、それ以上にビット線ＢＬ，／ＢＬ自身の容量を低減して低消費電力化を図ったり、メモリセルＭＣからの読出信号量を大きくして動作マージンを確保したり、ビット線ＢＬ，／ＢＬ間容量を低減してビット線ＢＬ，／ＢＬ間ノイズを低減することが要求されるため、ビット線ＢＬ，／ＢＬすなわち高融点金属配線パターンＷは薄膜化されている。
【０００８】
また、図２７は図２５に示したＤＲＡＭチップの周辺回路領域３２の具体的構成を例示する図であって、２入力ＣＭＯＳ−ＮＡＮＤゲート（以下、ＮＡＮＤゲートと略記する。）を含む領域のレイアウトを示す一部破断した平面図、図２８は図２７の要部拡大図である。図において、ＮＡＮＤゲートは、２行２列に配置されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含み、各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は、図中Ｙ方向に延在するゲートＧと、その両側に設けられたソースＳおよびドレインＤとを含む。各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のゲートＧの一端にはパッドＰＤが設けられており、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のパッドＰＤとＮチャネルＭＯＳトランジスタＮ１，Ｎ２のパッドＰＤとは隣接して設けられている。
【０００９】
メモリアレイ領域３１においてコラム選択線ＣＳＬとして使用されていた３層目のアルミ配線パターンＡｌ２は、周辺回路領域３２にあっては図中Ｘ方向に延在する電源配線ＶＬ，ＶＬ′および信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…として使用されている。電源配線ＶＬは、２つのＰチャネルＭＯＳトランジスタＰ１，Ｐ２が配置されたＰ領域を覆うようにして設けられており、電源電位Ｖｃｃ（Ｈレベル）が印加される。電源配線ＶＬ′は、２つのＮチャネルＭＯＳトランジスタＮ１，Ｎ２が配置されたＮ領域を覆うようにして設けられており、電源電位Ｖｓｓ（Ｌレベル）が印加される。
【００１０】
信号配線ＳＬ１，ＳＬ２，…は、電源配線ＶＬから外側に向けて所定のピッチで設けられており、ＮＡＮＤゲート部と、その外部との間で信号を入出力するために使用される。信号配線ＳＬ１′，ＳＬ２′，…は、電源配線ＶＬ′から外側に向けて所定のピッチで設けられており、ＮＡＮＤゲートと、その外部との間で信号を入出力するために使用される。
【００１１】
また、メモリアレイ領域３１においてワード線ＷＬのシャントとして使用されていた２層目のアルミ配線パターンＡｌ１は、この領域にあってはＮＡＮＤゲート内部を接続するためのローカル配線ＲＬとして使用される。
【００１２】
詳しく説明すると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースはコンタクトホールＣＨを介してローカル配線ＲＬ２，ＲＬ３に接続されており、ローカル配線ＲＬ２，ＲＬ３はスルーホールＴＨを介して電源配線ＶＬに接続されている。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ４に接続されており、ローカル配線ＲＬ４はスルーホールＴＨを介してたとえば信号配線ＳＬ１′に接続される。信号配線ＳＬ１′がＮＡＮＤゲートの出力信号配線Ｃとなる。
【００１３】
ＮチャネルＭＯＳトランジスタＮ１のソースＳとＮチャネルＭＯＳトランジスタＮ２のドレインはコンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続されている。ＮチャネルＭＯＳトランジスタＮ２のソースはコンタクトホールＣＨを介してローカル配線ＲＬ６に接続されており、ローカル配線ＲＬ６はスルーホールＴＨを介して電源配線ＶＬ′に接続されている。
【００１４】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ１に共通接続されており、ローカル配線ＲＬ１はスルーホールＴＨを介してたとえば信号配線ＳＬ２に接続される。信号配線ＳＬ２がＮＡＮＤゲートの一方入力信号配線Ａとなる。
【００１５】
また、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のゲートＧはパッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ７に共通接続されており、ローカル配線ＲＬ７はスルーホールＴＨを介してたとえば信号配線ＳＬ３′に接続される。信号配線ＳＬ３′がＮＡＮＤゲートの他方入力信号配線Ｂとなる。
【００１６】
なお、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は、図２９に示すような電気回路を構成し、一般に図３０に示すような記号で表されるＮＡＮＤゲートを構成する。
【００１７】
【発明が解決しようとする課題】
このように、従来のＤＲＡＭチップにあっては、１層目の高融点金属配線パターンＷは、メモリアレイ領域３１においてはビット線ＢＬ，／ＢＬとして使用されていたが、周辺回路領域３２においてはほとんど使用されていなかった。これは、タングステンシリサイド（ＷＳｉ）で形成されていた従来の高融点金属配線パターンＷではシート抵抗が大きく、これをトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２間を接続するためのローカル配線ＲＬとして用いた場合、信号遅延が大きかったからである。
【００１８】
ところが、最近、従来に比べシート抵抗が小さな高融点金属配線パターンＷの使用が可能になってきた。具体的な材料としてはタングステン（Ｗ）やチタンシリサイド（ＴｉＳｉ）などである。このような材料で形成された高融点金属配線パターンＷを周辺回路領域３２の配線として使用すれば、従来問題となっていた信号遅延が起きることもない。したがって、従来ビット線ＢＬ，／ＢＬとしてのみ使用されていた高融点金属配線パターンＷを利用した新しいレイアウトの創作が可能となる。
【００１９】
それゆえに、この発明の主たる目的は、レイアウトの自由度が高く、レイアウト面積が小さく、電源配線の抵抗が小さく、信号配線のカップリングノイズが小さな半導体集積回路を提供することである。
【００２９】
【課題を解決するための手段】
この発明に係る半導体集積回路は、半導体基板上に形成された半導体集積回路であって、行列状に配列された複数のメモリセルと、それぞれ複数のメモリセル列に対応して設けられた複数のビット線とを含むメモリアレイ領域、第１の領域に形成された第１の導電形式のトランジスタと、第１の領域の第１の方向に隣接する第２の領域に形成された第２の導電形式のトランジスタとを含む論理回路、ビット線と同じ第１の配線層で形成され、第１の導電形式のトランジスタと第２の導電形式のトランジスタとを接続するためのローカル配線、第１の配線層の上方に設けられた第２の配線層で形成され、第１の領域の上方において第１の方向と直交する第２の方向に延在する複数の第１の信号配線、および第２の配線層の上方に設けられた第３の配線層で複数の第１の信号配線を覆うように形成され、第１の領域の上方において第２の方向に延在する第１の電源配線を備え、第１の配線層はタングステンシリサイドよりも低抵抗の材料で形成されているものである。
好ましくは、さらに、第２の配線層で形成され、第２の領域の上方において第２の方向に延在する複数の第２の信号配線と、複数の第２の信号配線を覆うようにして第３の配線層で形成され、第２の領域の上方において第２の方向に延在し、第１の電源配線と異なる電位を受ける第２の電源配線とが設けられる。
また好ましくは、さらに、第２の配線層で形成され、第２の領域の第１の方向に隣接する第３の領域の上方において第２の方向に延在する複数の第３の信号配線が設けられる。
【００３０】
また、この発明に係る他の半導体集積回路は、半導体基板上に形成された半導体集積回路であって、行列状に配列された複数のメモリセルと、それぞれ複数のメモリセル列に対応して設けられた複数のビット線とを含むメモリアレイ領域、第１の領域に形成された第１の導電形式のトランジスタと、第１の領域の第１の方向に隣接する第２の領域に形成された第２の導電形式のトランジスタとを含む論理回路、ビット線と同じ第１の配線層で形成され、第１の導電形式のトランジスタと第２の導電形式のトランジスタとを接続するためのローカル配線、第１の配線層の上方に形成された第２の配線層で形成され、第１の領域の上方において第１の方向と直交する第２の方向に延在する第１の電源配線、および第２の配線層の上方に設けられた第３の配線層で第１の電源配線を覆うように形成され、第１の複数の上方において第２の方向に延在する複数の第１の信号配線を備え、第１の配線層はタングステンシリサイドよりも低抵抗の材料で形成されているものである。
好ましくは、さらに、第２の配線層で形成され、第２の領域の上方において第２の方向に延在し、第１の電源配線と異なる電位を受ける第２の電源配線と、第２の電源配線を覆うようにして第３の配線層で形成され、第２の領域の上方において第２の方向に延在する複数の第２の信号配線とが設けられる。
また好ましくは、さらに、第３の配線層で形成され、第２の領域の第１の方向に隣接する第３の領域の上方において第２の方向に延在する複数の第３の信号配線が設けられる。
【００３１】
【作用】
この発明に係る半導体集積回路にあっては、複数の半導体素子群上に積層された第１、第２および第３の配線パターンのうち第１の配線パターンを各半導体素子群内の半導体素子間を接続するためのローカル配線として使用する。したがって、従来ローカル配線として使用されていた第２の配線パターンを下層信号配線や下層電源配線として自由に使用でき、また、第３の配線パターンを上層信号配線や上層電源配線として自由に使用できる。よって、レイアウトの自由度の向上およびレイアウト面積の縮小化を図ることができる。
【００３２】
また、第２および第３の配線パターンの一方を電源配線として使用するとともに他方を信号配線として使用し、または第２および第３の配線パターンの両方を電源配線として使用すれば、電源配線の幅を所望の幅に広げることができ、電源配線の低抵抗化を図ることができる。
【００３３】
また、第２の配線パターンを下層電源配線として使用するとともに第３の配線パターンを上層信号配線として使用し、下層電源配線がローカル配線を覆うようにして設ければ、上層信号配線とローカル配線とを下層電源配線によってシールドすることができ、上層信号配線とローカル配線の間のカップリングノイズを低減できる。
【００３４】
また、上層信号配線と下層信号配線の少なくとも一部が上下に重ならないようにすれば、上層信号配線と下層信号配線の間のカップリングノイズを軽減できる。
【００３５】
また、第２の配線パターンの一部を上層信号配線や上層電源配線と半導体素子群を接続するための接続電極として使用すれば、上層の配線と半導体素子群を容易に接続できる。
【００３６】
また、第１、第２および第３の配線パターンをすべてアルミニウムで形成すれば、配線パターンの低抵抗化を図ることができる。
【００３７】
また、第１の配線パターンをタングステンのような高融点金属で形成し、第２および第３の配線パターンをアルミニウムで形成すれば、配線パターン材料の半導体基板中へのマイグレーションを防止でき、かつ配線パターンの低抵抗化を図ることができる。
【００３８】
【実施例】
［実施例１］
図１はこの発明の第１実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図、図２はその要部拡大図、図３はその要部断面図である。ＤＲＡＭチップのメモリアレイ領域３１の構成は図２５および図２６に示した従来のＤＲＡＭチップと同様であるので、説明は省略される。
【００３９】
図において、ＮＡＮＤゲートは、従来と同様、２行２列に配置されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含む。ＤＲＡＭチップのメモリアレイ領域３１においてコラム選択線ＣＳＬとして使用されている３層目のアルミ配線パターンＡｌ２は、この領域においては電源配線ＶＬ，ＶＬ′として使用されている。電源配線ＶＬは、Ｐ領域を覆うようにして設けられており、電源電位Ｖｃｃが印加される。電源配線ＶＬ′は、Ｎ領域を覆うようにして設けられており、電源電位Ｖｓｓが印加される。
【００４０】
また、メモリアレイ領域３１においてワード線ＷＬのシャントとして使用されている２層目のアルミ配線パターンＡｌ１は、この領域においては信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…として使用されている。信号配線ＳＬ１，ＳＬ２，…は、Ｐ領域とＮ領域の境界から見てＰ領域側に向かって所定のピッチで配列されており、信号配線ＳＬ１′，ＳＬ２′，…は、Ｐ領域とＮ領域の境界から見てＮ領域側に向かって所定のピッチで配列されている。そのうち信号配線ＳＬ１〜ＳＬ７はＰ領域上に設けられており、信号配線ＳＬ１′〜ＳＬ６′はＮ領域上に設けられている。なお、後述するが信号配線ＳＬ７，ＳＬ６′は電源配線ＶＬ，ＶＬ′とＮＡＮＤゲートを接続するための接続電極として使用される。
【００４１】
また、メモリアレイ領域３１においてビット線ＢＬ，／ＢＬとして使用されている１層目の高融点金属配線層Ｗは、ここではトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２同士、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と電源配線ＶＬ，ＶＬ′、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…を接続するためのローカル配線ＲＬとして使用されている。この高融点金属配線パターンＷは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のＰ+ 拡散領域とＮチャネルＭＯＳトランジスタＮ１，Ｎ２のＮ+ 拡散領域の両方と接続可能な構造となっている。
【００４２】
詳しく説明すると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースＳはコンタクトホールＣＨを介してローカル配線ＲＬ２，ＲＬ３に接続されており、ローカル配線ＲＬ２，ＲＬ３はスルーホールＴＨを介して信号配線ＳＬ７に接続され、信号配線ＳＬ７はスルーホールＴＨを介して電源配線ＶＬに接続されている。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ４に接続されており、ローカル配線ＲＬ４はスルーホールＴＨを介してたとえば信号配線ＳＬ１′に接続される。信号配線ＳＬ１′はＮＡＮＤゲートの出力信号配線Ｃとなる。
【００４３】
ＮチャネルＭＯＳトランジスタＮ１のソースＳとＮチャネルＭＯＳトランジスタＮ２のドレインＤは、コンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続されている。ＮチャネルＭＯＳトランジスタＮ２のソースＳはコンタクトホールＣＨを介してローカル配線ＲＬ６に接続されており、ローカル配線ＲＬ６はスルーホールＴＨを介して信号配線ＳＬ６′に接続され、信号配線ＳＬ６′はスルーホールＴＨを介して電源配線ＶＬ′に接続されている。
【００４４】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ１に共通接続されており、ローカル配線ＲＬ１はスルーホールＴＨを介してたとえば信号配線ＳＬ５に接続される。したがって、信号配線ＳＬ１がＮＡＮＤゲートの一方入力信号配線Ａとなる。
【００４５】
また、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ７に接続されており、ローカル配線ＲＬ７はスルーホールＴＨを介してたとえば信号配線ＳＬ２′に接続される。したがって、信号配線ＳＬ２′はＮＡＮＤゲートの他方入力信号配線Ｂとなる。
【００４６】
この実施例においては、信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…を回路領域（Ｐ領域およびＮ領域）の上にも配列できるので、図２７で示した従来のレイアウトに比べレイアウト面積を大幅に縮小することができる。また、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の端子と信号配線ＳＬ，ＳＬ′とを接続するクロスアンダーの距離を短縮化できる。
【００４７】
なお、図４に示すように、ローカル配線ＲＬ４の一端を回路領域外まで延在させてたとえば信号配線ＳＬ１１′に接続してもよい。図１ないし図４からわかるように、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と入出力信号配線Ａ，Ｂ，Ｃの配列には全く制限がなく自由にレイアウト可能である。
【００４８】
また、図１ないし図４においては電源配線ＶＬ，ＶＬ′の幅を回路領域の幅と同程度にしたが、回路領域以外の信号配線領域まで広げて電源配線ＶＬ，ＶＬ′の電気抵抗を下げることも可能である。
【００４９】
［実施例２］
図５はこの発明の第２実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図、図６はその要部拡大図、図７はその要部断面図である。ＮＡＮＤゲートは、従来と同様、２行２列に配置されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含む。
【００５０】
ＤＲＡＭチップのメモリアレイ領域３１においてコラム選択線ＣＳＬとして使用されている３層目のアルミ配線パターンＡｌ２は、この領域にあっては、信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…として使用されている。信号配線ＳＬ１，ＳＬ２，…は、Ｐ領域とＮ領域の境界から見てＰ領域側に向かって所定のピッチで配列されており、信号配線ＳＬ１′，ＳＬ２′，…は、Ｐ領域とＮ領域の境界から見てＮ領域側に向かって所定のピッチで配列されている。信号配線ＳＬ１〜ＳＬ７はＰ領域上に設けられており、信号配線ＳＬ１′〜ＳＬ６′はＮ領域上に設けられている。
【００５１】
また、メモリアレイ領域３１においてワード線ＷＬのシャントとして使用されている２層目のアルミ配線パターンＡｌ１は、ここでは電源配線ＶＬ，ＶＬ′および接続電極ＥＬとして使用されている。電源配線ＶＬは、Ｐ領域を覆うようにして設けられており、電源電位Ｖｃｃが印加される。電源配線ＶＬ′は、Ｎ領域を覆うようにして設けられており、電源電位Ｖｓｓが印加される。接続電極ＥＬは、その周囲を電源配線ＶＬ，ＶＬ′から絶縁されて回路領域上に複数個設けられており、信号配線ＳＬ，ＳＬ′のいずれかとローカル配線ＲＬの接続に使用される。
【００５２】
また、メモリアレイ領域３１においてビット線ＢＬとして使用されている１層目の高融点金属配線パターンＷは、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２間を接続するためのローカル配線ＲＬとして使用されている。この高融点金属配線パターンＷは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のＰ+ 拡散領域とＮチャネルＭＯＳトランジスタＮ１，Ｎ２のＮ+ 拡散領域の両方と接続できる構造となっている。
【００５３】
詳しく説明すると、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースはコンタクトホールＣＨを介して電源配線ＶＬに直接接続されており、ＮチャネルＭＯＳトランジスタＮ２のソースはコンタクトホールＣＨを介して電源配線ＶＬ′に直接接続されている。
【００５４】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１のドレインはコンタクトホールＣＨを介してローカル配線ＲＬ４に接続されており、ローカル配線ＲＬ４はスルーホールＴＨを介して接続電極ＥＬに接続され、接続電極ＥＬはスルーホールＴＨを介してたとえば信号配線ＳＬ１′に接続される。したがって、信号配線ＳＬ１′はＮＡＮＤゲートの出力信号配線Ｃとなる。ＮチャネルＭＯＳトランジスタＮ１のソースＳとＮチャネルＭＯＳトランジスタＮ２のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続される。
【００５５】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲートＧは、パッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ１に共通接続されており、ローカル配線ＲＬ１はスルーホールＴＨを介して接続電極ＥＬに接続され、接続電極ＥＬはスルーホールＴＨを介してたとえば信号配線ＳＬ５に接続される。したがって、信号配線ＳＬ５はＮＡＮＤゲートの一方入力信号配線Ａとなる。
【００５６】
また、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のゲートＧはパッドＰＤおよびコンタクトホールＣＨを介してローカル配線ＲＬ７に共通接続されており、ローカル配線ＲＬ７はスルーホールＴＨを介して接続電極ＥＬに接続され、接続電極ＥＬはスルーホールＴＨを介してたとえば信号配線ＳＬ２′に接続される。したがって、信号配線ＳＬ２′はＮＡＮＤゲートの他方入力信号配線Ｂとなる。
【００５７】
この実施例においては、３層目のアルミ配線層Ａｌ２で形成された信号配線ＳＬ，ＳＬ′を回路領域の上にも配置できるので、図２７に示した従来のレイアウトに比べ大幅にレイアウト面積を小さくできる。また、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の端子と信号配線ＳＬ，ＳＬ′を接続するクロスアンダーの距離を短縮できる。
【００５８】
また、トランジスタＰ１，Ｐ２，Ｎ２のソースと２層目のアルミ配線層Ａｌ１とを直接接続できるので、ソース抵抗を低減できる。また、信号配線ＳＬ，ＳＬ′とローカル配線ＲＬの間にアルミ配線パターンＡｌ１で形成された電源配線ＶＬ，ＶＬ′を設けたので、シールド効果により信号配線ＳＬ，ＳＬ′間、ローカル配線ＲＬ間、信号配線ＳＬ，ＳＬ′とローカル配線ＲＬ間のカップリングノイズを低減することができ、動作マージンを広げることができる。
【００５９】
また、第１実施例においては信号配線ＳＬ，ＳＬ′の上に３層目のアルミ配線パターンＡｌ２で形成された電源配線ＶＬ，ＶＬ′があり、配線容量はその分増加したが、この実施例では配線容量の増加はなく信号伝達の速度の点で有利である。
【００６０】
なお、図８に示すように、図５ないし図７におけるローカル配線ＲＬ４の一端を信号配線領域まで延在させ、その端部をスルーホールＴＨおよび接続電極ＥＬを介してたとえば信号配線ＳＬ１１′に接続してもよい。図５および図８からわかるように、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の配置と信号入出力線Ａ，Ｂ，Ｃの配列は全く制限がなく自由にレイアウト可能である。
【００６１】
また、図５および図８においては２層目のアルミ配線パターンＡｌ１で形成された電源配線ＶＬ，ＶＬ′の幅は回路領域と同程度になっているが、図９および図１０に示すように、電源配線ＶＬ，ＶＬ′の幅を信号配線領域まで拡げて電源配線ＶＬ，ＶＬ′の抵抗を下げる構成も可能である。
【００６２】
［実施例３］
図１１はこの発明の第３実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。このレイアウトは図１のレイアウトを改良したものであり、図１において２層目のアルミ配線パターンＡｌ１だけで構成された信号配線領域を２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方を用いて信号配線領域を構成したものである。
【００６３】
すなわち、３層目のアルミ配線パターンＡｌ２を電源配線ＶＬ，ＶＬ′だけでなく信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…としても使用している。信号配線ＳＬ２１，ＳＬ２２，…は、電源配線ＶＬから外側に向けて所定のピッチで配列されており、信号配線ＳＬ２１′，ＳＬ２２′，…は電源配線ＶＬ′から外側に向けて所定のピッチで配列されている。また、図からわかるように、信号配線領域において２層目のアルミ配線パターンＡｌ１で構成された信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…と３層目のアルミ配線パターンＡｌ２で構成された信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…とは半ピッチずらせて配列されている。
【００６４】
この実施例においては、２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方を信号配線ＳＬ，ＳＬ′として使用するので、図１の実施例に比べて信号配線領域の幅をほぼ半分にすることができ、より一層のレイアウト面積の低減が可能となる。
【００６５】
また、２層目の信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…と３層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…とを半ピッチずらせて上下に重なる面積を小さくしたので、配線間ノイズや配線時定数は小さい。
【００６６】
なお、この構成は図５の実施例にも適用できる。すなわち、図５において２層目のアルミ配線パターンＡｌ１を電源配線ＶＬ，ＶＬ′だけでなく信号配線ＳＬ，ＳＬ′にも使用すれば同様に信号配線領域の面積を低減できる。
【００６７】
［実施例４］
図１２はこの発明の第４実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。このレイアウトは図１のレイアウトを改良したものであり、図１において２層目のアルミ配線パターンＡｌ１だけで構成された信号配線領域を２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方を用いて構成し、かつ信号配線領域において２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２が上下に重ならないようにしたものである。
【００６８】
すなわち、信号配線領域において２層目の信号配線ＳＬ８，ＳＬ９，…；ＳＬ７′，ＳＬ８′，…を図１の実施例の２倍のピッチで配列している。また、３層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…を２層目の信号配線ＳＬ８，ＳＬ９，…；ＳＬ７′，ＳＬ８′，…と同じピッチで、かつ１／２ピッチずらせて設けている。したがって、２層目の信号配線ＳＬ８，ＳＬ９，…；ＳＬ７′，ＳＬ８′，…と３層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…とは、上面視で互いに重ならないようにして交互に配置されている。
【００６９】
この実施例においては、信号配線ＳＬ，ＳＬ′のピッチを図１の実施例の２倍にしたので、線間容量が半減し、配線間ノイズや配線時定数が減少する。しかも、２層目のアルミ配線パターンＡｌ１と、３層目のアルミ配線パターンＡｌ２の両方を信号配線ＳＬ，ＳＬ′として使用したので、レイアウト面積が増大することもない。
【００７０】
なお、この構成は図５の実施例にも適用できる。すなわち、図５において２層目のアルミ配線パターンＡＬ１を電源配線ＶＬ，ＶＬ′だけでなく信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…としても使用し、２層目の信号配線ＳＬ２１，ＳＬ２２，…；ＳＬ２１′，ＳＬ２２′，…と３層目の信号配線ＳＬ１，ＳＬ２，…；ＳＬ１′，ＳＬ２′，…とが信号配線領域で上下に重ならないようにして配列すれば、同様に線間容量を低減できる。
【００７１】
［実施例５］
実施例１〜４ではビット線ＢＬ，／ＢＬのレイヤーである１層目の高融点金属配線パターンＷはＮ+ 拡散領域とＰ+ 拡散領域の両方に接続可能な構造であるとした。しかし、一般的にはメモリセルＭＣがＮチャネルＭＯＳトランジスタで構成されているので、高融点金属配線パターンＷのＮ+ 拡散領域への接続は可能であるが、Ｐ+ 拡散領域への接続が不可能な場合もある。そこで、ここでは高融点金属配線層ＷがＮ+ 拡散領域にのみ接続可能な場合の実施例について説明する。
【００７２】
図１３はこの発明の第５実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図であり、図１４はその要部拡大図である。ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が設けられたＮ領域と、Ｎ領域に隣接する信号配線領域とは図１に示した実施例と同じレイアウトとなる。すなわち、ローカル配線ＲＬは１層目の高融点金属配線パターンＷで構成され、信号配線ＳＬ１′〜ＳＬ６′は２層目のアルミ配線パターンＡＬ１で構成され、電源配線ＶＬ′は３層目のアルミ配線パターンＡＬ２で構成される。一方、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２が設けられたＰ領域と、Ｐ領域に隣接する信号配線領域とは図２７で示した従来例と同じレイアウトとなる。
【００７３】
すなわち、ＮチャネルＭＯＳトランジスタＮ１のソースとＮチャネルＭＯＳトランジスタＮ２のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ５に共通接続されている。ＮチャネルＭＯＳトランジスタＮ２のソースＳは、コンタクトホールＣＨ、ローカル配線ＲＬ６、スルーホールＴＨ、信号配線ＳＬ６′およびスルーホールＴＨを介して電源配線ＶＬ′に接続されている。ＮチャネルＭＯＳトランジスタＮ２のゲートＤとＰチャネルＭＯＳトランジスタＰ２のゲートＧは、パッドＰＤ、コンタクトホールＣＨ、ローカル配線ＲＬ７、スルーホールＴＨを介して信号配線ＳＬ２′に接続されている。ＮチャネルＭＯＳトランジスタＮ１のドレインＤはコンタクトホールＣＨを介してローカル配線ＲＬ４ｂに接続されており、ローカル配線ＲＬ４ｂの一端はＰ領域まで延在している。
【００７４】
ローカル配線ＲＬ４ｂの端部はスルーホールＴＨを介してローカル配線ＲＬ４ａに接続されており、ローカル配線ＲＬ４ａはコンタクトホールＣＨを介してＰチャネルＭＯＳトランジスタＰ１，Ｐ２のドレインＤに接続されている。また、ローカル配線ＲＬ４ａはスルーホールＴＨを介して信号配線ＳＬ１に接続されている。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースＳは、コンタクトホールＣＨ、ローカル配線ＲＬ２，ＲＬ３およびスルーホールＴＨを介して電源配線ＶＬに接続されている。ＮチャネルＭＯＳトランジスタＮ１のゲートＧとＰチャネルＭＯＳトランジスタＰ１のゲートＧは、ローカル配線ＲＬ１ｂに接続されており、ローカル配線ＲＬ１ｂの一端はスルーホールＴＨを介してローカル配線ＲＬ１ａの一端に接続され、ローカル配線ＲＬ１ａの他端はスルーホールＴＨを介して信号配線ＳＬ３に接続されている。
【００７５】
この実施例においては、Ｎ領域上にも信号配線ＳＬ１′〜ＳＬ６′を設けたので、図２７で示した従来例に比べレイアウト面積が大幅に小さくなる。ただし、レイアウト面積の低減効果は図１の実施例の約半分になる。
【００７６】
なお、この構成で電源配線ＶＬ′の幅を図９の実施例のように信号配線領域まで拡げてそのインピーダンスを下げることも可能である。
【００７７】
また、この構成でＮ領域側の信号配線領域の信号配線ＳＬ′を図１１および図２のように２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２に両方で構成することも可能である。
【００７８】
また、メモリセルＭＣがＰチャネルＭＯＳトランジスタで構成されており、１層目の高融点金属配線パターンＷがＰ+ 拡散領域にだけ接続可能な場合は、Ｎ領域とＰ領域の構成が逆になるだけで同様に構成できる。
【００７９】
［実施例６］
図１５はこの発明の第６実施例によるＤＲＡＭチップの周辺回路領域３２のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図、図１６はその要部拡大図である。このレイアウトは、図５の実施例で１層目の高融点金属配線パターンＷをＰ+ 拡散領域に接続できない場合に適用される。Ｎ領域においては、図５の実施例と同様に、ローカル配線ＲＬが１層目の高融点金属配線パターンＷで構成され、電源配線ＶＬ′は２層目のアルミ配線パターンＡｌ１で構成され、３層目の信号配線ＳＬ１′，ＳＬ２′，…は３層目のアルミ配線パターンＡｌ１で構成される。一方、Ｐ領域は、図２７の従来例と同じレイアウトとなる。接続関係は、ＮチャネルＭＯＳトランジスタＮ２のソースＳがコンタクトホールＣＨを介して電源配線ＶＬ′に直接接続されている点と、ローカル配線ＲＬ７がスルーホールＴＨ、接続電極ＥＬおよびスルーホールＴＨを介して信号配線ＳＬ２′に接続されている点を除き、図１３の実施例と同様である。
【００８０】
この実施例においては、Ｎ領域にも信号配線ＳＬ１′〜ＳＬ６′を配列したので、図２７の従来例に比べてレイアウト面積が大幅に小さくなる。ただし、レイアウト面積の低減効果は図１の実施例に比べて約半分になる。
【００８１】
なお、この構成で電源配線ＶＬ′の幅を図１０の実施例のようにＮ領域に隣接する信号配線領域にまで広げ、そのインピーダンスを下げる構成も可能である。さらに、この構成でＮ領域に隣接する信号配線領域に信号配線ＳＬ，ＳＬ′を図１１および図１２の実施例のように、２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２の両方で構成することも可能である。
【００８２】
また、メモリセルＭＣがＰチャネルＭＯＳトランジスタで構成されており、１層目の高融点金属配線パターンＷがＰ+ 拡散領域にだけ接続可能な場合では、Ｎ領域とＰ領域の構成が逆になるだけで同様に構成できる。
【００８３】
［実施例７］
２層目のアルミ配線パターンＡｌ１は、平坦化のため３層目のアルミ配線パターンＡｌ２よりも薄く形成されるため、３層目のアルミ配線パターンＡｌ２よりも抵抗値が大きい。また、２層目のアルミ配線パターンＡｌ１は、上下に配線パターンＡｌ２，Ｗがあるため、３層目のアルミ配線パターンＡｌ２よりも容量が小さい。したがって、配線長が長い配線を３層目のアルミ配線パターンＡｌ２で形成し、配線長が短い配線を２層目のアルミ配線パターンＡｌ１で形成すれば、効率のよいレイアウトを実現できる。
【００８４】
図１７（ａ）はこの発明の第７実施例によるＤＲＡＭチップの構成を示すブロック図、図１７（ｂ）はその要部拡大図、図１８はその要部断面図である。図において、このＤＲＡＭチップは、複数のメモリアレイ領域１と、その間に設けられた周辺回路領域５を含む。各メモリアレイ領域１は、複数のサブアレイ２と、各サブアレイ２に対応して設けられたロウデコーダ３およびコラムデコーダ４を含む。メモリアレイ領域１の具体的な構成は図２５および図２６で示した従来のＤＲＡＭチップと同様であるので説明は省略される。
【００８５】
周辺回路領域５は、このＤＲＡＭチップの動作の基本となる主制御信号を発生する主制御信号発生回路６と、主制御信号に応答して副制御信号を発生し、対応するサブアレイ２を駆動させる副制御信号発生回路７と、外部から電源電位Ｖｃｃ，Ｖｓｓを印加される複数の外部電源パッド８とを含む。
【００８６】
メモリアレイ領域１においてコラム選択線ＣＳＬとして使用されている３層目のアルミ配線パターンＡｌ２は、周辺回路領域５では主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′および主信号配線ＳＬ（ｍａｉｎ）として使用される。主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′は、副制御信号発生回路７を覆うようにして設けられる。主信号配線ＳＬ（ｍａｉｎ）は多数の短冊状に形成され、主制御信号発生回路６を覆うようにして設けられる。
【００８７】
外部電源パッド８に印加された電源電位Ｖｃｃ，Ｖｓｓは、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′を介して周辺回路領域５全域に供給される。主制御信号発生回路６で生成された主制御信号Ａ（ｍａｉｎ），Ｂ（ｍａｉｎ），Ｃ（ｍａｉｎ）は、主信号配線ＳＬ（ｍａｉｎ）を介して副制御信号発生回路７に伝送される。
【００８８】
これらの配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′，ＳＬ（ｍａｉｎ）は配線長が長いが低抵抗・低容量の３層目のアルミ配線パターンＡｌ２で形成されるので、配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′，ＳＬ（ｍａｉｎ）による電力消費や信号遅延は小さく保たれる。
【００８９】
また、メモリアレイ領域１においてワード線ＷＬのシャントとして使用されている２層目のアルミ配線パターンＡｌ１は、周辺回路領域５では副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′および副信号配線ＳＬ（ｓｕｂ）として使用される。副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′は、主制御信号発生回路６を覆うようにして設けられ、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′に接続される。副信号配線ＳＬ（ｓｕｂ）は、多数の短冊状に形成され、副制御信号発生回路７を覆うようにして設けられる。
【００９０】
外部電源パッド８に印加され主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′を介して周辺回路領域５全域に供給された電源電位Ｖｃｃ，Ｖｓｓは、さらに副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′を介して主制御信号発生回路６に与えられる。副制御信号発生回路７で生成された副制御信号Ａ（ｓｕｂ），Ｂ（ｓｕｂ），Ｃ（ｓｕｂ）は、副信号配線ＳＬ（ｓｕｂ）を介して対応するサブアレイ２に伝送される。
【００９１】
これらの配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′，ＳＬ（ｓｕｂ）は、高抵抗・高容量の２層目のアルミ配線パターンＡｌ１で形成されるが配線長が短いので、配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′，ＳＬ（ｓｕｂ）による電力消費や信号遅延は問題にならない。
【００９２】
また、メモリアレイ領域１においてビット線ＢＬ，／ＢＬとして使用されている１層目の高融点金属配線パターンＷは、上記第１〜第６実施例と同様に、主制御信号発生回路６および副制御信号発生回路７内を接続するためのローカル配線ＲＬとして使用される。
【００９３】
詳しく説明すると、図１８および図１９に示すように、主制御信号発生回路６においては副制御信号発生回路７との境界部で主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′がスルーホールＴＨを介して副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′に接続され、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′から副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′に電源電位Ｖｃｃ，Ｖｓｓが与えられる。副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′は、主制御信号発生回路６を構成するトランジスタ６ａなどにコンタクトホールＣＨを介して接続され、副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′からトランジスタ６ａなどに電源電位Ｖｃｃ，Ｖｓｓが与えられる。
【００９４】
また、主制御信号発生回路６においては、第２実施例で説明したのと同様に主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′の一部が周囲から絶縁されて接続電極ＥＬになっている。主制御信号発生回路６を構成するトランジスタ６ａなどで生成された主制御信号Ａ（ｍａｉｎ），Ｂ（ｍａｉｎ），Ｃ（ｍａｉｎ）は、接続電極ＥＬを介して主信号配線ＳＬ（ｍａｉｎ）に与えられ、主信号配線ＳＬ（ｍａｉｎ）を介して周辺回路領域５全域に伝送される。
【００９５】
一方副制御信号発生回路７においては、図２０に示すように、第１実施例で説明したのと同様に副信号配線ＳＬ（ｓｕｂ）のいずれかが接続電極ＥＬとして使用される。主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′はスルーホールＴＨを介して接続電極ＥＬに接続され、主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′から接続電極ＥＬに電源電位Ｖｃｃ，Ｖｓｓが与えられる。接続電極ＥＬは、副制御信号発生回路７を構成するトランジスタ７ａなどにコンタクトホールＣＨを介して接続され、接続電極ＥＬからトランジスタ７ａなどに電源電位Ｖｃｃ，Ｖｓｓが与えられる。
【００９６】
副制御信号発生回路７を構成するトランジスタ７ａなどは主制御信号Ａ（ｍａｉｎ），Ｂ（ｍａｉｎ），Ｃ（ｍａｉｎ）に応答して副制御信号Ａ（ｓｕｂ），Ｂ（ｓｕｂ），Ｃ（ｓｕｂ）を生成する。副制御信号Ａ（ｓｕｂ），Ｂ（ｓｕｂ），Ｃ（ｓｕｂ）は、副信号配線ＳＬ（ｓｕｂ）に与えられ、副信号配線ＳＬ（ｓｕｂ）を介して対応するサブアレイ２に伝送される。
【００９７】
この実施例においても、１層目の高融点金属配線パターンＷをローカル配線ＲＬとして使用するので、２層目のアルミ配線パターンＡｌ１をローカル配線ＲＬとして使用していた従来に比べレイアウト面積を大幅に縮小できる。
【００９８】
また、配線長が長い配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′，ＳＬ（ｍａｉｎ）を低抵抗・低容量の３層目のアルミ配線パターンＡｌ２で形成し、配線長が短い配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′，ＳＬ（ｓｕｂ）を高抵抗・高容量の２層目のアルミ配線パターンＡｌ１で形成するので、効率のよいレイアウトを実現できる。
【００９９】
［実施例８］
図２１はこの発明の第８実施例によるＤＲＡＭチップの構成を示す一部省略したブロック図である。図において、このＤＲＡＭチップは、外部電源パッド８、ボルテージダウンコンバータ（以下、ＶＤＣと略記する）９および複数の回路ブロック１０を含む。外部電源パッド８は外部電源電位ｅｘｔＶｃｃを印加される。ＶＤＣ９は外部電源電位ｅｘｔＶｃｃを降圧して内部電源電位ｉｎｔＶｃｃを出力する。回路ブロック１０は、ＤＲＡＭチップの全域に分散して配置され、内部電源電位ｉｎｔＶｃｃを受けて所定の動作を行なう。
【０１００】
このＤＲＡＭチップにおいては、３層目のアルミ配線パターンＡｌ２は主電源配線ＶＬ（ｍａｉｎ）として使用され、２層目のアルミ配線パターンＡｌ１は副電源配線ＶＬ（ｓｕｂ）として使用され、１層目の高融点金属配線パターンＷは回路ブロック１０内を接続するためのローカル配線ＲＬとして使用される。
【０１０１】
主電源配線ＶＬ（ｍａｉｎ）は、外部電源パッド８とＶＤＣ９の間に設けられるとともに、ＶＤＣ９の出力ノードからＤＲＡＭチップの全域にわたって設けられる。副電源配線ＶＬ（ｓｕｂ）は、主電源配線ＶＬ（ｍａｉｎ）と各回路ブロック１０の間に設けられる。
【０１０２】
外部電源パッド８に印加された外部電源電位ｅｘｔＶｃｃは主電源配線ＶＬ（ｍａｉｎ）を介してＶＤＣ９に与えられる。ＶＤＣ９から出力された内部電源電位ｉｎｔＶｃｃは主電源配線ＶＬ（ｍａｉｎ）を介してＤＲＡＭチップの全域に供給され、さらに副電源配線ＶＬ（ｓｕｂ）を介して各回路ブロック１０に与えられる。各回路ブロック１０は、内部電源電位ｉｎｔＶｃｃを受けて所定の動作を行なう。
【０１０３】
この実施例においては、１層目の高融点金属配線パターンＷをローカル配線ＲＬとして使用し、２層目のアルミ配線パターンＡｌ１と３層目のアルミ配線パターンＡｌ２を電源配線ＶＬ（ｓｕｂ），ＶＬ（ｍａｉｎ）として使用するので、レイアウト面積を大きくすることなく電源配線ＶＬ（ｓｕｂ），ＶＬ（ｍａｉｎ）の低抵抗化を図ることができる。電源の低抵抗化により電源配線ＶＬ（ｓｕｂ），ＶＬ（ｍａｉｎ）の電位の浮き上がりを防止でき、電位の浮き上がりに伴なうアクセス遅延などを防止できる。
【０１０４】
なお、図２２に示すように、複数のＶＤＣ９をＤＲＡＭチップの全域に分散配置してもよい。この場合主電源配線ＶＬ（ｍａｉｎ）は外部電源パッド８と複数のＶＤＣ９の間に設けられ、副電源配線ＶＬ（ｓｕｂ）は各ＶＤＣ９とその近傍の回路ブロック１０の間に設けられる。外部電源パッド８に印加された外部電源電位ｅｘｔＶｃｃは、主電源配線ＶＬ（ｍａｉｎ）を介して各ＶＤＣ９に与えられる。ＶＤＣ９から出力された内部電源電位ｉｎｔＶｃｃは、副電源配線ＶＬ（ｓｕｂ）を介して回路ブロック１０に与えられる。
【０１０５】
この構成によっても、図２１で示した実施例と同様の効果が得られる。
［実施例９］
図２３はこの発明の第９実施例によるＤＲＡＭチップの構成を示す一部省略したブロック図である。図において、このＤＲＡＭチップは、直列接続された４つのインバータ１３〜１６を含むインバータ列１７と、活性化信号／φ，φに応じてインバータ列１７に電源電位Ｖｃｃ，Ｖｓｓを印加するためのＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を含む。インバータ１３，１５の正側電源端子１３ａ，１５ａには電源電位Ｖｃｃが直接印加され、インバータ１４，１６の正側電源端子１４ａ，１６ａにはＰチャネルＭＯＳトランジスタ１１を介して電源電位Ｖｃｃが印加される。インバータ１４，１６の負側電源端子１４ｂ，１６ｂには電源電位Ｖｓｓが直接印加され、インバータ１３，１５の負側電源端子１３ｂ，１５ｂにはＮチャネルＭＯＳトランジスタ１２を介して電源電位Ｖｓｓが印加される。
【０１０６】
インバータ列１７は、活性化信号／φ，φが活性化レベル（「Ｌ」レベル，「Ｈ」レベル）になり、入力が「Ｌ」レベルに確定したとき「Ｌ」レベルの信号を出力する。
【０１０７】
この回路では、活性化信号／φ，φが活性化レベルになったときのみインバータ列１７に電源電位Ｖｃｃ，Ｖｓｓが印加されるので、インバータ列１７を使用しない時に電流が無駄に消費されることがない。また、入力が「Ｌ」レベルに確定したときに「Ｈ」レベルを出力するインバータ１３，１５の正側電源端子１３ａ，１５ａには電源電位Ｖｃｃが直接印加され、入力が「Ｌ」レベルに確定したときに「Ｌ」レベルを出力するインバータ１４，１６の負側電源端子１４ｂ，１６ｂには電源電位Ｖｓｓが直接印加される。したがって、各インバータ１３〜１６は高速に動作する。
【０１０８】
この回路自体は1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48 およびpp.83-84に記載されたものであるが、この回路をＤＲＡＭチップに搭載する場合に本発明のレイアウト手法を適用するとチップ面積の増大を防止できる。
【０１０９】
すなわち、３層目のアルミ配線パターンＡｌ２を主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′として使用し、２層目のアルミ配線パターンＡｌ１を副電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′として使用し、１層目の高融点金属配線パターンＷをインバータ列１７内を接続するためのローカル配線ＲＬとして使用する。
【０１１０】
主電源配線ＶＬ（ｍａｉｎ）には電源電位Ｖｃｃが印加され、主電源配線ＶＬ（ｍａｉｎ）はインバータ１３，１５の正側電源端子１３ａ，１５ａに接続される。主電源配線ＶＬ（ｍａｉｎ）′には電源電位Ｖｓｓが印加され、主電源配線ＶＬ（ｍａｉｎ）′はインバータ１４，１６の負側電源端子１４ｂ，１６ｂに接続される。副電源配線ＶＬ（ｓｕｂ）はインバータ１４，１６の正側電源端子１４ａ，１６ａに接続され、負側電源配線ＶＬ（ｓｕｂ）′はインバータ１３，１５の負側電源端子１３ｂ，１５ｂに接続される。ＰチャネルＭＯＳトランジスタ１１のソースは主電源配線ＶＬ（ｍａｉｎ）に接続され、そのドレインは副電源配線ＶＬ（ｓｕｂ）に接続され、そのゲートは活性化信号／φを受ける。ＮチャネルＭＯＳトランジスタ１２のソースは主電源配線ＶＬ（ｍａｉｎ）′に接続され、そのドレインは副電源配線ＶＬ（ｓｕｂ）′に接続され、そのゲートは活性化信号／φの相補信号φを受ける。
【０１１１】
この実施例においては、１層目の高融点金属配線パターンＷをインバータ列１７内を接続するためのローカル配線ＲＬとして使用し、２層目および３層目のアルミ配線パターンＡｌ１，Ａｌ２を電源配線ＶＬ（ｓｕｂ），ＶＬ（ｓｕｂ）′；ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′として使用するので、２層目のアルミ配線パターンＡｌ１をローカル配線ＲＬとして使用していた従来に比べレイアウト面積の縮小化と電源配線の低抵抗化を図ることができる。
【０１１２】
なお、図２４に示すように、複数（図では３つ）の回路ブロック２０，２３，２６と、各回路ブロック２０，２３，２６に電源電位Ｖｃｃ，Ｖｓｓを印加するためのＰチャネルＭＯＳトランジスタ１８，２１，２４およびＮチャネルＭＯＳトランジスタ１９，２２，２５とを含む回路をＤＲＡＭチップに搭載する場合にも本発明のレイアウト手法を適用できる。
【０１１３】
この場合は３層目のアルミ配線パターンＡｌを主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′として使用し、２層目のアルミ配線パターンＡｌ２を副電源配線ＶＬ（ｓｕｂ）１，ＶＬ（ｓｕｂ）１′；ＶＬ（ｓｕｂ）２，ＶＬ（ｓｕｂ）２′；ＶＬ（ｓｕｂ）３，ＶＬ（ｓｕｂ）３′として使用し、１層目の高融点金属配線パターンＷを各回路ブロック２０，２３，２６内を接続するためのローカル配線ＲＬとして使用する。
【０１１４】
主電源配線ＶＬ（ｍａｉｎ），ＶＬ（ｍａｉｎ）′には電源電位Ｖｃｃ，Ｖｓｓが印加される。副電源配線ＶＬ（ｓｕｂ）１，ＶＬ（ｓｕｂ）′；ＶＬ（ｓｕｂ）２，ＶＬ（ｓｕｂ）２′；ＶＬ（ｓｕｂ）３，ＶＬ（ｓｕｂ）３′はそれぞれ回路ブロック２０，２３，２６の電源端子に接続される。ＰチャネルＭＯＳトランジスタ１８，２１，２４のソースはともに主電源配線ＶＬ（ｍａｉｎ）に接続され、そのドレインはそれぞれ副電源配線ＶＬ（ｓｕｂ）１，ＶＬ（ｓｕｂ）２，ＶＬ（ｓｕｂ）３に接続され、そのゲートはそれぞれ活性化信号／φ１，／φ２，／φ３を受ける。ＮチャネルＭＯＳトランジスタ１９，２２，２５のソースはともに主電源配線ＶＬ（ｍａｉｎ）′に接続され、そのドレインはそれぞれ副電源配線ＶＬ（ｓｕｂ）１′，ＶＬ（ｓｕｂ）２′，ＶＬ（ｓｕｂ）３′に接続されて、そのゲートはそれぞれ活性化信号／φ１，／φ２，／φ３の相補信号φ１，φ２，φ３を受ける。
【０１１５】
この場合もレイアウト面積の縮小化と電源配線の低抵抗化を図ることができる。
【０１１６】
なお、上記実施例１〜９では、１層目を高融点金属配線パターンＷ、２層目をアルミ配線パターンＡｌ１、３層目をアルミ配線パターンＡｌ２としたが、３層ともアルミ配線パターンとしてもよい。その場合は、１層目をローカル配線、２層目を電源配線、３層目をバス信号配線とするのが好適である。
【０１１７】
なお、この発明の実施態様は次のとおりである。
１．それぞれが第１および第２の導電形式の複数の半導体素子を含み、所定の機能を有する複数の半導体素子群と、該複数の半導体素子群上に順次積層された第１、第２および第３の配線パターンとを備えた半導体集積回路において、
前記第１の配線パターンは前記各半導体素子群内の前記第１の導電形式の半導体素子間を接続するための下層ローカル配線として使用されていることを特徴とする、半導体集積回路。
【０１１８】
２．行および列方向に配列された複数のメモリセルと、それぞれが第１および第２の導電形式の複数の半導体素子を含み、所定の機能を有する複数の半導体素子群と、前記複数のメモリセルおよび半導体素子群上に順次積層された第１、第２および第３の配線パターンとを備え、前記第１の配線パターンが前記各メモリセル列に対応するビット線として使用されている半導体集積回路において、
前記第１の配線パターンは、さらに前記各半導体素子群内の前記第１の導電形式の半導体素子間を接続するための下層ローカル配線として使用されていることを特徴とする、半導体集積回路。
【０１１９】
３．１．または２．の半導体集積回路の前記第２の配線パターンは、前記各半導体素子群とその外部との間で信号を入出力するための下層信号配線、および前記各半導体素子群内の前記第２の導電形式の半導体素子間を接続するための上層ローカル配線として使用され、
前記第３の配線パターンは前記各半導体素子群に電源電位を印加するための上層電源配線として使用されていてもよい。
【０１２０】
４．前記第２の配線パターンは、さらに前記上層電源配線と前記各半導体素子群の前記第１の導電形式の半導体素子を接続するための接続電極として使用されていてもよい。
【０１２１】
５．前記第３の配線パターンは、さらに前記各半導体素子群とその外部との間で信号を入出力するための上層信号配線として使用されていてもよい。
【０１２２】
６．前記第２の配線パターンは、さらに前記各半導体素子群に電源電位を印加するための下層電源配線として使用されていてもよい。
【０１２３】
７．１．または２．の半導体集積回路の前記第２の配線パターンは、前記各半導体素子群の前記第１の導電形式の半導体素子に電源電位を印加するための下層電源配線、および前記各半導体素子群内の前記第２の導電形式の半導体素子間を接続するための上層ローカル配線として使用され、
前記第３の配線パターンは、前記各半導体素子群とその外部との間で信号を入出力するための上層信号配線、および前記各半導体素子群の前記第２の導電形式の半導体素子に電源電位を印加するための上層電源配線として使用されていてもよい。
【０１２４】
８．前記第２の配線パターンは、さらに前記ローカル配線と前記上層信号配線を接続するための接続電極として使用されていてもよい。
【０１２５】
９．前記第２の配線パターンは、さらに前記各半導体素子群とその外部との間で信号を入出力するための下層信号配線として使用されていてもよい。
【０１２６】
１０．前記第３の配線パターンは、さらに前記各半導体素子群に電源電位を印加するための上層電源配線として使用されていてもよい。
【０１２７】
１１．前記下層電源配線は、前記下層ローカル配線を覆うようにして設けられていてもよい。
【０１２８】
１２．前記上層信号配線と前記下層信号配線の少なくとも一部が上下に重ならないようにして設けられていてもよい。
【０１２９】
１３．前記第１、第２および第３の配線パターンは、アルミニウムで形成されていてもよい。
【０１３０】
１４．前記第１の配線パターンはタングステンのような高融点金属で形成され、前記第２および第３の配線パターンはアルミニウムで形成されていてもよい。
【０１３１】
【発明の効果】
以上のように、この発明にあっては、３層の配線パターンのうち１層目の配線パターンをローカル配線として使用するので、従来ローカル配線として使用されていた第２の配線パターンを下層信号配線や下層電源配線として自由に使用することができ、また、第３の配線パターンを上層信号配線や上層電源配線として自由に使用できる。したがって、レイアウトの自由度の向上およびレイアウト面積の縮小化を図ることができる。
【０１３２】
また、第２および第３の配線パターンの一方を電源配線として使用するとともに他方を信号配線として使用し、または第２および第３の配線パターンの両方を電源配線として使用すれば、電源配線の幅を所望の幅に広げることができ、電源配線の低抵抗化を図ることができる。
【０１３３】
また、第２の配線パターンを下層電源配線として使用するとともに第３の配線パターンを上層信号配線として使用し、下層電源配線がローカル配線を覆うようにして設ければ、上層信号配線とローカル配線を下層電源配線によってシールドすることができ、上層信号配線とローカル配線の間のカップリングノイズを軽減できる。
【０１３４】
また、上層信号配線と下層信号配線の少なくとも一部が上下に重ならないようにすれば、上層信号配線と下層信号配線の間のカップリングノイズを軽減できる。
【０１３５】
また、第２の配線パターンの一部を上層信号配線や下層電源配線と半導体素子群を接続するための接続電極として使用すれば、上層の配線と半導体素子群を容易に接続できる。
【０１３６】
また、第１、第２および第３の配線パターンをすべてアルミニウムで形成すれば、配線パターンの低抵抗化を図ることができる。
【０１３７】
また、第１の配線パターンをタングステンのような高融点金属で形成し、第２および第３の配線パターンをアルミニウムで形成すれば、配線パターン材料の半導体基板中へのマイグレーションを防止でき、かつ配線パターンの低抵抗化を図ることができる。
【０１３８】
また、レイアウト面積の縮小化、電源配線の低抵抗化およびカップリングノイズの低減化により、半導体集積回路の高速化、低消費電力化、動作マージン拡大、高密度化が達成される。
【図面の簡単な説明】
【図１】 この発明の第１実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図２】 図１に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図３】 図１に示したＮＡＮＤゲートを含む領域の要部断面図である。
【図４】 第１実施例の改良例を示す一部破断した平面図である。
【図５】 この発明の第２実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図６】 図５に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図７】 図５に示したＮＡＮＤゲートを含む領域の要部断面図である。
【図８】 第２実施例の改良例を示す一部破断した平面図である。
【図９】 第２実施例の他の改良例を示す一部破断した平面図である。
【図１０】 第２実施例のさらに他の改良例１を示す一部破断した平面図である。
【図１１】 この発明の第３実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１２】 この発明の第４実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１３】 この発明の第５実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１４】 図１３に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図１５】 この発明の第６実施例によるＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図１６】 図１５に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図１７】 （ａ）はこの発明の第７実施例によるＤＲＡＭチップの構成を示すブロック図、（ｂ）はその要部拡大図である。
【図１８】 図１７に示したＤＲＡＭチップの要部断面図である。
【図１９】 図１７に示したＤＲＡＭチップの周辺回路領域の主制御信号発生回路のレイアウトを示す一部破断した平面図である。
【図２０】 図１７に示したＤＲＡＭチップの周辺回路領域の副制御信号発生回路のレイアウトを示す一部破断した平面図である。
【図２１】 この発明の第８実施例によるＤＲＡＭチップの構成を示すブロック図である。
【図２２】 第８実施例の改良例を示すブロック図である。
【図２３】 この発明の第９実施例によるＤＲＡＭチップの構成を示すブロック図である。
【図２４】 第９実施例の改良例を示すブロック図である。
【図２５】 従来のＤＲＡＭチップの構成を示すブロック図である。
【図２６】 図２５に示したＤＲＡＭチップのメモリアレイ領域の構成を示す一部省略した平面図である。
【図２７】 図２５に示したＤＲＡＭチップの周辺回路領域のＮＡＮＤゲートを含む領域のレイアウトを示す一部破断した平面図である。
【図２８】 図２７に示したＮＡＮＤゲートを含む領域の要部拡大図である。
【図２９】 ＮＡＮＤゲートの構成を示す回路図である。
【図３０】 ＮＡＮＤゲートを示す記号図である。
【符号の説明】
ＲＬ ローカル配線、ＶＬ，ＶＬ′ 電源配線、ＳＬ，ＳＬ′ 信号配線、ＥＬ 接続電極、Ｗ １層目の高融点金属配線パターン、Ａｌ１ ２層目のアルミ配線パターン、Ａｌ２ ３層目のアルミ配線パターン、Ｐ１，Ｐ２ ＰチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２ ＮチャネルＭＯＳトランジスタ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ ビット線、１ メモリ領域、２ 周辺回路領域、６ 主制御信号発生回路、７ 副制御信号発生回路。
Claims (6)
- 半導体基板上に形成された半導体集積回路であって、
行列状に配列された複数のメモリセルと、それぞれ複数のメモリセル列に対応して設けられた複数のビット線とを含むメモリアレイ領域、
第１の領域に形成された第１の導電形式のトランジスタと、前記第１の領域の第１の方向に隣接する第２の領域に形成された第２の導電形式のトランジスタとを含む論理回路、
前記ビット線と同じ第１の配線層で形成され、前記第１の導電形式のトランジスタと前記第２の導電形式のトランジスタとを接続するためのローカル配線、
前記第１の配線層の上方に設けられた第２の配線層で形成され、前記第１の領域の上方において前記第１の方向と直交する第２の方向に延在する複数の第１の信号配線、および
前記第２の配線層の上方に設けられた第３の配線層で前記複数の第１の信号配線を覆うように形成され、前記第１の領域の上方において前記第２の方向に延在する第１の電源配線を備え、
前記第１の配線層はタングステンシリサイドよりも低抵抗の材料で形成されている、半導体集積回路。 - さらに、前記第２の配線層で形成され、前記第２の領域の上方において前記第２の方向に延在する複数の第２の信号配線、および
前記複数の第２の信号配線を覆うようにして前記第３の配線層で形成され、前記第２の領域の上方において前記第２の方向に延在し、前記第１の電源配線と異なる電位を受ける第２の電源配線を備える、請求項１に記載の半導体集積回路。 - さらに、前記第２の配線層で形成され、前記第２の領域の前記第１の方向に隣接する第３の領域の上方において前記第２の方向に延在する複数の第３の信号配線を備える、請求項１または請求項２に記載の半導体集積回路。
- 半導体基板上に形成された半導体集積回路であって、
行列状に配列された複数のメモリセルと、それぞれ複数のメモリセル列に対応して設けられた複数のビット線とを含むメモリアレイ領域、
第１の領域に形成された第１の導電形式のトランジスタと、前記第１の領域の第１の方向に隣接する第２の領域に形成された第２の導電形式のトランジスタとを含む論理回路、
前記ビット線と同じ第１の配線層で形成され、前記第１の導電形式のトランジスタと前記第２の導電形式のトランジスタとを接続するためのローカル配線、
前記第１の配線層の上方に設けられた第２の配線層で形成され、前記第１の領域の上方において前記第１の方向と直交する第２の方向に延在する第１の電源配線、および
前記第２の配線層の上方に設けられた第３の配線層で前記第１の電源配線を覆うように形成され、前記第１の複数の上方において前記第２の方向に延在する複数の第１の信号配線を備え、
前記第１の配線層はタングステンシリサイドよりも低抵抗の材料で形成されている、半導体集積回路。 - さらに、前記第２の配線層で形成され、前記第２の領域の上方において前記第２の方向に延在し、前記第１の電源配線と異なる電位を受ける第２の電源配線、および
前記第２の電源配線を覆うようにして前記第３の配線層で形成され、前記第２の領域の上方において前記第２の方向に延在する複数の第２の信号配線を備える、請求項４に記載の半導体集積回路。 - さらに、前記第３の配線層で形成され、前記第２の領域の前記第１の方向に隣接する第３の領域の上方において前記第２の方向に延在する複数の第３の信号配線を備える、請求項４または請求項５に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15336894A JP3720064B2 (ja) | 1994-01-20 | 1994-07-05 | 半導体集積回路 |
| KR1019950000610A KR950024348A (ko) | 1994-01-20 | 1995-01-16 | 반도체 집적회로 |
| US08/881,397 US5969420A (en) | 1994-01-20 | 1997-06-24 | Semiconductor device comprising a plurality of interconnection patterns |
| US09/313,249 US6404056B1 (en) | 1994-01-20 | 1999-05-18 | Semiconductor integrated circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP462194 | 1994-01-20 | ||
| JP6-4621 | 1994-01-20 | ||
| JP15336894A JP3720064B2 (ja) | 1994-01-20 | 1994-07-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249630A JPH07249630A (ja) | 1995-09-26 |
| JP3720064B2 true JP3720064B2 (ja) | 2005-11-24 |
Family
ID=26338431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15336894A Expired - Lifetime JP3720064B2 (ja) | 1994-01-20 | 1994-07-05 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5969420A (ja) |
| JP (1) | JP3720064B2 (ja) |
| KR (1) | KR950024348A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289368B1 (ko) * | 1998-01-22 | 2001-05-02 | 최차란 | 황토를이용한침대의제조방법 |
| JP3802239B2 (ja) * | 1998-08-17 | 2006-07-26 | 株式会社東芝 | 半導体集積回路 |
| JP2001339047A (ja) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2002009160A (ja) * | 2000-06-26 | 2002-01-11 | Nec Microsystems Ltd | 半導体集積回路の自動レイアウト方法、この方法で製造した半導体集積回路及びこの方法を記録した記録媒体 |
| US6825820B2 (en) * | 2000-08-10 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
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1994
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1995
- 1995-01-16 KR KR1019950000610A patent/KR950024348A/ko not_active Application Discontinuation
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1997
- 1997-06-24 US US08/881,397 patent/US5969420A/en not_active Expired - Lifetime
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1999
- 1999-05-18 US US09/313,249 patent/US6404056B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5969420A (en) | 1999-10-19 |
| JPH07249630A (ja) | 1995-09-26 |
| US6404056B1 (en) | 2002-06-11 |
| KR950024348A (ko) | 1995-08-21 |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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