JP2000022011A - フラッシュメモリのレイアウト及びその形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリのメモリセルを選択する選
択トランジスタの電流駆動能力を向上させるフラッシュ
メモリのレイアウトを提供する。 【解決手段】 第１のメモリセルＣ Ｔ１は第１の選択
トランジスタＳ Ｔ１に接続され、ドレインが並列に接
続され、ソースが共通に接続されたセルトランジスタを
有し、第２のメモリセルＣ Ｔ２は第２の選択トランジ
スタＳ Ｔ２に接続され、ドレインが並列に接続され、
ソースが共通に接続されたセルトランジスタを有する。
第１の選択トランジスタＳ Ｔ１と第２の選択トランジ
スタＳ Ｔ２のチャネル幅は二つのメモリセルのビット
ラインピッチより大きく、セルトランジスタのチャネル
幅より約２倍以上大きいので、トランジスタの駆動能力
が増加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性メモリに関
するもので、特に、フラッシュメモリのメモリセルを選
択するための選択トランジスタの電流駆動能力を大きく
向上させて半導体装置の信頼性を高めるフラッシュメモ
リのレイアウト及びその形成方法に関するものである。

【０００２】

【従来の技術】一般に不揮発性メモリはドライブ電源が
供給されなくてもセルに記録されたデータが消滅されな
いで残っている。不揮発性メモリの中でフラッシュＥＥ
ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）は電気的にセルのデータを一括してまたは
セクター単位で消去する機能を有しているのでコンピュ
ータ及びメモリカードにおける広く使っている。

【０００３】このようなフラッシュメモリはセルとビッ
トラインとの連結状態によってＮＡＮＤ型とＮＯＲ型に
区分される。この中でＮＯＲ型フラッシュメモリは一つ
のビットラインに二つ以上のセルトランジスタが並列に
連結された形態であり、ＮＡＮＤ型フラッシュメモリは
一つのビットラインに二つ以上のセルトランジスタが直
列に連結された形態である。

【０００４】大容量のフラッシュメモリはビット、ワー
ドラインを共有するメモリセルが増えてセルアレイ動作
時に選択されなかったセルに印加されるストレスが増加
する。また、各ラインの容量及び抵抗も増加する傾向が
ある。したがって、セルアレイ構造を次の通り変更しな
ければならない。

【０００５】大容量のフラッシュメモリのメモリセルを
多数個のブロックに分離してセル毎に共有するワードラ
インとビットラインとの数を減少させる。その結果、メ
モリは次のような長所を有するようになる。即ち、全体
のメモリセルに加えられるストレスが減少され、セルの
特性が向上して素子の間の連結ラインが短縮されること
によってメモリの動作速度が向上する。

【０００６】この反面に、分離されたセルブロックごと
にデコーダなどの周辺回路を要するので全体的なメモリ
装置の面積が増加するようになる。このため、フラッシ
ュメモリはビットラインをメモリセルの連結部分と周辺
システムの連結部分に分けて配置する場合もある。

【０００７】例えば、一つのビットラインを、二つ以上
のメモリセル内の各ドレイン部分を互いに並列に連結し
た複数のセルビットラインと、メモリセルをビットライ
ン用デコーダとページバッファなどの周辺回路に連結す
るための一つのアレイビットラインとに分けて使用す
る。

【０００８】この時、セルビットラインとアレイビット
ラインとはメモリセルアレイの中で当該セルトランジス
タを駆動させるための選択トランジスタを介して互いに
連結する。

【０００９】もっと詳しく述べると、アレイビットライ
ンは選択トランジスタのドレインに連結し、セルビット
ラインは選択トランジスタのソースに連結する。

【００１０】これと共にビットラインを分離して使用す
るＮＯＲ型フラッシュメモリは望みのメモリセルを選択
する時、当該セルビットラインに連結した選択トランジ
スタをオン状態にしてアレイビットラインとメモリセル
とを連結させており、その他の選択されなかったメモリ
セルに連結されたセルビットラインと選択トランジスタ
とをオフしてメモリセルとアレイビットラインとが互い
に連結されないようにする。

【００１１】これによって、ビットラインによるストレ
スは減少されるが、相変らずＮＯＲ型フラッシュメモリ
は選択トランジスタのチャネル幅がメモリセルのトラン
ジスタと同じであるかまたは小さいため、チャネル抵抗
が増加してビットラインのＲＣ遅延と駆動能力が低下す
る等の問題点がある。

【００１２】一方、ＮＯＲ型フラッシュメモリは選択ト
ランジスタのチャネル幅による問題点を解決するため、
二つのトランジスタを統合して、アレイビットラインと
セルビットラインとを１：２で具備して一つのアレイビ
ットラインを二つのセルビットラインに連結させる。こ
れによって選択トランジスタのチャネル幅はセルトラン
ジスタのチャネル幅より２倍以上に増加するため、チャ
ネル抵抗が減少されてビットラインのＲＣ遅延が減少
し、トランジスタの電流駆動能力も増加するようにな
る。

【００１３】

【発明が解決しようとする課題】しかし、フラッシュメ
モリはワードラインを共有するメモリセルの中で二つの
セルが一つのアレイビットラインを共有するので同じワ
ードラインに連結したメモリセルは一度のプログラミン
グ動作でプログラミングされないで２度のプログラミン
グ動作でプログラミングされる。

【００１４】また、前述のようなフラッシュメモリは一
つのワードラインに２ページ（ｐａｇｅ）が存在するの
で必要でないワードラインのストレスが相変らず存在す
るようになり、１ページ及び１セクターの大きさが相違
するので固体ディスクに不適合して製品仕様の選択にも
限界がある。

【００１５】したがって、ＮＯＲ型フラッシュメモリは
前述のような短所を克服しながらサブミクロン級以下の
デザイン規則に適合したメモリのレイアウトを必要とす
る。

【００１６】前述のような従来の問題点を解決するため
の本発明の目的は、フラッシュメモリの場合選択トラン
ジスタのチャネルを増加させてソース接合領域とドレイ
ン接合領域に接する電極を対角方向に交差して配置する
ことによってセルビットラインとアレイビットラインと
を１：１で形成しながら、前記ソース接合領域とドレイ
ン接合領域に各々連結されるセルビットラインとアレイ
ビットラインとの空間を増やすことができてビットライ
ンの間の容量を大きく減らすことができるフラッシュメ
モリのレイアウト及びその形成方法を提供することにあ
る。

【００１７】本発明の他の目的はフラッシュメモリの選
択トランジスタのソース接合領域とドレイン接合領域に
各々連結されたセルビットラインとアレイビットライン
とのリーク電流が大きくない場合選択トランジスタの大
きさを増加させると共に、ソース接合領域とドレイン接
合領域とを各々連結するセルビットラインとアレイビッ
トラインとを分離することによって配線の間の寄生容量
を減少させることができるフラッシュメモリのレイアウ
ト及びその形成方法を提供することにある。

【００１８】本発明のまた他の目的は通常のトランジス
タを具備した半導体装置の場合、トランジスタのソース
接合領域とドレイン接合領域にコンタクトされる電極を
ワードライン一側に対して対角方向に交差して配置する
ことによって、トランジスタの駆動能力を向上させるこ
とができる半導体装置のレイアウト及びその形成方法を
提供することにある。

【００１９】

【課題を解決するための手段】前記の目的を達成するた
めの本発明のラッシュメモリのレイアウトは、フローテ
ィングゲートとコントロールゲートとを持つセルゲート
電極及びソース／ドレイン電極を具備してデータを貯蔵
及び消去するセルトランジスタを有する複数のメモリセ
ルと、二つのゲート電極とこのゲート電極との間に共通
ドレイン電極と、これらの電極の外側にソース電極とを
具備し、前記セルトランジスタのチャネル幅より２倍以
上大きいチャネル幅を有しており、前記ゲート電極に駆
動電圧を印加するワードラインの軸に対して前記ドレイ
ン電極とソース電極とのいずれかのメモリセル側に偏る
ように対称されて当該メモリセルが選択されるようにス
イチングする選択トランジスタと、前記選択トランジス
タのソース電極に連結され、かつメモリセルトランジス
タのドレイン電極に並列連結されており、前記セルトラ
ンジスタにデータを入出力する一双のセルビットライン
と、前記選択トランジスタのドレイン電極と周辺回路に
連結された一双のアレイビットラインとを具備してお
り、前記メモリセルの中で第１のセルトランジスタを選
択する選択トランジスタはソース電極を介して一双のセ
ルビットラインの中で第１のセルビットラインに連結さ
れ、かつ前記ドレイン電極を介して一双のアレイビット
ラインの中で第２のアレイビットラインに連結されてお
り、第２のセルトランジスタを選択する他の選択トラン
ジスタはソース電極を介して第２のセルビットラインに
連結され、かつ前記ドレイン電極を介して第１のアレイ
ビットラインに連結されたことを特徴とする。本発明に
おいて、前記チャネル幅は（セルトランジスタのチャネ
ル幅×２）＋（セルトランジスタとの間の空間）である
ことが好ましい。

【００２０】前記の目的を達成するための本発明のフラ
ッシュメモリの形成方法、半導体基板のメモリセル領域
にフローティングゲートとコントロールゲートとがポリ
シリコンの間の絶縁膜を介して積層されたセルゲート電
極と、セルゲート電極のエッジ近辺の活性領域に、この
活性領域とは異なる高濃度の導電型不純物が注入された
ドレイン接合領域とソース接合領域とを有するメモリセ
ルトランジスタを形成すると共に、基板の選択トランジ
スタ領域にゲート電極とドレイン接合領域とソース接合
領域とを有する選択トランジスタを形成する段階と、前
記トランジスタが形成された基板の全面に下部層間絶縁
膜を形成する段階と、前記下部層間絶縁膜内のコンタク
トホールを通じて前記メモリセルアレイ部の当該ドレイ
ン接合領域及びソース接合領域に、この接合領域と接す
るドレイン電極及びソース電極が形成されると共に、選
択トランジスタ領域にソース電極とドレイン電極とを対
角方向に交差して形成する段階と、前記選択トランジス
タのソース電極とセルトランジスタのドレイン電極を互
いに連結するようにセルビットラインを形成すると共に
選択トランジスタのドレイン電極上にパッドを形成する
段階と、前記セルビットラインとパッドが形成された基
板の全面に上部層間絶縁膜を形成する段階と、前記上部
層間絶縁膜のコンタクトホールを通じて露出されたパッ
ドと連結されるアレイビットラインを形成する段階とを
含んでいる。

【００２１】前記の他の目的を達成するための本発明の
フラッシュメモリのレイアウトは、フローティングゲー
トとコントロールゲートとを持つセルゲート電極及びソ
ース／ドレイン電極を具備してデータの貯蔵及び消去す
るセルトランジスタを有する複数のメモリセルと、二つ
のゲート電極とこのゲート電極との間に共通ドレイン電
極とこれらの電極の外側にソース電極を具備し、前記セ
ルトランジスタのチャネル幅より２倍以上大きいチャネ
ル幅を有しており、前記ゲート電極に駆動電圧を印加す
るワードラインの軸に対して前記ドレイン電極とソース
電極とのいずれかのメモリセル側に偏るように対称して
当該メモリセルが選択されるようにスイチングする選択
トランジスタと、前記選択トランジスタのソース電極に
連結され、かつメモリセルトランジスタのドレイン電極
に並列連結されており、前記セルトランジスタにデータ
を入出力する一双のセルビットラインと、前記選択トラ
ンジスタのドレイン電極と周辺回路に連結された一双の
アレイビットラインとを具備しており、前記メモリセル
の中で第１のセルトランジスタを選択する選択トランジ
スタはソース電極を介して一双のセルビットラインの中
で第１のセルビットラインに連結され、かつ前記ドレイ
ン電極を介して一双のアレイビットラインの中で第１の
アレイビットラインに連結されており、第２のセルトラ
ンジスタを選択する他の選択トランジスタはソース電極
を介して第２のセルビットラインに連結され、かつ前記
ドレイン電極を介して第２のアレイビットラインに連結
されたことを特徴とする。

【００２２】前記の他の目的を達成するための本発明の
フラッシュメモリの形成方法、導体基板のメモリセル領
域にフローティングゲートとコントロールゲートとがポ
リシリコンの間の絶縁膜を介して積層されたセルゲート
電極と、セルゲート電極のエッジ近辺の活性領域に、こ
の活性領域とは異なる高濃度の導電型不純物が注入され
たドレイン接合領域とソース接合領域とを有するメモリ
セルトランジスタを形成すると共に、基板の選択トラン
ジスタ領域にゲート電極とドレイン接合領域とソース接
合領域とを有する選択トランジスタを形成する段階と、
前記トランジスタが形成された基板の全面に下部層間絶
縁膜を形成する段階と、前記下部層間絶縁膜内のコンタ
クトホールを通じて前記メモリセルアレイ部の当該ドレ
イン接合領域及びソース接合領域に、この接合領域と接
するドレイン電極及びソース電極が形成されと共に、選
択トランジスタ領域にソース電極とドレイン電極を対角
方向に交差して形成する段階と、前記トランジスタが形
成された基板の全面に層間絶縁膜を形成する段階と、前
記選択トランジスタのソース電極とセルトランジスタの
ドレイン電極を互いに連結するようにセルビットライン
を形成すると共に選択トランジスタのドレイン電極の上
部にパッドを形成する段階と、前記セルビットラインと
パッドが形成された基板の全面に上部層間絶縁膜を形成
する段階と、前記上部層間絶縁膜のコンタクトホールを
通じて露出されたパッドと連結されるアレイビットライ
ンを形成する段階とを含んでいる。

【００２３】本発明のフラッシュメモリ及びその製造方
法によれば、選択トランジスタのチャネル幅をメモリセ
ルトランジスタのチャネル幅より２倍以上大きくするの
で電流駆動能力と電圧伝達能力とを大きく向上させるこ
とができる。

【００２４】そして、本発明のフラッシュメモリ構造は
第１及び第２のセルビットラインに連結したそれぞれの
メモリセルのドレイン電極に整列するように当該選択ト
ランジスタのドレイン電極とソース電極とが対角方向に
交差するのでコンタクト電極との間の空間が増加して前
記電極に連結されるアレイビットラインとセルビットラ
インとの間の空間が増加する。

【００２５】また、本発明のフラッシュメモリは第１及
び第２のセルビットラインに連結されたそれぞれのメモ
リセルのドレイン電極に整列されるように当該選択トラ
ンジスタのドレイン電極とソース電極がいずれかのメモ
リセル側に偏るので下部／上部配線の位置にセルビット
ラインとアレイビットラインとが１：１で対応されてア
レイビットラインとセルビットラインに与えられるカペ
シタンシが減少する。

【００２６】一方、本発明は通常のモストランジスタを
有する半導体装置の場合においてもソース電極とドレイ
ン電極とを交差させて配置することによって、トランジ
スタのソース電極及びドレイン電極に連結された配線の
間の容量が減少して電流駆動及び電圧の伝達能力が一緒
に増加する。

【００２７】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態（以下、実施形態とする）のフラッシュメ
モリのレイアウト及びその形成方法について詳細に説明
する。

【００２８】図１は本発明の一実施形態に係るフラッシ
ュメモリのレイアウトを簡単に示した図面である。

【００２９】この一実施形態においては二つのセルトラ
ンジスタを具備しているＮＯＲ型フラッシュメモリを一
例として説明する。

【００３０】このＮＯＲ型フラッシュメモリは当該セル
を選択するための第１の選択トランジスタＳ Ｔ１と第
２の選択トランジスタＳ Ｔ２と、第１の選択トランジ
スタＳ Ｔ１に連結されており、ドレインが並列に連結
されて共通でソースが連結されたセルトランジスタを有
する第１のメモリセルＣ Ｔ１と、第２の選択トランジ
スタＳ Ｔ２に連結されており、ドレインが並列に連結
されて共通でソースが連結されたセルトランジスタを有
する第２のメモリセルＣ Ｔ２とから構成される。ここ
で、第１の選択トランジスタＳ Ｔ１と第２の選択トラ
ンジスタＳ Ｔ２とのチャネル幅は二つのメモリセルの
ビットラインのピッチより大きいし、もっと詳しくはそ
の大きさがセルトランジスタのチャネル幅より約２倍以
上大きいのでトランジスタの駆動能力が増加する。

【００３１】一方、図１のレイアウト図を参照すれば、
第１の選択トランジスタＳ Ｔ１と第２の選択トランジ
スタＳ Ｔ２には活性領域を定義するための活性マスク
Ａと、セルトランジスタのゲート電極を形成するための
ゲートマスク２２’と、セルトランジスタのドレイン接
合領域及びソース接合領域のコンタクト電極を形成する
ためのコンタクトマスク２４ａ’、２６ａ’、２８
ａ’、３４ａ’、３６ａ’、３８ａ’とが示しており、
ＷＳＴは選択トランジスタのチャネル領域幅を表す。

【００３２】そして、第１のメモリセルＣ Ｔ１と第２
のメモリセルＣ Ｔ２には活性領域を定義するための活
性マスクＡ’と、セルトランジスタのゲート電極を形成
するためのゲートマスク３２’と、セルトランジスタの
ドレイン電極を形成するためのコンタクトマスク４４
ａ’、４８ａ’、４４ｂ’、４８ｂ’が示しており、Ｗ
ＣＴはセルトランジスタのチャネル領域幅を表す。ここ
で、セルトランジスタのソース電極を形成するコンタク
トマスクは省略する。図面の中で、符号５２Ｍ’、５２
Ｍ＋１’はセルトランジスタのドレイン接合領域を互い
に並列に連結し、かつ選択トランジスタのソースと連結
するセルビットラインを形成するための配線マスクを表
しており、符号５６Ｍ’、５６Ｍ＋１’は選択トランジ
スタの共通ドレイン接合領域と連結してこの選択トラン
ジスタをページバッファ及びデコーダなどの周辺回路と
連結するためのアレイビットラインを形成する配線マス
クを表す。

【００３３】この実施形態おいて、複数のメモリセルの
中で共通ビットラインを使用するメモリセルの束をスト
リングであると定義すれば、Ｂ−Ｂ’の線は偶数のメモ
リセルストリングを表し、Ｃ−Ｃ’線は奇数のメモリセ
ルストリングを表す。

【００３４】図２は本発明の一実施形態に係るフラッシ
ュメモリ構造を示した回路図である。これを参照すれ
ば、本発明に係るＮＯＲ型フラッシュメモリはフローテ
ィングゲートとコントロールゲートとを持つゲート電極
と、データを貯蔵及び消去する複数のセルトランジスタ
ＣＴ１１、…、ＣＴＮ１、ＣＴ１２、…、ＣＴＮ２が共
通で連結されたソースとドレインが並列に連結された第
１のメモリセルストリング２及び第２のメモリセルスト
リング４と、前記メモリセルストリング２、４を構成す
るセルトランジスタＣＴ１１、…、ＣＴＮ１、ＣＴ１
２、…、ＣＴＮ２のドレイン電極を各々並列に連結して
データを入出力するように伝達するセルビットラインセ
ルＢ／Ｌ １、セルＢ／Ｌ ２と、前記セルトランジス
タＣＴ１１、…、ＣＴＮ１、ＣＴ１２、…、ＣＴＮ２の
ゲート電極を行（ｒｏｗ）方向に並列連結するワードラ
インＷＬ １、…、ＷＬ Ｎと、基準及びデータを消去
するように前記セルトランジスタＣＴ１１、…、ＣＴＮ
１、ＣＴ１２、…、ＣＴＮ２のソース電極を共通連結し
た共通ソースラインＳ／Ｌとから構成される。

【００３５】そして、前記ＮＯＲ型フラッシュメモリは
ゲート電極、ドレイン電極及びソース電極を有してお
り、第１のメモリセルストリング２及び第２のメモリセ
ルストリング４の各セルビットラインセルＢ／Ｌ １、
セルＢ／Ｌ ２を活性化するようにスイチングする第１
の選択トランジスタＳ Ｔ１及び第２の選択トランジス
タＳ Ｔ２と、ビットラインデコーダ及びページバッフ
ァなどの周辺回路と連結して列方向に前記選択トランジ
スタＳ Ｔ１、Ｓ Ｔ２を並列に連結した第１及び第２
のアレイビットラインアレイＢ／Ｌ １、アレイＢ／Ｌ
２と、前記選択トランジスタＳ Ｔ１、Ｓ Ｔ２のゲ
ート電極に駆動電圧を印加するためのワードラインＳ
Ｔ１ＷＬ、Ｓ Ｔ２ＷＬを更に有している。

【００３６】この中で、第１の選択トランジスタＳ Ｔ
１と第２の選択トランジスタＳ Ｔ２との各々のドレイ
ン電極は第２のアレイビットラインアレイＢ／Ｌ ２、
第１のアレイビットラインアレイＢ／Ｌ １に連結され
ており、各々のソース電極は第１及び２メモリセルスト
リング２、４のビットラインセルＢ／Ｌ １、セルＢ／
Ｌ ２に連結されいる。

【００３７】図３は図１の線Ｂ−Ｂ’についてのメモリ
の垂直断面図であり、図４は図１のＣ−Ｃ’についての
メモリの垂直断面図である。図３と図４に示した選択ト
ランジスタは第２の選択トランジスタであり、第１の選
択トランジスタのトランジスタは省略する。

【００３８】図３と図４を参照すれば、本発明に係るＮ
ＯＲ型フラッシュメモリはメモリセル領域と選択トラン
ジスタ領域とを互いに分離するようにシリコン基板１０
に形成された素子分離領域１２と、第１の選択トランジ
スタ（図示せず）及び第２の選択トランジスタＳ Ｔ２
領域に相当する基板１０の活性領域の表面に順次積層さ
れた２層のゲート導電層ａ、ｂからなったゲート電極３
２と前記ゲート電極３２の下部近辺の活性領域に形成さ
れたドレイン接合領域と、ソース接合領域３４、３６、
３８を持つ選択トランジスタとを具備する。ここで、ゲ
ート導電層ｂの表面にシリサイド層ｃを更に積層するこ
とによって、ゲート電極３２になる。

【００３９】そして、ＮＯＲ型フラッシュメモリは第１
のメモリセルＣ Ｔ１及び第２のメモリセルＣ Ｔ２の
領域に相当する基板１０の活性領域の表面に順次に積層
されたフローティングゲート導電層ａ’、ゲート間絶縁
膜ｄ、コントロールゲート導電層ｂ’からなったゲート
電極４２と、前記ゲート電極４２の下部近辺の活性領域
に形成されたドレイン接合領域及びソース接合領域４
６、４８を持つセルトランジスタを具備する。ここで、
コントロールゲート導電層ｂ’の表面にシリサイド層ｃ
を更に積層することによって、ゲート電極４２になる。

【００４０】また、フラッシュメモリは第２の選択トラ
ンジスタＳ Ｔ２のソース接合領域３４及び第２のメモ
リセルＣ Ｔ２のドレイン接合領域４８が下部層間絶縁
膜５０内のコンタクトホールを埋めるソース電極３４ａ
とドレイン電極４８ａを介して第２のセルビットライン
５２Ｍに連結される。この反面に、第２の選択トランジ
スタＳ Ｔ２のドレイン接合領域３６は下部層間絶縁膜
５０内のコンタクトホールを埋めるドレイン電極３６ａ
が第１のセルビットライン５２Ｍ＋１及び第２のセルビ
ットライン５２Ｍが形成された構造物の全面を層間絶縁
する上部層間絶縁膜５４内のパッド５２’を介して第１
のアレイビットライン５６Ｍ＋１に連結される。

【００４１】そして、第１のメモリセルＣ Ｔ１のドレ
イン接合領域４８はセルトランジスタのドレイン電極４
８ｂを介して第１のセルビットライン５２Ｍ＋１に連結
される。

【００４２】一方、第２のアレイビットライン５６Ｍは
上部層間絶縁膜５４により下部の第２のセルビットライ
ン５２Ｍと分離されている。

【００４３】すなわち、第１及び第２のセルビットライ
ン５２Ｍ＋１、５２Ｍは下部層間絶縁膜５０の表面に形
成されてメモリセル及び選択トランジスタ領域に相当す
る基板１０の接合領域と連結され、かつ第１及び第２の
アレイビットライン５６Ｍ＋１、５６Ｍは上部層間絶縁
膜５４の表面に形成された選択トランジスタのドレイン
接合領域と連結される。

【００４４】図３に示したように第２の選択トランジス
タＳ Ｔ２は、そのソース接合領域３４、３８において
第２のメモリセルＣ Ｔ２のセルトランジスタドレイン
を並列連結した第２のセルビットライン５２Ｍが連結さ
れている。反面に、図４に示したように第２の選択トラ
ンジスタＳ Ｔ２はそのドレイン接合領域３６において
ビットライン用デコーダとフェアザーバッファなどの周
辺回路と連結する第１のアレイビットライン５６Ｍ＋１
が連結されている。

【００４５】したがって、メモリセルを選択するための
選択トランジスタは、ドレイン電極とソース電極がゲー
ト電極に駆動電圧を印加するワードラインを軸として互
いに対角方向に交差して配置することによって、奇数の
アレイビットラインは偶数のセルビットラインと電気的
に接続されており、偶数のアレイビットラインは奇数セ
ルビットラインと電気的に接続されている。一方、前記
構造のような本発明の形成方法は次の製造工程からなる
もので、図３及び図４を参照して説明する。まず、活性
マスクを利用した素子分離工程を実施してシリコン基板
１０にメモリセル及び選択トランジスタの活性領域を定
義する素子分離膜１２を形成する。この選択トランジス
タ領域は２個のビットライン間隔を合せた大きさに相当
する程度の活性領域幅を有する。すなわち、この幅は
（メモリセル幅×２）＋（メモリセルとの間の空間）で
あり、通常の選択トランジスタの幅より本発明の選択ト
ランジスタの幅が約３倍程度増加するようになる。

【００４６】次に、素子分離膜１２が形成された基板１
０のメモリセル領域に相当する活性領域上にはポリシリ
コン間絶縁膜ｄを介してフローティングゲート導電層
ａ’とコントロールゲート導電層ｂ’とが積層されてお
り、その上部にはシリサイド層ｃが積層されたゲート電
極４２と、ゲート電極４２エッジ近辺の活性領域に、こ
の活性領域と異なる導電型不純物が高農度で注入された
ドレイン接合領域及びソース接合領域４８、４６を持つ
セルトランジスタを形成する。

【００４７】これと共に、基板の選択トランジスタに相
当する活性領域上に２層のゲート導電層ａ、ｂ及びシリ
サイド層ｃが順次に積層されたゲート電極３２と、ゲー
ト電極３２のエッジ近辺の活性領域に、この活性領域と
異なる導電型不純物が高農度で注入されたドレイン接合
領域３６とソース接合領域３４、３８とを形成する。前
期選択トランジスタは活性領域を狭めるため、二つのト
ランジスタを合せたので二つのゲート電極がドレイン接
合領域３６を共通で使用する。

【００４８】次に、前記トランジスタが形成された基板
１０の全面に層間絶縁のための下部層間絶縁膜５０を形
成した後、コンタクトマスクを利用した工程を実施して
トランジスタの接合領域を開口するコンタクトホールを
形成する。この場合、特に選択トランジスタのドレイン
接合領域３６とソース接合領域３４、３８とを露出させ
るコンタクトホールはワードラインの一軸に対して互い
に対称して整列されるように形成されることでなくビッ
トラインの軸からゲート線間幅ほど、かつワードライン
の軸からビットライン間隔ほどの空間をおいて対称に形
成される。 続いて、金属配線工程を実施して下部層間
絶縁膜５０内のコンタクトホールを通じてセルトランジ
スタドレイン接合領域４８、ソース接合領域（図示せ
ず）と接するドレイン電極４８ａ及びソース電極（図示
せず）を形成して、選択トランジスタのソース接合領域
３４、３８に接するソース電極３４ａ、３８ａ及びドレ
イン接合領域３６と接するドレイン電極４８ａを形成す
る。そして、下部層間絶縁膜５０上に金属配線工程を更
に実施して、選択トランジスタのドレイン電極３６ａを
以後形成される当該アレイビットラインに連結するため
の接合パッド５２’を形成し、第２のメモリセルＣ Ｔ
２のドレイン電極４８ａと第２の選択トランジスタＳ
Ｔ２のソース電極３４ａとを互いに連結する第２のセル
ビットライン５２Ｍと第１のメモリセルＣ Ｔ１のドレ
イン電極４８ｂと第１の選択トランジスタ（図示せず）
のソース電極を互いに連結する第１のセルビットライン
５２Ｍ＋１を形成する。

【００４９】次に、第１及び第２のセルビットライン５
２Ｍ＋１、５２Ｍが形成された基板１０の全面に上部層
間絶縁膜５４を形成する。そして、上部層間絶縁膜５４
にコンタクトホール工程と配線工程とを順次に実施して
第２の選択トランジスタＳ Ｔ２のドレイン電極３６ａ及
び接合パッド５２’と連結されるコンタクト電極５６及
び第２のアレイビットライン５６Ｍと第１の選択トラン
ジスタ（図示せず）のドレイン電極と連結される垂直コ
ンタクト電極を介して第１のアレイビットライン５６Ｍ
＋１を形成する。

【００５０】したがって、本発明は選択トランジスタの
ソース接合領域及びドレイン接合領域と接するソース電
極及びドレイン電極を各々ワードラインを軸としてビッ
トラインの間隔をおいて形成し、かつビットラインを軸
としてゲート幅ほどの間隔をおいて対角方向に形成する
ので、奇数アレイビットラインが偶数セルビットライン
と電気的に接続されており、偶数アレイビットラインは
これと反対に連結される。

【００５１】図５は本発明の他の実施形態によるフラッ
シュメモリのレイアウトを簡単に示した図面である。

【００５２】ここで、Ａは活性領域、Ｓ Ｔは選択トラ
ンジスタ領域、Ｇは選択トランジスタ及びセルトランジ
スタのゲートマスク、ｃは選択トランジスタのソ−ス／
ドレインコンタクトマスクを表し、ｄはセルトランジス
タのソ−ス／ドレインコンタクトマスクを表す。またＡ
ビットはアレイビットライン領域、Ｃ ビットはセル
ビットライン領域を表す。

【００５３】これを参照すれば、本発明に係るフラッシ
ュメモリは選択トランジスタのソース電極とドレイン電
極との間の空間と、アレイビットラインとセルビットラ
インとの間の容量が素子のリーク電流に大きな影響を及
ぼさない場合、一実施形態と同様に、選択トランジスタ
のチャネル幅がセルトランジスタのチャネル幅より２倍
以上大きくなる。

【００５４】しかし、この実施形態で例施した選択トラ
ンジスタはドレイン電極及びソース電極が第１及び第２
のセルビットラインに連結されたメモリセルの中でいず
れかの一メモリセルのドレイン電極に整列しつつワード
ライン軸に対して対称される。

【００５５】したがって、このようなレイアウトによる
フラッシュメモリは第１のセルトランジスタを選択する
選択トランジスタがソース電極を介して第１のセルビッ
トラインに電気的に互いに接続され、かつドレイン電極
を介して第１のアレイビットラインに電気的に互いに接
続される。

【００５６】また、第２のセルトランジスタを選択する
選択トランジスタがソース電極を介して第２のセルビッ
トラインに電気的に互いに接続され、かつドレイン電極
を介して第２のアレイビットラインに電気的に互いに接
続される。この時、前記セルビットラインとアレイビッ
トラインとは他の配線工程によって高さの異なる配線構
造に形成される。

【００５７】

【発明の効果】前述の本発明によれば、アレイビットラ
インとセルビットラインが１：１に要求されるフラッシ
ュメモリの全体大きさを変更しなくても選択トランジス
タのチャネル幅をメモリセルトランジスタのチャネル幅
より大きく形成することによって、選択トランジスタの
電流駆動能力、電圧伝達能力を向上させることができ
る。

【００５８】また、本発明の選択トランジスタはソース
電極及びドレイン電極の各々を、ワードラインを軸とし
てビットラインの間隔をおいて形成し、かつビットライ
ンを軸としてゲート幅ほどの間隔をおいて対角方向に形
成するか、またはドレイン電極及びソース電極が第１及
び第２のセルビットラインに連結されたメモリセルの中
でいずれかの一メモリセルのドレイン電極に整列しなが
らワードライン軸に対して対称に形成するので、ビット
ラインのＲＣ遅延が改善することができる。これによっ
て、フラッシュメモリは選択トランジスタをターンオン
／ターンオフにスイッチングし、選択セルアレイに連結
したセルビットラインのみを介してデータを、出力す
る。結局、選択されないセルビットラインはターンオン
された選択トランジスタに連結されいるアレイビットラ
インと電気的に絶縁されることによって、フラッシュメ
モリは選択セルアレイのセルトランジスタから生じる接
合容量を減らしてメモリ動作時生じるドレインディスタ
ーブ現象を防止できる。

【００５９】また、本発明はワードラインを共有してい
るメモリセルアレイごとに個別的に連結された選択トラ
ンジスタを介してアレイビットラインとセルビットライ
ンとの電気的な連結が可能であるため、１ワードライン
で１ページ及び１セクターを具現することができて固体
ディスクとして好適になって製品の種類が多様になる。

【００６０】そして、本発明に係るフラッシュメモリは
リード時、選択されないセルビットラインに連結したメ
モリセルに発生するリーク電流の最小化ができ、かつビ
ットライン全体の容量も減らすことができる。

【００６１】一方、本発明は前述の実施形態に限らず、
請求範囲に記載された本発明の技術思想と範囲の内で当
業者により多くの変形、例えばモストランジスタを具備
した半導体装置の場合にソース電極及びドレイン電極を
対角方向に交差して配置する等のことも可能である。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるフラッシュメモリ
のレイアウトを簡単に示した図である。

【図２】 本発明の一実施形態によるフラッシュメモリ
構造を示した回路図である。

【図３】 図１の線Ｂ−Ｂ’についてのメモリの垂直断
面図である。

【図４】 図１の線Ｃ−Ｃ’についてのメモリの垂直断
面図である。

【図５】 本発明の他の実施形態によるフラッシュメモ
リのレイアウトを簡単に示した図である。

【符号の説明】

２，４ メモリセルストリング、１０ 基板、Ｃ Ｔ１
第１のメモリセル、Ｃ Ｔ２ 第２のメモリセル、Ｓ
Ｔ１ 第１の選択トランジスタ、Ｓ Ｔ２第２の選択
トランジスタ、２２’ ゲートマスク、２４ａ’，２６
ａ’，２８ａ’，３４ａ’，３６ａ’，３８ａ’ コン
タクトマスク、３２ ゲート電極、３４，３６，３８
ソース接合領域、４２ ゲート電極、４４ａ’，４８
ａ’，４４ｂ’，４８ｂ’ コンタクトマスク、５０
下部層間絶縁膜、５２Ｍ＋１ 第１のセルビットライ
ン、５２Ｍ 第２のセルビットライン、５６Ｍ＋１ 第
１のアレイビットライン、５６Ｍ 第２のアレイビット
ライン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャ ヒュン ソン 大韓民国 ギュンギドー イーチョンシ ジャンポドン 224−３ ダエウー アパ ートメント 201−701

Claims (11)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートとコントロールゲ
   ートとを持つセルゲート電極及びソース／ドレイン電極
   を具備してデータを貯蔵及び消去するセルトランジスタ
   を有する複数のメモリセルと、 二つのゲート電極とこのゲート電極との間に共通ドレイ
   ン電極と、これらの電極の外側にソース電極とを具備
   し、前記セルトランジスタのチャネル幅より２倍以上大
   きいチャネル幅を有しており、前記ゲート電極に駆動電
   圧を印加するワードラインの軸に対して前記ドレイン電
   極とソース電極とのいずれかのメモリセル側に偏るよう
   に対称されて当該メモリセルが選択されるようにスイチ
   ングする選択トランジスタと、 前記選択トランジスタのソース電極に連結され、かつメ
   モリセルトランジスタのドレイン電極に並列連結されて
   おり、前記セルトランジスタにデータを入出力する一双
   のセルビットラインと、 前記選択トランジスタのドレイン電極と周辺回路に連結
   された一双のアレイビットラインとを具備しており、 前記メモリセルの中で第１のセルトランジスタを選択す
   る選択トランジスタはソース電極を介して一双のセルビ
   ットラインの中で第１のセルビットラインに連結され、
   かつ前記ドレイン電極を介して一双のアレイビットライ
   ンの中で第２のアレイビットラインに連結されており、
   第２のセルトランジスタを選択する他の選択トランジス
   タはソース電極を介して第２のセルビットラインに連結
   され、かつ前記ドレイン電極を介して第１のアレイビッ
   トラインに連結されたことを特徴とするフラッシュメモ
   リのレイアウト。
2. 【請求項２】 前記チャネル幅は（セルトランジスタの
   チャネル幅×２）＋（セルトランジスタとの間の空間）
   であることを特徴とする請求項１に記載のフラッシュメ
   モリのレイアウト。
3. 【請求項３】 半導体基板のメモリセル領域にフローテ
   ィングゲートとコントロールゲートとがポリシリコンの
   間の絶縁膜を介して積層されたセルゲート電極と、セル
   ゲート電極のエッジ近辺の活性領域に、この活性領域と
   は異なる高濃度の導電型不純物が注入されたドレイン接
   合領域とソース接合領域とを有するメモリセルトランジ
   スタを形成すると共に、基板の選択トランジスタ領域に
   ゲート電極とドレイン接合領域とソース接合領域とを有
   する選択トランジスタを形成する段階と、 前記トランジスタが形成された基板の全面に下部層間絶
   縁膜を形成する段階と、 前記下部層間絶縁膜内のコンタクトホールを通じて前記
   メモリセルアレイ部の当該ドレイン接合領域及びソース
   接合領域に、この接合領域と接するドレイン電極及びソ
   ース電極が形成されると共に、選択トランジスタ領域に
   ソース電極とドレイン電極とを対角方向に交差して形成
   する段階と、 前記選択トランジスタのソース電極とセルトランジスタ
   のドレイン電極を互いに連結するようにセルビットライ
   ンを形成すると共に選択トランジスタのドレイン電極上
   にパッドを形成する段階と、 前記セルビットラインとパッドが形成された基板の全面
   に上部層間絶縁膜を形成する段階と、 前記上部層間絶縁膜のコンタクトホールを通じて露出さ
   れたパッドと連結されるアレイビットラインを形成する
   段階とを含んでいることを特徴とするフラッシュメモリ
   の形成方法。
4. 【請求項４】 前記セルトランジスタのセルゲート電極
   と選択トランジスタのゲート電極との表面にシリサイド
   層を蒸着する段階を更に含んでいることを特徴とする請
   求項３に記載のフラッシュメモリの形成方法。
5. 【請求項５】 フローティングゲートとコントロールゲ
   ートとを持つセルゲート電極及びソース／ドレイン電極
   を具備してデータの貯蔵及び消去するセルトランジスタ
   を有する複数のメモリセルと、 二つのゲート電極とこのゲート電極との間に共通ドレイ
   ン電極とこれらの電極の外側にソース電極を具備し、前
   記セルトランジスタのチャネル幅より２倍以上大きいチ
   ャネル幅を有しており、前記ゲート電極に駆動電圧を印
   加するワードラインの軸に対して前記ドレイン電極とソ
   ース電極とのいずれかのメモリセル側に偏るように対称
   して当該メモリセルが選択されるようにスイチングする
   選択トランジスタと、 前記選択トランジスタのソース電極に連結され、かつメ
   モリセルトランジスタのドレイン電極に並列連結されて
   おり、前記セルトランジスタにデータを入出力する一双
   のセルビットラインと、 前記選択トランジスタのドレイン電極と周辺回路に連結
   された一双のアレイビットラインとを具備しており、 前記メモリセルの中で第１のセルトランジスタを選択す
   る選択トランジスタはソース電極を介して一双のセルビ
   ットラインの中で第１のセルビットラインに連結され、
   かつ前記ドレイン電極を介して一双のアレイビットライ
   ンの中で第１のアレイビットラインに連結されており、
   第２のセルトランジスタを選択する他の選択トランジス
   タはソース電極を介して第２のセルビットラインに連結
   され、かつ前記ドレイン電極を介して第２のアレイビッ
   トラインに連結されたことを特徴とするフラッシュメモ
   リのレイアウト。
6. 【請求項６】 前記チャネル幅は（セルトランジスタの
   チャネル幅×２）＋（セルトランジスタとの間の空間）
   であることを特徴とする請求項５に記載のフラッシュメ
   モリのレイアウト。
7. 【請求項７】 導体基板のメモリセル領域にフローティ
   ングゲートとコントロールゲートとがポリシリコンの間
   の絶縁膜を介して積層されたセルゲート電極と、セルゲ
   ート電極のエッジ近辺の活性領域に、この活性領域とは
   異なる高濃度の導電型不純物が注入されたドレイン接合
   領域とソース接合領域とを有するメモリセルトランジス
   タを形成すると共に、基板の選択トランジスタ領域にゲ
   ート電極とドレイン接合領域とソース接合領域とを有す
   る選択トランジスタを形成する段階と、 前記トランジスタが形成された基板の全面に下部層間絶
   縁膜を形成する段階と、 前記下部層間絶縁膜内のコンタクトホールを通じて前記
   メモリセルアレイ部の当該ドレイン接合領域及びソース
   接合領域に、この接合領域と接するドレイン電極及びソ
   ース電極が形成されと共に、選択トランジスタ領域にソ
   ース電極とドレイン電極を対角方向に交差して形成する
   段階と、 前記トランジスタが形成された基板の全面に層間絶縁膜
   を形成する段階と、 前記選択トランジスタのソース電極とセルトランジスタ
   のドレイン電極を互いに連結するようにセルビットライ
   ンを形成すると共に選択トランジスタのドレイン電極の
   上部にパッドを形成する段階と、 前記セルビットラインとパッドが形成された基板の全面
   に上部層間絶縁膜を形成する段階と、 前記上部層間絶縁膜のコンタクトホールを通じて露出さ
   れたパッドと連結されるアレイビットラインを形成する
   段階とを含んでいることを特徴とするフラッシュメモリ
   の形成方法。
8. 【請求項８】 前記セルトランジスタのセルゲート電極
   と選択トランジスタのゲート電極との表面にシリサイド
   層を蒸着する段階を更に含んでいることを特徴とする請
   求項７に記載のフラッシュメモリの形成方法。
9. 【請求項９】 ゲート電極とソース接合領域及びドレイ
   ン接合領域を持つトランジスタを具備した半導体装置に
   おいて、 前記トランジスタのドレイン接合領域とソース接合領域
   に接する電極を各々対角方向に交差して配置したことを
   特徴とする半導体装置のレイアウト。
10. 【請求項１０】 半導体基板の活性領域の上部にゲート
    絶縁膜を形成する段階と、 前記ゲート絶縁膜上に多層導電層からなったゲート電極
    を形成する段階と、 前記ゲート電極のエッジ近辺の活性領域に、この活性領
    域と異なる高濃度の導電型不純物が注入されたドレイン
    接合領域とソース接合領域とを形成する段階と、 前記ドレイン接合領域とソース接合領域が形成された基
    板の全面に層間絶縁膜を形成する段階と、 前記層間絶縁膜のコンタクトホールを通じてドレイン接
    合領域とソース接合領域とが対角方向に交差して配置す
    るようにドレイン電極及びソース電極を形成する段階と
    を含んでいることを特徴とする半導体装置の形成方法。
11. 【請求項１１】 前記ゲート電極の表面にシリサイド層
    を蒸着する段階を更に含んでいることを特徴とする請求
    項１０記載の半導体装置の形成方法。