TWI514553B - 堆疊3d記憶體及其製造方法 - Google Patents

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Description

堆疊3D記憶體及其製造方法
本發明係關於高密度記憶體技術，包括記憶胞之3D陣列的技術。
高密度快閃記憶體應用於許多系統中的非揮發性儲存器。反及閘快閃記憶體是常見的結構之一，而且通常設置於二維記憶胞陣列中。當製成技術進步使得節點(nodes)越來越縮小，二維的反及閘快閃記憶體已經達到了物理極限。因此，許多種其他的技術被開發。
在為了達到快閃記憶體及其他類型記憶體的高密度記憶量的趨勢中，設計者已致力於尋求堆疊多層記憶胞的技術，以達到更高的儲存量以及較低的單位位元成本。舉例來說，於西元2006年12月11~13日IEEE國際電子元件會議中，賴先生等人所發表的「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」及Jung等人所發表的「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」已敘述薄膜電晶體技術被應用於電荷捕捉記憶體。
另一種作法則是使用多層或多個記憶胞共用垂直閘極結構的技術製作快閃記憶體。發明人陳士弘先生及呂函庭先生於西元2013年8月6日獲准(申請日為西元2011年8月1日)的第8,503,213號「Memory Architecture Of 3D Array With Alternating Memory String Orientation And String Select Structures」之美國專利案已敘述3D垂直閘極(3DVG)結構，該專利申請案係在此做為參照。
再一種作法則是使用多層記憶胞共用垂直通道結構的技術製作快閃記憶體。舉例來說，該技術可見於發明人呂函庭先生及陳士弘先生於西元2013年1月29日獲准(申請日為西元2011年1月19日)的第8,363,476號「Memory Device,Manufacturing Method And Operating Method Of The Same」之美國專利案。同樣地，也可見於發明人呂函庭先生於西元2013年2月20日申請的第13/772,058號「3D NAND Flash Memory」之美國專利申請案，該專利申請案係在此做為參照。
於西元2007年6月12~14日VLSI技術文摘論文研討會中，由Tanaka等人於論文集第14~15頁所發表之「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」中，已敘述另一種結構，可提供垂直通道結構以應用於電荷捕捉記憶體技術之反及閘記憶胞中。
為了維持可靠的操作，所有的3D技術在記憶胞層數的實施上均仍有實務上的限制。簡單的堆疊方式成本較高，因為堆疊的各個層必須分開來圖案化。可延伸穿過多層記憶胞的垂直閘極結構、垂直通道結構或其他包括垂直導體的結構在成本上較具有優勢，因為多個層可以採用一個遮罩及蝕刻步驟。然而，具有高深寬比的結構較難進行蝕刻，例如中間結構可能會在製程中斷裂...等，因此此種結構亦有其限制。
因此目前仍需要可支援堆疊3D記憶胞區塊的可靠的技術，以克服層數上的一些限制。
本發明係提供一種堆疊記憶胞的3D堆疊的技術。
本發明提供一種堆疊結構，其中係描述3D區塊的不同結構，包括記憶核心中的結構以及耦接至記憶核心的解碼器的結構。記憶核心位於記憶區塊的結構的核心，解碼器連接至記憶核心。記憶核心中的導體可以兩種方式分類。其一，例如是作為位元線的導體，可傳導訊號以表示資料(data)；其二，例如是作為字元線的導體，可傳導控制訊號。記憶核心中的解碼器同時連接至此兩種導體，而且可以包括串或區塊選擇電晶體、接地選擇電晶體、以及為了連接至周邊電路而用以將記憶核心中的水平導體連接至記憶核心之外的垂直導體之階梯結構等。
本發明提供一種包括複數個記憶區塊的記憶體，包括一第一區塊以及一第二區塊，第二區塊設置於第一區塊之上。 此結構中，隔離層設置於第一區塊和第二區塊之間，用以隔離記憶核心的第一區塊和第二區塊。存取導體位於記憶核心之外，例如是鄰接於記憶區塊，或是穿過僅包括解碼器的區塊之區域。存取導體耦接至第一區塊和第二區塊中的解碼器，並且用以連接記憶胞至周邊電路。
經由將一個記憶核心中的連接點(connectors)與其上之一個堆疊中的連接點隔離開來，堆疊結構可以經由較少個區塊間之連接而製作。並且，存取導體只連接至解碼器，因此使用於存取導體的連接尺寸可以大於用於記憶核心者。
本技術之其他實施樣態及優點可在檢閱圖式、詳細說明以及以下之申請專利範圍時獲得瞭解。
101、102、103、104、197、299、401、501‧‧‧記憶核心
111、112、113、114、298、411、511‧‧‧解碼器區域
121、122、123‧‧‧隔離層
131~133、141~143、151~153‧‧‧區段
198、199‧‧‧區域
202、203、204、205、212、213、214、215‧‧‧半導體條
202B、203B、204B、205B、212A、213A、214A、215A‧‧‧階梯結構
209、219‧‧‧串選擇線閘極結構
225-1、...、225-n、225-n‧‧‧字元線
226、227、871、872‧‧‧接地選擇線
228‧‧‧源極線
301‧‧‧底閘極
310‧‧‧堆疊
320‧‧‧堆疊間半導體主體元件
330、350、363‧‧‧連結元件
340‧‧‧堆疊間垂直導體元件
360‧‧‧參考導體
361、362‧‧‧階梯結構
370、390‧‧‧開關
371、372、373‧‧‧層間連接點
380‧‧‧交叉點
412-1、413-1、414-1、415-1、512、513、514、515‧‧‧垂直區段
412-2、413-2、414-2、415-2、801-2、851-2‧‧‧第二區段
412-3、413-3、414-3、415-3、801-3、851-3‧‧‧第三區段
421、620、621‧‧‧隔離層
601~608‧‧‧主動層
651~658、664、668‧‧‧絕緣層
612-2、612-3、613-1、613-2、613-3、614-1、614-2、614-3、615-1、615-2、615-3、851-1‧‧‧區段
801-1‧‧‧第一區段
804-1、804-2、804-3、804-4、854‧‧‧介電層
860、861、SSL1、SSL2‧‧‧導體
900‧‧‧記憶陣列
901‧‧‧列解碼器
902、904‧‧‧字元線
905‧‧‧匯流排
906‧‧‧頁緩衝器
908、912‧‧‧區塊
909‧‧‧電路
911‧‧‧資料輸入線
915‧‧‧資料輸出線
950‧‧‧積體電路
1000~1007‧‧‧步驟
BL1~BL8‧‧‧位元線
ML1、ML2、ML3‧‧‧金屬層
WL0~WLN-1‧‧‧中間平面
第1圖係為一種3D記憶區塊堆疊之簡化示意圖，其中包括具有多個解碼器互連接點(interconnection)的多個隔離層。
第2圖係為一種3D垂直閘極結構中的記憶胞之3D區塊示意圖，其中具有一記憶核心及適於如本文所述之堆疊的多個解碼器區域。
第3圖係為一種3D垂直通道結構中的記憶胞之3D區塊示意圖，其中具有一記憶核心及適於如本文所述之堆疊的多個解碼器區域。
第4~9圖繪示堆疊3D記憶區塊之製造過程。
第10圖繪示一種堆疊記憶結構的第一區塊和第二區塊中的一組導體，此些導體連接至個別的解碼器，例如是階梯著陸區。
第11圖繪示一種3D記憶區塊的堆疊的各個層中的解碼器耦接至一組導體。
第12圖及第13圖分別繪示一組導體耦接至3D記憶區塊的堆疊的所有層中的解碼器之端視圖及側視圖，其中此些導體例如是源極線導體。
第14圖繪示多個導體耦接至3D記憶區塊的解碼器，但解碼器並未連接至堆疊中的其他區塊中對應的導體。
第15圖繪示形成一種3D記憶區塊的堆疊之製造過程之簡化流程圖。
第16圖繪示一種包括具有記憶胞的堆疊區塊之3D記憶體的積體電路之簡化方塊圖。
以下將參考附圖提供本技術之數個實施例之詳細說明。
第1圖係為一種堆疊3D記憶體之簡化示意圖，其中包括多個記憶區塊。所述記憶體之結構包括一第一區塊，第一區塊包括一記憶核心104以及解碼器區域114。第二區塊設置於第一區塊之上，並包括記憶核心103及解碼器區域113。一第三區塊設置於第二區塊之上，並包括記憶核心102及解碼器區域112。所述堆疊中的一第四區塊包括記憶核心101及解碼器區域 111。一隔離層(例如是隔離層123)設置於區塊之間。多個存取導體設置於解碼器區域111~114中。多個存取導體的多個區段設置於隔離層121~123中。本實施例中，多個存取導體的區段151~153設置於隔離層123中且位於第二區塊和第一區塊之間。多個存取導體的區段141~143設置於隔離層122中且位於第三區塊和第二區塊之間。多個存取導體的區段131~133設置於隔離層中且位於第四區塊和第三區塊之間。
實施例中，多個解碼器區域(例如解碼器區域111)僅呈現於記憶核心(例如記憶核心101)的一側。其他實施例中，多個解碼器區域可以其他架構分佈，可以包括位於記憶核心的兩側的多個區域、位於記憶核心的所有側面的多個區域...等。
本技術可以有利地應用於根據一第一設計規則製作記憶核心的情況，其中第一設計規則包括穿過記憶核心的垂直導體之特徵尺寸(feature size)，可選擇用於製作非常緻密的記憶胞結構。同時，多個記憶區塊中的多個解碼器係根據一較大的第二設計規則，其特徵在於其特徵尺寸大於穿過記憶核心的垂直導體之特徵尺寸。
隔離層可以限制一個特定區塊中損壞的記憶胞在操作上對於堆疊中其他區塊的影響，上述效果經由以在記憶核心中之一非常緻密的設計規則製作彼此分開的垂直導體而達到。並且，經由避免多個區塊中的記憶核心之間的連接，任何一個區塊中的損壞的影響不會經由多個記憶核心共用導體而被加成放 大。再者，多個隔離層可以限制任何製程中的失準(misalignment)所造成的影響範圍。
如前所述，多個記憶區塊可以包括垂直通道或垂直閘極3D結構。第2圖和第3圖繪示經由本文所述之技術堆疊的多個3D垂直閘極(3DVG)以及3D垂直通道(3DVC)區塊。並且，此些圖式呈現可以經由小的設計規則製作於記憶核心中的結構，且多個區塊的多個解碼器區域中的多個解碼器耦接至記憶核心且可以經由較大的設計規則製作。
第2圖繪示一種具有3D垂直閘極(3DVG)結構的記憶區塊，此結構敘述於西元2012年1月12日公開、西元2011年1月31日提出申請的第2012/0007167號「3D Memory Array With Improved SSL and BL Contact Layout」之美國專利公開案，其內容係在此做為參照。
圖式中的絕緣材料係移除以暴露出更進一步的結構特徵。舉例而言，多個半導體條之間、多個脊狀堆疊之中、以及半導體條和脊狀堆疊之間的絕緣層係移除。解碼器區域198和199係由方框圈起表示。記憶核心197係由方框圈起表示。
多層陣列形成於一個絕緣層上。記憶核心197包括複數個字元線225-1、...、225-n、225-n，此些字元線包括複數個垂直延伸部，垂直延伸部共形於複數個脊狀堆疊。此些脊狀堆疊包括複數個水平的半導體條212、213、214、215，配置作為區塊的各個層上的對應的反及閘串之通道。
區塊中的多個解碼器包括位於解碼器區域198中的階梯結構212A、213A、214A、215A以及位於解碼器區域199中的階梯結構202B、203B、204B、205B。階梯結構212A、213A、214A、215A終止水平半導體條，例如是半導體條212、213、214、215。如圖式所示，階梯結構212A、213A、214A、215A經由多個垂直導體電性連接至覆蓋於此區塊之上的不同的資料線，例如是金屬層ML3，而連接至頁緩衝器及其他解碼電路以選擇陣列中的平面。在定義多個脊狀堆疊的時候，可以一起圖案化階梯結構212A、213A、214A、215A，並且採用比用於記憶核心內部更大的設計規則。
位於解碼器區域199中的階梯結構202B、203B、204B、205B終止多個半導體條，例如是半導體條202、203、204、205。如圖式所示，階梯結構202B、203B、204B、205B電性連接至不同的資料線，而連接至頁緩衝器及其他解碼電路以選擇陣列中的平面。在定義多個脊狀堆疊的時候，可以一起圖案化階梯結構202B、203B、204B、205B，並且採用比用於記憶核心內部更大的設計規則。
記憶核心197中，任何給定的半導體條之堆疊係耦接至階梯結構212A、213A、214A、215A、或階梯結構202B、203B、204B、205B，但並非同時耦接至此兩者。一個半導體條之堆疊具有兩個相反的位元線端至源極線端之走向或源極線端至位元線端之走向的其中之一。舉例而言，半導體條212、213、214、215 之堆疊具有位元線端至源極線端之走向，半導體條202、203、204、205之堆疊具有源極線端至位元線端之走向。
半導體條212、213、214、215之堆疊終止於階梯結構212A、213A、214A、215A之一端，並且通過區域198的多個解碼器，包括串選擇線閘極結構219和接地選擇線226。並且，半導體條212、213、214、215之堆疊通過區域199的多個解碼器，包括接地選擇線227和源極線228，源極線228終止此些半導體條。半導體條212、213、214、215不觸及階梯結構202B、203B、204B、205B。
半導體條202、203、204、205之堆疊終止於階梯結構202B、203B、204B、205B之一端，並且通過區域199的多個解碼器，包括串選擇線閘極結構209和接地選擇線227。並且，半導體條202、203、204、205之堆疊通過區域198的多個解碼器，包括接地選擇線226和源極線(繪示於其他圖式部分)。半導體條202、203、204、205不觸及階梯結構212A、213A、214A、215A。
一個記憶材料層將字元線225-1至225-n以及半導體條212~215和202~205分隔開。
接地選擇線226和227包括多個水平線以及多個垂直延伸部，類似於字元線，垂直延伸部共形於複數個脊狀堆疊。
每個半導體條之堆疊終止於階梯結構的一端，而另一端終止於源極線。舉例而言，半導體條212、213、214、215 之堆疊的一端終止於階梯結構212A、213A、214A、215A，另一端終止於源極線228。在圖式的右側，每間隔一個的半導體條之堆疊終止於階梯結構202B、203B、204B、205B，每間隔一個的半導體條之堆疊終止於一個間隔開的源極線。在圖式的左側，每間隔一個的半導體條之堆疊終止於階梯結構212A、213A、214A、215A，每間隔一個的半導體條之堆疊終止於一個間隔開的源極線。
多個電晶體形成於階梯結構212A、213A、214A和字元線225-1之間。在此些電晶體中，半導體條(例如是半導體條213)作為裝置的通道區。多個串選擇線閘極結構(例如是串選擇線閘極結構219、209)在定義字元線225-1~225-n的步驟中同時被圖案化。一矽化物層(如圖式中斜線表示的部分)可以沿著字元線、接地選擇線的頂表面形成，並覆蓋串選擇線閘極結構。半導體條(記憶材料層)215可以作為此些電晶體的閘極介電層。此些電晶體作為串選擇閘極並耦接至解碼電路，以選擇陣列中特定的脊狀堆疊。
多個資料線和串選擇線形成於金屬層ML1、ML2和ML3上並覆蓋記憶區塊。在一個堆疊結構中，此些金屬層包括多個導體，此些導體自多個區塊連接存取線至多個周邊電路，且可以被多個堆疊區塊共用，而不需針對每個區塊重複製作。
本實施例中，第一金屬層ML1包括多個導體，此些導體經由平行於半導體材料條的長度走向連接至多個串選擇 線。第一金屬層ML1的此些串選擇線經由多個短連通柱(via)連接至不同的串選擇線閘極結構(例如是串選擇線閘極結構209、219)。
第二金屬層ML2包括多個導體，此些導體經由平行於字元線的寬度走向連接至多個串選擇線。第二金屬層ML2的此些串選擇線經由多個短連通柱連接至不同的第一金屬層ML1的串選擇線。
第一金屬層ML1的串選擇線和第二金屬層ML2的串選擇線之組合允許一個串選擇線訊號去選擇一個特定的半導體條之堆疊。
第一金屬層ML1亦包括經由平行於字元線的寬度走向連接至兩個源極線的複數個導體。
最終，第三金屬層ML3包括複數個導體，此些導體經由平行於半導體材料條的長度走向連接至多個位元線。不同的多個資料線電性連接至階梯結構212A、213A、214A、215A及202B、203B、204B、205B的不同階。第三金屬層ML3的此些資料線允許一個位元線訊號去選擇多個半導體條的一個特定水平平面。
因為一個特定的字元線允許一個字元線去選擇多個記憶胞之一個特定的平面，此字元線訊號、位元線訊號及串選擇線訊號的三維組合係足以在記憶胞的3D陣列中選擇一個特定的記憶胞。
第3圖係為一實施例之一種垂直通道3D記憶區塊 之示意圖，此結構敘述於西元2013年2月20日提出申請的第13/772,058號「3D NAND Flash Memory」之美國專利申請案，其內容係在此做為參照。如第3圖所示的記憶區塊可以如本文所述的方式堆疊。記憶區塊包括位於記憶核心299中的多個高密度記憶胞，以及位於解碼器區域298中的多個解碼器。
此3D垂直通道記憶區塊包括一記憶胞之反及閘串之陣列，並且可以是一個雙閘極垂直通道記憶陣列(DGVC)。此記憶區塊包括複數個導電條之堆疊，彼此係以絕緣材料隔開，並且包括多個導電條之至少一個底平面(接地選擇線)、多個中間平面(字元線)以及一個頂平面(串選擇線)。如第3圖所示的實施例中，堆疊310中的一個堆疊包括多個導電條之至少一個底平面(接地選擇線)、多個中間平面WL0~WLN-1(字元線)以及一個頂平面(串選擇線)，其中N是8、16、32、64等。
此些多個位元線結構正交設置於此些堆疊之上，並且具有多個垂直延伸部共形於此些堆疊。此些位元線結構具有多個垂直堆疊間半導體主體元件320位於堆疊之間、以及連結元件(linking element)330位於此些堆疊之上且連接此些垂直堆疊間半導體主體元件320。本實施例之連結元件330包括一個半導體，例如是多晶矽，且具有高摻雜濃度，如此一來則可具有比垂直堆疊間半導體主體元件320更高的導電性，垂直堆疊間半導體主體元件320係用以提供堆疊的記憶胞之通道區。
記憶裝置包括多個電荷儲存結構位於多個交叉點 380的多個介面區域中，而此些交叉點380位於多個堆疊中的多個中間平面(字元線)中的多個導電條的多個側表面以及字元線結構的多個垂直堆疊間半導體主體元件320之間。本實施例中，交叉點380中的多個記憶胞係架構為垂直雙閘極反及閘串，其中單一個堆疊間半導體主體元件的兩個側表面上的導電條作為雙閘極，而且共同操作用以讀取、抹除及編程的操作。
記憶裝置包括多個串選擇開關390位於導電條之頂平面的介面區域、以及參考選擇開關370位於導電條之底平面(接地選擇線)的介面區域。一些實施例中，電荷儲存結構的多個介電層可以作為開關370、390的閘極介電層。
一參考導體360設置於導電條的底平面(接地選擇線)和積體電路基板(未繪示)之間。此導體可以設置於記憶區塊之堆疊的底部，並且被堆疊中的多個區塊所共用。一實施例中，為了降低參考導體360的阻值，記憶裝置可以包括一個底閘極301位於靠近參考導體360處。在讀取操作時，底閘極301可以經由施加一個適當的通道電壓(pass voltage)至基板中的一個或多個下層摻雜井、或者是其他下層圖案化導體結構而開啟，以提高參考導體360的導電性。
多個解碼器區域中的一個解碼器包括一個參考線結構，正交配置於多個堆疊之上。解碼器包括多個堆疊間垂直導體元件340以及多個連結元件350。堆疊間垂直導體元件340位於堆疊之間，並且電性連通於參考導體。連結元件350位於堆疊310 之上並連接堆疊間垂直導體元件340。相較於堆疊間半導體主體元件320，堆疊間垂直導體元件340可以具有較高的導電性。
類似於第3圖所示的記憶區塊之堆疊包括一第一上覆圖案化導體層(未繪示)，連接至多個前述的位元線結構，並且包括複數個總體位元線(global bit line)，總體位元線耦接至頁緩衝器及其他解碼電路。此記憶裝置亦包括一第二上覆導體層(未繪示)，第二上覆導體層可以係圖案化，也可以位於第一上覆圖案化導體層之上或之下。第二上覆導體層連接至至少一個參考線結構，例如是經由接觸在區塊的解碼器區域中的連結元件350而連接。第二上覆圖案化導體層可以將至少一個參考線結構連接至一個參考電壓源或一個電路，以提供一個參考電壓。
在如第3圖所示的實施例中，字元線結構的連結元件330包括N+摻雜半導體材料。字元線結構的堆疊間半導體主體元件320包括輕摻雜半導體材料。在如第3圖所示的實施例中，參考導體360包括N+摻雜半導體材料，至少一個參考線結構的連結元件350包括N+摻雜半導體材料。至少一個參考線結構的堆疊間垂直導體元件340亦包括N+摻雜半導體材料。在其他實施例中，金屬或金屬化合物可以用以取代堆疊間垂直導體元件340中的摻雜半導體。
解碼器區域中的解碼器包括階梯結構，以在水平字元線及接地選擇線結構的導體條中提供接觸墊區域，階梯結構係以階梯方式接觸上覆的多個解碼電路。在導體條之頂平面中的多 個串選擇線係獨立地耦接至多個串選擇線解碼電路並經由此些串選擇解碼電路控制。階梯結構361和362提供接觸墊區域以連接中間平面中的多組字元線。層間連接點，例如是層間連接點371、372，耦接至由階梯結構361、362構成的連結元件中的著陸區，其中連結元件包括多個開口，經由層間連接點延伸並穿過此些開口耦接至較低中間平面中的著陸區。此些著陸區位於層間連接點的多個底表面以及多個連結元件的頂表面之間的介面區。
如第3圖所示，用於多個中間平面中多個層的多個字元組之層間連接點配置於一個階梯結構中。據此，層間連接點371、372分別連接至多個中間平面中不同層的著陸區。階梯結構可以形成於靠近記憶胞之反及閘串的區塊之區域的邊界或周邊電路區域的邊界。
在如第3圖所示的實施例中，記憶裝置包括多個連結元件於解碼器區域298中，例如是連結元件363，連結元件連接導體條之底平面(接地選擇線)中的多組接地選擇線。層間連接點耦接至底平面中的連結元件，例如是層間連接點373，其中層間連接點延伸並穿過中間平面(字元線)中的連結元件的多個開口。此些著陸區位於層間連接點(例如是層間連接點373)的多個底表面以及多個連結元件(例如是連結元件363)的頂表面之間的介面區。
第4~9圖繪示堆疊3D記憶區塊之製造過程，其中繪示多個層間連接點形成於區塊的解碼器區域中的一個階梯結 構。此些步驟的順序類似於其他用於堆疊區塊的解碼器區域中的解碼器的接點之製作步驟。
第4圖繪示形成一第一記憶區塊之後的一個結構。第一記憶區塊包括一個記憶核心401，記憶核心401具有複數個記憶胞的層(例如是4層)；以及一個解碼器區域411，包括耦接至記憶核心的多個解碼器。垂直區段412-1、413-1、414-1、415-1形成於解碼器區域411之中，並連接至如第2圖所示的多個階梯結構(未繪示)上的多個著陸區。如第4圖所示的記憶區塊可以利用參照於本文中的多個參考文獻中所述的方式製作。根據第2圖所製作的一個區塊具有4個垂直區段412-1、413-1、414-1、415-1，連接至解碼器區域411的階梯結構，可以具有4個記憶胞之平面於記憶核心401中。在一個堆疊結構中，此區塊的寬度可以大於垂直區段412-1、413-1、414-1、415-1所需要的空間，並增加可耦接至各垂直區段的各層的記憶胞的行數。
第5圖繪示形成一隔離層421於第一記憶區塊之上之後的結構。隔離層421可以使用二氧化矽或其他與積體電路製程相容的材料來製作。
第6圖繪示形成垂直導體的第二區段412-2、413-2、414-2、415-2於解碼器區域411之上之後的結構，其中解碼器區域411接觸垂直導體的第二區段412-2、413-2、414-2、415-2。和記憶核心401內部採用的設計規則相比，第二區段412-2、413-2、414-2、415-2可以根據相對較大的設計規則來製 作，如使一來可以增加對準的容易度並且提高製程的可靠性。
第7圖繪示形成第二記憶區塊於隔離層421上之後的結構。第二記憶區塊包括一記憶核心501和多個解碼器，記憶核心501具有多個記憶胞之層，解碼器位於一個解碼器區域511中並耦接至記憶核心501。垂直區段512、513、514、515形成於解碼器區域511之中，並連接至如第2圖所示之實施例之階梯結構(未繪示)上的著陸區。類似於第一區塊，當記憶核心參照第2圖所示而製作，使用4個垂直區段512、513、514、515以支持四個記憶胞之平面。
第8圖繪示形成第三區段412-3、413-3、414-3、415-3於第二區塊的解碼器區域511之後的結構。第三區段412-3、413-3、414-3、415-3對齊並接觸位於解碼器區域411之上的隔離層421中的垂直導體的第二區段412-2、413-2、414-2、415-2。位於解碼器區域411之中的垂直導體的垂直區段(第一區段)412-1、413-1、414-1、415-1與對應的第二區段和第三區段組合，而建成自第一區塊中的階梯結構至第二區塊中的解碼器區域511的垂直接點(vertical connection)。
第9圖繪示利用後段製程製作的多個垂直導體後之結構，其中上覆導體結構接觸頂區塊的解碼器區域511中的多個垂直導體。本實施例中，此些上覆導體結構包括位元線BL1~BL8，位元線耦接至頁緩衝器及其他解碼電路。
第10圖繪示一種位於類似於第9圖所示之多個堆疊 區塊中的多個階梯層間導體的端視圖。第10圖繪示主動層601~604位於一第一區塊以及主動層605~608位於一第二區塊，此兩區塊由隔離層621分隔開。在區塊之中，絕緣層651~654及絕緣層655~658將多個主動層分開。在多個區塊的多個解碼器區域中，如前所述的階梯結構提供層間導體的著陸區。本實施例中，層間導體製作於區塊中的解碼器區域中，並不需要和形成於區塊的記憶核心內部的導體一樣具有嚴格的設計規則限制。位於較低區塊的主動層601~604的各個層間導體可以包括三個區段。因此，層間導體可以由區段615-1、615-2和615-3形成，區段615-1位於較低的區塊並接觸主動層601，區段615-2位於隔離層621內，區段615-3穿過較高的區塊。當多個層間導體穿過上覆的多個主動層，一個隔離層(例如隔離層620)環繞此些層間導體。同時，用於主動層602的層間導體包括位於較低區塊中的區段614-1、位於隔離層621中的區段614-2以及位於較高的區塊中的區段614-3。用於主動層603的層間導體包括位於較低區塊中的區段613-1、位於隔離層621中的區段613-2以及位於較高的區塊中的區段613-3。用於主動層604的層間導體不包括通過較低的區塊的區段，因為此主動層在本實施例中是區塊中的最上層。儘管如此，用於主動層604的層間導體包括位於隔離層621中的區段612-2以及位於較高的區塊中的區段612-3。
本實施例中，用於主動層605~608的多個層間導體包括單一區段導體。
如前所述，在區塊的解碼器區域中形成層間導體之後，以後段製程製作上覆圖案化導體層，例如是位元線結構BL1~BL8。
如第10圖所示的多區段層間連接點接觸較低的區塊中的主動層，而不電性連接至較高的區塊中的記憶胞或解碼器。此些多區段層間連接點僅為較低的區塊提供資料線，於一些實施例中，係提供控制線。
第11~14圖繪示用於多個記憶區塊中的多個解碼器之其他類型的連接點。第11圖繪示一用於串選擇線結構的結構，例如是如第2圖所示的解碼器區域198中的串選擇線閘極結構219。第12~13圖繪示用於一源極線的一種結構，例如是如第2圖所示的解碼器區域199中的源極線228。第14圖繪示用於閘極選擇線的一種結構，例如是如第2圖所示的解碼器區域199中的源極線228。
第11圖繪示兩個串選擇線結構，兩個分別連接至導體SSL1和導體SSL2，以連接至用於控制記憶體的周邊電路。在串選擇線結構，主動層包括在各個堆疊中的多個主動條。因此，在耦接至導體SSL1的串選擇線結構中，第一區塊中的主動層601~604的多個條被絕緣層651~654分隔開，本實施例中，尚具有上覆絕緣層664。同時，主動層605~608的多個條被絕緣層655~658分隔開，本實施例中，尚具有上覆絕緣層668。介電層(804-1、804-2、804-3、804-4)作為閘極絕緣層而設置於串選擇線 結構和多個條之間，此介電層可以是一個多層堆疊，也可以用於記憶核心中作為介電電荷儲存結構。耦接至導體SSL1的串選擇線閘極結構包括一第一區段801-1、一第二區段801-2和一第三區段801-3。第一區段801-1上覆於較低的區塊中的堆疊，第二區段801-2延伸穿過隔離層621，第三區段801-3上覆於較高的區塊中的堆疊。多個上覆的金屬結構形成導體SSL1。以類似的形式，耦接至導體SSL2的串選擇線結構上覆第一區塊和第二區塊中的多個主動層的多個條。此串選擇線結構包括一第一區段801-1及一第二區段801-2。第一區段801-1上覆於較低的區塊中的堆疊。本實施例中，第二區段801-2延伸穿過隔離層621並具有兩個部分，此兩個部分連接至區塊的解碼器區域中的多個串選擇線結構的兩個相對側。一第三區段801-3上覆於較高的區塊中的堆疊並連接至第二區段801-2。第一區段801-1的製作可以在第一區塊的製程中以類似於製作字元線的方式進行，並且採用較大的設計規則，以容納一個解碼器。類似地，第三區段801-3的製作可以在第二區塊的製程中採用較大的設計規則進行。
如第11圖所示的串選擇線結構係為較低區塊的解碼器之連接點的示例，其中不為上層記憶體部分傳導資料，但可以控制上層記憶體部分。同時，此種結構係為自較低區塊延伸穿過較高區塊的解碼器區域之連接點的示例。
第12圖繪示一種源極線結構，此源極線結構經由連接至參考電壓源而終止主動層中的多個條，參考電壓源例如是接 地、或是基於裝置的實施與操作模式的其他參考電壓。於一些實施例中，此源極線結構傳導電流穿過多個記憶胞。第12圖繪示兩個源極線結構，此兩者分別連接至位於一圖案化導電層中的不同的上覆源極線導體860和861。源極線導體860和861提供解碼電路和其他周邊電路之間的連接以操作裝置。一介電層(例如是介電層854)可以是一個多層堆疊，用於記憶核心中作為介電電荷儲存結構，可以位於源極線結構的側壁上。
第13圖繪示主動層601~608中的半導體材料條終止於第一區塊和第二區塊的解碼器區域中的源極線結構之區段851-1和851-3。連接至導體860的源極線結構包括一第一區段851-1，第一區段851-1連接至較低區塊的解碼器區域中的主動層601~604的多個條。同時，一第二區段851-2穿過隔離層621。一第三區段851-3終止較高區塊的解碼區域中的主動層605~608的多個條。以類似的方式，連接至導體861的源極線結構包括位於較低區塊的解碼器區域中的一第一區段851-1、穿過隔離層621的一第二區段851-2及位於較高區塊的解碼器區域中的一第三區段851-3。
如第12~13圖所示的源極線結構提供電性連接，以在較高的記憶區塊及較低的記憶區塊中承載記憶胞的電流，例如是一個通用源極線(common source line)。不過，此結構係位於記憶胞的記憶核心之外的解碼器區域。
第14圖繪示另一種設置於第一區塊和第二區塊的 解碼器區域中的導體。本實施例中，係描述如第2圖所示的結構之解碼器區域198中的一種接地選擇線結構(例如是接地選擇線226)。較低區塊包括一接地選擇線871，較高區塊包括一接地選擇線872。透過隔離層621，接地選擇線871和接地選擇線872之間彼此不連接，這使得在有需要時，可以獨立地操作接地選擇線871和接地選擇線872。並且，在其他實施例中，接地選擇線871和接地選擇線872可以電性耦接至平行配置的鄰近區塊，或者是其他位於記憶區塊之外的互連接點結構(interconnect structure)。
因此，如第14圖所示的接地選擇線結構描述一種用於解碼器的連接點，可以用來控制記憶區塊的操作，並且不耦接至堆疊中上覆或下層的區塊。
因此，一第一導體組(例如是階梯資料線)係提供並連接至第一區塊和第二區塊中的多個解碼器，並且設置於第一區塊和第二區塊的多個記憶核心之外的多個解碼器區域中。第一導體組包括多個導體，垂直設置於解碼器區域中，並連接至第一區塊和第二區塊中的各層的解碼器。
並且，一第二導體組(例如是串選擇線閘極或源極線)係提供並連接至第一區塊和第二區塊中的多個解碼器，第二導體組設置於第一區塊和第二區塊中，並設置於記憶核心之外的第一區塊和第二區塊之中。第二導體組的各導體包括多個垂直延伸部，此些垂直延伸部穿過第一區塊和第二區塊的所有層。
第15圖繪示一種堆疊記憶胞之區塊的製造過程。此流程圖開始於步驟1000，其中係提供一積體電路基板，用以形成堆疊三維記憶裝置於其上。此製造過程包括形成一第一記憶區塊，如前文所述，第一記憶區塊包括一記憶核心及一解碼器區域(步驟1001)。當然，多個記憶區塊可以形成在多個區塊的一第一層中，以提供具有較大容量的高密度記憶體。形成一隔離層於第一記憶區塊之上(步驟1002)。隔離層提供的作用是將第一區塊的記憶核心和第二區塊的記憶核心分隔開。隔離層隔離出小的設計規則、操作裝置中堆疊區塊中記憶核心的高密度特徵。接著，形成一第二記憶區塊(或多個第二記憶區塊的一層)於隔離層上(步驟1003)。第二記憶區塊包括一記憶核心及一解碼器區域，兩者對齊第一記憶區塊中的對應區域之上。
此製造過程包括提供多個存取導體，耦接至第一區塊和第二區塊中的多個解碼器。在所述的實施例中，存取導體包括一第一導體組，例如是階梯資料線，連接至第一區塊和第二區塊中的解碼器，垂直設置於區塊的解碼器區域中(步驟1004)。第一導體組用以連接至第一區塊和第二區塊中的各層的解碼器，並且不接觸或控制其他區塊中的元件。
所述實施例之製造過程中，存取導體亦包括一第二導體組，例如是串選擇線閘極或源極線)，連接至第一區塊和第二區塊中的解碼器，並包括多個垂直延伸部穿過第一區塊和第二區塊的所有層(步驟1005)。第二導體組用以連接至第一區塊和第二 區塊中的所有層的解碼器，並且可以用來控制此兩者區塊中的解碼器。
此製造過程可以包括製作如本文前述的其他導體。
再者，根據所述的製造過程，提供多個周邊電路，配置以經由選擇的記憶區塊中的解碼器存取選擇的記憶胞，並利用第一導體組和第二導體組完成(步驟1006)。
進行後段製成以完成裝置的製作，如流程圖的步驟1007所示。
此流程圖係用以提供一個基本的製造過程，其他的步驟可以根據特定的實施方式作改變。同樣地，根據其他特定實施例之記憶區塊以及存取的解碼器，其他類型的導體也可以應用於第一導體組和第二導體組。
第16圖繪示一種包括具有隔離的記憶核心之堆疊區塊的3D記憶陣列的積體電路之方塊圖，周邊電路用以存取區塊中的記憶胞及其他用途。一列解碼器901耦接至並電性連通於區塊912中的一串選擇線、一接地選擇線及字元線驅動器，此些驅動器驅動串選擇線、接地選擇線及字元線902沿著記憶陣列900的列配置。
一頁緩衝器906耦接至並電性連通於沿著記憶陣列900的行配置的多個字元線904，用以從記憶陣列900的記憶胞讀取資料或寫入資料至記憶陣列900的記憶胞。位址在匯流排905上提供至列解碼器901及頁緩衝器906。資料經由資料輸入線911 由積體電路950上的輸入/輸出埠提供至頁緩衝器906。資料經由資料輸出線915由頁緩衝器906提供至積體電路950上的輸入/輸出埠，或者至其他位於積體電路950內部或外部的資料目的地。一狀態機、時鐘電路及其他控制邏輯電路位於電路909中。利用充電汞或其他電壓源於區塊908中產生偏壓安排供給電壓，並提供至區塊912的字元線驅動器以及積體電路上的其他電路。此積體電路950包括用以連接至一電源供應器的多個端點，可提供電壓VDD和VSS至晶片。
此積體電路950可以包括其他未繪示於圖式中的周邊電路，例如是處理器、閘極陣列、輸入電路(login circuitry)等。
一種適於垂直閘極類型3D區塊和垂直通道類型3D區塊的3D記憶結構。此結構包括一3D區塊之堆疊，各區塊具有記憶核心和解碼器區域。連接點延伸穿過堆疊中超過一個的區塊並僅設置於記憶核心之外的解碼器區域，並且可採用較大的設計規則。此些連接點包括只連接至一個區塊的解碼器、但穿過解碼器區域中上覆的多個區塊之連接點。此些連接點可包括連接至堆疊中所有區塊的解碼器區域中的解碼器之連接點。
雖然本發明係參考上述之較佳實施例及例子而揭露，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。吾人考慮到熟習本項技藝者將輕易想到多種修改及組合，這些修改及組合將落在本發明之精神及以下申請專利範圍之範疇 之內。
101、102、103、104‧‧‧記憶核心
111、112、113、114‧‧‧解碼器區域
121、122、123‧‧‧隔離層
131~133、141~143、151~153‧‧‧區段

Claims (24)

  1. 一種記憶體，包括：複數個記憶區塊，各該記憶區塊包括：一記憶核心(memory kernel)，該記憶核心具有複數個記憶胞之層及複數個垂直導體(vertical conductors)，該些垂直導體穿過該些層；及複數個解碼器，耦接至該記憶核心，該些記憶區塊包括一第一區塊以及一第二區塊，該第二區塊設置於該第一區塊之上；一隔離層(isolation layer)位於該第一區塊和該第二區塊之間，以隔離該第一區塊和該第二區塊的該些記憶核心中的該些垂直導體；以及複數個存取導體(access conductor)，耦接至該第一區塊和該第二區塊中的該些解碼器，其中該些存取導體包括：一第一導體組(first set of conductors)，連接至該第一區塊和該第二區塊中的該些解碼器，並設置於該第一區塊和該第二區塊的該些記憶核心之外的一解碼器區域(decoding element region)，該第一導體組包括複數個導體，垂直設置於該解碼器區域中，並連接至該第一區塊和該第二區塊中的各該層的該些解碼器；及一第二導體組，連接至該第一區塊和該第二區塊中的該些解碼器，並設置於該第一區塊和該第二區塊中，該第二導體組包括複數個導體，該第二導體組的各該導體包括複數個垂直延伸部 (vertical extension)，該些垂直延伸部穿過該第一區塊和該第二區塊的所有該些層。
  2. 如申請專利範圍第1項所述之記憶體，其中該存取導體包括一源極線結構，連接於該第一區塊和該第二區塊中的該些解碼器，並設置於該第一區塊和該第二區塊之中，該源極線結構包括：一第一區段(segment)，連接至該第一區塊中的該些解碼器之一；一第二區段，連接至該第二區塊中的該些解碼器之一並對齊於(aligned with)對應的該第一區段；以及一第三區段，穿過該隔離層以連接該第一區段和該第二區段。
  3. 如申請專利範圍第1項所述之記憶體，其中該第一導體組連接至位於複數個階梯結構的該些記憶核心的對應的該些層，該些階梯結構包括複數個著陸區(landing pad)，該些著陸區水平延伸至該解碼器區域中。
  4. 如申請專利範圍第1項所述之記憶體，其中該存取導體包括一源極線結構，連接於該第一區塊中的該些解碼器，該源極線結構包括： 一第一區段，鄰接於該第二區塊設置；一第二區段，對齊於鄰接設置於該第一區塊的該第一區段，並接觸該第一區塊中的該些解碼器之一；以及一第三區段，穿過該隔離層以連接該第一區段和該第二區段。
  5. 如申請專利範圍第1項所述之記憶體，其中該第二導體組中的該些導體之一操作上(operatively)耦接至該第一區塊中的該些解碼器之一以及至該第二區塊中的該些解碼器之一。
  6. 如申請專利範圍第1項所述的記憶體，其中該些記憶區塊的該些記憶核心包括複數個垂直字元線。
  7. 如申請專利範圍第1項所述的記憶體，其中該些記憶區塊的該些記憶核心包括複數個垂直通道。
  8. 如申請專利範圍第1項所述的記憶體，其中該些記憶區塊的該些解碼器包括複數個垂直源極線，該第一區塊中的該些垂直源極線穿過該隔離層連接至該第二區塊中的該些垂直源極線。
  9. 如申請專利範圍第1項所述的記憶體，其中該些記憶核心包括複數個水平反及閘串(horizontal NAND strings)，該些解碼 器包括複數個串選擇開關(string select switch)，該些串選擇開關耦接至用以提供複數個垂直串選擇線的該些存取導體，該第一區塊中的該些垂直串選擇線穿過該隔離層連接至該第二區塊中的該些垂直串選擇線。
  10. 如申請專利範圍第1項所述的記憶體，更包括複數個周邊電路(peripheral circuit)，耦接至該些存取導體，該些周邊電路係配置以經由選擇的該些記憶區塊中的該些解碼器存取選擇的該些記憶胞。
  11. 一種記憶體之製造方法，包括：形成一第一記憶區塊和一第二記憶區塊，該第二記憶區塊形成於該隔離層上，該第一記憶區塊和該第二記憶區塊各包括一記憶核心及複數個解碼器，該記憶核心具有複數個記憶胞之層，該些解碼器耦接至該記憶核心；形成一隔離層於該第一記憶區塊之上；提供一第一導體組，該第一導體組連接至該第一記憶區塊和該第二記憶區塊中的該些解碼器，並設置於該第一記憶區塊和該第二記憶區塊的該些記憶核心之外的一解碼器區域，該第一導體組包括複數個導體，垂直設置於該解碼器區域中，並連接至該第一記憶區塊和該第二記憶區塊中的各該層的該些解碼器；以及提供一第二導體組，該第二導體組連接至該第一記憶區塊和 該第二記憶區塊中的該些解碼器，並設置於該些記憶核心之外的該第一記憶區塊和該第二記憶區塊中，該第二導體組包括複數個導體，該第二導體組的各該導體包括複數個垂直延伸部(vertical extension)，該些垂直延伸部穿過該第一記憶區塊和該第二記憶區塊的所有該些層。
  12. 如申請專利範圍第11項所述之方法，更包括：形成複數個階梯結構，該些階梯結構包括複數個著陸區(landing area)，該些著陸區水平延伸至該解碼器區域中，其中該第一導體組連接至位於該些著陸區的該些記憶核心的對應的該些層。
  13. 如申請專利範圍第11項所述之方法，其中該第二導體組中的該些導體之一操作上(operatively)耦接至該第一記憶區塊中的該些解碼器之一以及至該第二記憶區塊中的該些解碼器之一。
  14. 如申請專利範圍第11項所述之方法，其中該些記憶區塊的該些記憶核心包括複數個垂直字元線，該第一記憶區塊中的該些垂直位元線經由複數個水平線(horizontal lines)連接成橫列(rows)，而不穿過該隔離層連接至該第二記憶區塊中的該些垂直位元線。
  15. 如申請專利範圍第11項所述之方法，其中該些記憶區塊的該些記憶核心包括複數個垂直通道，該第一記憶區塊中的該些垂直通道經由複數個水平線(horizontal lines)連接成行(columns)，而不穿過該隔離層連接至該第二記憶區塊中的該些垂直通道。
  16. 如申請專利範圍第11項所述之方法，其中該些記憶區塊的該些解碼器包括複數個垂直源極線，該第一記憶區塊中的該些垂直源極線穿過該隔離層連接至該第二記憶區塊中的該些垂直源極線。
  17. 如申請專利範圍第11項所述之方法，其中該些記憶核心包括複數個水平反及閘串，該些解碼器包括複數個串選擇開關，該些串選擇開關耦接至複數個垂直串選擇線，該第一記憶區塊中的該些垂直串選擇線穿過該隔離層連接至該第二記憶區塊中的該些垂直串選擇線。
  18. 如申請專利範圍第11項所述之方法，其中該第一記憶區塊和該第二記憶區塊的該些記憶核心包括複數個垂直元件(vertical element)。
  19. 如申請專利範圍第11項所述之方法，更包括提供複數個周邊電路，該些周邊電路係配置以經由選擇的該些記憶區塊中的該些解碼器存取選擇的該些記憶胞。
  20. 一種記憶體，包括：複數個記憶區塊，各該記憶區塊包括：一記憶核心，該記憶核心具有複數個記憶胞之層及複數個垂直元件；及一解碼器區域，耦接至該記憶核心且具有複數個解碼器，該些記憶區塊包括一第一區塊以及一第二區塊，該第二區塊設置於該第一區塊之上；一隔離層位於該第一區塊和該第二區塊之間；複數個階梯結構，連接至該第一區塊和該第二區塊中的該些解碼器，該些階梯結構包括複數個著陸區，該些著陸區水平延伸至一解碼器區域中，該解碼器區域位於該第一區塊和該第二區塊之外；一第一導體組，包括複數個導體，垂直設置於該解碼器區域中，並連接至該第一區塊和該第二區塊中的各該層的該些階梯結構中的該些著陸區；一第二導體組，連接至該第一區塊和該第二區塊中的該些解碼器，並設置於該第一區塊和該第二區塊中，該第二導體組包括複數個導體，該第二導體組的各該導體包括複數個垂直延伸部， 該些垂直延伸部穿過該第一區塊和該第二區塊的所有該些層；以及複數個周邊電路，該些周邊電路係配置以經由選擇的該些記憶區塊中的該第一導體組和該第二導體組存取選擇的該些記憶胞。
  21. 如申請專利範圍第20項所述的記憶體，其中該些記憶區塊的該些記憶核心包括複數個垂直字元線，該第一區塊中的該些垂直位元線經由複數個水平線連接成橫列，而不穿過該隔離層連接至該第二區塊中的該些垂直位元線。
  22. 如申請專利範圍第20項所述的記憶體，其中該些記憶區塊的該些記憶核心包括複數個垂直通道，該第一區塊中的該些垂直通道經由複數個水平線連接成行，而不穿過該隔離層連接至該第二區塊中的該些垂直通道。
  23. 如申請專利範圍第20項所述的記憶體，其中該些記憶區塊的該些解碼器包括複數個垂直源極線，該第一區塊中的該些垂直源極線穿過該隔離層連接至該第二區塊中的該些垂直源極線。
  24. 如申請專利範圍第20項所述的記憶體，其中該些記憶 核心包括複數個水平反及閘串，該些解碼器包括複數個串選擇開關，該些串選擇開關耦接至複數個垂直串選擇線，該第一區塊中的該些垂直串選擇線穿過該隔離層連接至該第二區塊中的該些垂直串選擇線。
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