TWI701833B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI701833B
TWI701833B TW107139780A TW107139780A TWI701833B TW I701833 B TWI701833 B TW I701833B TW 107139780 A TW107139780 A TW 107139780A TW 107139780 A TW107139780 A TW 107139780A TW I701833 B TWI701833 B TW I701833B
Authority
TW
Taiwan
Prior art keywords
channel
layer
substring
gate dielectric
channel layer
Prior art date
Application number
TW107139780A
Other languages
English (en)
Other versions
TW202013718A (zh
Inventor
張若芳
恩博 王
楊號號
徐前兵
胡禺石
陶謙
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202013718A publication Critical patent/TW202013718A/zh
Application granted granted Critical
Publication of TWI701833B publication Critical patent/TWI701833B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

半導體元件包括在半導體元件的基底之上沿垂直方向堆疊的一串電晶體。 該串可以包括第一子串、設置在第一子串之上的溝道連接體和第二子串。第一子串包括第一溝道結構，該第一溝道結構具有沿垂直方向延伸的第一溝道層和第一閘極介電結構。第二子串堆疊在溝道連接體之上，並且具有第二溝道結構，該第二溝道結構包括沿垂直方向延伸的第二溝道層和第二閘極介電結構。電耦合第一和第二溝道層的溝道連接體設置在第二閘極介電結構下方，以使得能夠在第二溝道層的底部區域中形成導電路徑。底部區域與第二子串中的最下面的電晶體相關聯。

Description

半導體元件及其製造方法
本發明係有關於半導體製程領域，尤其是一種半導體元件及其製作方法。
隨著積體電路中元件的關鍵尺寸縮小到常見儲存單元技術的極限，開發了技術以實現更大的儲存容量。與平面電晶體結構相比，3D NAND記憶元件的垂直結構涉及更複雜的製造製程。隨著3D NAND記憶元件遷移到具有更多儲存單元層的配置來以更低的每位元成本實現更高的密度，改進結構及其製造方法成為越來越大的挑戰。
根據本發明的各方面，提供了一種半導體元件，包括在半導體元件的基底之上沿著垂直方向堆疊的一串電晶體。該串包括電晶體的具有第一溝道結構的第一子串，該第一溝道結構包括沿垂直方向延伸的第一溝道層和第一閘極介電結構。該串還包括設置在第一子串之上的溝道連接體、以及堆疊在溝道連接體之上的電晶體的第二子串。第二子串具有第二溝道結構，該第二溝道結 構包括沿垂直方向延伸的第二溝道層和第二閘極介電結構。溝道連接體電耦合第一溝道層和第二溝道層，並且設置在第二閘極介電結構下方。
在一些實施例中，溝道連接體包括第一結構和第二結構，第一結構包括由第二結構過填充的凹陷區域，第一結構與第二閘極介電結構分隔開，並且第二結構設置成與第二閘極介電結構相鄰並在該第二閘極介電結構下方。在一些實施例中，第一結構與第一溝道層相鄰，第二結構與第二溝道層相鄰，並且該串的溝道層包括通過溝道連接體電耦合的第一溝道層和第二溝道層。
在示例中，第二閘極介電結構包括在第二溝道層之上依序形成的穿隧絕緣層、電荷儲存層和阻擋絕緣層。
在一些實施例中，溝道連接體包括第一結構和第二結構。第一結構與第一溝道層接觸並且具有帶有第一凹陷的第一上表面。第二結構與第二溝道層接觸並且具有帶有第二凹陷的第二上表面。第二閘極介電結構設置在第二上表面上，並且第二上表面位於第一上表面之上。第二結構設置在第一凹陷中，並且第二溝道層設置在第二凹陷中。
在一些實施例中，溝道連接體包括形成在溝道連接體的上表面中的凹陷，第二閘極介電結構設置在上表面上，並且第二溝道層形成在凹陷中。
在一些實施例中，溝道連接體包括設置在第一結構上的第二結構，第二結構與第二溝道結構接觸，並且第二結構由磊晶生長的材料形成。
在一些實施例中，溝道連接體包括多晶矽。
本發明的各方面提供了一種用於在半導體元件的基底之上製造半導體元件中的一串電晶體的方法。該方法包括形成電晶體的具有第一溝道結構的第一子串，該第一溝道結構包括在基底之上沿垂直方向延伸的第一溝道層和第一閘極介電結構；在第一子串之上形成溝道連接體；以及在溝道連接體之上形成電晶體的第二子串。第二子串具有第二溝道結構，該第二溝道結構包括沿垂 直方向延伸的第二溝道層和第二閘極介電結構。溝道連接體電耦合第一溝道層和第二溝道層，並且設置在第二閘極介電結構下方。
本發明的各方面提供了一種半導體記憶元件。該半導體記憶元件包括儲存單元的第一堆疊，其包括在半導體記憶元件的基底之上的儲存單元的多個第一子串。第一子串具有各自的第一溝道結構，其包括在基底之上沿垂直方向延伸的第一溝道層和第一閘極介電結構。半導體記憶元件包括堆疊結構，其包括多個溝道連接體。溝道連接體設置在相應的第一子串之上。該半導體記憶元件包括儲存單元的第二堆疊，其包括儲存單元的多個第二子串。第二子串堆疊在相應的溝道連接體之上並且具有相應的第二溝道結構，該第二溝道結構包括沿垂直方向延伸的第二溝道層和第二閘極介電結構。溝道連接體電耦合相應的第一溝道層和第二溝道層，並且設置在相應的第二閘極介電結構下方。
100:半導體元件
101:基底
102:方向
111:串
112:溝道層
121a:電晶體(第一選擇電晶體)
121b、121c、121d、121e、121f、121g:電晶體(儲存單元)
121h:第二選擇結構
130:第一子串
131:第一觸點
132:第一絕緣層
133:第一溝道層
134:穿隧絕緣層
135:電荷儲存層
136:阻擋絕緣層
137:第一閘極介電結構
140:溝道連接體
142:絕緣層
144:第一結構
146:第二結構
148:堆疊結構
151:絕緣層
152:下絕緣層
153a、153b、153c:第二閘極結構
153d、153e、153f、153g、153h:第一閘極結構
154:絕緣層
155:上絕緣層
156:下絕緣層
157:絕緣層
159:遮罩層
160:第一堆疊
165:第一溝道結構
230:第二子串
231:第二觸點
232:第二絕緣層
233:第二溝道層
234:穿隧絕緣層
235:電荷儲存層
236:阻擋絕緣層
237:第二閘極介電結構
253a、253b、253c:第二犧牲層
260:第二堆疊
265:第二溝道結構
270:介電部分
280:溝道區域
290:溝道區
510:溝道開口
520:凹陷區域
710:犧牲層
712:第一多晶矽層
714:帽氧化層
810:頂部區域
1033:觸點
1210:接觸層
1400:製程
S1401、S1410、S1420、S1430、S1440、S1450、S1460、S1470、S1480、S1490、S1492、S1495、S1499:步驟
D1:深度
T:深度
T1、T2:厚度
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明的各方面。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
圖1示出了根據本發明的一些實施例的半導體元件100的一部分的截面圖；圖2-13是根據本發明的一些實施例的半導體元件100在製程1400的各個步驟處的部分的截面圖；以及圖14示出了概述根據本發明實施例的用於半導體製造的製程1400的流程圖。
以下公開內容提供了用於實現所提供主題的不同特徵的許多不同實 施例或示例。以下描述組件和佈置的具體示例以簡化本發明。當然，這些僅僅是示例，而並非限制性的。例如，在隨後的描述中在第二特徵之上或上形成第一特徵可以包括其中第一和第二特徵以直接接觸形成的實施例，並且還可以包括其中可以在第一和第二特徵之間形成附加特徵使得第一和第二特徵可以不直接接觸的實施例。另外，本發明可以在各種示例中重複附圖標記和/或字母。該重複是為了簡單和清楚的目的，並且其本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
圖1示出了根據本發明的一些實施例的半導體元件100的一部分的截面圖。半導體元件100包括在基底101之上的多個串111。在一些實施例中，每個串111包括沿方向102堆疊的多個電晶體121a-121g，以增加電晶體密度，即每單位面積的電晶體數量。隨著電晶體密度進一步增加，串111可包括通過溝道連接體連接的多個子串，例如，以便於製造串111。
在實施例中，串111包括由溝道連接體140連接的第一子串130和第二子串230。第一子串130包括沿方向102延伸的第一溝道結構165和相鄰於第一溝道結構165設置的第一閘極結構153d-153h。第一溝道結構165還包括沿方向102延伸的第一溝道層133和第一閘極介電結構137。溝道連接體140堆疊在第一子串130之上。
在實施例中，第二子串230堆疊在溝道連接體140和第一子串130之 上。第二子串230包括沿方向102延伸的第二溝道結構265和相鄰於第二溝道結構265設置的第二閘極結構153a-153c。第二溝道結構265還包括沿方向102延伸的第二溝道層233和第二閘極介電結構237。第二閘極介電結構237將第二溝道層233與第二閘極結構153a-153c隔離。
參考圖1，第一子串130和第二子串230之間的溝道連接體140電耦合第一溝道層133和第二溝道層233以形成串111的溝道層112。根據本發明的各方面，溝道連接體140設置在第二閘極介電結構237下方，第二閘極介電結構237包括底部，稱為介電部分270。注意，介電部分270與電晶體121c相關聯，電晶體121c是第二子串230中的最下面的電晶體。因此，當適當的電壓施加到電晶體121c的第二閘極結構153c時，可以在與介電部分270相鄰的溝道區域280中形成具有相對低電阻的導電路徑。在示例中，溝道區域280是第二溝道層233的最下面的部分，並且設置在溝道連接體140之上。注意，當適當的電壓分別施加到第一和第二閘極結構153a-153h時，在包括第一溝道層133、溝道連接體140和第二溝道層233的溝道層112中可以形成具有相對低電阻的導電路徑。
在實施例中，半導體元件100是非揮發性記憶元件，例如三維(3D)NAND快閃記憶體元件，其中電晶體121a-121g沿方向102堆疊以增加儲存密度。 在示例中，方向102垂直於基底101的工作表面。
在一些實施例中，電晶體121b-121g用作儲存單元121b-121g以儲存資料。串111還可以包括與儲存單元121b-121g串聯連接的第一選擇電晶體121a和第二選擇結構121h。通常，為了存取在記憶元件中儲存資料的各個電晶體，如下所述形成附加電路。位元線(未示出)可以例如經由與第一選擇電晶體121a相關聯的第二觸點231連接到串111的一側。源極線(未示出)可以例如經由與第二選擇結構121h相關聯的第一觸點131連接到串111的另一側。第一選擇電晶體121a可以設置在位元線和最上面的儲存單元121b之間。第二選擇結構121h可以 設置在最下面的儲存單元121g和源極線之間。在一些實施例中，同一層中的多個儲存單元可以由連接到相應閘極結構的字元線(未示出)控制。例如，儲存單元121b可以由連接到第二閘極結構153b的第一字元線控制，儲存單元121c可以由第二字元線控制等。
在一些實施例中，例如圖1中所示，第一閘極結構153h是底部選擇閘極。在一些實施例中，第一觸點131通過介電層(圖1中未示出)與第一閘極結構153h分隔開。第一觸點131進一步延伸到基底101中。在一些實施例中，第一觸點131的頂表面在第一閘極結構153h的頂表面之上並且在第一閘極結構153g的底表面下方。例如，第一觸點131的頂表面位於第一閘極結構153h的頂表面和第一閘極結構153g的底表面之間的中間位置。
在各種示例中，諸如位元值“0”或位元值“1”的資料作為不同電荷水準儲存在儲存單元中。通過向各個字元線、連接到閘極結構153a的第一選擇線、連接到閘極結構153h的第二選擇線、位元線、源極線等施加適當的電壓，可以將資料寫入儲存單元、從儲存單元擦除和讀取。在實施例中，當測量電壓施加到第二閘極結構153b並且其他合適的電壓施加到其他閘極結構153a和153c-153h時，可以通過測量儲存單元121b中的溝道區290中的電流電平來讀取儲存單元(例如儲存單元121b)中的資料。為了使溝道層112中的電流水平反映儲存單元121b中的資料並使溝道層112的其他部分引起的效應最小化，可以改善溝道層112的其他部分的電阻，以例如基本上小於溝道區290的電阻。根據本發明的各方面，包括介電部分270的第二閘極介電結構237設置在溝道連接體140之上。當適當的電壓施加到第二閘極結構153c時，在溝道部分280中形成具有相對小的電阻的導電路徑。
第一溝道結構165可具有任何合適的形狀、尺寸和材料。多個第一溝道結構165可以在基底101之上彼此分隔開設置，以形成多個串111。例如，圖1 示出了兩個相應的串111的兩個第一溝道結構165。在示例中，第一溝道結構165具有沿方向102延伸的柱形或圓柱形。
如上所述，每個第一溝道結構165包括可具有任何合適的形狀、尺寸和材料的第一溝道層133。在示例中，第一溝道層133具有沿方向102延伸的中空圓柱形狀。第一溝道層133可包括一種或多種半導體材料。一種或多種半導體材料可以是本征(或稱純半導體、無雜質半導體、intrinsic semiconductor)、p型摻雜的、n型摻雜的等。在示例中，第一溝道層133包括多晶矽。在圖1所示的示例中，第一絕緣層132填充由第一溝道層133圍繞的空間。
第一閘極介電結構137設置在第一溝道層133和第一閘極結構153d-153h之間。第一閘極介電結構137可以在方向102上延伸。由絕緣層157分隔開的第一閘極結構153d-153h與第一閘極介電結構137相鄰形成。上絕緣層155形成在第一閘極結構153d之上。在示例中，下絕緣層156形成在第一閘極結構153h和基底101之間。在各種示例中，第一閘極結構153d-153h包括導電材料，諸如金屬。在一些實施例中，第一閘極結構153d-153h包括具有高介電常數(高K)材料層(稱為高K層)和金屬層(諸如鎢(W))。第一閘極結構153d-153h的厚度可以在20到50nm的範圍內，例如35nm。
絕緣層155-157可以使第一閘極結構153d-153h彼此電隔離以及與半導體元件100中的其他結構電性隔離。絕緣層155-157可以包括任何合適的絕緣材料，例如氧化矽。絕緣層155-157可以具有任何合適的厚度，例如在20和40nm之間。第一溝道層133、第一閘極介電結構137和第一閘極結構153d-153g形成相應的電晶體121d-121g。通常，通過向相應的第一閘極結構153d-153g施加合適的電壓來控制電晶體121d-121g的操作。
在一些實施例中，第一閘極介電結構137包括多個介電層，例如依序堆疊在第一溝道層133之上的穿隧絕緣層134、電荷儲存層135和阻擋絕緣層 136。因此，儲存單元121d-121g可以是浮動閘極電晶體，其中來自第一溝道層133的電荷可以經由量子穿隧製程穿過穿隧絕緣層134轉移到電荷儲存層135中。電荷儲存層135也被稱為浮置閘極，可以儲存資料，例如電荷。在一些實施例中(圖1中未示出)，結構121h具有與儲存單元121d-121g相似或相同的結構、尺寸和材料，然而，結構121h可以作為第二選擇電晶體而不是儲存單元來操作。在一些實施例中，例如圖1所示，第二選擇結構121h具有與儲存單元121d-121g不同的結構和材料。
通常，第一溝道層133可以電連接到第一觸點131，並且第一觸點131可以電耦合到基底101。第一觸點131可以包括矽(Si)，例如單晶矽。多個第一子串130被稱為第一堆疊160。在一些實施例中，諸如圖1所示，第一堆疊160中的第一串111具有相同或相似的結構、尺寸和材料。在一些實施例中，第一堆疊160中的第一串可以與第一堆疊160中的另一第一串不同。
溝道連接體140可以例如在相應的第一子串130之上形成有多晶矽。 在示例中，溝道連接體140包括兩個結構，第一結構144和插入第一結構中的第二結構146。第一結構144和第二結構146可包括一種或多種半導體材料，例如多晶矽。第一結構144通過絕緣層142彼此電隔離。絕緣層142可以包括氧化矽、氧氮化矽、氮化矽等。由絕緣層142隔離的多個溝道連接體140形成堆疊結構148。
每個第二子串230可以形成在相應的溝道連接體140之上。根據本發明的各方面，第二閘極介電結構237設置在溝道連接體140之上，由此在第一結構144和第二結構146之上。第二溝道結構265可具有任何合適的形狀、尺寸和材料。在示例中，第二溝道結構265具有在方向102上延伸的柱形或圓柱形。
第二溝道結構265包括第二溝道層233，該第二溝道層233可以具有在方向102上延伸的任何合適的形狀、尺寸和材料。在示例中，第二溝道層233的一部分具有中空圓柱形狀，如圖1所示。類似地，第二溝道層233可包括一種或 多種半導體材料。一種或多種半導體材料可以是本征半導體(純半導體)、p型摻雜的半導體、n型摻雜的半導體等。在示例中，第二溝道層233包括多晶矽。在如圖1所示的一些實施例中，第二絕緣層232填充由第二溝道層233圍繞的空間。
第二閘極介電結構237設置在第二溝道層233和第二閘極結構153a-153c之間。第二閘極介電結構237可以在方向102上延伸。
由絕緣層154分隔開的第二閘極結構153a-153c與第二閘極介電結構237相鄰形成。在第二閘極結構153a之上形成上絕緣層151，並在第二閘極結構153c之下形成下絕緣層152。第二閘極結構153a-153c可以具有與第一閘極結構153d-153h類似的結構和材料，因此為了清楚起見省略了描述。絕緣層151、152和154可以將第二閘極結構153a-153c彼此電隔離以及與半導體元件100中的其他結構電隔離。
第二溝道層233、第二閘極介電結構237和第二閘極結構153a-153c形成相應的電晶體121a-121c。類似地，通過向相應的第二閘極結構153a-153c施加合適的電壓來控制電晶體121a-121c的操作。
在一些實施例中，第二閘極介電結構237包括多個介電層，例如依序堆疊在第二溝道層233之上的穿隧絕緣層234、電荷儲存層235和阻擋絕緣層236。因此，類似於如上所述的121d-121g，儲存單元121b-121c可以是浮動閘極電晶體。在一些實施例中，電晶體121a具有與儲存單元121b-121c類似或相同的結構、尺寸和材料，然而，電晶體121a可以作為第二選擇電晶體而不是儲存單元來操作。
在示例中，第二溝道層233可以經由例如多晶矽製成的第二觸點231電連接到位元線。多個第二子串230被稱為第二堆疊260。在一些實施例中，諸如圖1中所示，第二堆疊260中的第二子串230具有相同或相似的結構、尺寸和材料。在一些實施例中，第二堆疊260中的第二子串可以與第二堆疊260中的另一 個第二子串不同，例如，在結構、尺寸和材料方面。
根據電晶體和第二選擇結構121a-121h的期望特性，閘極結構153a-153h可具有任何合適的厚度。例如，閘極結構153a-153h的厚度可以彼此相同或彼此不同。類似地，根據電晶體和第二選擇結構121a-121h的所需特性，絕緣層151、152、154-157可以具有任何合適的厚度。
除了第一選擇電晶體121a之外，一個或多個附加電晶體可以設置在電晶體121a之上並用作串111中的第一選擇電晶體。類似地，除了第二選擇結構121h之外，一個或多個附加選擇結構可以設置在電晶體153g下方並用作串111中的第二選擇電晶體。在一些實施例中，第一選擇電晶體和第二選擇結構可以具有與儲存單元類似或相同的結構。在一些實施例中，第一選擇電晶體和第二選擇結構可以具有與儲存單元不同的結構。例如，第二閘極介電結構237的對應於第一選擇電晶體121a的部分包括阻擋絕緣層，而第二閘極介電結構237的對應於電晶體121b-121c的部分包括多個介電層，例如穿隧絕緣層234、電荷儲存層235和阻擋絕緣層236。
注意，取決於半導體元件100的容量，可以在每個子串中形成任何合適數量的儲存單元。作為示例，子串中的儲存單元的數量是32、64等。
圖1示出了串111包括兩個子串的示例，即，第一子串130和第二子串230。在一些實施例中，串中可包括多於兩個子串，並且上述串111可適當地適於包括一個或多個附加串。例如，第二觸點231可以從第二子串230中排除，並且第三子串可以經由另一個溝道連接體堆疊在第二子串230之上並與該第二子串230分隔開。第三子串和另一溝道連接體可以分別具有與第二子串230和溝道連接體140相同或相似的結構、尺寸和材料。在示例中，可以適當地調整第一子串130，並且可以在第一子串130和基底101之間添加附加子串。此外，附加子串可以經由附加溝道連接體連接到第一子串130。
圖2-13是根據本發明的一些實施例的半導體元件100在製程1400的各個步驟處的部分的截面圖。圖14示出了概述根據本發明實施例的用於半導體製造的製程1400的流程圖。製程1400用於製造圖1所示的半導體元件100中的串111。如本文所用，半導體元件可包括一個或多個電晶體(例如，場效電晶體和浮動閘極電晶體)、積體電路、半導體晶片(例如，包括3D NAND記憶元件的記憶體晶片、半導體晶片上的邏輯晶片)、半導體晶片的堆疊層，半導體封裝，半導體晶片等。
還應注意，製程1400可以與其他流程組合以在半導體元件100上製造其他合適的半導體元件(未示出)，例如其他類型的電晶體、雙極結晶體管、電阻器、電容器、電感器、二極體、熔絲等。在各種實施例中，製程1400還可以與附加流程組合以製造其他合適的電路，例如，用於驅動儲存單元的週邊電路、用於讀取儲存在儲存單元中的資料的讀取放大器、解碼電路等。製程1400的步驟(包括參考圖2-14給出的任何描述)僅僅是示例性的，而不是限制性的。
參考圖2和14，製程1400在步驟S1401開始，並且進行到步驟S1410。 在步驟S1410，半導體元件100的第一子串130形成在基底101之上。在示例中，製造多個第一子串130以形成第一堆疊160。基底101可以是任何合適的基底，並且可以處理成各種合適的特徵。在實施例中，基底101由任何合適的半導體材料形成，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、化合物半導體、合金半導體等。在另一實施例中，基底101包括各種層，包括形成在半導體基底上的導電層或絕緣層。在示例中，基底101是絕緣體上矽(silicon on insulation,SOI)基底。在實施例中，基底101包括形成在絕緣體上的磊晶層。在實施例中，基底101包括取決於設計要求的各種摻雜配置。
第一子串111使用各種半導體處理技術(例如曝光顯影、化學氣相沉積(Chemical vapor deposition,CVD)、物理氣相沉積(Physical vapor deposition, PVD)、原子層沉積(Atomic layer deposition,ALD)、乾蝕刻、濕蝕刻、化學機械平坦化(Chemical-Mechanical Planarization,CMP)、離子注入等)製造。
參考圖2，第一閘極介電結構137可以包括多個介電層，例如在第一溝道層之上依序堆疊的穿隧絕緣層134、電荷儲存層135和阻擋絕緣層136。穿隧絕緣層134、電荷儲存層135和阻擋絕緣層136中的任一個可以包括一個或多個介電材料子層。在一些實施例中，阻擋絕緣層136包括二氧化矽(SiO2)層，電荷儲存層135包括氮化矽(SiN)和氮氧化矽(SiON)的多子層結構，穿隧絕緣層134包括SiO2和SiON的多子層結構。
第一溝道層133可包括經由CVD(例如低壓CVD)沉積的多晶矽。在一些實施例中，第一觸點131可包括經由選擇性磊晶生長技術沉積的矽。在示例中，第一觸點131包括單晶矽。可以在第一溝道層133之上例如使用ALD形成第一絕緣層132。第一絕緣層132可以包括SiO2等。
在一些實施例中，形成犧牲層(未示出)，例如包括氮化矽的層，來代替圖2中所示的第一閘極結構153d-153h。在後續步驟中(例如，在形成第二溝道結構265之後)，犧牲層被去除並用第一閘極結構153d-153h替換。在示例中，當去除代替第一閘極結構153h的犧牲層時，氧化層(即，參考圖1描述的第一觸點131和第一閘極結構153h之間的介電層)可以通過氧化製程形成在第一觸點131之上。例如，氧化層可包括氧化矽。在一些實施例中，直接形成第一閘極結構153d-153h。每個第一閘極結構153d-153h可以包括高K層和金屬層。在示例中，高K層可以包括氧化鋁，並且金屬層可以包括鎢(W)。
絕緣層155-157可以使第一閘極結構153d-153h彼此電絕緣以及使半導體元件100中的其他元件電絕緣。絕緣層155-157可以包括任何合適的絕緣材料，例如氧化矽。
參考圖3和14，製程1400進行到步驟S1420。在步驟S1420，溝道連接 體140的第一結構144形成在第一子串111之上。在一些實施例中，絕緣層142形成在第一子串111之上。例如，絕緣層142包括氧化矽、氮氧化矽、氮化矽等。 可以在絕緣層142中圖案化開口(未示出)，並且開口可以具有曝露第一溝道結構165的底部。第一結構144可以例如通過使用低壓CVD製程在第一溝道結構165之上沉積多晶矽來形成。在示例中，第一結構144是多晶矽的本征層(純多晶矽層)。第一結構144可以與第一溝道層133電耦合。第一結構144可以覆蓋介電層142的頂表面。執行隨後的表面平坦化製程，例如CMP，以去除介電層142的頂表面之上的過量多晶矽層。在示例中，第一結構144和絕緣層142的厚度範圍為1至2微米。
參考圖4和14，在步驟S1430，在第一結構144之上形成用於第二子串230的堆疊層。下絕緣層152形成在第一結構144上。第二犧牲層253a-253c和第二絕緣層154交替地形成在下絕緣層152上。此外，在第二犧牲層253a之上形成上絕緣層151。在示例中，通過使用氮化矽形成第二犧牲層253a-253c。在示例中，下絕緣層152、上絕緣層151和第二絕緣層154通過使用諸如氧化矽(SiO2)的介電材料形成，該介電材料的蝕刻速率與第二犧牲層253a-253c的蝕刻速率不同。
在示例中，第二犧牲層的數量可以根據第二子串230中的字元線的數量和第一選擇線的數量而變化。第二犧牲層253a-253c的厚度可以彼此不同或相同。在示例中，第二犧牲層253a-253c的厚度範圍為20至50nm。在示例中，第二犧牲層253a-253c的厚度為約35nm。可以應用任何合適的沉積製程，例如CVD、PVD、ALD或其任何組合，以形成第二犧牲層253a-253c。絕緣層151、152和154可以具有任何合適的厚度，例如在20和40nm之間，並且可以通過執行CVD、PVD、ALD或其任何組合來形成。在示例中，絕緣層154的厚度為25nm。
在圖4所示的示例中，遮罩層159形成並圖案化在上絕緣層151之上，以在後續處理期間保護半導體元件100。遮罩層159可以包括一個或多個硬遮罩 子層，例如氮化矽和氧化矽。
在各種實施例中，遮罩層159可以根據任何合適的技術圖案化，例如曝光顯影製程(例如，曝光顯影或電子束蝕刻)，其可以進一步包括曝光顯影膠塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、曝光顯影膠顯影、漂洗、乾燥(例如，旋轉乾燥和/或硬烘烤)等。參考圖5和14，在步驟S1440，使用遮罩層159形成延伸到第一結構144中的溝道開口510。第二犧牲層253a-253c、上絕緣層151、第二絕緣層154、下絕緣層152和第一結構144的通過圖案化的遮罩層159暴露的部分被去除，以形成溝道開口510。在實施例中，溝道開口510使用蝕刻製程形成，例如濕蝕刻、乾蝕刻或其組合。
溝道開口510包括通過去除第一結構144的頂部而形成的凹陷區域520。凹陷區域520可以基於設計和製造考慮而具有任何合適的深度T。在示例中，深度T的範圍為10至60奈米(nm)。在示例中，深度T約為40nm。溝道開口510可具有任何合適的形狀，例如圓柱形、方柱形、橢圓柱形或任何其它合適的形狀。在示例中，溝道開口510的頂部臨界尺寸(critical dimension,CD)可以在120至150nm的範圍內，並且底部CD可以在50至70nm的範圍內，並且溝道開口510可以具有錐形輪廓，其中底部CD小於頂部CD。可以通過使圖案化遮罩層159的遮罩輪廓成錐形、調整蝕刻製程的參數等來獲得錐形輪廓。錐形輪廓可以說明後續的沉積步驟並改善側壁覆蓋範圍。在一些實施例中，可以應用後續的電漿灰化和濕式清潔以去除剩餘的遮罩層159。在一些實施例中，遮罩層159的一部分(諸如一個或多個硬遮罩子層)保留以在後續的處理期間保護半導體元件100。為了清楚起見，後續描述是基於圖5中的區域500中的溝道開口510進行的。 該描述適用於半導體元件100中的其他溝道開口。注意，基底101未在圖5中示出。
參考圖6和14，在步驟S1450，溝道連接體140的第二結構146形成在第一結構144之上。第二結構146可以包括可以電耦合第一和第二溝道層133和 233並且可以使用任何合適的技術形成的任何合適的材料。在一些實施例中，第二結構146基於第一結構144形成。例如，第一結構144由多晶矽形成。執行預清潔製程以從第一結構144的頂表面去除例如自然氧化物和其他雜質。預清潔製程可包括蝕刻製程，例如濕蝕刻製程。隨後，使用磊晶製程形成第二結構146，其中第一結構144的清潔的頂表面用作種子層。因此，第二結構146也稱為磊晶層146。
注意，第二結構146過填充凹陷區域520，以防止第二閘極介電結構237(在後續步驟中形成)形成在凹陷區域520內。在一些實施例中，第二結構146的厚度T1可以在10到70nm的範圍內，並且第二結構146的頂表面在第一結構144和凹陷區域520的頂表面之上10-30nm。結果，第二結構146範圍在10至30nm的厚度T2過填充凹陷區域520。此外，第二結構146的頂表面在第二犧牲層253c的底表面以下，例如，以防止溝道連接體140和第二閘極結構153c的電短路。在各種實施例中，第二結構146包括多晶矽。
參考圖7和14，在步驟S1460，在溝道開口510中形成第二閘極介電結構237和一個或多個犧牲層710。可以通過在第二結構146的頂表面和溝道開口510的側壁之上依序沉積阻擋絕緣層236、電荷儲存層235和穿隧絕緣層234，來共形地形成第二閘極介電結構237。注意，溝道開口510的錐形輪廓可以改善側壁的覆蓋範圍。在實施例中，阻擋絕緣層236、電荷儲存層235和穿隧絕緣層234中的任一個可以使用任何合適的製程(例如ALD製程、CVD製程、PVD製程或其組合)形成。例如，穿隧絕緣層234可以由SiO2、Si3N4、SiON、HfO2、Al2O3等形成。基於設計要求，穿隧絕緣層234可具有1至5nm的厚度。電荷儲存層235可以由氮化矽形成，並且還可以包括量子點或奈米晶體。基於技術要求，電荷儲存層235的厚度可以在3到10nm的範圍內。厚度範圍在1和10nm之間的阻擋絕緣層236可包括SiO2、HfO2、ZrO2、Al2O3、氧化鉭、及其組合等。在示例中，阻 擋絕緣層236包括通過經由原位蒸汽發生(ISSG)製程氧化預形成的氮化矽層而形成的SiO2，電荷儲存層235包括由氮化矽和氮氧化矽形成的多層結構，並且穿隧絕緣層234包括由氧化矽和氮氧化矽形成的多層結構。在示例中，根據設計要求，第二閘極介電結構237的厚度可以在15至25nm的範圍內。
形成一個或多個犧牲層710以在後續處理步驟中保護半導體元件100，例如第二閘極介電結構237。在示例中，一個或多個犧牲層710包括第一多晶矽層712和帽氧化層714。可以應用任何合適的製造製程(例如CVD、PVD、ALD或其任何組合)來形成一個或多個犧牲層710。在實施例中，使用CVD製程(例如低壓CVD製程、爐CVD製程等)形成厚度範圍為3.5至5nm的第一多晶矽層712。在實施例中，使用ALD製程形成厚度範圍為3至5nm的帽氧化層714。
參考圖8和14，在步驟S1470，例如，使用蝕刻製程來去除第二結構146的頂部區域810，以促進第二溝道層233和溝道連接體140經由第二結構中的頂部區域810的電耦合。在示例中，頂部區域810的凹陷深度D1在10到20nm的範圍內。一個或多個犧牲層710在蝕刻製程期間保護第二閘極介電結構237。沿著溝道開口510的側壁的一個或多個犧牲層710(例如帽氧化層714)可以被部分去除。還可以部分地去除遮罩層159。在實施例中，蝕刻製程是乾蝕刻製程，例如稱為電漿穿孔的電漿蝕刻。在示例中，在蝕刻製程期間在遮罩層159之上沉積聚合物層以進一步保護半導體元件100。
參考圖9和14，在步驟S1480，例如使用蝕刻製程去除一個或多個犧牲層710。在實施例中，蝕刻製程包括使用包括氨和氫氟酸的混合溶液的濕蝕刻，以從溝道開口510的側壁去除剩餘的帽氧化層714和第一多晶矽層712。在示例中，控制蝕刻製程以選擇性地去除一個或多個犧牲層710並最小程度地影響第二結構146和第二閘極介電結構237。
參考圖10和14，在步驟S1490，一個或多個半導體材料沉積在第二結 構146之上和溝道開口510的側壁上。因此，第二溝道層233形成在溝道開口510的側壁之上，並且在第二溝道層233和溝道連接體140之間的觸點1033形成在第二結構146的頂表面之上。
一種或多種半導體材料可包括本征多晶矽，摻雜有雜質的多晶矽等。在示例中，一種或多種半導體材料包括使用低壓CVD製程沉積的多晶矽層。 也可以應用其他合適的沉積製程來形成第二溝道層233和觸點1033，例如PVD、ALD或其任何組合。在一些實施例中，第二溝道層233可以共形地形成在穿隧絕緣層234的側壁上，以具有3至5nm之間的預定厚度。在示例中，將第二溝道層233進一步退火，例如，以改善多晶矽層的品質。一種或多種半導體材料可以覆蓋區域500的頂表面。
參考圖11和14，在步驟S1492，在第二溝道層233之上形成第二絕緣層232。第二絕緣層232可以進一步覆蓋區域500的頂表面。第二絕緣層232可以填充剩餘的溝道開口510，包括溝道開口510的內部空的或無阻礙的空間。第二絕緣層232可以包括一種或多種絕緣材料，例如SiO2、SiN、SiON、SiOCN等。 可以通過執行CVD、PVD、ALD等中的一種或組合來形成第二絕緣層232。在示例中，可以通過使用ALD沉積氧化矽來形成第二絕緣層232。在示例中，可以執行諸如CMP的表面平坦化製程以去除在S1490處沉積在區域500的頂表面之上的任何過量的半導體材料以及在區域500的頂表面之上的任何過量的第二絕緣層232。然後，第二絕緣層232、第二溝道層233、第二閘極介電結構237和上絕緣層151的頂表面共平面。
在一些實施例中，第二子串230是串111中的最上面的子串。參考圖12至14，在步驟S1495至步驟S1499，形成第二觸點231。參考圖12，通過曝光顯影圖案化製程和隨後的蝕刻製程使第二絕緣層232的頂部凹陷。隨後形成接觸層1210以填充第二絕緣層232的凹陷的頂部。接觸層1210可以進一步覆蓋上絕緣層 151的頂表面。接觸層1210可以包括多晶矽或其他合適的材料，以例如將串111電耦合到位元線。可以通過執行CVD、PVD、ALD等中的一種或組合來形成接觸層1210。
參考圖13，可以應用表面平坦化製程(例如，CMP)以去除上絕緣層151的頂表面之上的任何過量的接觸層1210。當完成表面平坦化製程時，保留在第二絕緣層232的凹陷頂部中的接觸層1210形成第二觸點231。此後，第二觸點231可以與位元線電連接。
在一些實施例中，在第二子串230之上形成一個或多個子串以形成子串111。因此，步驟S1420-S1492可以重複適當的次數以在第二子串230之上製造一個或多個子串，而不形成第二觸點231。此外，步驟S1495可用於在串111中的最上面的子串之上製造第二觸點231。
在隨後的處理步驟中，可以去除第二犧牲層253a-253c並用合適的閘極結構153a-153c來替換。另外，也可以去除第二犧牲層253a-253c並用合適的閘極結構153d-153h來替換。在一些實施例中，每個閘極結構包括諸如氧化鋁的高K層和諸如鎢(W)的金屬層，如上所述。
在示例中，串111包括第一子串130、溝道連接體140和第二子串230。 在示例中，每個子串包括64個儲存單元。因此，半導體元件100包括第一堆疊160、堆疊結構148和第二堆疊260。第一堆疊160和第二堆疊260中的每一個具有64層儲存單元。第一堆疊160、堆疊結構148和第二堆疊260的厚度可以在8到10微米的範圍內。
注意，可以在製程1400之前、期間和之後提供附加步驟，並且可以以不同順序替換、消除、調整和/或執行上述一個或多個步驟以用於製程1400的附加實施例。在隨後的製程步驟中，可以在半導體元件100之上形成各種附加互連結構(例如，具有導線和/或通孔的金屬化層)。這種互連結構將半導體元件100 與其他接觸結構和/或有源設備電連接以形成功能電路。還可以形成諸如鈍化層、輸入/輸出結構等的附加元件特徵。
前述概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應當理解，其可以容易地使用本發明作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現本文介紹的實施例的相同優點。本領域技術人員還應該認識到，這樣的等同構造不脫離本發明的精神和範圍，並且在不脫離本發明的精神和範圍的情況下，其可以在本文中進行各種改變、替換和變更。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體元件
101:基底
102:方向
111:串
112:溝道層
121a:電晶體(第一選擇電晶體)
121b、121c、121d、121e、121f、121g:電晶體(儲存單元)
121h:第二選擇結構
130:第一子串
131:第一觸點
132:第一絕緣層
133:第一溝道層
134:穿隧絕緣層
135:電荷儲存層
136:阻擋絕緣層
137:第一閘極介電結構
140:溝道連接體
142:絕緣層
144:第一結構
146:第二結構
148:堆疊結構
151:絕緣層
152:下絕緣層
153a、153b、153c:第二閘極結構
153d、153e、153f、153g、153h:第一閘極結構
154:絕緣層
155:上絕緣層
156:下絕緣層
157:絕緣層
160:第一堆疊
165:第一溝道結構
230:第二子串
231:第二觸點
232:第二絕緣層
233:第二溝道層
234:穿隧絕緣層
235:電荷儲存層
236:阻擋絕緣層
237:第二閘極介電結構
260:第二堆疊
265:第二溝道結構
270:介電部分
280:溝道區域
290:溝道區

Claims (18)

  1. 一種半導體元件，包括在該半導體元件的一基底之上沿著一垂直方向堆疊的一串電晶體，該串包括：具有一第一溝道結構的電晶體的一第一子串，該第一溝道結構包括沿該垂直方向延伸的一第一溝道層和一第一閘極介電結構；一溝道連接體，其設置在該第一子串之上；以及堆疊在該溝道連接體之上的電晶體的第二子串，該第二子串具有一第二溝道結構，該第二溝道結構包括沿該垂直方向延伸的一第二溝道層和一第二閘極介電結構，該溝道連接體電耦合該第一溝道層和該第二溝道層，並設置在該第二閘極介電結構下方，其中該溝道連接體包括一第一結構和一第二結構，該第一結構包括由該第二結構過填充的一凹陷區域，該第一結構與該第二閘極介電結構分隔開，並且該第二結構設置成與該第二閘極介電結構相鄰並在該第二閘極介電結構下方。
  2. 如申請專利範圍第1項所述的半導體元件，其中該第一結構與該第一溝道層相鄰，該第二結構與該第二溝道層相鄰，並且具有一串溝道層包括通過該溝道連接體電耦合的該第一溝道層和該第二溝道層。
  3. 如申請專利範圍第1項所述的半導體元件，其中該第二閘極介電結構包括在該第二溝道層之上依序形成的一穿隧絕緣層、一電荷儲存層和一阻擋絕緣層。
  4. 如申請專利範圍第1項所述的半導體元件，其中該溝道連接體包括一第一結構和一第二結構； 該第一結構與該第一溝道層接觸，並具有帶有一第一凹陷的第一上表面；該第二結構與該第二溝道層接觸，並具有帶有一第二凹陷的第二上表面，該第二閘極介電結構設置在該第二上表面上，該第二上表面位於該第一上表面之上；該第二結構設置在該第一凹陷中；以及該第二溝道層設置在該第二凹陷中。
  5. 如申請專利範圍第1項所述的半導體元件，其中該溝道連接體包括形成在該溝道連接體的一上表面中的一凹陷；該第二閘極介電結構設置在該上表面上；以及該第二溝道層形成在該凹陷中。
  6. 如申請專利範圍第1項所述的半導體元件，其中該溝道連接體包括設置在一第一結構上的一第二結構，該第二結構與該第二溝道結構接觸，並且該第二結構由一磊晶生長的材料形成。
  7. 如申請專利範圍第1項所述的半導體元件，其中該溝道連接體包括多晶矽。
  8. 一種用於在半導體元件的一基底之上製造該半導體元件中的一串電晶體的方法，包括：形成具有一第一溝道結構的電晶體的一第一子串，該第一溝道結構包括在該基底之上沿一垂直方向延伸的一第一溝道層和一第一閘極介電結構；在該第一子串之上形成一溝道連接體，以電耦合該第一溝道層和電晶體的 一第二子串的一第二溝道層，其中在該第一子串之上形成該溝道連接體包括在該第一子串之上形成一第一結構，該第一結構包括一凹陷區域，以及藉由過填充該凹陷區域來形成一第二結構；以及在該溝道連接體之上形成該第二子串，該第二子串具有一第二溝道結構，該第二溝道結構包括沿該垂直方向延伸的該第二溝道層和一第二閘極介電結構，該第二閘極介電結構形成在該溝道連接體之上，其中在該溝道連接體之上形成該第二子串包括形成與該第二結構相鄰並在該第二結構之上的該第二閘極介電結構，該第二閘極介電結構通過該第二結構與該第一結構分隔開。
  9. 如申請專利範圍第8項所述的方法，其中形成該第二結構包括：通過在該第一結構中的該凹陷區域的一表面之上磊晶生長一半導體材料來形成該第二結構。
  10. 如申請專利範圍第8項所述的方法，還包括：形成與該第一溝道層接觸的該第一結構；以及形成與該第二結構接觸並設置在該第二結構之上的該第二溝道層。
  11. 如申請專利範圍第8項所述的方法，其中形成該溝道連接體包括：形成一第一結構，該第一結構與該第一溝道層接觸，並具有帶有一第一凹陷的一第一上表面；在該第一凹陷中形成一第二結構，該第二結構具有帶有一第二凹陷的一第二上表面，該第二上表面在該第一上表面之上，並且該第二閘極介電結構在該第二上表面之上；以及在該第二凹陷中形成該第二溝道層。
  12. 如申請專利範圍第8項所述的方法，包括：在該溝道連接體的一上表面中形成一凹陷；在該溝道連接體的該上表面上形成該第二閘極介電結構；以及在該凹陷中形成該第二溝道層。
  13. 如申請專利範圍第8項所述的方法，還包括：在該溝道連接體的一上表面上形成該第二閘極介電結構；以及在該第二閘極介電結構之上且在該溝道連接體的該凹陷之上形成該第二溝道層。
  14. 如申請專利範圍第8項所述的方法，還包括：形成沿該垂直方向堆疊並由一絕緣層分隔開的多個第一閘極結構，該第一閘極結構通過該第一閘極介電結構與該第一溝道層分隔開；以及形成沿該垂直方向堆疊並由其他絕緣層分隔開的多個第二閘極結構，該第二閘極結構通過該第二閘極介電結構與該第二溝道層分隔開，該第一閘極結構和該第二閘極結構被配置為控制該第一子串和該第二子串中的相應電晶體的操作。
  15. 如申請專利範圍第8項所述的方法，其中該溝道連接體包括一種或多種半導體材料。
  16. 一種半導體記憶元件，包括：一儲存單元的一第一堆疊，包括在該半導體記憶元件的一基底之上的儲存 單元的多個第一子串，該第一子串具有相應的一第一溝道結構，該第一溝道結構包括在該基底之上沿一垂直方向延伸的一第一溝道層和一第一閘極介電結構；包括多個溝道連接體的堆疊結構，該溝道連接體設置在相應的第一子串之上；以及一儲存單元的一第二堆疊，包括儲存單元的多個第二子串，該第二子串堆疊在相應的溝道連接體之上並且具有相應的一第二溝道結構，該第二溝道結構包括沿該垂直方向延伸的一第二溝道層和一第二閘極介電結構，該溝道連接體電耦合相應的第一溝道層和第二溝道層並且設置在相應的第二閘極介電結構下方。
  17. 如申請專利範圍第16項所述的半導體記憶元件，其中該溝道連接體包括相應的一第一結構和一第二結構，該第一結構包括由相應的該第二結構過填充的一凹陷區域，該第二閘極介電結構與該第二結構相鄰並設置在該第二結構之上，並經由該第二結構與該第一結構分隔開。
  18. 如申請專利範圍第16項所述的半導體記憶元件，其中：該溝道連接體包括一第一結構和一第二結構；該第一結構與該第一溝道層接觸，並具有帶有一第一凹陷的一第一上表面；該第二結構與該第二溝道層接觸，並具有帶有一第二凹陷的一第二上表面；該第二結構設置在相應的第一凹陷中；以及該第二溝道層設置在相應的第二凹陷中。
TW107139780A 2018-09-27 2018-11-09 半導體元件及其製造方法 TWI701833B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2018/107922 WO2020061892A1 (en) 2018-09-27 2018-09-27 Semiconductor device and method of fabrication thereof
WOPCT/CN2018/107922 2018-09-27

Publications (2)

Publication Number Publication Date
TW202013718A TW202013718A (zh) 2020-04-01
TWI701833B true TWI701833B (zh) 2020-08-11

Family

ID=65713840

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139780A TWI701833B (zh) 2018-09-27 2018-11-09 半導體元件及其製造方法

Country Status (7)

Country Link
US (2) US11502094B2 (zh)
EP (1) EP3811408B1 (zh)
JP (1) JP7170853B2 (zh)
KR (1) KR102570351B1 (zh)
CN (2) CN109496357B (zh)
TW (1) TWI701833B (zh)
WO (1) WO2020061892A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111402942B (zh) * 2019-08-08 2021-03-19 长江存储科技有限责任公司 非易失性存储器及其制造方法
KR20220037575A (ko) * 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN112437982B (zh) * 2020-10-19 2023-06-13 长江存储科技有限责任公司 三维半导体器件及其制造方法
US20230099107A1 (en) * 2021-09-27 2023-03-30 Sandisk Technologies Llc Three dimensional memory device containing dummy word lines and p-n junction at joint region and method of making the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378702B2 (en) * 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
TWI514553B (zh) * 2013-10-31 2015-12-21 Macronix Int Co Ltd 堆疊3d記憶體及其製造方法
TWI574266B (zh) * 2015-02-19 2017-03-11 旺宏電子股份有限公司 用於三維反及閘快閃記憶體的and型sgvc結構
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
US20170148731A1 (en) * 2013-08-21 2017-05-25 Micron Technology, Inc. Methods Of Forming A Semiconductor Device Comprising First And Second Nitride Layers
TWI632645B (zh) * 2017-03-09 2018-08-11 旺宏電子股份有限公司 立體記憶體元件及其製作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4580913B2 (ja) 2006-08-17 2010-11-17 株式会社東芝 ジェットポンプライザの補強装置
KR101660944B1 (ko) * 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR101800438B1 (ko) * 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102323571B1 (ko) 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102509915B1 (ko) * 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자
KR102571561B1 (ko) * 2015-10-19 2023-08-29 삼성전자주식회사 3차원 반도체 소자
US10224104B2 (en) * 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US9672917B1 (en) * 2016-05-26 2017-06-06 Sandisk Technologies Llc Stacked vertical memory array architectures, systems and methods
KR20180061554A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치
US10056399B2 (en) * 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
WO2018161846A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Joint openning structures of three-dimensional memory devices and methods for forming the same
KR102391906B1 (ko) * 2017-03-10 2022-04-29 삼성전자주식회사 반도체 소자의 제조 방법
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN108538848B (zh) 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
JP2020035977A (ja) 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378702B2 (en) * 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
US20170148731A1 (en) * 2013-08-21 2017-05-25 Micron Technology, Inc. Methods Of Forming A Semiconductor Device Comprising First And Second Nitride Layers
TWI514553B (zh) * 2013-10-31 2015-12-21 Macronix Int Co Ltd 堆疊3d記憶體及其製造方法
TWI574266B (zh) * 2015-02-19 2017-03-11 旺宏電子股份有限公司 用於三維反及閘快閃記憶體的and型sgvc結構
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
TWI632645B (zh) * 2017-03-09 2018-08-11 旺宏電子股份有限公司 立體記憶體元件及其製作方法

Also Published As

Publication number Publication date
US20210398999A1 (en) 2021-12-23
EP3811408B1 (en) 2023-12-06
JP7170853B2 (ja) 2022-11-14
US11805643B2 (en) 2023-10-31
TW202013718A (zh) 2020-04-01
JP2022502860A (ja) 2022-01-11
CN109496357B (zh) 2020-01-24
KR20210028230A (ko) 2021-03-11
EP3811408A1 (en) 2021-04-28
US11502094B2 (en) 2022-11-15
CN109496357A (zh) 2019-03-19
KR102570351B1 (ko) 2023-08-23
US20200105778A1 (en) 2020-04-02
EP3811408A4 (en) 2022-02-23
CN111312718B (zh) 2021-02-19
CN111312718A (zh) 2020-06-19
WO2020061892A1 (en) 2020-04-02

Similar Documents

Publication Publication Date Title
TWI701833B (zh) 半導體元件及其製造方法
US11672115B2 (en) Methods of semiconductor device fabrication
US11423966B2 (en) Memory array staircase structure
KR102607654B1 (ko) 메모리 어레이 소스/드레인 전극 구조
US11696444B2 (en) Semiconductor device and method of fabrication thereof
CN115528034A (zh) 记忆体单元、记忆体装置和其形成方法
CN115312532A (zh) 记忆体装置以及其形成方法
TWI834125B (zh) 記憶體裝置以及其形成方法