KR20210028230A - 반도체 소자 및 제조 방법 - Google Patents

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Abstract

반도체 소자(semiconductor device)가 반도체 소자의 기판 위에 수직 방향을 따라 적층된 트랜지스터의 스트링(string)을 포함한다. 트랜지스터의 스트링은 제1 서브스트링, 제1 서브스트링 위에 배치된 채널 커넥터, 및 제2 서브스트링을 포함할 수 있다. 제1 서브스트링은 수직 방향을 따라 연장되는 제1 채널층, 및 제1 게이트 유전체 구조를 가진 제1 채널 구조를 포함한다. 제2 서브스트링은 채널 커넥터 위에 적층되고, 수직 방향을 따라 연장되는 제2 채널층과 제2 게이트 유전체 구조를 포함하는 제2 채널 구조를 가지고 있다. 제1 채널층과 제2 채널층을 전기적으로 연결하는 채널 커넥터는 제2 게이트 유전체 구조 아래에 배치되어 제2 채널층의 바닥 영역에 도전 경로를 형성할 수 있다. 제2 채널층의 바닥 영역은 제2 서브스트링의 가장 아래쪽에 위치한 트랜지스터와 연관되어 있다.

Description

반도체 소자 및 제조 방법
본 발명은 반도체 소자 및 제조 방법에 관한 것이다.
집적 회로 내의 소자들의 임계 크기(critical dimension)가 일반적인 메모리 셀 기술의 한도로 줄어듬에 따라, 더 큰 저장 용량을 달성하기 위한 기술이 개발되었다. 평면 트랜지스터 구조와 비교할 때, 3D NAND 기억 장치(memory device)의 수직 구조가 더 복잡한 제조 공정과 연관되어 있다. 3D NAND 기억 장치가 메모리 셀 층이 더 많은 구성으로 마이그레이션하여 비트당 더 낮은 비용으로 더 높은 밀도를 달성하므로, 3D NAND 기억 장치를 제조하는 구조와 방법을 개선하는 것이 점점 더 어려워지고 있다.
본 개시의 양태에 따르면, 반도체 소자(semiconductor device)의 기판 위에 수직 방향을 따라 적층된 트랜지스터의 스트링(string)을 포함하는 반도체 소자가 제공된다. 상기 스트링은 상기 수직 방향을 따라 연장되는 제1 채널층과 제1 게이트 유전체 구조를 포함하는 제1 채널 구조를 가진 트랜지스터의 제1 서브스트링을 포함한다. 상기 스트링은 상기 제1 서브스트링 위에 배치된 채널 커넥터, 및 상기 채널 커넥터 위에 적층된 트랜지스터의 제2 서브스트링을 더 포함한다. 상기 제2 서브스트링은 상기 수직 방향을 따라 연장되는 제2 채널층과 제2 게이트 유전체 구조를 포함하는 제2 채널 구조를 가지고 있다. 상기 채널 커넥터는 상기 제2 게이트 유전체 구조 아래에 배치되고, 상기 제1 채널층과 상기 제2 채널층을 전기적으로 연결한다.
일부 실시예에서, 상기 채널 커넥터는 제1 구조와 제2 구조를 포함하고, 상기 제1 구조는 상기 제2 구조로 가득 채워진 오목 영역(recessed region)을 포함하며, 상기 제1 구조는 상기 제2 게이트 유전체 구조로부터 분리되어 있고, 상기 제2 구조는 상기 제2 게이트 유전체 구조에 인접하게 상기 제2 게이트 유전체 구조 아래에 배치된다. 일부 예에서, 상기 제1 구조는 상기 제1 채널층에 인접하고, 상기 제2 구조는 상기 제2 채널층에 인접하며, 상기 스트링의 채널층은 상기 채널 커넥터에 의해 전기적으로 연결된 상기 제1 채널층과 상기 제2 채널층을 포함한다.
일 예에서, 상기 제2 게이트 유전체 구조는 상기 제2 채널층 위에 순차적으로 형성되는 터널 절연층, 전하 저장층(charge storage layer), 및 차단 절연층(blocking insulating layer)을 포함한다.
일부 실시예에서, 상기 채널 커넥터는 제1 구조와 제2 구조를 포함한다. 상기 제1 구조는 제1 오목부가 있는 제1 상면을 가지고 있고 상기 제1 채널층과 접촉한다. 상기 제2 구조는 제2 오목부가 있는 제2 상면을 가지고 있고 상기 제2 채널층과 접촉한다. 상기 제2 게이트 유전체 구조는 상기 제2 상면에 배치되고, 상기 제2 상면은 상기 제1 상면 위에 있다. 상기 제2 구조는 상기 제1 오목부에 배치되고, 상기 제2 채널층은 상기 제2 오목부에 배치된다.
일부 실시예에서, 상기 채널 커넥터는 상기 채널 커넥터의 상면에 형성된 오목부를 포함하고, 상기 제2 게이트 유전체 구조는 상기 상면에 배치되며, 상기 제2 채널층은 상기 오목부에 형성된다.
일부 실시예에서, 상기 채널 커넥터는 제1 구조 위에 배치된 제2 구조를 포함하고, 상기 제2 구조는 상기 제2 채널 구조와 접촉하며, 상기 제2 구조는 에피텍셜 성장된 재료(epitaxially grown material)로 형성된다.
일 예에서, 상기 채널 커넥터는 폴리실리콘을 포함한다.
본 개시의 양태는 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법을 제공한다. 상기 방법은, 상기 기판 위에, 수직 방향을 따라 연장되는 제1 채널층과 제1 게이트 유전체 구조를 포함하는 제1 채널 구조를 가진 트랜지스터의 제1 서브스트링을 형성하는 단계; 상기 제1 서브스트링 위에 채널 커넥터를 형성하는 단계; 및 상기 채널 커넥터 위에 제2 트랜지스터의 서브스트링을 형성하는 단계를 포함한다. 상기 제2 서브스트링은 상기 수직 방향을 따라 연장되는 제2 채널층과 제2 게이트 유전체 구조를 포함하는 제2 채널 구조를 가지고 있다. 상기 채널 커넥터는 상기 제2 게이트 유전체 구조 아래에 배치되고, 상기 제1 채널층과 상기 제2 채널층을 전기적으로 연결한다.
본 개시의 양태는 반도체 기억 장치(semiconductor memory device)를 제공한다. 상기 반도체 기억 장치는 상기 반도체 기억 장치의 기판 위에 메모리 셀의 복수의 제1 서브스트링(substring)을 포함하는 메모리 셀의 제1 덱(deck)을 포함한다. 상기 복수의 제1 서브스트링은 각각 상기 기판 위에 수직 방향을 따라 연장되는 제1 채널층과 제1 게이트 유전체 구조를 포함하는 제1 채널 구조를 가지고 있다. 상기 반도체 기억 장치는 복수의 채널 커넥터를 포함하는 인터덱 구조(inter-deck structure)를 포함한다. 상기 채널 커넥터는 상기 제1 서브스트링 위에 각각 배치된다. 상기 반도체 기억 장치는 메모리 셀의 복수의 제2 서브스트링을 포함하는 메모리 셀의 제2 덱을 포함한다. 상기 복수의 제2 서브스트링은 각각 상기 채널 커넥터 위에 적층되고, 상기 수직 방향을 따라 연장되는 제2 채널층과 제2 게이트 유전체 구조를 포함하는 제2 채널 구조를 가지고 있다. 상기 채널 커넥터는 상기 각각의 제1 채널층과 상기 제2 채널층을 전기적으로 연결하고, 상기 각각의 제2 게이트 유전체 구조 아래에 배치된다.
첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 본 개시의 양태를 가장 잘 이해할 수 있다. 업계의 표준 관행에 따르면 다양한 배선(feature)이 축적에 맞추어 도시되어 있지 않다는 것을 유의해야 한다. 사실, 논의의 명확성을 위해 다양한 배선의 크기를 임의로 늘리거나 또는 줄일 수 있다.
도 1은 본 개시의 일부 실시예에 따른 반도체 소자(100)의 일부를 나타내는 단면도이다.
도 2 내지 도 13은 본 개시의 일부 실시예에 따른 공정(1400)의 다양한 단계에서 반도체 소자(100)의 일부를 나타내는 단면도이다.
도 14는 본 개시의 실시예에 따른 반도체 제조를 위한 공정(1400)을 개략적으로 나타내는 흐름도이다.
다음의 개시는 제공된 주제의 다른 특징을 구현하기 위한 많은 다른 실시예 또는 예를 제공한다. 이하, 본 개시를 단순화하기 위해 구성 요소와 배열의 구체적인 예에 대해 설명한다. 물론, 이러한 예는 예일 뿐이고 제한하려는 것이 아니다. 예를 들어, 후속 설명에서 제2 피처(feature)에 또는 제2 피처 위에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것으로, 그 자체로는 논의된 다양한 실시예 및/또는 구성 간의 관계를 나타내지 않는다.
또한, "바로 아래", "아래", "아래쪽", "위", "위쪽" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 다른 요소 또는 특징에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표현된 방향(orientation) 외에 사용 중이거나 또는 작동 중인 장치의 다른 방향을 포함하려는 것이다. 이 장치는 다르게(90도 회전되거나 다른 배향으로) 배향될 수 있고, 여기서 사용된 공간적으로 상대적인 설명자가 그에 따라 유사하게 해석될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 반도체 소자(semiconductor device, 100)의 일부를 나타내는 단면도이다. 반도체 소자(100)는 기판(101) 위에 있는 복수의 스트링(111)을 포함한다. 일부 실시예에서, 각각의 스트링(111)은 트랜지스터 밀도, 즉 단위 면적당 트랜지스터의 수를 늘리기 위해 방향(102)을 따라 적층된 복수의 트랜지스터(121a-121g)를 포함한다. 트랜지스터 밀도가 더 높아짐에 따라, 스트링(111)은 채널 커넥터에 의해 연결된 복수의 서브스트링을 포함하여 예를 들어 스트링(111)의 제조를 용이하게 할 수 있다.
일 실시예에서, 스트링(111)은 채널 커넥터(140)에 의해 연결된 제1 서브스트링(130)과 제2 서브스트링(230)을 포함한다. 제1 서브스트링(130)은 방향(102)을 따라 연장되는 제1 채널 구조(165), 및 제1 채널 구조(165)에 배치된 제1 게이트 구조(153d-153h)를 포함한다. 제1 채널 구조(165)는 방향(102)을 따라 연장되는 제1 채널층(133)과 제1 게이트 유전체 구조(137)를 더 포함한다. 채널 커넥터(140)는 제1 서브스트링(130) 위에 적층된다.
일 실시예에서, 제2 서브스트링(230)은 채널 커넥터(140)와 제1 서브스트링(130) 위에 적층된다. 제2 서브스트링(230)은 방향(102)을 따라 연장되는 제2 채널 구조(265), 및 제2 채널 구조(265)에 인접하게 배치된 제2 게이트 구조(153a-153c)를 포함한다. 제2 채널 구조(265)는, 방향(102)을 따라 연장되는 제2 채널층(233)과 제2 게이트 유전체 구조(237)를 더 포함한다. 제2 게이트 유전체 구조(237)는 제2 게이트 구조(153a-153c)로부터 제2 채널층(233)을 격리시킨다.
도 1을 참조하면, 제1 서브스트링(130)과 제2 서브스트링(230) 사이의 채널 커넥터(140)는 제1 및 제2 채널층(133, 233)을 전기적으로 연결하여 스트링(111)의 채널층(112)을 형성한다. 본 개시의 양태에 따르면, 채널 커넥터(140)는 바닥 부분(유전체 부분(270)이라 함)을 포함하는 제2 게이트 유전체 구조(237) 아래에 배치된다. 유전체 부분(270)이 트랜지스터(121c), 즉 제2 서브스트링(230)의 가장 아래쪽에 위치한 트랜지스터와 연관되어 있다는 것을 유의해야 한다. 따라서, 적절한 전압이 트랜지스터(121c)의 제2 게이트 구조(153c)에 인가될 때, 상대적으로 낮은 저항을 가진 도전 경로가 유전체 부분(270)에 인접한 채널 영역(280)에 형성될 수 있다. 일 예에서, 채널 영역(280)은 제2 채널층(233)의 가장 낮은 부분이고, 채널 커넥터(140) 위에 배치된다. 적절한 전압이 제1 및 제2 게이트 구조(153a-153h)에 각각 인가될 때, 상대적으로 낮은 저항을 가진 도전 경로가 제1 채널층(133), 채널 커넥터(140), 및 제2 채널층(233)을 포함하는 채널층(112)에 형성될 수 있다는 것을 유의해야 한다.
일 실시예에서, 반도체 소자(100)는 트랜지스터(121a-121g)가 방향(102)을 따라 적층되어 저장 밀도를 높이는 비휘발성 기억 장치, 예컨대 3차원(3D) NAND 플래시 기억 장치이다. 일 예에서, 방향(102)은 기판(101)의 작업 표면에 수직이다.
일부 예에서, 트랜지스터(121b-121g)는 데이터를 저장하기 위한 메모리 셀(121b-121g)로서 사용된다. 스트링(111)은 메모리 셀(121b-121g)과 직렬로 연결된 제1 선택 트랜지스터(121a)와 제2 선택 구조(121h)를 더 포함할 수 있다. 일반적으로, 기억 장치에 데이터를 저장하는 개별 트랜지스터에 액세스하기 위해, 후술하는 바와 같이 추가적인 회로가 형성된다. 비트 라인(도시되지 않음)이, 예를 들어 제1 선택 트랜지스터(121a)와 연관된 제2 콘택(contact, 231)을 통해 스트링(111)의 일측에 연결될 수 있다. 소스 라인(도시되지 않음)이, 예를 들어 제2 선택 구조(121h)와 연관된 제1 콘택(131)을 통해 스트링(111)의 타측에 연결될 수 있다. 제1 선택 트랜지스터(121a)는 비트 라인과 가장 위쪽에 위치한 메모리 셀(121b) 사이에 배치될 수 있다. 제2 선택 구조(121h)는 가장 아래쪽에 위치한 메모리 셀(121g)과 소스 라인 사이에 배치될 수 있다. 일부 예에서, 동일한 층에 있는 복수의 메모리 셀은 각각의 게이트 구조에 연결된 워드 라인(도시되지 않음)에 의해 제어될 수 있다. 예를 들어, 메모리 셀(121b)은 제2 게이트 구조(153b)에 연결된 제1 워드 라인에 의해 제어될 수 있고, 메모리 셀(121c)은 제2 워드 라인에 의해 제어될 수 있으며, 기타 등등이다.
일부 실시예에서, 도 1에 도시된 바와 같이, 제1 게이트 구조(153h)가 바텀 셀렉트 게이트(bottom select gate)이다. 일부 예에서, 제1 콘택(131)은 유전체층(도 1에 도시되지 않음)에 의해 제1 게이트 구조(153h)로부터 분리된다. 제1 콘택(131)은 기판(101)으로 더 연장된다. 일부 실시예에서, 제1 콘택(131)의 상면이 제1 게이트 구조(153h)의 상면 위에 그리고 제1 게이트 구조(153g)의 하면 아래에 있다. 예를 들어, 제1 콘택(131)의 상면이 제1 게이트 구조(153h)의 상면과 제1 게이트 구조체(153g)의 하면 사이의 중간 위치에 위치한다.
다양한 예에서, 비트 값 '0' 또는 비트 값 '1'과 같은 데이터가 서로 다른 전하 레벨로 메모리 셀에 저장된다. 각각의 워드 라인, 게이트 구조(153a)에 연결된 제1 셀렉트 라인, 게이트 구조(153h)에 연결된 제2 셀렉트 라인, 비트 라인, 및 소스 라인 등에 적절한 전압을 인가함으로써, 데이터가 메모리 셀에 기록되고, 메모리 셀로부터 삭제되며, 메모리 셀로부터 판독될 수 있다. 일 실시예에서, 측정 전압이 제2 게이트 구조(153b)에 인가되고 또한 다른 적절한 전압이 다른 게이트 구조(153a, 153c-153h)에 인가될 때, 메모리 셀, 예컨대 메모리 셀(121b)의 데이터가 메모리 셀(121b)의 채널 영역(290)의 전류 레벨을 측정하여 판독될 수 있다. 채널층(112)의 전류의 레벨이 메모리 셀(121b)의 데이터를 반영하면서 채널층(112)의 다른 부분으로 인한 영향을 최소화하기 위해, 채널층(112)의 다른 부분의 저항이, 예를 들어 채널 영역(290)의 저항보다 실질적으로 작도록 최적화될 수 있다. 본 개시의 양태에 따르면, 유전체 부분(270)을 포함하는 제2 게이트 유전체 구조(237)가 채널 커넥터(140) 위에 배치된다. 적절한 전압이 제2 게이트 구조(153c)에 인가될 때, 저항이 상대적으로 작은 도전 경로가 채널 부분(280)에 형성된다.
제1 채널 구조(165)는 임의의 적절한 형상, 크기, 및 재료를 가지고 있을 수 있다. 복수의 제1 채널 구조(165)가 기판(101) 위에 서로 개별적으로 배치되어 복수의 스트링(111)을 형성할 수 있다. 예를 들어, 도 1은 2개의 스트링(111) 각각의 2개의 제1 채널 구조(165)를 나타내는 도면이다. 일 예에서, 제1 채널 구조(165)는 방향(102)으로 연장되는 기둥 형상 또는 원통 형상을 가지고 있다.
전술한 바와 같이, 각각의 제1 채널 구조(165)는 임의의 적절한 형상, 크기, 및 재료를 가질 수 있는 제1 채널층(133)을 포함한다. 일 예에서, 제1 채널층(133)은 방향(102)으로 연장되는 중공형 원통 형상을 가지고 있다. 제1 채널층(133)은 하나 이상의 반도체 재료를 포함할 수 있다. 하나 이상의 반도체 재료는 진성, p형 도핑, 및 n형 도핑 등일 수 있다. 일 예에서, 제1 채널층(133)은 폴리 실리콘을 포함한다. 도 1에 도시된 예에서, 제1 절연층(132)은 제1 채널층(133)으로 둘러싸인 공간을 채운다.
제1 게이트 유전체 구조(137)는 제1 채널층(133)과 제1 게이트 구조(153d-153h) 사이에 배치된다. 제1 게이트 유전체 구조(137)는 방향(102)으로 연장될 수 있다.
절연층(157)에 의해 분리된 제1 게이트 구조(153d-153h)는 제1 게이트 유전체 구조(137)에 인접하게 형성된다. 상부 절연층(155)이 제1 게이트 구조(153d) 위에 형성된다. 일 예에서, 하부 절연층(156)이 제1 게이트 구조(153h)와 기판(101) 사이에 형성된다. 다양한 예에서, 제1 게이트 구조(153d-153h)는 금속과 같은 전도성 재료를 포함한다. 일부 예에서, 제1 게이트 구조(153d-153h)는 높은 유전 상수(high-K) 물질을 가진 층(high-K 층이라고 함)을 가진 층, 및 텅스텐(W)과 같은 금속층을 포함한다. 제1 게이트 구조(153d-153h)의 두께가 20 nm 내지 50nm, 예컨대 35nm일 수 있다.
절연층(155-157)은 제1 게이트 구조(153d-153h)를 서로 전기적으로 절연시키고 또한 반도체 소자(100)의 다른 구조로부터 제1 게이트 구조(153d-153h)를 전기적으로 절연시킬 수 있다. 절연층(155-157)은 실리콘 산화물과 같은 임의의 적절한 절연 재료를 포함할 수 있다. 절연층(155-157)은 20 nm 내지 40 nm와 같은 임의의 적절한 두께를 가질 수 있다. 제1 채널층(133), 제1 게이트 유전체 구조(137), 및 제1 게이트 구조(153d-153g)는 각각의 트랜지스터(121d-121g)를 형성한다. 일반적으로, 각각의 제1 게이트 구조(153d-153g)에 적절한 전압을 인가하여 트랜지스터(121d-121g)의 동작이 제어된다.
일부 실시예에서, 제1 게이트 유전체 구조(137)는 복수의 유전체층, 예컨대 제1 채널층(133) 위에 순차적으로 적층되는 터널 절연층(134), 전하 저장층(charge storage layer, 135), 및 차단 절연층(blocking insulating layer, 136)을 포함한다. 따라서, 메모리 셀(121d-121g)은 제1 채널층(133)으로부터의 전하가 터널링 절연층(134)을 통해 양자 터널링 공정을 거쳐 전하 저장층(135)에 전달될 수 있는 플로팅 게이트 트랜지스터(floating-gate transistor)일 수 있다. 전하 저장층(135)(플로팅 게이트라고도 함)은 데이터, 예를 들어 전하를 저장할 수 있다. 일부 실시예(도 1에 도시되지 않음)에서, 구조(121h)는 메모리 셀(121d-121g)과 유사하거나 동일한 구조, 크기, 및 재료를 가지고 있지만, 구조(121h)는 메모리 셀 대신 제2 선택 트랜지스터로서 동작할 수 있다. 일부 실시예에서, 도 1에 도시된 바와 같이, 제2 선택 구조(121h)의 구조 및 재료는 메모리 셀(121d-121g)의 구조 및 재료와 다르다.
일반적으로, 제1 채널층(133)은 제1 콘택(131)에 전기적으로 연결되고, 제1 콘택(131)은 기판(101)에 전기적으로 연결될 수 있다. 제1 콘택(131)은 실리콘(Si), 예컨대 단결정 Si를 포함할 수 있다. 복수의 제1 서브스트링(130)은 제1 덱(deck, 160)이라 한다. 일부 예에서, 도 1에 도시된 바와 같이, 제1 덱(160)의 제1 스트링(111)은 동일하거나 유사한 구조, 크기, 및 재료를 가지고 있다. 일부 예에서, 제1 덱(160)의 제1 스트링은 제1 덱(160)의 다른 제1 스트링과 다를 수 있다.
채널 커넥터(140)는 예를 들어 각각의 제1 서브스트링(130) 위에 폴리실리콘으로서 형성될 수 있다. 일 예에서, 채널 커넥터(140)는 제1 구조(144)와 제1 구조(144)에 삽입되는 제2 구조(146)를 포함한다. 제1 구조(144)와 제2 구조(146)는 폴리실리콘과 같은 하나 이상의 반도체 재료를 포함할 수 있다. 제1 구조(144)는 절연층(142)에 의해 서로 전기적으로 절연된다. 절연층(142)은 실리콘 산화물, 실리콘 질화산화물, 및 실리콘 질화물 등을 포함할 수 있다. 절연층(142)에 의해 절연된 복수의 채널 커넥터(140)는 인터덱 구조(inter-deck structure, 148)를 형성한다.
각각의 제2 서브스트링(230)이 각각의 채널 커넥터(140) 위에 형성될 수 있다. 본 개시의 양태에 따르면, 제2 게이트 유전체 구조(237)는 채널 커넥터(140) 위에, 따라서 제1 구조(144)와 제2 구조(146) 위에 배치된다. 제2 채널 구조(265)는 임의의 적절한 형상, 크기, 및 재료를 가질 수 있다. 일 예에서, 제2 채널 구조(265)는 방향(102)으로 연장되는 기둥 형상 또는 원통 형상을 가지고 있다.
제2 채널 구조(265)는 방향(102)으로 연장되는 임의의 적절한 형상, 크기, 및 재료를 가질 수 있는 제2 채널층(233)을 포함한다. 일 예에서, 제2 채널층(233)의 일부가 도 1에 도시된 바와 같이 중공형 원통 형상을 가지고 있다. 유사하게, 제2 채널층(233)은 하나 이상의 반도체 재료를 포함할 수 있다. 하나 이상의 반도체 재료는 진성, p형 도핑, 및 n형 도핑 등일 수 있다. 일 예에서, 제2 채널층(233)은 폴리실리콘을 포함한다. 일부 예에서, 도 1에 도시된 바와 같이, 제2 절연층(232)은 제2 채널층(233)으로 둘러싸인 공간을 채운다.
제2 게이트 유전체 구조(237)는 제2 채널층(233)과 제2 게이트 구조(153a-153c) 사이에 배치된다. 제2 게이트 유전체 구조(237)는 방향(102)으로 연장될 수 있다.
절연층(154)에 의해 분리된 제2 게이트 구조(153a-153c)가 제2 게이트 유전체 구조(237)에 인접하게 형성된다. 상부 절연층(151)이 제2 게이트 구조(153a) 위에 형성되고, 하부 절연층(152)이 제2 게이트 구조(153c) 아래에 형성된다. 제2 게이트 구조(153a-153c)의 구조 및 재료가 제1 게이트 구조(153d-153h)의 구조 및 재료와 유사하므로, 명확성을 위해 설명을 생략한다. 절연층(151, 152, 154)은 제2 게이트 구조(153a-153c)를 서로 그리고 반도체 소자(100)의 다른 구조와 전기적으로 절연시킬 수 있다.
제2 채널층(233), 제2 게이트 유전체 구조(237), 및 제2 게이트 구조(153a-153c)는 각각의 트랜지스터(121a-121c)를 형성한다. 유사하게, 각각의 제2 게이트 구조(153a-153c)에 적절한 전압을 인가함으로써 트랜지스터(121a-121c)의 동작이 제어된다.
일부 실시예에서, 제2 게이트 유전체 구조(237)는 제2 채널층(233) 위에 순차적으로 적층되는 복수의 유전체층, 예컨대 터널 절연층(234), 전하 저장층(235), 및 차단 절연층(236)을 포함한다. 따라서, 메모리 셀(121b-121c)은 전술한 바와 같이 151d-151g와 유사하게 플로팅 게이트 트랜지스터일 수 있다. 일부 실시예에서, 트랜지스터(121a)의 구조, 크기, 및 재료가 메모리 셀(121b-121c)의 구조, 크기, 및 재료와 유사하거나 동일하지만, 트랜지스터(121a)는 메모리 셀 대신에 제2 선택 트랜지스터로서 동작할 수 있다.
일 예에서, 제2 채널층(233)은 예를 들어 폴리실리콘으로 이루어진 제2 콘택(231)을 통해 비트 라인에 전기적으로 연결될 수 있다. 복수의 제2 서브스트링(230)을 제2 덱(260)이라 한다. 일부 예에서, 도 1에 도시된 바와 같이, 제2 덱(260)의 제2 서브스트링(230)은 동일하거나 유사한 구조, 크기, 및 재료를 가지고 있다. 일부 예에서, 제2 덱(260)의 제2 서브스트링은 예를 들어 구조, 크기, 및 재료에 있어서 제2 덱(260)의 다른 제2 서브스트링과 다를 수 있다.
게이트 구조(153a-153h)는 트랜지스터와 제2 선택 구조(121a-121h)의 바람직한 특성에 따라 임의의 적절한 두께를 가질 수 있다. 예를 들어, 게이트 구조(153a-153h)의 두께는 서로 동일하거나 또는 서로 다를 수 있다. 유사하게, 절연층(151, 152, 154-157)은 트랜지스터와 제2 선택 구조(121a-121h)의 바람직한 특성에 따라 어떠한 적절한 두께를 가질 수 있다.
제1 선택 트랜지스터(121a) 외에, 하나 이상의 추가적인 트랜지스터가 트랜지스터(121a) 위에 배치되어 스트링(111)의 제1 선택 트랜지스터로서 사용될 수 있다. 유사하게, 제2 선택 구조(121h) 외에, 하나 이상의 추가적인 선택 구조가 트랜지스터(153g) 아래에 배치되어 스트링(111)의 제2 선택 트랜지스터로서 사용될 수 있다. 일부 실시예에서, 제1 선택 트랜지스터와 제2 선택 구조는 메모리 셀의 구조와 유사하거나 동일한 구조를 가질 수 있다. 일부 실시예에서, 제1 선택 트랜지스터와 제2 선택 구조는 메모리 셀의 구조와 다른 구조를 가질 수 있다. 예를 들어, 제1 선택 트랜지스터(121a)에 대응하는 제2 게이트 유전체 구조(237)의 일부가 차단 절연층을 포함하는 반면, 트랜지스터(121b-121c)에 대응하는 제2 게이트 유전체 구조(237)의 일부가 복수의 유전체층, 예컨대 터널 절연층(234), 전하 저장층(235), 및 차단 절연층(236)을 포함한다.
반도체 소자(100)의 용량에 따라, 임의의 적당한 개수의 메모리 셀이 각각의 서브스트링에 형성될 수 있다는 것을 유의해야 한다. 예를 들어, 서브스트링 내의 메모리 셀의 개수가 32와 64 등이다.
도 1은 스트링(111)이 2개의 서브스트링, 즉 제1 서브스트링(130)과 제2 서브스트링(230)을 포함하는 예를 나타내는 도면이다. 일부 실시예에서, 2개 이상의 서브스트링이 하나의 스트링에 포함될 수 있고, 전술한 스트링(111)은 하나 이상의 추가적인 스트링을 포함하도록 적합하게 수정될 수 있다. 예를 들어, 제2 콘택(231)이 제2 서브스트링(230)으로부터 제외될 수 있고, 제3 서브스트링이 다른 채널 커넥터를 통해 제2 서브스트링(230) 위에 적층되어 제2 서브스트링(230)으로부터 분리될 수 있다. 제3 서브스트링 및 다른 채널 커넥터는 각각 제2 서브스트링(230) 및 채널 커넥터(140)와 동일하거나 유사한 구조, 크기, 및 재료를 가질 수 있다. 일 예에서, 제1 서브스트링(130)은 적절하게 수정될 수 있고, 추가적인 서브스트링이 제1 서브스트링(130)과 기판(101) 사이에 추가될 수 있다. 또한, 추가적인 서브스트링은 추가적인 채널 커넥터를 통해 제1 서브스트링(130)에 연결될 수 있다.
도 2 내지 도 13은 본 개시의 일부 실시예에 따른 공정(1400)의 다양한 단계에서 반도체 소자(100)의 일부를 나타내는 단면도이다. 도 14는 본 개시의 일 실시예에 따른 반도체 제조를 위한 공정(1400)을 개략적으로 나타내는 흐름도이다. 공정(1400)은 도 1에 도시된 반도체 소자(100)의 스트링(111)을 제조하는 데 사용된다. 본 명세서에 사용된 바와 같이, 반도체 소자가 하나 이상의 트랜지스터(예를 들어, 전계 효과 트랜지스터와 플로팅 게이트 트랜지스터), 집적 회로, 반도체 칩(예를 들어, 3D NAND 기억 장치를 포함하는 메모리 칩, 반도체 다이 상의 로직 칩), 반도체 칩의 스택, 반도체 패키지, 및 반도체 웨이퍼 등을 포함할 수 있다.
또한, 반도체 소자(100) 상에 다른 유형의 트랜지스터, 바이폴라 접합 트랜지스터, 저항, 커패시터, 인덕터, 다이오드, 및 퓨즈 등과 같은 다른 적절한 반도체 구성 요소(도시되지 않음)를 제조하기 위해 공정(1400)이 다른 공정 흐름과 결합될 수 있다는 것을 유의하라. 다양한 실시예에서, 공정(1400)은 또한 다른 적절한 회로, 예를 들어 메모리 셀을 구동하기 위한 주변 회로, 메모리 셀에 저장된 데이터를 판독하기 위한 감지 증폭기(sense amplifier), 및 디코딩 회로 등을 제조하기 위해 추가적인 공정 흐름과 결합될 수 있다. 도 2 내지 도 14를 참조하여 제공된 어떤 설명을 포함하는 공정(1400)의 단계들이 단지 예일 뿐이며 제한하려는 것이 아니다.
도 1 내지 도 14를 참조하면, 공정(1400)은 S1401에서 시작하고, S1410으로 진행한다. 일 예에서, 복수의 제1 서브스트링(130)이 제1 덱(160)를 형성하기 위해 제조된다. 기판(101)은 임의의 적절한 기판일 수 있고, 다양한 적절한 기능으로 처리된다. 일 실시예에서, 기판(101)은 실리콘(Si), 게르마늄(Ge), SiGe, 화합물 반도체, 및 합금 반도체 등과 같은 임의의 적절한 반도체 재료로 형성된다. 다른 실시예에서, 기판(101)은 반도체 기판 상에 형성된 전도층 또는 절연층을 포함하는 다양한 층을 포함한다. 일 예에서, 기판(101)은 실리콘-온-절연체(silicon-on-insulator, SOI) 기판이다. 일 실시예에서, 기판(101)은 절연체 상에 형성된 에피택셜 층(epitaxial layer)을 포함한다. 일 실시예에서, 기판(101)은 설계 요구사항에 따라 다양한 도핑 구성을 포함한다.
제1 서브스트링(111)은 다양한 반도체 공정 기술, 예컨대 포토리소그래피(photolithography), 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD), 건식 식각, 습식 식각, 화학 기계 평탄화(chemical mechanical planarization, CMP), 및 이온 주입 등을 이용하여 제조된다.
도 2를 참조하면, 제1 게이트 유전체 구조(137)는 제1 채널층 위에 순차적으로 적층되는 복수의 유전체층, 예컨대 터널 절연층(134), 전하 저장층(135), 및 차단 절연층(136)을 포함할 수 있다. 터널 절연층(134), 전하 저장층(135), 차단 절연층(136) 각각은 유전체 재료의 하나 이상의 하위층(sublayer)을 포함할 수 있다. 일부 예에서, 차단 절연층(136)은 SiO2의 층을 포함하고, 전하 저장층(135)은 SiN과 SiON의 다중 하위층 구성을 포함하며, 터널 절연층(134)은 SiO2와 SiON의 다중 하위층 구성을 포함한다.
제1 채널층(133)은 저압 CVD와 같은 CVD를 통해 증착된 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 제1 콘택(131)은 선택적 에피택셜 성장 기술을 통해 증착된 실리콘을 포함할 수 있다. 일 예에서, 제1 콘택(131)은 단결정 Si를 포함한다. 제1 절연층(132)은 예를 들어, 제1 채널층(133) 위에 ALD를 이용하여 형성될 수 있다. 제1 절연층(132)은 SiO2 등을 포함할 수 있다.
일부 실시예에서, 도 2에 도시된 제1 게이트 구조(153d-153h) 대신 희생층(도시되지 않음), 예컨대 실리콘 질화물을 포함하는 층이 형성된다. 제2 채널 구조(265)를 형성한 후, 후속 단계에서 희생층이 제1 게이트 구조(153d-153h)로 대체된다. 일 예에서, 제1 게이트 구조(153h) 대신 희생층이 제거될 때, 산화물 층(즉, 도 1을 참조하여 설명된 제1 콘택(131)과 제1 게이트 구조(153h) 사이의 유전체층)이 산화 공정에 의해 제1 콘택(131) 위에 형성될 수 있다. 예를 들어, 산화물 층은 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 제1 게이트 구조(153d-153h)가 직접 생성된다. 제1 게이트 구조(153d-153h) 각각은 high-K 층과 금속층을 포함할 수 있다. 일 예에서, high-K 층은 알루미늄 산화물을 포함할 수 있고, 금속층은 W를 포함할 수 있다.
절연층(155-157)은 제1 게이트 구조(153d-153h)를 서로 그리고 반도체 소자(100)의 다른 구성 요소로부터 전기적으로 절연시킬 수 있다. 절연층(155-157)은 실리콘 산화물과 같은 임의의 적절한 절연 재료를 포함할 수 있다.
도 3과 도 14를 참조하면, 공정(1400)은 S1420으로 진행한다. S1420에서, 채널 커넥터(140)의 제1 구조(144)가 제1 서브스트링(111) 위에 형성된다. 일부 실시예에서, 절연층(142)은 제1 서브스트링(111) 위에 형성된다. 예를 들어, 절연층(142)은 실리콘 산화물, 실리콘 질산화물, 및 실리콘 질화물 등을 포함한다. 개구부(도시되지 않음)가 절연층(142)에 패터닝될 수 있고, 개구부는 제1 채널 구조(165)를 노출하는 바닥 부분을 가질 수 있다. 제1 구조(144)는 예를 들어 제1 채널 구조(165) 위에 저압 CVD를 이용하여 폴리실리콘을 증착하여 형성될 수 있다. 일 예에서, 제1 구조(144)는 폴리실리콘의 진성 층이다. 제1 구조(144)는 제1 채널층(133)과 전기적으로 연결될 수 있다. 제1 구조(144)는 유전체 층(142)의 상면을 덮을 수 있다. 유전체 층(142)의 상면 위의 과도한 폴리실리콘 층을 제거하기 위해 CMP와 같은 후속 표면 평탄화 공정이 수행된다. 일 예에서, 제1 구조(144)와 절연층(142)의 두께가 1 마이크론 내지 2 마이크론이다.
도 4와 도 14를 참조하면, S1430에서, 제2 서브스트링(230)을 위한 스택이 제1 구조(144) 위에 형성된다. 하부 절연층(152)이 제1 구조(144) 위에 형성된다. 제2 희생층(253a-253c)과 제2 절연층(154)이 하부 절연층(152) 위에 교대로 형성된다. 또한, 상부 절연층(151)은 제2 희생층(253a) 위에 형성된다. 일 예에서, 제2 희생층(253a-253c)은 실리콘 질화물을 이용하여 형성된다. 일 예에서, 하부 절연층(152), 상부 절연층(151), 및 제2 절연층(154)은 제2 희생층(253a-253c)의 식각율과 다른 식각율을 가진 유전 물질, 예컨대 실리콘 산화물(SiO2)을 이용하여 형성된다.
일 예에서, 제2 희생층의 개수가 제2 서브 스트링(230) 내의 워드 라인의 개수와 제1 선택 라인의 개수에 따라 달라질 수 있다. 제2 희생층(253a-253c)의 두께가 서로 다르거나 또는 동일할 수 있다. 일 예에서, 제2 희생층(253a-253c)의 두께가 20 nm 내지 50 nm이다. 일 예에서, 제2 희생층(253a-253c)의 두께가 약 35 nm이다. CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 임의의 적절한 증착 공정이 적용되어 제2 희생층(253a-253c)을 형성할 수 있다. 절연층(151, 152, 154)은 20 nm 내지 40 nm와 같은 임의의 적절한 두께를 가질 수 있고, CVD, PVD, ALD, 또는 이들의 임의의 조합을 수행하여 형성될 수 있다. 일 예에서, 절연층(154)의 두께가 25 nm이다.
도 4에 도시된 예에서, 마스크 층(159)이 상부 절연층(151) 위에 형성되고 패터닝되어 후속 공정 중에 반도체 소자(100)를 보호한다. 마스크 층(159)은 하나 이상의 하드 마스크 하위층(hard mask sublayer), 예컨대 실리콘 질화물과 실리콘 산화물을 포함할 수 있다.
다양한 실시예에서, 마스크 층(159)은 포토 레지스트 코팅(예를 들어, 스핀-온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광 후 베이킹, 포토 레지스트 현상(photoresist developing), 헹굼, 건조(예를 들어, 스핀 건조 및/또는 하드 베이킹) 등을 더 포함할 수 있는 리소그래피 공정(예를 들어, 포토 리소그래피 또는 e-빔 리소그래피)와 같은 어떤 적절한 기술에 따라 패터닝될 수 있다. 도 5와 도 14를 참조하면, S1440에서, 제1 구조(144)로 연장되는 채널 개구부(510)가 마스크 층(159)을 이용하여 형성된다. 패터닝된 마스크 층(159)에 의해 노출된 제2 희생층(253a-253c), 상부 절연층(151), 제2 절연층(154), 하부 절연층(152), 및 제1 구조(144)의 일부가 제거되어 채널 개구부(510)를 형성한다. 일 실시예에서, 채널 개구부(510)는 습식 식각, 건식 식각, 또는 이들의 조합과 같은 식각 공정을 이용하여 형성된다.
채널 개구부(510)는 제1 구조(144)의 상부를 제거하여 형성되는 오목 영역(520)을 포함한다. 오목 영역(520)은 설계 및 제조 고려 사항에 기초하여 임의의 적절한 깊이(T)를 가질 수 있다. 일 예에서, 깊이(T)는 10 나노미터(nm) 내지 60 나노미터(nm)이다. 채널 개구부(510)는 임의의 적절한 형상, 예컨대 원형 기둥형상, 사각 기둥 형상, 타원 기둥 형상, 또는 어떤 다른 적절한 형상을 가질 수 있다. 일 예에서, 채널 개구부(510)의 상부 임계 치수(CD)가 120 nm 내지 150 nm일 수 있고, 하부 CD가 50 nm 내지 70 nm일 수 있으며, 채널 개구부(510)는 하부 CD가 상부 CD보다 작은 테이퍼형 프로파일(tapered profile)을 가질 수 있다. 테이퍼형 프로파일은 패터닝된 마스크 층(159)의 마스크 프로파일을 테이퍼링하고, 식각 공정의 파라미터를 조절하여 획득될 수 있다. 테이퍼형 프로파일은 후속 증착 단계를 돕고 측벽 커버리지를 개선할 수 있다. 일부 예에서, 남아 있는 마스크 층(159)을 제거하기 위해 후속 플라즈마 애싱(plasma ashing)과 습식 세정이 적용될 수 있다. 일부 예에서, 후속 공정 중에 반도체 소자(100)를 보호하기 위해 마스크 층(159)의 일부, 예컨대 하나 이상의 하드 마스크 하위층이 남아 있다. 명확성을 위해, 도 5의 영역(500)의 채널 개구부(510)에 대해 추후 설명한다. 이 설명은 반도체 소자(100)의 다른 채널 개구부에 적용될 수 있다. 기판(101)이 도 5에 도시되어 있지 않다는 것을 유의하라.
도 6과 도 14를 참조하면, S1450에서, 채널 커넥터(140)의 제2 구조(146)가 제1 구조(144) 위에 형성된다. 제2 구조(146)는 제1 및 제2 채널층(133, 233)을 전기적으로 연결할 수 있고 임의의 적합한 재료를 이용하여 형성될 수 있다. 일부 예에서, 제2 구조(146)는 제1 구조(144)에 기초하여 형성된다. 예를 들어, 제1 구조(144)는 폴리실리콘으로 형성된다. 예를 들어, 제1 구조(144)의 상면으로부터 천연 산화물(native oxide)과 기타 불순물을 제거하기 위해 사전 세정 공정이 수행된다. 사전 세정 공정은 식각 공정, 예컨대 습식 식각 공정을 포함할 수 있다. 이어서, 제1 구조 (144)의 세정된 상면이 시드 층으로서 작용하는 에피택시 공정을 이용하여 제2 구조(146)가 형성된다. 따라서, 제2 구조(146)를 에피택시 층(146)이라고도 한다
(후속 단계에서 형성되는) 제2 게이트 유전체 구조(237)가 오목 영역(520) 내에 형성되는 것을 방지하기 위해 제2 구조(146)가 오목 영역(520)을 가득 채운다는 유의하라. 일부 예에서, 제2 구조(146)의 두께(T1)가 10 nm 내지 70 nm일 수 있고, 제2 구조(146)의 상부 표면이 제1 구조(144)와 오목 영역(520)의 상부 표면보다 10 nm 내지 30 nm 위에 있다. 그 결과, 제2 구조(146)는 10 nm 내지 30 nm의 두께(T2)로 오목 영역(520)을 가득 채운다. 또한, 제2 구조(146)의 상면은, 예를 들어 채널 커넥터(140)와 제2 게이트 구조(153c)의 전기적 단락을 방지하기 위해 제2 희생층(253c)의 하면 아래에 있다. 다양한 실시예에서, 제2 구조(146)는 폴리실리콘을 포함한다.
도 7과 도 14를 참조하면, S1460에서, 제2 게이트 유전체 구조(237)와 하나 이상의 희생층(710)이 채널 개구부(510)에 형성된다. 제2 게이트 유전체 구조(237)는 제2 구조(146)의 상면과 채널 개구부(510)의 측벽 위에 차단 절연층(236), 전하 저장층(235), 및 터널링 절연층(234)을 순차적으로 증착함으로써 적절하게 형성될 수 있다. 채널 개구부(510)의 테이퍼형 프로파일이 측벽의 커버리지를 개선할 수 있다는 것을 유의하라. 일 실시예에서, 차단 절연층(236), 전하 저장층(235), 및 터널링 절연층(234) 각각이 임의의 적절한 공정, 예컨대 ALD 공정, 또는 CVD 공정, 또는 PVD 공정, 또는 이들의 조합을 이용하여 형성될 수 있다. 예를 들어, 터널링 절연층(234)은 SiO2, Si3N4, SiON, HfO2, 및 Al2O3 등으로 형성될 수 있다. 터널 절연층(234)은 설계 요구사항에 기초하여 1 nm 내지 5 nm의 두께를 가질 수 있다. 전하 저장층(235)은 실리콘 질화물로 형성될 수 있고, 양자점 또는 나노 결정을 포함할 수도 있다. 전하 저장층(235)의 두께가 기술 요구사항에 기초하여 3 nm 내지 10nm일 수 있다. 두께가 1 nm 내지 10 nm인 차단 절연층(236)은 SiO2, HfO2, ZrO2, Al2O3, 탄탈륨 산화물, 및 이들의 조합을 포함할 수 있다. 일 예에서, 차단 절연층(236)은 미리 형성된 실리콘 질화물 층을 ISG(in situ steam generation) 공정을 통해 산화시켜 형성되는 SiO2를 포함하고, 전하 저장층(235)은 실리콘 질화물과 실리콘 질화산화물로 형성된 다층 구성을 포함하며, 터널링 절연층(234)은 실리콘 산화물과 실리콘 질화산화물에 의해 형성된 다층 구성을 포함한다. 일 예에서, 제2 게이트 유전체 구조(237)의 두께가 설계 요구사항에 따라 15 nm 내지 25 nm일 수 있다.
하나 이상의 희생층(710)은 후속 처리 단계에서 반도체 소자(100), 예컨대 제2 게이트 유전체 구조(237)를 보호하기 위해 형성된다. 일 예에서, 하나 이상의 희생층(710)은 제1 폴리실리콘 층(712)과 캡 산화물 층(cap oxide layer, 714)을 포함한다. CVD, PVD, ALD, 또는 이들의 조합과 같은 하나 이상의 희생층(710)을 형성하기 위해 임의의 적절한 제조 공정이 적용될 수 있다. 일 실시예에서, 3.5 nm 내지 5 nm의 두께를 가진 제1 폴리실리콘 층(712)은 CVD 공정, 예컨대 저압 CVD 공정과 퍼니스 CVD 공정(furnace CVD process) 등을 이용하여 형성된다. 일 실시예에서, 3 nm 내지 5 nm의 두께를 가진 캡 산화물 층(714)은 ALD 공정을 이용하여 형성된다.
도 8과 도 14를 참조하면, S1470에서, 제2 구조물의 상부 영역(810)을 통해 제2 채널층(233)과 채널 커넥터(140)의 전기적 연결을 용이하게 하기 위해 제2 구조(146)의 상부 영역(810)이 예를 들어 식각 공정을 이용하여 제거된다. 일 예에서, 상부 영역(810)의 함몰 깊이(D1)가 10 nm 내지 20 nm이다. 하나 이상의 희생층(710)은 식각 공정 중에 제2 게이트 유전체 구조(237)를 보호한다. 채널 개구부(510)의 측벽을 따라 배치된 하나 이상의 희생층(710), 예컨대 캡 산화물 층(714)은 부분적으로 제거될 수 있다. 마스크 층(159)도 부분적으로 제거될 수 있다. 일 실시예에서, 식각 공정은 플라즈마 펀치라 하는 플라즈마 식각과 같은 건식 식각 공정이다. 일 예에서, 폴리머 층이 식각 공정 중에 마스크 층(159) 위에 증착되어 반도체 소자(100)를 추가로 보호한다.
도 9와 도 14를 참조하면, S1480에서, 하나 이상의 희생층(710)이 예를 들어 식각 공정을 이용하여 제거된다. 일 실시예에서, 식각 공정은, 채널 개구부(510)의 측벽으로부터 남아 있는 캡 산화물 층(714)과 제1 폴리실리콘 층(712)을 제거하기 위해 암모니아 및 불화 수소산을 포함하는 혼합 용액을 이용하는 습식 식각을 포함한다. 일 예에서, 식각 공정은 하나 이상의 희생층(710)을 선택적으로 제거하고 또한 제2 구조(146)와 제2 게이트 유전체 구조(237)에 최소한으로 영향을 미치도록 제어된다.
도 10과 도 14를 참조하면, S1490에서, 하나 이상의 반도체 재료가 제2 구조(146) 위에 그리고 채널 개구(510)의 측벽에 증착된다. 따라서, 제2 채널층(233)은 채널 개구부(510)의 측벽 위에 형성되고, 제2 채널층(233)과 채널 커넥터(140) 사이의 콘택(1033)이 제2 구조(146)의 상면 위에 형성된다.
하나 이상의 반도체 재료는 진성 폴리실리콘과 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다. 일 예에서, 하나 이상의 반도체 재료는 저압 CVD 공정을 이용하여 증착된 폴리실리콘 층을 포함한다. CVD, ALD, 또는 이들의 임의의 조합과 같은 다른 적절한 증착 공정이 제2 채널층(233)과 콘택(1033)을 형성하기 위해 적용될 수 있다. 일부 예에서, 제2 채널층(233)은 터널 절연층(234)의 측벽에 적절하게 형성되어 3 nm 내지 5 nm의 미리 결정된 두께를 가질 수 있다. 일 예에서, 제2 채널층(233)은 예를 들어 폴리실리콘 층의 품질을 개선하기 위해 추가로 어닐링(anneal)된다. 하나 이상의 반도체 재료는 영역(500)의 상면을 덮을 수 있다.
도 11과 도 14를 참조하면, S1492에서, 제2 절연층(232)이 제2 채널층(233) 위에 형성된다. 제2 절연층(232)은 영역(500)의 상면을 추가로 덮을 수 있다. 제2 절연층(232)은 채널 개구부(510)의 비어 있는 내부 공간 또는 방해받지 않는 공간을 포함하는 나머지 채널 개구부(510)를 채울 수 있다. 제2 절연층(232)은 하나 이상의 절연 재료, 예컨대 SiO2, SiN, SiON, 및 SiOCN 등을 포함할 수 있다. 제2 절연층(232)은 CVD, PVD, 및 ALD 중 하나 또는 이들의 조합을 수행하여 형성될 수 있다. 일 예에서, 제2 절연층(232)은 ALD를 이용하여 실리콘 산화물을 증착하여 형성될 수 있다. 일 예에서, S1490에서 영역(500)의 상면 위에 증착되는 임의의 과도한 반도체 재료와 영역(500)의 상면 위에 있는 임의의 과도한 제2 절연층(232)을 제거하기 위해 CMP와 같은 표면 평탄화 공정이 수행될 수 있다. 제2 절연층(232), 제2 채널층(233), 제2 게이트 유전체 구조(237), 및 상부 절연층(151)은 동일 평면 상에 있다.
일부 예에서, 제2 서브스트링(230)은 스트링(111)의 최상위 서브스트링이다. 도 12 내지 도 14를 참조하면, S1495에서, 제2 콘택(231)이 형성된다. 도 12를 참조하면, 제2 절연층(232)의 상부가 포토리소그래피 패터닝 공정과 후속 식각 공정에 의해 함몰된다. 이어서, 제2 절연층(232)의 함몰된 상부를 채우기 위해 콘택 층(1210)이 형성된다. 콘택 층(1210)은 상부 절연층(151)의 상면을 추가로 덮을 수 있다. 콘택 층(1210)은 폴리실리콘 또는 다른 적절한 재료를 포함하여 예를 들어 스트링(111)을 비트 라인에 전기적으로 연결할 수 있다. 콘택 층(1210)은 CVD, PVD, 및 ALD 중 하나 또는 이들의 조합을 수행하여 형성될 수 있다.
도 13을 참조하면, 표면 평탄화 공정(예를 들어, CMP)을 적용하여 상부 절연층(151)의 상면 위의 과도한 콘택 층(1210)을 제거할 수 있다. 표면 평탄화 공정이 완료될 때, 제2 절연층(232)의 함몰된 상부에 남아있는 콘택 층(1210)은 제2 콘택(231)을 형성한다. 그 후, 제2 콘택(231)은 비트 라인에 전기적으로 연결될 수 있다.
일부 실시예에서, 하나 이상의 서브스트링이 제2 서브스트링(230) 위에 형성되어 서브스트링(111)을 형성한다. 따라서, 제2 콘택(231)을 형성하지 않으면서 제2 서브스트링(230) 위에 하나 이상의 서브스트링을 제조하기 위해, 단계 S1420 내지 단계 S1492가 적절한 횟수만큼 반복될 수 있다. 또한, 단계 S1495가 스트링(111)의 최상위 서브스트링 위에 제2 콘택(231)을 제조하는 데 사용될 수 있다.
후속 처리 단계에서, 제2 희생층(253a-253c)이 제거되고 적절한 게이트 구조(153a-153c)로 대체될 수 있다. 또한, 제1 희생층(253d-253h)도 제거되고 적절한 게이트 구조(153d-153h)로 대체될 수 있다. 일부 예에서, 각각의 게이트 구조는 전술한 바와 같이 산화 알루미늄과 같은 high-K 층과 W와 같은 금속층을 포함한다.
일 예에서, 스트링(111)은 제1 서브스트링(130), 채널 커넥터(140), 및 제2 서브스트링(230)을 포함한다. 일 예에서, 각각의 서브스트링은 64개의 메모리 셀을 포함한다. 따라서, 반도체 소자(100)는 제1 덱(160), 인터덱 구조(148), 및 제2 덱(260)을 포함한다. 제1 덱(160)과 제2 덱(260) 각각이 64개의 메모리 셀 층을 가지고 있다. 제1 덱(160), 인터데크(148), 및 제2 덱(260)의 두께가 8 마이크론 내지 10 마이크론일 수 있다.
추가적인 단계들이 공정(1400) 전에, 공정(1400) 중에, 및 공정(1400) 후에 제공될 수 있고, 공정의 추가적인 실시예에 대해 전술한 단계 중 하나 이상의 단계가 다른 순서로 교체되거나, 제거되거나, 조정되거나, 및/또는 수행될 수 있다는 것을 유의하라. 후속 공정 단계에서, 다양한 추가적인 상호 연결 구조(예를 들어, 전도성 라인 및/또는 비아(via)를 가진 금속화 층)가 반도체 소자(100) 위에 형성될 수 있다. 이러한 상호 연결 구조는 기능 회로를 형성하기 위해 반도체 소자(100)를 다른 접촉 구조 및/또는 활성 소자와 전기적으로 연결할 수 있다. 보호막(passivation layer)과 입력/출력 구조 등과 같은 추가적인 디바이스 피처(device feature)도 형성될 수 있다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자라면 본 명세서에 소개된 이러한 실시예와 동일한 목적을 수행하거나 및/또는 이러한 실시예와 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 즉시 사용할 수 있다고 이해해야 한다. 당업자라면 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것, 및 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체, 및 변형이 이루어질 수 있다는 것도 이해해야 한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자라면 본 명세서에 소개된 이러한 실시예와 동일한 목적을 수행하거나 및/또는 이러한 실시예와 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 즉시 사용할 수 있다고 이해해야 한다. 당업자라면 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것, 및 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체, 및 변형이 이루어질 수 있다는 것도 이해해야 한다.

Claims (20)

  1. 반도체 소자(semiconductor device)로서,
    상기 반도체 소자는 상기 반도체 소자의 기판 위에 수직 방향을 따라 적층된 트랜지스터의 스트링(string)을 포함하고, 상기 스트링은,
    상기 수직 방향을 따라 연장되는 제1 채널층과 제1 게이트 유전체 구조를 포함하는 제1 채널 구조를 가진 트랜지스터의 제1 서브스트링;
    상기 제1 서브스트링 위에 배치된 채널 커넥터; 및
    상기 채널 커넥터 위에 적층된 트랜지스터의 제2 서브스트링 - 상기 제2 서브스트링은 상기 수직 방향을 따라 연장되는 제2 채널층과 제2 게이트 유전체 구조를 포함하는 제2 채널 구조를 가지고 있고, 상기 채널 커넥터는 상기 제2 게이트 유전체 구조 아래에 배치되고 상기 제1 채널층과 상기 제2 채널층을 전기적으로 연결함 -
    을 포함하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 채널 커넥터는 제1 구조와 제2 구조를 포함하고, 상기 제1 구조는 상기 제2 구조로 가득 채워진 오목 영역(recessed region)을 포함하며, 상기 제1 구조는 상기 제2 게이트 유전체 구조로부터 분리되어 있고, 상기 제2 구조는 상기 제2 게이트 유전체 구조에 인접하게 상기 제2 게이트 유전체 구조 아래에 배치되는, 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 구조는 상기 제1 채널층에 인접하고, 상기 제2 구조는 상기 제2 채널층에 인접하며, 상기 스트링의 채널층은 상기 채널 커넥터에 의해 전기적으로 연결된 상기 제1 채널층과 상기 제2 채널층을 포함하는, 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 게이트 유전체 구조는 상기 제2 채널층 위에 순차적으로 형성되는 터널 절연층, 전하 저장층(charge storage layer), 및 차단 절연층(blocking insulating layer)을 포함하는, 반도체 소자.
  5. 제1항에 있어서,
    상기 채널 커넥터는 제1 구조와 제2 구조를 포함하고;
    상기 제1 구조는 제1 오목부가 있는 제1 상면을 가지고 있고 상기 제1 채널층과 접촉하며;
    상기 제2 구조는 제2 오목부가 있는 제2 상면을 가지고 있고 상기 제2 채널층과 접촉하며, 상기 제2 게이트 유전체 구조는 상기 제2 상면에 배치되고, 상기 제2 상면은 상기 제1 상면 위에 배치되며;
    상기 제2 구조는 상기 제1 오목부에 배치되고;
    상기 제2 채널층은 상기 제2 오목부에 배치되는, 반도체 소자.
  6. 제1항에 있어서,
    상기 채널 커넥터는 상기 채널 커넥터의 상면에 형성된 오목부를 포함하고;
    상기 제2 게이트 유전체 구조는 상기 상면에 배치되며;
    상기 제2 채널층은 상기 오목부에 형성되는, 반도체 소자.
  7. 제1항에 있어서,
    상기 채널 커넥터는 제1 구조 위에 배치된 제2 구조를 포함하고, 상기 제2 구조는 상기 제2 채널 구조와 접촉하며, 상기 제2 구조는 에피텍셜 성장된 재료(epitaxially grown material)로 형성되는, 반도체 소자.
  8. 제1항에 있어서,
    상기 채널 커넥터는 폴리실리콘을 포함하는, 반도체 소자.
  9. 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링(string)을 제조하기 위한 방법으로서,
    상기 기판 위에, 수직 방향을 따라 연장되는 제1 채널층과 제1 게이트 유전체 구조를 포함하는 제1 채널 구조를 가진 트랜지스터의 제1 서브스트링을 형성하는 단계;
    트랜지스터의 제2 서브스트링의 제2 채널층과 상기 제1 채널층을 전기적으로 연결하기 위해 상기 제1 서브스트링 위에 채널 커넥터를 형성하는 단계; 및
    상기 채널 커넥터 위에 상기 제2 서브스트링을 형성하는 단계 - 상기 제2 서브스트링은 상기 수직 방향을 따라 연장되는 상기 제2 채널층과 제2 게이트 유전체 구조를 포함하는 제2 채널 구조를 가지고 있고, 상기 제2 게이트 유전체 구조는 상기 채널 커넥터 위에 형성됨 -
    를 포함하는 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  10. 제9항에 있어서,
    상기 제1 서브스트링 위에 채널 커넥터를 형성하는 단계는,
    상기 제1 서브스트링 위에 제1 구조를 형성하는 단계 - 상기 제1 구조는 오목 영역을 포함하고 있음 -; 및
    상기 오목 영역을 가득 채움으로써 제2 구조를 형성하는 단계
    를 포함하고,
    상기 채널 커넥터 위에 상기 제2 서브스트링을 형성하는 단계는,
    상기 제2 구조에 인접하게 그리고 상기 제2 구조 위에 상기 제2 게이트 유전체 구조를 형성하는 단계 - 상기 제2 게이트 유전체 구조는 상기 제2 구조에 의해 상기 제1 구조로부터 분리됨 -
    를 포함하는, 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  11. 제10항에 있어서,
    상기 제2 구조를 형성하는 단계는,
    상기 제1 구조의 오목 영역의 표면 위에 반도체 재료를 에피텍셜 성장(epitaxially grow)시킴으로써 상기 제2 구조를 형성하는 단계
    를 포함하는, 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  12. 제10항에 있어서,
    상기 제1 채널층과 접촉하는 상기 제1 구조를 형성하는 단계; 및
    상기 제2 구조 위에 배치되고 상기 제2 구조와 접촉하는 상기 제2 채널층을 형성하는 단계
    를 더 포함하는 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  13. 제9항에 있어서,
    상기 채널 커넥터를 형성하는 단계는,
    제1 오목부가 있는 제1 상면을 가지고 있고 상기 제1 채널층과 접촉하는 제1 구조를 형성하는 단계;
    상기 제1 오목부에 제2 구조를 형성하는 단계 - 상기 제2 구조는 제2 오목부가 있는 제2 상면을 가지고 있고, 상기 제2 상면은 상기 제1 상면 위에 있으며, 상기 제2 게이트 유전체 구조는 상기 제2 상면 위에 있음 -; 및
    상기 제2 오목부에 상기 제2 채널층을 형성하는 단계
    를 포함하는, 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  14. 제9항에 있어서,
    상기 채널 커넥터의 상면에 오목부를 형성하는 단계;
    상기 채널 커넥터의 상면에 상기 제2 게이트 유전체 구조를 형성하는 단계; 및
    상기 오목부에 상기 제2 채널층을 형성하는 단계
    를 포함하는 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  15. 제9항에 있어서,
    상기 채널 커넥터의 상면에 상기 제2 게이트 유전체 구조를 형성하는 단계; 및
    상기 제2 게이트 유전체 구조 위에 그리고 상기 채널 커넥터의 오목부 위에 상기 제2 채널층을 형성하는 단계
    를 더 포함하는 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  16. 제9항에 있어서,
    상기 수직 방향을 따라 적층되고 절연층에 의해 분리되는 복수의 제1 게이트 구조를 형성하는 단계 - 상기 제1 게이트 구조는 상기 제1 게이트 유전체 구조에 의해 상기 제1 채널층으로부터 분리됨 -; 및
    상기 수직 방향을 따라 적층되고 다른 절연층에 의해 분리되는 복수의 제2 게이트 구조를 형성하는 단계 - 상기 제2 게이트 구조는 상기 제2 게이트 유전체 구조에 의해 상기 제2 채널층으로부터 분리되고, 상기 제1 및 제2 게이트 구조는 상기 제1 및 제2 서브스트링의 각각의 트랜지스터의 동작을 제어하도록 구성됨 -
    를 더 포함하는 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  17. 제9항에 있어서,
    상기 채널 커넥터는 하나 이상의 반도체 재료를 포함하는, 반도체 소자의 기판 위에 반도체 소자의 트랜지스터의 스트링을 제조하기 위한 방법.
  18. 반도체 기억 장치(semiconductor memory device)로서,
    상기 반도체 기억 장치의 기판 위에 메모리 셀의 복수의 제1 서브스트링(substring)을 포함하는 메모리 셀의 제1 덱(deck) - 상기 복수의 제1 서브스트링은 각각 상기 기판 위에 수직 방향을 따라 연장되는 제1 채널층과 제1 게이트 유전체 구조를 포함하는 제1 채널 구조를 가지고 있음 -;
    복수의 채널 커넥터를 포함하는 인터덱 구조(inter-deck structure) - 상기 복수의 채널 커넥터는 상기 복수의 제1 서브스트링 위에 각각 배치됨 -; 및
    메모리 셀의 복수의 제2 서브스트링을 포함하는 메모리 셀의 제2 덱 - 상기 복수의 제2 서브스트링은 각각 상기 복수의 채널 커넥터 위에 적층되고, 상기 수직 방향을 따라 연장되는 제2 채널층과 제2 게이트 유전체 구조를 포함하는 제2 채널 구조를 가지고 있으며, 상기 채널 커넥터는 상기 각각의 제2 게이트 유전체 구조 아래에 배치되고 상기 각각의 제1 채널층과 상기 제2 채널층을 전기적으로 연결함 -
    을 포함하는 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 채널 커넥터는 각각 제1 구조와 제2 구조를 포함하고, 상기 제1 구조는 상기 제2 구조에 의해 가득 채워진 오목 영역(recessed region)을 포함하며, 상기 제2 게이트 유전체 구조는 상기 제2 구조와 인접하게 상기 제2 구조 위에 배치되고 상기 제2 구조를 통해 상기 제1 구조로부터 분리되는, 반도체 기억 장치.
  20. 제18항에 있어서,
    상기 채널 커넥터는 제1 구조와 제2 구조를 포함하고;
    상기 제1 구조는 제1 오목부가 있는 제1 상면을 가지고 있고, 상기 제1 채널층과 접촉하며;
    상기 제2 구조는 제2 오목부가 있는 제2 상면을 가지고 있고, 상기 제2 채널층과 접촉하며;
    상기 제2 구조는 상기 제1 오목부에 각각 배치되고;
    상기 제2 채널층은 상기 제2 오목부에 각각 배치되는, 반도체 기억 장치.
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