KR102391906B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 3차원 반도체 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 희생막들을 포함하는 적층 구조체를 형성하는 것; 상기 적층 구조체 상에 제1 포토레지스트 패턴을 형성하는 것; 및 상기 제1 포토레지스트 패턴을 마스크로 상기 적층 구조체의 일단을 식각하여, 상기 일단을 계단 형태로 형성하는 것을 포함한다. 상기 제1 포토레지스트 패턴은 화학식 1 내지 화학식 3의 단위들을 포함하는 공중합체를 함유한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 트리밍 공정에 대한 내성이 강화된 포토레지스트 패턴을 이용하여 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 희생막들을 포함하는 적층 구조체를 형성하는 것; 상기 적층 구조체 상에 제1 포토레지스트 패턴을 형성하는 것; 및 상기 제1 포토레지스트 패턴을 마스크로 상기 적층 구조체의 일단을 식각하여, 상기 일단을 계단 형태로 형성하는 것을 포함할 수 있다. 상기 제1 포토레지스트 패턴은, 하기 화학식 1 및 화학식 3의 단위들을 포함하는 공중합체를 함유할 수 있다.
[화학식 1]
Figure 112017024257338-pat00001
[화학식 2]
Figure 112017024257338-pat00002
상기 화학식 1 및 화학식 2에서, 상기 R1 및 R2는 각각 독립적으로 수소, 탄소수 1 내지 20의 탄화수소, 또는 -O-R11로 치환된 탄소수 1 내지 20의 탄화수소이고, 상기 R11은 C1-C10알킬, C2-C10알케닐, C2-C10알키닐, C6-C10아릴 또는 C3-C10사이클로알킬이고, 상기 p는 1 내지 10의 정수, 및 상기 q는 1 내지 10의 정수이며, 상기 공중합체는 1,000 내지 100,000의 중량 평균 분자량을 가질 수 있다.
상기 공중합체는 하기 화학식 3의 단위를 더 포함할 수 있다.
[화학식 3]
Figure 112017024257338-pat00003
상기 화학식 3에서, 상기 R3는 각각 독립적으로 수소, 탄소수 1 내지 20의 탄화수소, 또는 -O-R11로 치환된 탄소수 1 내지 20의 탄화수소이고, 상기 R11은 C1-C10알킬, C2-C10알케닐, C2-C10알키닐, C6-C10아릴 또는 C3-C10사이클로알킬이고, 상기 r은 1 내지 10의 정수일 수 있다.
상기 공중합체는 상기 단위들이 무작위로 중합된 랜덤 공중합체일 수 있다.
상기 제1 포토레지스트 패턴은, 감방사선성 산발생제을 더 함유하고, 상기 감방사선성 산발생제는 탄소수 1 내지 10의 플루오로알킬술폰산 이온을 음이온으로서 지닌 오늄염 화합물일 수 있다.
상기 일단을 상기 계단 형태로 형성하는 것은, 하기의 단계들을 하나의 사이클로 하여, 상기 사이클을 반복하는 것을 포함할 수 있다. 상기 제1 포토레지스트 패턴을 마스크로, 상기 제1 포토레지스트 패턴에 의해 노출된 적어도 하나의 상기 절연막들을 식각하는 것; 상기 적어도 하나의 절연막들 아래의 적어도 하나의 상기 희생막들을 식각하는 것; 및 상기 제1 포토레지스트 패턴을 트리밍하여, 그의 폭 및 높이를 줄이는 것.
상기 제1 포토레지스트 패턴을 트리밍 하는 것은: 상기 폭을 제1 길이만큼 줄이는 것; 및 상기 높이를 제2 길이만큼 줄이는 것을 포함할 수 있다. 상기 제2 길이는, 상기 제1 길이보다 크고 상기 제1 길이의 1.5배보다 작을 수 있다.
상기 사이클은 상기 적층 구조체의 최하층의 절연막 및 희생막이 식각될 때까지 반복될 수 있다.
상기 적층 구조체의 일단은, 셀 어레이 영역과 인접하는 제1 콘택 영역, 및 상기 제1 콘택 영역을 사이에 두고 상기 셀 어레이 영역과 이격된 제2 콘택 영역을 포함하고, 상기 제1 콘택 영역은 상기 제1 포토레지스트 패턴에 의해 상기 계단 형태로 형성되며, 상기 제조 방법은: 상기 적층 구조체 상에 상기 공중합체를 함유하는 제2 포토레지스트 패턴을 형성하는 것; 및 상기 제2 포토레지스트 패턴을 마스크로 상기 제2 콘택 영역을 식각하여, 상기 제2 콘택 영역을 계단 형태로 형성하는 것을 더 포함할 수 있다.
상기 적층 구조체의 일단은, 셀 어레이 영역과 인접하는 제1 콘택 영역, 및 상기 제1 콘택 영역을 사이에 두고 상기 셀 어레이 영역과 이격된 제2 콘택 영역을 포함하고, 상기 제1 콘택 영역은 상기 제1 포토레지스트 패턴에 의해 상기 계단 형태로 형성되며, 상기 제조 방법은: 상기 적층 구조체 상에, 하부막 및 제2 포토레지스트 패턴을 형성하는 것; 상기 제2 포토레지스트 패턴을 마스크로 상기 하부막을 식각하여, 하부 패턴을 형성하는 것; 및 상기 하부 패턴을 마스크로 상기 제2 콘택 영역을 식각하여, 상기 제2 콘택 영역을 계단 형태로 형성하는 것을 더 포함할 수 있다.
상기 하부막은 노볼락(novolac) 기반의 유기 고분자를 포함하며, 상기 제2 포토레지스트 패턴은 실리콘을 함유하는 고분자를 포함할 수 있다.
상기 적층 구조체의 셀 어레이 영역을 관통하여 상기 기판을 노출하는 채널 홀들을 형성하는 것; 및 각각의 상기 채널 홀들 내에, 그의 내벽을 덮는 게이트 절연막 및 채널 막을 순차적으로 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 희생막들을 선택적으로 제거하여 상기 절연막들 사이에 리세스 영역들을 형성하는 것; 및 상기 리세스 영역들을 채우는 게이트 전극들(LSL, WL1, WL2, USL)을 형성하는 것을 더 포함할 수 있다.
상기 게이트 전극들(LSL, WL1, WL2, USL)의 일단의 형태는, 상기 희생막들의 일단의 형태인 상기 계단 형태에 대응하고, 상기 제조 방법은, 적어도 하나의 상기 절연막들의 일단을 관통하여, 적어도 하나의 상기 게이트 전극들(LSL, WL1, WL2, USL)의 상기 일단과 전기적으로 연결되는 콘택을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 포토레지스트 조성물을 준비하는 것; 기판 상의 식각 대상막 상에, 상기 포토레지스트 조성물을 이용하여 포토레지스트 패턴을 형성하는 것; 및 상기 포토레지스트 패턴을 식각 마스크로 상기 식각 대상막을 식각하는 것을 포함할 수 있다. 상기 포토레지스트 조성물을 준비하는 것은, 치환 또는 비치환된 4-하이드록시스티렌(4-hydroxystyrene) 및 치환된 아크릴레이트를 함유하는 혼합물에 중합 반응을 수행하여, 공중합체를 형성하는 것을 포함하고, 상기 혼합물 내 4-하이드록시스티렌 : 아크릴레이트의 중량비는, 95:5 내지 60:40일 수 있다.
상기 공중합체는 1,000 내지 100,000의 중량 평균 분자량을 가지며, 하기 화학식 1 및 화학식 2의 단위들을 포함하고, 선택적으로 하기 화학식 3의 단위를 포함할 수 있다.
[화학식 1]
Figure 112017024257338-pat00004
[화학식 2]
Figure 112017024257338-pat00005
[화학식 3]
Figure 112017024257338-pat00006
상기 화학식 1 내지 화학식 3에서, 상기 R1 내지 R3는 각각 독립적으로 수소, 탄소수 1 내지 20의 탄화수소, 또는 -O-R11로 치환된 탄소수 1 내지 20의 탄화수소이고, 상기 R11은 C1-C10알킬, C2-C10알케닐, C2-C10알키닐, C6-C10아릴 또는 C3-C10사이클로알킬이고, 상기 p는 1 내지 10의 정수, 상기 q는 1 내지 10의 정수, 및 상기 r은 1 내지 10의 정수일 수 있다.
상기 제조 방법은, 상기 포토레지스트 패턴을 트리밍하여, 그의 폭을 제1 길이만큼 줄이고 그의 높이를 제2 길이만큼 줄이는 것을 더 포함할 수 있다. 상기 제2 길이는, 상기 제1 길이보다 크고 상기 제1 길이의 1.5배보다 작을 수 있다.
상기 제조 방법은, 상기 식각 공정과 상기 트리밍 공정을 반복하여, 상기 식각 대상막의 일단을 계단 형태로 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 트리밍 공정에서 수직적 식각에 대한 내성이 강화된 포토레지스트 패턴을 이용하여 계단식 구조를 갖는 3차원 메모리 장치를 형성할 수 있다. 이로써, 한번의 포토레지스트 공정을 통하여 많은 수의 계단 구조들을 형성할 수 있어 공정이 단순해질 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선을 따라 자른 단면도이다.
도 4 내지 도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선을 따라 자른 단면도들이다.
도 23 내지 도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선을 따라 자른 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CS), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CS)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CS)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 본 실시예들에 있어서, 상기 공통 소스 라인(CS)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 본 실시예들에 있어서, 상기 비트 라인들(BL)은 상기 공통 소스 라인(CS)과 교차하면서 수직적으로 이격될 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CS)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CS) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CS)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CS)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CS)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CS)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CS)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CS)과 상기 비트 라인들(BL) 사이에 배치되는, 하부 선택 라인(LSL), 복수 개의 워드 라인들(WL0-WL5) 및 상부 선택 라인(USL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선을 따라 자른 단면도이다.
기판(100)이 제공될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 불순물이 도핑된 공통 소스 영역들(CSL)을 포함할 수 있다. 상기 공통 소스 영역들(CSL)은, 상기 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 상기 공통 소스 영역들(CSL)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다.
기판(100) 상에, 절연막들(110) 및 게이트 전극들(LSL, WL1, WL2, USL)이 교대로 그리고 반복적으로 적층된 제1 적층 구조체들(ST1) 및 제2 적층 구조체들(ST2)이 배치될 수 있다. 상기 제2 적층 구조체들(ST2)은 상기 제1 적층 구조체들(ST1) 상에 각각 배치될 수 있다. 각각의 상기 적층 구조체들(ST1, ST2)은, 평면적 관점에서, 상기 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 각각의 상기 적층 구조체들(ST1, ST2)은 상기 제1 방향(D1)을 따라 배열될 수 있다.
상기 적층 구조체들(ST1, ST2) 사이의 상기 기판(100)에 상기 공통 소스 영역들(CSL)이 배치될 수 있다. 상기 기판(100)과 상기 제1 적층 구조체들(ST1) 사이에 하부 절연막(105)이 배치될 수 있다. 상기 하부 절연막(105)은, 일 예로, 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
상기 게이트 전극들(LSL, WL1, WL2, USL)은, 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)을 따라 적층될 수 있다. 상기 게이트 전극들(LSL, WL1, WL2, USL)은, 상기 게이트 전극들(LSL, WL1, WL2, USL) 사이에 배치된 상기 절연막들(110)에 의해 서로 수직적으로 분리될 수 있다. 일 예로, 각각의 상기 제1 적층 구조체들(ST1)의 상기 게이트 전극들(LSL, WL1)은, 하부 선택 라인(LSL) 및 제1 워드 라인들(WL1)을 포함할 수 있다. 각각의 상기 제2 적층 구조체들(ST2)의 상기 게이트 전극들(WL2, USL)은, 상부 선택 라인(USL) 및 제2 워드 라인들(WL2)을 포함할 수 있다. 일 예로, 상기 게이트 전극들(LSL, WL1, WL2, USL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 상기 절연막들(110)은 실리콘 산화막을 포함할 수 있다.
상기 하부 선택 라인(LSL)은 각각의 상기 제1 적층 구조체들(ST1)의 상기 게이트 전극들(LSL, WL1) 중 최하층의 게이트 전극일 수 있다. 상기 하부 선택 라인(LSL)은, 앞서 도 1을 참조하여 설명한 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 상부 선택 라인(USL)은 각각의 상기 제2 적층 구조체들(ST2)의 상기 게이트 전극들(WL2, USL) 중 최상층의 게이트 전극일 수 있다. 상기 상부 선택 라인(USL)은, 앞서 도 1을 참조하여 설명한 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 상기 제1 및 제2 워드 라인들(WL1, WL2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다.
각각의 상기 적층 구조체들(ST1, ST2)은 셀 어레이 영역(CAR), 제1 콘택 영역(CTR1) 및 제2 콘택 영역(CTR2)을 포함할 수 있다. 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)은 상기 적층 구조체(ST1, ST2)의 적어도 한 일단에 배치될 수 있다. 여기서, 상기 제1 콘택 영역(CTR1)은 상기 제1 적층 구조체(ST1)의 일단의 영역일 수 있으며, 상기 제2 콘택 영역(CTR2)은 상기 제2 적층 구조체(ST2)의 일단의 영역일 수 있다. 일 예로, 상기 제2 콘택 영역(CTR2)은 상기 셀 어레이 영역(CAR)과 인접할 수 있다. 상기 제1 콘택 영역(CTR1)은 상기 제2 콘택 영역(CTR2)을 사이에 두고 상기 셀 어레이 영역(CAR)과 이격될 수 있다.
각각의 상기 적층 구조체들(ST1, ST2)은, 이들의 상기 게이트 전극들(LSL, WL1, WL2, USL)과 주변 로직 구조체 간의 전기적 연결을 위해, 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)의 수직적 높이는 상기 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 상기 적층 구조체(ST1, ST2)는 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)에서 경사진 프로파일(sloped profile)을 가질 수 있다.
상기 제1 콘택 영역(CTR1)의 상기 게이트 전극들(LSL, WL1)은 상기 기판(100)의 상면으로부터 상기 제3 방향(D3)으로 멀어질수록, 이들의 평면적 면적이 감소될 수 있다. 따라서, 상기 게이트 전극들(LSL, WL1) 중 최하층의 상기 하부 선택 라인(LSL)의 면적은 가장 클 수 있다. 상기 제2 콘택 영역(CTR2)의 상기 게이트 전극들(WL2, USL)은 상기 기판(100)의 상면으로부터 상기 제3 방향(D3)으로 멀어질수록, 이들의 평면적 면적이 감소될 수 있다. 따라서, 상기 게이트 전극들(WL2, USL) 중 최상층의 상기 상부 선택 라인(USL)의 면적은 가장 작을 수 있다.
상기 기판(100) 전면에 상기 적층 구조체들(ST1, ST2)을 덮는 제1 층간 절연막(180)이 배치될 수 있다. 상기 제1 층간 절연막(180)은 평탄화된 상면을 가지며, 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)을 덮을 수 있다. 상기 제1 층간 절연막(180) 상에 제2 층간 절연막(190)이 배치될 수 있다.
상기 적층 구조체(ST1, ST2)의 셀 어레이 영역(CAR)를 관통하는 복수의 채널 홀들(CH)이 배치될 수 있다. 복수의 채널 막들(135)이 각각 상기 채널 홀들(CH)의 내벽을 따라 상기 기판(100)을 향하여 연장될 수 있다. 상기 채널 막들(135)은 상기 기판(100)과 전기적으로 연결될 수 있다. 즉, 상기 채널 막들(135)은 상기 기판(100)의 상면과 직접 접촉할 수 있다. 상기 채널 막들(135)은, 평면적 관점에서, 상기 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 상기 채널 막들(135)은 상기 제2 방향(D2)을 따라 일 방향으로 배열될 수도 있다. 다른 예로, 상기 채널 막들(135)은 상기 제2 방향(D2)을 따라 지그재그 형태로 배열될 수도 있다.
일 예로, 상기 채널 막들(135)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 다른 예로, 상기 채널 막들(135)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다.
상기 채널 막들(135)은 언도프트 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 상기 채널 막들(135)은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 채널 막들(135)은 실리콘을 포함할 수 있다. 상기 채널 막들(135)의 내부는 매립 절연 패턴(150)으로 채워질 수 있다. 일 예로, 상기 매립 절연 패턴(150)은 실리콘 산화막을 포함할 수 있다.
상기 적층 구조체들(ST1, ST2)과 상기 채널 막들(135) 사이에 게이트 절연막들(145)이 개재될 수 있다. 즉, 각각의 상기 게이트 절연막들(145)은 상기 채널 홀(CH)의 내벽을 직접 덮을 수 있다. 상기 게이트 절연막들(145)은 상기 제3 방향(D3)을 따라 연장될 수 있다. 상기 게이트 절연막들(145)은 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다.
각각의 상기 게이트 절연막들(145)은 하나의 박막 또는 복수의 박막들을 포함할 수 있다. 일 실시예로, 상기 게이트 절연막(145)은 전하 트랩형 플래시 메모리 트랜지스터의 터널 절연막 및 전하 저장막을 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 상기 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 상기 전하 저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 상기 터널 절연막은 상기 채널 막(135)과 직접 접촉할 수 있다. 한편, 도시되진 않았지만, 각각의 상기 게이트 전극들(LSL, WL1, WL2, USL)과 상기 전하 저장막 사이에 블로킹 절연막이 개재될 수 있다. 상기 블로킹 절연막은 각각의 상기 게이트 전극들(LSL, WL1, WL2, USL)과 상기 절연막(110) 사이로 연장될 수 있다. 상기 블로킹 절연막은 상기 터널 절연막보다 작고 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 상기 블로킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
다른 실시예로, 상기 게이트 절연막(145)은 상기 터널 절연막, 상기 전하 저장막, 및 상기 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은 상기 채널 막(135)과 직접 접촉할 수 있고, 상기 블로킹 절연막은 상기 게이트 전극들(LSL, WL1, WL2, USL)과 직접 접촉할 수 있다. 상기 전하 저장막은 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재될 수 있다. 이때, 상기 게이트 전극들(LSL, WL1, WL2, USL)은 상기 절연막들(110)과 직접 접촉할 수 있다.
매립 절연막(170)이, 서로 인접하는 상기 적층 구조체들(ST1, ST2) 사이의 트렌치들(TR)을 채울 수 있다. 상기 매립 절연막(170)은 실리콘 산화막을 포함할 수 있다.
각각의 상기 채널 막들(135)의 상부는 드레인 영역(DR)을 포함할 수 있다. 상기 채널 막들(135)의 상기 드레인 영역들(DR)과 각각 접촉하는 도전 패드들(160)이 배치될 수 있다. 상기 제2 층간 절연막(190)이 상기 도전 패드들(160)을 덮을 수 있다. 상기 제2 층간 절연막(190)을 관통하여 상기 도전 패드들(160)과 각각 전기적으로 연결되는 비트 라인 콘택 플러그들이 배치될 수 있다. 상기 비트 라인 콘택 플러그들 상에 비트 라인들(BL)이 배치될 수 있다. 각각의 상기 비트 라인들(BL)은 복수개의 상기 비트 라인 플러그들(BPLG)을 통해 복수개의 상기 도전 패드들(160)과 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다.
상기 제1 및 제2 콘택 영역들(CTR1, CTR2) 상에, 상기 게이트 전극들(LSL, WL1, WL2, USL)과 주변 로직 구조체를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다.
구체적으로 상기 제1 콘택 영역(CTR1) 상에는, 상기 제1 및 제2 층간 절연막들(180, 190)을 관통하여 상기 게이트 전극들(LSL, WL1)의 일단들에 각각 접속되는 제1 콘택 플러그들(PLG1)이 배치될 수 있다. 그리고, 상기 제2 콘택 영역(CTR2) 상에는, 상기 제1 및 제2 층간 절연막들(180, 190)을 관통하여 상기 게이트 전극들(WL2, USL)의 일단들에 각각 접속되는 제2 콘택 플러그들(PLG2)이 배치될 수 있다. 상기 제1 및 제2 콘택 플러그들(PLG1, PLG2)은, 상기 셀 어레이 영역(CAR)에 인접할수록 이들의 수직적 길이가 감소될 수 있다. 상기 제1 및 제2 콘택 플러그들(PLG1, PLG2)의 상면들은 공면을 이룰 수 있다.
이에 더하여, 상기 제1 콘택 영역(CTR1)의 상기 제2 층간 절연막(190) 상에 상기 제1 콘택 플러그들(PLG1)과 전기적으로 연결되는 제1 연결 라인들(CL1)이 배치될 수 있다. 상기 제2 콘택 영역(CTR2)의 상기 제2 층간 절연막(190) 상에 제2 콘택 플러그들(PLG2)과 전기적으로 연결되는 제2 연결 라인들(CL2)이 배치될 수 있다.
도 4 내지 도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선을 따라 자른 단면도들이다.
도 2 및 도 4를 참조하면, 기판(100) 상에 희생막들(HL1, HL2) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여, 적층 구조체(ST1, ST2)가 형성될 수 있다. 구체적으로, 상기 적층 구조체(ST1, ST2)는, 상기 기판(100) 상의 제1 적층 구조체(ST1), 및 상기 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 상기 제1 적층 구조체(ST1)는 제1 희생막들(HL1)을 포함할 수 있고, 상기 제2 적층 구조체(ST2)는 제2 희생막들(HL2)을 포함할 수 있다.
일 예로, 상기 희생막들(HL1, HL2)은 동일한 두께를 가지도록 형성될 수 있다. 다른 예로, 상기 희생막들(HL1, HL2) 중 최하층 및 최상층의 희생막들(HL1, HL2)은 그것들 사이에 위치한 희생막들(HL1, HL2)에 비해 두껍게 형성될 수 있다. 상기 절연막들(110)은 동일한 두께를 가지거나, 상기 절연막들(110) 중 일부는 두께가 다를 수도 있다.
상기 희생막들(HL1, HL2) 및 상기 절연막들(110)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 상기 희생막들(HL1, HL2)은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘막으로 형성될 수 있다. 상기 희생막들(HL1, HL2)은 다결정 구조 또는 단결정 구조를 포함할 수 있다. 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다.
이에 더하여, 상기 기판(100)과 상기 제1 적층 구조체(ST1) 사이에 하부 절연막(105)이 형성될 수 있다. 상기 하부 절연막(105)은 상기 희생막들(HL1, HL2) 및 상기 절연막들(110)에 대하여 높은 선택비를 가지는 물질로 형성될 수 있다. 일 예로, 상기 하부 절연막(105)은 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 희생막들(HL1, HL2) 및 상기 절연막들(110)보다 얇은 두께를 가지도록 형성될 수 있다.
도 2 및 도 5를 참조하면, 상기 적층 구조체(ST1, ST2)를 관통하여 상기 기판(100)을 노출하는 채널 홀들(CH)이 형성될 수 있다. 상기 채널 홀들(CH)은, 앞서 도 2 및 도 3을 참조하여 설명한 채널 막들(135)과 같이 배치될 수 있다.
상기 채널 홀들(CH)을 형성하는 것은, 상기 적층 구조체(ST1, ST2) 상에 상기 채널 홀들(CH)이 형성될 영역을 정의하는 개구부들을 갖는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 적층 구조체(ST1, ST2)를 식각하는 것을 포함할 수 있다. 이 후, 상기 마스크 패턴들이 제거될 수 있다. 한편, 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다.
도 2 및 도 6을 참조하면, 각각의 상기 채널 홀들(CH)의 내벽을 차례로 덮는 게이트 절연막(145) 및 채널 막(135)이 형성될 수 있다. 일 예로, 상기 게이트 절연막(145)은 터널 절연막 및 전하 저장막을 포함할 수 있다. 다른 예로, 상기 게이트 절연막(145)은 블로킹 절연막을 더 포함할 수 있다. 이때, 상기 블로킹 절연막은 상기 희생막들(HL1, HL2)과 상기 전하 저장막 사이에 개재될 수 있다. 상기 게이트 절연막(145) 및 상기 채널 막(135)은 각각 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 이어서, 각각의 상기 채널 홀들(CH)을 완전히 채우는 매립 절연 패턴(150)이 형성될 수 있다.
도 2 및 도 7을 참조하면, 상기 제2 적층 구조체(ST2) 상에 제1 포토레지스트 패턴(PR1)이 형성될 수 있다. 상기 제1 포토레지스트 패턴(PR1)은, 상기 채널 막들(135)이 위치하는 셀 어레이 영역(CAR), 및 상기 셀 어레이 영역(CAR)과 인접하는 제2 콘택 영역(CTR2) 상에 형성될 수 있다. 상기 제1 포토레지스트 패턴(PR1)은, 상기 제2 콘택 영역(CTR2)을 사이에 두고 상기 셀 어레이 영역(CAR)과 이격된 제1 콘택 영역(CTR1)을 노출시킬 수 있다.
구체적으로, 상기 제1 포토레지스트 패턴(PR1)을 형성하는 것은, 포토레지스트 조성물을 준비하는 것, 상기 포토레지스트 조성물을 상기 기판(100) 전면 상에 도포하여 포토레지스트막을 형성하는 것, 및 상기 포토레지스트막을 노광 및 현상하여 상기 제1 포토레지스트 패턴(PR1)을 형성하는 것을 포함할 수 있다.
상기 포토레지스트 조성물을 준비하는 것은, 치환 또는 비치환된 4-하이드록시스티렌(4-hydroxystyrene) 및 아크릴레이트(acrylate)를 함유하는 혼합물에 중합 반응을 수행하여, 공중합체를 합성하는 것을 포함할 수 있다. 4-하이드록시스티렌 또는 아크릴레이트는, 후술할 탄화수소로 치환될 수 있다. 여기서, 중합 반응 전, 상기 혼합물 내 4-하이드록시스티렌 : 아크릴레이트의 중량비는, 95:5 내지 60:40일 수 있다. 보다 구체적으로, 상기 혼합물 내 4-하이드록시스티렌 : 아크릴레이트의 중량비는 90:10 내지 80:20일 수 있다.
합성된 상기 공중합체는 하기 화학식 1 및 화학식 2의 단위들을 포함할 수 있다. 합성된 상기 공중합체는 선택적으로 하기 화학식 3의 단위를 더 포함할 수 있다.
[화학식 1]
Figure 112017024257338-pat00007
[화학식 2]
Figure 112017024257338-pat00008
[화학식 3]
Figure 112017024257338-pat00009
상기 화학식 1 내지 화학식 3에서, 상기 R1 내지 R3는 각각 독립적으로 수소, 또는 치환 또는 비치환된 탄소수 1 내지 20의 탄화수소(hydrocarbyl group)일 수 있다. 상기 탄화수소는, 알킬, 알케닐, 알키닐, 사이클로알킬, 알킬로 치환된 사이클로알킬, 아릴, 아랄킬(aralkyl) 및 알칼릴(alkaryl)으로 이루어진 군에서 선택될 수 있다. 상기 탄화수소는 -O-R11로 치환될 수 있다. 상기 R11은 C1-C10알킬, C2-C10알케닐, C2-C10알키닐, C6-C10아릴 또는 C3-C10사이클로알킬이다. 일 예로, 상기 탄화수소는 알콕시로 치환될 수 있다. 상기 탄화수소는, 하나 이상의 알킬 에테르기(alkyl ether group) 또는 알킬렌 옥시기(alkylene oxy group)를 갖는 알킬 에테르(alkyl ether)일 수 있다. 상기 알킬 에테르기는, 에톡시, 프로폭시 및 부톡시로 이루어진 군에서 선택될 수 있다. 상기 p는 1 내지 10의 정수, 상기 q는 1 내지 10의 정수, 및 상기 r은 1 내지 10의 정수일 수 있다. 상기 p의 분율(p/(p+q+r))은 0.4 내지 0.6일 수 있고, 상기 q의 분율(q/(p+q+r))은 0.5 내지 0.2일 수 있고, 상기 r의 분율(r/(p+q+r))은 0.2 내지 0.4일 수 있다. 상기 공중합체는 1,000 내지 100,000의 중량 평균 분자량을 가질 수 있다.
예를 들어, 상기 공중합체는 하기 화학식 5의 고분자를 포함할 수 있다.
[화학식 5]
Figure 112017024257338-pat00010
상기 화학식 5의 P : q : r의 비는 55 : 15 : 30이다. 상기 화학식 5의 공중합체는 15,000의 중량 평균 분자량(Mw)을 가진다. 상기 화학식 5의 공중합체는 프리 라디칼 중합(free radical polymerization)으로 제조될 수 있으나, 이에 제한되지 않는다. 다른 예로, 상기 공중합체는 음이온 중합(anion polymerization)으로 제조될 수 있다.
상기 포토레지스트 조성물을 준비하는 것은, 합성된 상기 공중합체를 유기용매 내에서 감방사선성 산발생제(radiation-sensitive acid-generating compound), 및 3차 지방족 아민화합물(trialkanolamine)과 혼합하는 것을 포함할 수 있다.
상기 감방사선성 산발생제는 활성광선의 조사에 의해 해리되어 산을 발생하는 화합물일 수 있다. 상기 감방사선성 산발생제는 탄소수 1 내지 10의 플루오로알킬술폰산 이온을 음이온으로서 지닌 오늄염 화합물(onium salt compound)일 수 있다. 일 예로, 상기 감방사선성 산발생제는, 디페닐이오드오니움 트리플루오르메탄슬포네이트 및 노나플루오르부탄슬포네이트(diphenyliodonium trifluoromethanesulfonate and nonafluorobutanesulfonate), 또는 비스(4-터트-부틸페닐)이오드오니움트리플루오르메탄슬포네이트 및 노나플루오르부탄술포네이트(bis(4-tert-butylphenyl)iodonium trifluoromethanesulfonate and nonafluorobutanesulfonate)를 포함할 수 있다.
상기 3차 지방족 아민화합물은, 활성광선을 노광한 후에 포토레지스트 패턴의 단면 프로파일을 향상시키고 이의 안정성을 향상시킬 수 있다. 일 예로, 상기 3차 지방족 아민화합물은 트리메틸아민, 트리에틸아민, 트리-n-프로필아민, 트리이소프로필아민, 트리-n-부틸아민, 트리이소부틸아민, 트리-tert-부틸아민, 트리펜틸아민, 트리에탄올아민, 트리부탄올아민, 또는 이들의 조합을 포함할 수 있다.
상기 포토레지스트 조성물 내에서, 상기 공중합체 100 중량부에 대하여 상기 감방사선성 산발생제는 1 내지 10중량부일 수 있고, 상기 3차 지방족 아민화합물은 0.01 내지 1중량부일 수 있다.
그 외 포토레지스트 막의 성능을 개선하기 위해서, 상기 포토레지스트 조성물에 부가적 수지(auxiliary resin), 가소제, 안정제, 착색제 및 계면활성제 등을 더 첨가할 수 있다.
도 2 및 도 8을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 상기 제2 콘택 영역(CTR2)의 최상층의 상기 절연막(110) 및 최상층의 상기 제2 희생막(HL2)을 순차적으로 식각할 수 있다. 식각된 상기 절연막(110) 및 식각된 상기 제2 희생막(HL2)은, 이들 아래의 다른 절연막(110) 및 다른 제2 희생막(HL2)을 노출시킬 수 있다.
도 2 및 도 9를 참조하면, 상기 제1 포토레지스트 패턴(PR1)에 대하여 트리밍(trimming) 공정이 수행될 수 있다. 즉, 상기 제1 포토레지스트 패턴(PR1)에 대하여 등방성 식각 공정이 수행될 수 있다. 이로써 상기 제1 포토레지스트 패턴(PR1)의 폭 및 높이가 줄어들 수 있다. 구체적으로, 상기 트리밍 공정 동안, 상기 제1 포토레지스트 패턴(PR1)의 폭은 제1 길이(T1)만큼 줄어들 수 있고 높이는 제2 길이(T2)만큼 줄어들 수 있다.
상기 트리밍 공정은, 상기 제1 포토레지스트 패턴(PR1)을 선택적으로 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 이러한 습식 식각의 특성상, 상기 제1 포토레지스트 패턴(PR1)의 폭이 줄어드는 길이 보다 상기 제1 포토레지스트 패턴(PR1)의 높이가 줄어드는 길이가 더 클 수 있다. 이는, 상기 제1 포토레지스트 패턴(PR1)의 상면이 노출되는 면적이 상기 제1 포토레지스트 패턴(PR1)의 측벽이 노출되는 면적보다 더 크기 때문이다.
한편, 본 발명의 실시예들에 따른 상기 포토레지스트 조성물을 이용할 경우, 상기 제1 포토레지스트 패턴(PR1)의 높이가 줄어드는 것을 최소화할 수 있다. 구체적으로, 상기 트리밍 공정 동안 줄어든 상기 제2 길이(T2)는, 상기 제1 길이(T1)보다 크고 상기 제1 길이(T1)의 1.5배보다 작을 수 있다. 만약, 상기 화학식 1 내지 화학식 3에서, 상기 p, q, r의 범위가 이를 벗어날 경우, 상기 제2 길이(T2)는 상기 제1 길이(T1)의 1.5배보다 더 클 수 있다.
앞서 도 8 및 도 9를 참조하여 설명한 단계들은, 상기 제2 콘택 영역(CTR2)의 측벽을 계단식 구조로 형성하기 위한 하나의 사이클을 구성할 수 있다. 즉, 상기 사이클은, 상기 제1 포토레지스트 패턴(PR1)을 마스크로, 상기 제1 포토레지스트 패턴(PR1)에 의해 노출된 적어도 하나의 상기 절연막들(110) 및 적어도 하나의 상기 제2 희생막들(HL2)을 식각하는 것, 및 상기 제1 포토레지스트 패턴(PR1)을 트리밍하여, 그의 폭 및 높이를 줄이는 것을 포함할 수 있다. 상기 사이클이 반복되는 것을 아래에서 설명한다.
도 2 및 도 10을 참조하면, 크기가 한번 줄어든 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 상기 최상층의 절연막(110)을 식각할 수 있다. 이와 동시에, 상기 최상층의 절연막(110) 및 제2 희생막(HL2)에 의해 노출된 이들 아래의 절연막(110)이 함께 식각될 수 있다. 이어서, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 상기 최상층의 제2 희생막(HL2)을 식각할 수 있다. 이와 동시에, 상기 최상층의 제2 희생막(HL2)에 의해 노출된 이 아래의 제2 희생막(HL2)이 함께 식각될 수 있다. 식각된 상기 절연막들(110) 및 식각된 상기 제2 희생막들(HL2)은, 이들 아래의 다른 절연막(110) 및 다른 제2 희생막(HL2)을 노출시킬 수 있다.
도 2 및 도 11을 참조하면, 상기 제1 포토레지스트 패턴(PR1)에 대하여 트리밍 공정이 다시 수행될 수 있다. 상기 트리밍 공정 동안, 상기 제1 포토레지스트 패턴(PR1)의 폭은 상기 제1 길이(T1)만큼 줄어들 수 있고 높이는 상기 제2 길이(T2)만큼 줄어들 수 있다. 이로써, 상기 사이클이 한번 더 반복됨을 확인할 수 있다.
도 2 및 도 12를 참조하면, 상기 제2 콘택 영역(CTR2)의 최하층의 상기 절연막(110) 및 상기 제2 희생막(HL2)이 식각될 때까지 상기 사이클을 반복할 수 있다. 이로써, 상기 제1 콘택 영역(CTR1)의 최상층의 상기 절연막(110)의 상면의 일부가 노출될 수 있다.
상기 제1 포토레지스트 패턴(PR1)을 이용한 상기 사이클의 반복을 통하여, 상기 제2 적층 구조체(ST2)의 일단(즉, 상기 제2 콘택 영역(CTR2))은 계단식 구조를 가질 수 있다. 이와 함께, 반복된 트리밍 공정으로 인하여 상기 제1 포토레지스트 패턴(PR1)의 크기는 매우 작아질 수 있다.
도 2 및 도 13을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 제거한 뒤, 상기 적층 구조체(ST1, ST2)를 덮는 포토레지스트막(PL)이 형성될 수 있다. 상기 포토레지스트막(PL)은, 앞서 설명한 상기 포토레지스트 조성물을 상기 기판(100) 전면 상에 도포함으로써 형성될 수 있다. 상기 포토레지스트막(PL)은 균일한 두께로 형성될 수 있으므로, 상기 제2 콘택 영역(CTR2) 상에서 경사질 수 있다.
도 2 및 도 14를 참조하면, 상기 포토레지스트막(PL)을 노광 및 현상하여, 제2 포토레지스트 패턴(PR2)이 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)은, 상기 셀 어레이 영역(CAR), 상기 제2 콘택 영역(CTR2), 및 상기 제1 콘택 영역(CTR1) 상에 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)은, 상기 제1 콘택 영역(CTR1) 밖의 상기 절연막들(110) 및 상기 제1 희생막들(HL1)을 노출시킬 수 있다.
도 2 및 도 15를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 상기 제1 콘택 영역(CTR1)의 최상층의 상기 절연막(110) 및 최상층의 상기 제1 희생막(HL1)을 순차적으로 식각할 수 있다. 식각된 상기 절연막(110) 및 식각된 상기 제1 희생막(HL1)은, 이들 아래의 다른 절연막(110) 및 다른 제1 희생막(HL1)을 노출시킬 수 있다.
도 2 및 도 16을 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 대하여 트리밍 공정이 수행될 수 있다. 상기 트리밍 공정 동안, 상기 제2 포토레지스트 패턴(PR2)의 폭은 제1 길이(T1)만큼 줄어들 수 있고 높이는 제2 길이(T2)만큼 줄어들 수 있다.
즉, 앞서 도 15 및 도 16을 참조하여 설명한 단계들은, 앞서 도 8 및 도 9를 참조하여 설명한 하나의 사이클과 동일할 수 있다. 이어서, 상기 사이클은 반복될 수 있다.
도 2 및 도 17을 참조하면, 크기가 한번 줄어든 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 상기 최상층의 절연막(110)을 식각할 수 있다. 이와 동시에, 상기 최상층의 절연막(110) 및 제1 희생막(HL1)에 의해 노출된 이들 아래의 절연막(110)이 함께 식각될 수 있다. 이어서, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 상기 최상층의 제1 희생막(HL1)을 식각할 수 있다. 이와 동시에, 상기 최상층의 제1 희생막(HL1)에 의해 노출된 이 아래의 제1 희생막(HL1)이 함께 식각될 수 있다.
도 2 및 도 18을 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 대하여 트리밍 공정이 다시 수행될 수 있다. 이로써, 상기 사이클이 한번 더 반복됨을 확인할 수 있다.
도 2 및 도 19를 참조하면, 상기 제1 콘택 영역(CTR1)의 최하층의 상기 절연막(110) 및 상기 제1 희생막(HL1)이 식각될 때까지 상기 사이클을 반복할 수 있다. 이로써, 상기 하부 절연막(105)의 상면의 일부가 노출될 수 있다. 상기 제2 포토레지스트 패턴(PR2)을 이용한 상기 사이클의 반복을 통하여, 상기 제1 적층 구조체(ST1)의 일단(즉, 상기 제1 콘택 영역(CTR1))은 계단식 구조를 가질 수 있다. 이와 함께, 반복된 트리밍 공정으로 인하여 상기 제2 포토레지스트 패턴(PR2)의 크기는 매우 작아질 수 있다.
도 2 및 도 20을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 뒤, 상기 기판(100) 상에 상기 적층 구조체(ST1, ST2)를 덮는 제1 층간 절연막(180)이 형성될 수 있다. 상기 제1 층간 절연막(180)은 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)을 덮도록 형성될 수 있다. 상기 제1 층간 절연막(180)을 평탄화하여, 상기 제2 적층 구조체(ST2)의 상면을 노출시킬 수 있다.
이어서, 상기 적층 구조체(ST1, ST2)를 패터닝하여, 인접하는 채널 홀들(CH) 사이에 상기 기판(100)을 노출시키는 트렌치들(TR)이 형성될 수 있다. 구체적으로, 상기 트렌치들(TR)을 형성하는 것은, 상기 적층 구조체(ST1, ST2) 상에 상기 트렌치들(TR)이 형성될 평면적 위치를 정의하는 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 적층 구조체(ST1, ST2)를 식각하는 것을 포함할 수 있다.
상기 트렌치들(TR)은 상기 희생막들(HL1, HL2) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 수직적 깊이에 있어서, 상기 트렌치들(TR)은 상기 하부 절연막(105)의 측벽을 노출시키도록 형성될 수 있다. 또한, 도시되진 않았지만, 상기 트렌치들(TR)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 수직적 거리에 따라 다른 폭을 가질 수 있다.
상기 트렌치들(TR)이 형성됨에 따라, 상기 적층 구조체(ST1, ST2)는 복수개로 나뉘어질 수 있다. 각각의 상기 적층 구조체들(ST1, ST2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 하나의 상기 적층 구조체(ST1, ST2)는 복수의 상기 채널 막들(135)에 의해 관통될 수 있다.
도 2 및 도 21을 참조하면, 상기 트렌치들(TR)에 의하여 노출된 상기 희생막들(HL1, HL2)을 선택적으로 제거하여 리세스 영역들(155)이 형성될 수 있다. 상기 리세스 영역들(155)은 상기 희생막들(HL1, HL2)이 제거된 영역들에 해당될 수 있다. 상기 희생막들(HL1, HL2)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 상기 희생막들(HL1, HL2)의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 리세스 영역들(155)에 의하여 상기 게이트 절연막(145)의 측벽의 일부들이 노출될 수 있다.
도 2 및 도 22를 참조하면, 상기 리세스 영역들(155)을 채우는 게이트 전극들(LSL, WL1, WL2, USL)이 형성될 수 있다. 구체적으로, 상기 게이트 전극들(LSL, WL1, WL2, USL)을 형성하는 것은, 상기 리세스 영역들(155)을 채우는 도전막을 형성한 뒤, 상기 리세스 영역들(155) 외부에 형성된 상기 도전막을 제거하는 것을 포함할 수 있다.
상기 게이트 전극들(LSL, WL1, WL2, USL)이 형성된 후, 상기 기판(100)에 공통 소스 영역들(CSL)이 형성될 수 있다. 상기 공통 소스 영역들(CSL)은 이온 주입 공정을 통해 형성될 수 있고, 상기 트렌치들(TR)에 의해 노출된 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소스 영역들(CSL)은 상기 기판(100)과 PN 접합을 구성할 수 있다. 이어서, 이온 주입 공정을 통해 상기 채널 막들(135)의 상부에 드레인 영역들(DR)이 각각 형성될 수 있다.
만약, 상기 게이트 절연막(145)이 터널 절연막 및 전하 저장막을 포함할 경우, 상기 게이트 전극들(LSL, WL1, WL2, USL)을 형성하기 이전에 상기 리세스 영역들(155)의 일부를 채우는 블로킹 절연막(미도시)을 추가로 형성할 수 있다. 이후, 상기 블로킹 절연막 상에 상기 리세스 영역들(155)을 완전히 채우는 상기 게이트 전극들(LSL, WL1, WL2, USL)이 형성될 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 트렌치들(TR)을 채우는 매립 절연막(170)이 형성될 수 있다. 상기 매립 절연막(170)은 실리콘 산화막을 포함할 수 있다.
상기 채널 막들(135)의 상면과 접하는 도전 패드들(160)이 각각 형성될 수 있다. 이어서, 상기 매립 절연막(170), 상기 도전 패드들(160) 및 상기 제1 층간 절연막(180)을 덮는 제2 층간 절연막(190)이 형성될 수 있다. 상기 제2 층간 절연막(190)을 관통하여, 상기 도전 패드들(160)과 접하는 비트 라인 플러그들(BPLG)이 형성될 수 있다.
한편, 상기 제2 층간 절연막(190)을 관통하여, 상기 제1 콘택 영역(CTR1)의 상기 게이트 전극들(LSL, WL1)과 각각 접속되는 제1 콘택 플러그들(PLG1)이 형성될 수 있다. 상기 제2 층간 절연막(190)을 관통하여, 상기 제2 콘택 영역(CTR2)의 상기 게이트 전극들(WL2, USL)과 각각 접속되는 제2 콘택 플러그들(PLG2)이 형성될 수 있다.
상기 제2 층간 절연막(190) 상에, 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성될 수 있다. 각각의 상기 비트 라인들(BL)은 복수개의 상기 비트 라인 플러그들(BPLG)을 서로 연결시킬 수 있다. 이에 더하여, 상기 제2 층간 절연막(190) 상에, 상기 제1 및 제2 콘택 플러그들(PLG1, PLG2)와 각각 접하는 제1 및 제2 연결 라인들(CL1, CL2)이 형성될 수 있다.
본 발명의 실시예들에 따른 PHS 기반의 포토레지스트 패턴은, 트리밍 공정에서 수직적 식각에 대한 내성이 강할 수 있다. 이로써, 한번의 포토레지스트 공정을 통하여 많은 수의 계단 구조들을 형성할 수 있어 공정이 단순해질 수 있다.
도 23 내지 도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선을 따라 자른 단면도들이다. 본 실시예에서는, 앞서 도 4 내지 도 22를 참조하여 설명한 반도체 소자의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 23을 참조하면, 도 12의 결과물 상에 하부막(ULa) 및 제3 포토레지스트 패턴(PR3)이 형성될 수 있다. 상기 하부막(ULa)은 제2 적층 구조체(ST2)의 전면을 덮도록 형성될 수 있다. 상기 제3 포토레지스트 패턴(PR3)은 셀 어레이 영역(CAR), 및 제1 및 제2 콘택 영역(CTR1, CTR2) 상에 형성될 수 있다.
구체적으로, 상기 하부막(ULa)을 형성하는 것은, 잔류하는 제1 포토레지스트 패턴(PR1)을 제거한 뒤 유기 조성물을 상기 제2 적층 구조체(ST2) 상에 코팅하는 것을 포함할 수 있다. 상기 유기 조성물은 노볼락(novolac) 기반의 유기 고분자를 포함할 수 있다. 상기 유기 조성물은 하기 화학식 4의 화합물을 포함하는 가교제를 더 포함할 수 있다.
[화학식 4]
Figure 112017024257338-pat00011
상기 식에서, R4OOC(CX2)n-, R5- 및 R6OOC(CX2)m- 중 적어도 2개는 상이한 산 또는 에스터 그룹일 수 있고, R4, R5, R6 및 X는 각각 독립적으로 수소 또는 비-수소 치환기일 수 있다. 여기서 상기 비-수소 치환기는 치환 또는 비치환된 C1-10알킬, 치환 또는 비치환된 C2-10알케닐 또는 C2-10알키닐(예: 알릴 등), 치환 또는 비치환된 C1-10알카노일, 치환 또는 비치환된 C1-10알콕시(예: 메톡시, 프로폭시, 부톡시 등), 에폭시, 치환 또는 비치환된 C1-10알킬티오, 치환 또는 비치환된 C1-10알킬설피닐, 치환 또는 비치환된 C1-10알킬설포닐, 치환 또는 비치환된 카복시, 치환 또는 비치환된 -COO-C1-8알킬, 치환 또는 비치환된 C6-12아릴(예: 페닐, 나프틸 등), 또는 치환 또는 비치환된 5원 내지 10원의 헤테로알리사이클릭 또는 헤테로아릴기(예: 메틸프탈이미드, N-메틸-1,8-프탈이미드 등)일 수 있다. n 및 m은 서로 같거나 또는 다르고 각각 0 보다 큰 정수일 수 있다.
나아가, 상기 유기 조성물은 용매, 산(또는 산 발생제)을 더 포함할 수 있다.
상기 용매는, 예를 들어, 옥시부티르산 에스터류, 글리콜 에테르류, 하이드록시기를 갖는 에테르류, 에스터류, 이염기성 에스터류, 프로필렌 카보네이트류 및 감마-부티로락톤류 중 적어도 하나를 포함할 수 있다.
상기 산은, 예를 들어, p-톨루엔설폰산, 도데실벤젠설폰산, 옥살산, 프탈산, 인산, 캄포설폰산, 2,4,6-트리메틸벤젠설폰산, 트리이소나프탈렌설폰산, 5-나이트로-o-톨루엔설폰산, 5-설포살리실산, 2,5-디메틸벤질설폰산, 2-나이트로벤젠설폰산, 3-클로로벤젠설폰산, 3-브로모벤젠설폰산, 2-플루오로카프릴설폰산, 1-나프톨-5-설폰산 및 2-메톡시-4-하이드록시-5-벤조일벤젠설폰산 중 적어도 하나를 포함할 수 있다.
상기 산 발생제는 광산 발생제(photoacid generator) 또는 열산 발생제(thermal acid generator)일 수 있다. 상기 광산 발생제는, 예를 들어, 오늄 염(onium salt)계, 나이트로벤질계, 설폰산 에스터계, 디아조메탄계, 글리옥심계, N-하이드록시이미드 설폰산 에스터계 및 할로트리아진계 중 적어도 하나를 포함할 수 있다. 상기 열산 발생제는 상기 제1 하부막(ULa1)의 경화 동안 가교 반응을 촉진하거나 증진시킬 수 있다. 예를 들어, 상기 열산 발생제는 사이클로헥실 p-톨루엔설포네이트, 메틸 p-톨루엔설포네이트, 사이클로헥실 2,4,6-트리이소프로필벤젠 설포네이트, 2-나이트로벤질 토실레이트, 트리스(2,3-디브로모프로필)-1,3,5-트리아진-2,4,6-트리온, 유기설폰산의 알킬에스터류와 그 염들, 도데실벤젠설폰산의 트리에틸아민염, p-톨루엔설폰산의 암모늄염 중 적어도 하나를 포함할 수 있다.
추가적으로, 상기 유기 조성물은 계면활성제, 레벨링제, 염료 화합물 등을 더 포함할 수 있다.
상기 제3 포토레지스트 패턴(PR3)을 형성하는 것은, 포토레지스트 조성물을 준비하는 것, 상기 포토레지스트 조성물을 상기 기판(100) 전면 상에 도포하여 포토레지스트막을 형성하는 것, 및 상기 포토레지스트막을 노광 및 현상하여 상기 제3 포토레지스트 패턴(PR3)을 형성하는 것을 포함할 수 있다.
여기서, 상기 포토레지스트 조성물은 앞서 도 7을 참조하여 설명한 포토레지스트 조성물과 달리, 실리콘을 함유할 수 있다. 구체적으로, 상기 포토레지스트 조성물은 실록산을 백본(backbone)으로 하는 (R7SiO3/2)l(R8SiO3 / 2)m(R9SiO3/2)n의 화학식을 갖는 고분자 화합물을 포함할 수 있다. 상기 화학식에서, 상기 R7 내지 R9는 각각 독립적으로 수소, 또는 치환 또는 비치환된 탄소수 1 내지 20의 탄화수소(hydrocarbyl group)일 수 있다. 상기 l은 1 내지 10의 정수, 상기 m은 1 내지 10의 정수, 및 상기 n은 1 내지 10의 정수일 수 있다. 상기 고분자 화합물은 1,000 내지 100,000의 중량 평균 분자량을 가질 수 있다. 최종적으로, 상기 제3 포토레지스트 패턴(PR3) 내의 실리콘은 10 wt% 내지 40 wt%일 수 있다.
보다 구체적으로, 상기 고분자 화합물 내 상기 (R7SiO3 / 2)l 단위, 상기 (R8SiO3/2)m 단위 및 상기 (R9SiO3 / 2)n 단위는 각각 독립적으로 하기 화학식 6의 단위를 가질 수 있다.
[화학식 6]
Figure 112017024257338-pat00012
상기 화학식 6에서, 상기 R10은 수소, C1-C10알킬, C1-C10알케닐, C1-C10알키닐, C6-C10아릴, 아다만틸(adamantyl), C1-C5알킬-아다만틸, 또는 C2-C6락톤일 수 있다. 상기 t는 1 내지 10의 정수일 수 있다.
예를 들어, 상기 고분자 화합물은 하기 화학식 7의 고분자를 포함할 수 있다.
[화학식 7]
Figure 112017024257338-pat00013
상기 화학식 7의 l : m : n의 비는 40 : 30 : 30이다. 상기 화학식 7의 고분자는 20,000의 중량 평균 분자량(Mw)을 가진다.
그 외, 상기 포토레지스트 조성물은 감방사선성 산발생제(radiation-sensitive acid-generating compound), 부가적 수지(auxiliary resin), 가소제, 안정제, 착색제 및 계면활성제 등을 더 포함할 수 있다.
도 2 및 도 24를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 식각 마스크로 상기 하부막(ULa)을 이방성 식각하여, 하부 패턴(UL)이 형성될 수 있다. 상기 하부 패턴(UL)은, 상기 제1 콘택 영역(CTR1) 밖의 상기 절연막들(110) 및 상기 제1 희생막들(HL1)을 노출시킬 수 있다. 상기 하부 패턴(UL)을 형성하는 식각 공정 동안 상기 제3 포토레지스트 패턴(PR3)은 모두 제거될 수 있다. 상기 이방성 식각 공정 동안, 제3 포토레지스트 패턴(PR3) : 하부막(ULa)의 식각 선택비는 1:2 내지 1:30일 수 있다.
본 실시예에 따른 상기 제3 포토레지스트 패턴(PR3)과 상기 하부막(ULa)은 서로 높은 식각 선택비를 갖기 때문에, 상기 제3 포토레지스트 패턴(PR3)의 두께가 상기 하부막(ULa)의 두께에 비해 매우 작더라도 상기 하부 패턴(UL)을 형성할 수 있다. 나아가, 얇은 상기 제3 포토레지스트 패턴(PR3)에 의해 상기 하부 패턴(UL)의 측벽은 수직에 가까운 단면 프로파일을 가질 수 있다.
도 2 및 도 25를 참조하면, 상기 하부 패턴(UL)을 식각 마스크로 상기 제1 콘택 영역(CTR1)의 최상층의 상기 절연막(110) 및 최상층의 상기 제1 희생막(HL1)을 순차적으로 식각할 수 있다. 식각된 상기 절연막(110) 및 식각된 상기 제1 희생막(HL1)은, 이들 아래의 다른 절연막(110) 및 다른 제1 희생막(HL1)을 노출시킬 수 있다.
도 2 및 도 26을 참조하면, 상기 하부 패턴(UL)에 대하여 트리밍 공정이 수행될 수 있다. 상기 트리밍 공정 동안, 상기 하부 패턴(UL)의 폭은 제3 길이(T3)만큼 줄어들 수 있고 높이는 제4 길이(T4)만큼 줄어들 수 있다.
상기 트리밍 공정은, 상기 하부 패턴(UL)을 선택적으로 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 한편, 본 발명의 실시예들에 따른 노볼락 기반의 유기 고분자막을 이용할 경우, 상기 하부 패턴(UL)의 높이가 줄어드는 것을 최소화할 수 있다. 구체적으로, 상기 트리밍 공정 동안 줄어든 상기 제4 길이(T4)는, 상기 제3 길이(T3)보다 크고 상기 제3 길이(T3)의 1.5배보다 작을 수 있다. 이는 앞서 도 9를 참조하여 설명한 상기 제1 포토레지스트 패턴(PR1)의 트리밍 공정 결과와 유사할 수 있다.
앞서 도 25 및 도 26을 참조하여 설명한 단계들은, 상기 제1 콘택 영역(CTR1)의 측벽을 계단식 구조로 형성하기 위한 하나의 사이클을 구성할 수 있다. 이어서, 상기 제1 콘택 영역(CTR1)의 최하층의 상기 절연막(110) 및 상기 제1 희생막(HL1)이 식각될 때까지 상기 사이클을 반복할 수 있다. 이후, 앞서 도 20 내지 도 22에서 설명한 것과 동일한 공정이 수행될 수 있다.
본 실시에에 따른 포토레지스트 패턴과 하부막의 조합 공정을 이용할 경우, 얇은 두께를 갖는 포토레지스트 패턴을 이용해 상기 하부 패턴(UL)의 산포를 개선할 수 있다. 따라서, 상기 제2 콘택 영역(CTR2)의 단차진 구조 상에서도, 정확한 위치에 수직에 가까운 단면 프로파일을 갖는 상기 하부 패턴(UL)을 형성할 수 있다.

Claims (10)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 희생막들을 포함하는 적층 구조체를 형성하는 것;
    상기 적층 구조체 상에 제1 포토레지스트 패턴을 형성하는 것; 및
    상기 제1 포토레지스트 패턴을 마스크로 상기 적층 구조체의 일단을 식각하여, 상기 일단을 계단 형태로 형성하는 것을 포함하되,
    상기 제1 포토레지스트 패턴은, 하기 화학식 1 및 화학식 2의 단위들을 포함하는 공중합체를 함유하고:
    [화학식 1]
    Figure 112021132807558-pat00014

    [화학식 2]
    Figure 112021132807558-pat00015

    상기 화학식 1 및 화학식 2에서, 상기 R1 및 R2는 각각 독립적으로 수소, 탄소수 1 내지 20의 탄화수소, 또는 -O-R11로 치환된 탄소수 1 내지 20의 탄화수소이고,
    상기 R11은 C1-C10알킬, C2-C10알케닐, C2-C10알키닐, C6-C10아릴 또는 C3-C10사이클로알킬이고,
    상기 p는 1 내지 10의 정수, 및 상기 q는 1 내지 10의 정수이며,
    상기 공중합체는 1,000 내지 100,000의 중량 평균 분자량을 가지고,
    상기 일단을 상기 계단 형태로 형성하는 것은:
    상기 제1 포토레지스트 패턴을 마스크로, 상기 제1 포토레지스트 패턴에 의해 노출된 적어도 하나의 상기 절연막들을 식각하는 제1 단계;
    상기 적어도 하나의 절연막들 아래의 적어도 하나의 상기 희생막들을 식각하는 제2 단계; 및
    상기 제1 포토레지스트 패턴을 트리밍하여, 그의 폭을 제1 길이만큼 줄이고 및 그의 높이를 제2 길이만큼 줄이는 제3 단계를 포함하고,
    상기 제2 길이는, 상기 제1 길이보다 크고 상기 제1 길이의 1.5배보다 작은 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 공중합체는 상기 단위들이 무작위로 중합된 랜덤 공중합체인 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 포토레지스트 패턴은, 감방사선성 산발생제을 더 함유하고,
    상기 감방사선성 산발생제는 탄소수 1 내지 10의 플루오로알킬술폰산 이온을 음이온으로서 지닌 오늄염 화합물인 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 일단을 상기 계단 형태로 형성하는 것은, 상기 제1 내지 제3 단계들을 하나의 사이클로 하여, 상기 사이클을 반복하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 사이클은 상기 적층 구조체의 최하층의 절연막 및 희생막이 식각될 때까지 반복되는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 적층 구조체의 일단은, 셀 어레이 영역과 인접하는 제1 콘택 영역, 및 상기 제1 콘택 영역을 사이에 두고 상기 셀 어레이 영역과 이격된 제2 콘택 영역을 포함하고,
    상기 제1 콘택 영역은 상기 제1 포토레지스트 패턴에 의해 상기 계단 형태로 형성되며,
    상기 제조 방법은:
    상기 적층 구조체 상에 상기 공중합체를 함유하는 제2 포토레지스트 패턴을 형성하는 것; 및
    상기 제2 포토레지스트 패턴을 마스크로 상기 제2 콘택 영역을 식각하여, 상기 제2 콘택 영역을 계단 형태로 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 적층 구조체의 일단은, 셀 어레이 영역과 인접하는 제1 콘택 영역, 및 상기 제1 콘택 영역을 사이에 두고 상기 셀 어레이 영역과 이격된 제2 콘택 영역을 포함하고,
    상기 제1 콘택 영역은 상기 제1 포토레지스트 패턴에 의해 상기 계단 형태로 형성되며,
    상기 제조 방법은:
    상기 적층 구조체 상에, 하부막 및 제2 포토레지스트 패턴을 형성하는 것;
    상기 제2 포토레지스트 패턴을 마스크로 상기 하부막을 식각하여, 하부 패턴을 형성하는 것; 및
    상기 하부 패턴을 마스크로 상기 제2 콘택 영역을 식각하여, 상기 제2 콘택 영역을 계단 형태로 형성하는 것을 더 포함하되,
    상기 하부막은 노볼락(novolac) 기반의 유기 고분자를 포함하며,
    상기 제2 포토레지스트 패턴은 실리콘을 함유하는 고분자를 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 적층 구조체의 셀 어레이 영역을 관통하여 상기 기판을 노출하는 채널 홀들을 형성하는 것; 및
    각각의 상기 채널 홀들 내에, 그의 내벽을 덮는 게이트 절연막 및 채널 막을 순차적으로 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 공중합체는 하기 화학식 3의 단위를 더 포함하는 반도체 소자의 제조 방법:
    [화학식 3]
    Figure 112017024257338-pat00016

    상기 화학식 3에서, 상기 R3는 수소, 탄소수 1 내지 20의 탄화수소, 또는 -O-R11로 치환된 탄소수 1 내지 20의 탄화수소이고,
    상기 R11은 C1-C10알킬, C2-C10알케닐, C2-C10알키닐, C6-C10아릴 또는 C3-C10사이클로알킬이고,
    상기 r은 1 내지 10의 정수임.
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JP5965855B2 (ja) * 2012-07-27 2016-08-10 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、それを用いたレジスト膜、パターン形成方法、及び電子デバイスの製造方法、並びに樹脂
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